CN104810054B - 控制目标模块的写入均衡的电路及其方法 - Google Patents

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Abstract

本发明提供了控制目标模块的写入均衡的电路及其方法，该方法包括以下步骤：在均衡参考表中注册与多个存储器模块的类型相对应的多个数据相关信号参考延迟值；将写入均衡相关信号发送至安装在目标板上的第一类型的存储器模块；检测时钟信号与从安装的存储器模块上的存储器装置接收的多个数据相关信号之间的多个时序偏差；以及根据与安装的存储器模块相对应的数据相关信号参考延迟值，在一个时序偏差处在第一范围以外的情况下，对发送至安装的存储器模块的一个对应的存储器装置的数据相关信号的延迟进行调整。

Description

控制目标模块的写入均衡的电路及其方法
本申请要求于2014年1月23日向韩国知识产权局提交的韩国专利申请No.10-2014-0008479的优先权，该韩国专利申请的公开以引用方式全部并入本申请中。
技术领域
本文描述的本发明构思涉及一种控制目标模块的写入均衡的技术。
背景技术
随着电子装置变得更加高度集成，会需要高速、低功率和高度集成的半导体存储器装置。为了实现这个目的，开发了尺寸小并且具有沿竖直/水平方向布置的晶体管单元的多层装置。
随着半导体存储器装置尺寸缩小和速度增加，对于交换用于存取数据的信号的时序可能成为问题。具体地说，在存储器系统中，根据时钟信号的频率增大，命令/地址、时钟信号和数据选通信号的时序余量会变得非常紧。例如，在包括存储器控制器和存储器模块的存储器系统中，存储器模块中的存储器装置上的信号线可彼此不同，从而传输至存储器模块中的不同存储器装置的信号可具有不同的时序。
在存储器系统中，具体地说，在其中数据被写入存储器装置的写操作中，执行写入均衡操作以确保时钟信号和数据选通信号在特定时序窗口内到达存储器模块的各个存储器装置。
这里，存储器控制器延迟数据选通信号，从而数据选通信号和时钟信号同时到达存储器装置。
然而，随着操作频率增大，利用写入均衡操作来调整信号时序的能力受限。
例如，在第三代双倍数据速率(DDR3)双列直插式存储器模块(DIMM)中，其结构性特征导致时钟信号与数据选通信号(CK-DQS)之间的时序偏差。由于该时序偏差，为了使写操作稳定，在存储器系统通电时或周期性地执行校准操作(换句话说，写入均衡操作)。
然而，存在校准操作可由于工艺、电压、温度(PVT)变化而失效的可能性。
发明内容
本发明构思的示例性实施例提供了一种写入均衡控制方法，该方法包括以下步骤：在均衡参考表中注册与多个存储器模块的类型相对应的多个数据相关信号(DRS)参考延迟值；将写入均衡相关信号发送至安装在目标板上的第一类型的存储器模块；检测时钟信号与从安装的存储器模块上的多个存储器装置接收的多个数据相关信号之间的多个时序偏差；根据与安装的存储器模块相对应的DRS参考延迟值，在一个时序偏差处在第一范围以外的情况下，对发送至所述安装的存储器模块的一个对应的存储器装置的数据相关信号的延迟进行调整。
在本发明构思的示例性实施例中，数据相关信号包括指示关联的数据信号的有效性的数据选通信号。
在本发明构思的示例性实施例中，存储器装置包括第三代双倍数据速率(DDR3)同步动态随机存取存储器(SDRAM)。
在本发明构思的示例性实施例中，安装的存储器模块包括无缓冲双列直插式存储器模块(UDIMM)、超薄型双列直插式存储器模块(VLPDIMM)、寄存器式双列直插式存储器模块(RDIMM)或小型双列直插式存储器模块(SODIMM)。
在本发明构思的示例性实施例中，根据目标板的拓扑结构来区分DRS参考延迟值。
在本发明构思的示例性实施例中，当一个时序偏差超过与安装的存储器模块相对应的DRS参考延迟值的25％以上时，通过参照该DRS参考延迟值来调整发送至与第一范围以外的时序偏差相对应的存储器装置的数据相关信号的延迟。
在本发明构思的示例性实施例中，利用通过了写入均衡操作的各存储器装置的平均偏离值来调整发送至与第一范围以外的时序偏差相对应的存储器装置的数据相关信号的延迟。
本发明构思的示例性实施例提供了一种写入均衡控制方法，该方法包括以下步骤：将与多个双列直插式存储器模块的类型相对应的多个数据选通信号(DQS)参考延迟值存储在参考存储器中作为串行存在检测(SPD)信息；利用SPD信息来识别安装在目标板上的一个双列直插式存储器模块的类型，并向安装的双列直插式存储器模块提供包括时钟信号、命令、地址和数据选通信号在内的多个写入均衡相关信号；检测时钟信号与从安装的双列直插式存储器模块上的多个存储器装置接收的多个数据选通信号之间的多个时序偏差；以及基于通过了写入均衡操作的各存储器装置的平均偏离值和与安装的双列直插式存储器模块相对应的DQS参考延迟值，来对发送至与处在第一范围以外的一个时序偏差相对应的存储器装置的数据选通信号的时序进行调整。
在本发明构思的示例性实施例中，参考存储器包括非易失性半导体存储器。
在本发明构思的示例性实施例中，当存储器装置包括DDR3SDRAM时，双列直插式存储器模块包括缓冲器芯片。
在本发明构思的示例性实施例中，双列直插式存储器模块包括DDR3双列直插式存储器模块(DIMM)。
在本发明构思的示例性实施例中，根据目标板的拓扑结构来区分DQS参考延迟值。
在本发明构思的示例性实施例中，第一范围在与安装的双列直插式存储器模块相对应的DQS参考延迟值的约25％以内。
在本发明构思的示例性实施例中，根据系统芯片来区分多个DQS参考延迟值。
本发明构思的示例性实施例提供了一种写入均衡控制电路，该电路包括：均衡参考表，其被配置为存储与多个存储器模块的类型相对应的多个DRS参考延迟值；以及写入均衡管理电路，其被配置为将写入均衡相关信号发送至安装在目标板上的存储器模块，其中，写入均衡管理电路检查时钟信号与从安装的存储器模块上的多个存储器装置接收的多个数据相关信号之间的多个时序偏差，其中，当发生偏差失效时，写入均衡管理电路基于与安装的存储器模块相对应的DRS参考延迟值来对发送至经历偏差失效的存储器装置的数据相关信号的时序进行调整。
在本发明构思的示例性实施例中，均衡参考表包括非易失性半导体存储器。
在本发明构思的示例性实施例中，数据相关信号包括指示数据信号的有效性的数据选通信号。
在本发明构思的示例性实施例中，写入均衡相关信号包括时钟信号、命令、地址和数据选通信号。
在本发明构思的示例性实施例中，写入均衡管理电路包括：时钟产生器，其被配置为产生时钟信号；数据选通信号产生器，其被配置为以根据控制信号调整的一定延迟来产生数据选通信号；以及控制单元，其被配置为向数据选通信号产生器提供控制信号，所述控制信号用于基于与安装的存储器模块相对应的DRS参考延迟值来对传输至经历偏差失效的存储器装置的数据相关信号的时序进行调整，其中，当根据与安装的存储器模块相对应的DRS参考延迟值得知与所述存储器装置相对应的时序偏差在第一范围以外时，将控制信号提供至数据选通信号产生器。
在本发明构思的示例性实施例中，利用通过了写入均衡操作的各存储器装置的平均偏离值来对发送至与第一范围以外的时序偏差相对应的存储器装置的数据相关信号的时序进行调整。
在本发明构思的示例性实施例中，安装的存储器模块包括双列直插式存储器模块。
在本发明构思的示例性实施例中，存储器装置包括安装在存储器模块的基底上的SDRAM。
本发明构思的示例性实施例提供了一种存储器控制器，该存储器控制器包括：参考表，其被配置为存储与多个存储器模块的类型相对应的多个DQS参考延迟值；时钟产生器，其被配置为产生时钟信号；数据选通信号产生器，其被配置为以根据控制信号调整的一定延迟来产生的数据选通信号；以及控制单元，其被配置为控制将写入均衡相关信号传输至安装在目标板上的双列直插式存储器模块，所述写入均衡相关信号包括时钟信号、命令、地址和数据选通信号，其中，控制单元检查时钟信号与从安装的双列直插式存储器模块上的多个存储器装置接收的多个数据相关信号之间的多个时序偏差，并且其中当发生偏差失效时，控制单元指示数据选通信号产生器对发送至经历偏差失效的存储器装置的数据选通信号的延迟进行调整。
在本发明构思的示例性实施例中，存储器装置以fly-by拓扑方式连接在安装的双列直插式存储器模块上。
在本发明构思的示例性实施例中，通过根据与安装的双列直插式存储器模块相对应的DQS参考延迟值检查时序偏差是否处在第一范围以外来确定是否发生偏差失效。
在本发明构思的示例性实施例中，基于与安装的双列直插式存储器模块相对应的DQS参考延迟值和安装的双列直插式存储器模块上的通过写入均衡操作的各存储器装置的平均偏离值，来对发送至经历偏差失效的存储器装置的数据选通信号的延迟进行调整。
在本发明构思的示例性实施例中，当时序偏差超过时钟信号的周期的四分之一时发生偏差失效。
在本发明构思的示例性实施例中，根据系统芯片、目标板或DIMM类型来区分多个DQS参考延迟值。
在本发明构思的示例性实施例中，存储器控制器包括在包括一种DDR3SDRAM装置的存储器模块上执行写入均衡操作的算法。
在本发明构思的示例性实施例中，提供了一种写入均衡控制方法，该方法包括以下步骤：将写入均衡相关信号和时钟信号发送至存储器模块；检查时钟信号与从存储器模块的多个存储器装置接收的多个数据相关信号之间的多个时序偏差；根据存储在存储器中的一个参考延迟值来对传输至存储器模块的一个存储器装置的数据相关信号的时序进行调整，该存储器装置的时序偏差处在可允许的范围以外。
附图说明
通过参照附图来详细描述本发明构思的示例性实施例，本发明构思的以上和其它特征将变得更加清楚，其中：
图1是示出根据本发明构思的示例性实施例的存储器系统的框图；
图2是示出根据本发明构思的示例性实施例的写入均衡的流程图；
图3是示出根据本发明构思的示例性实施例的与图1相关的写入均衡相关信号的发送和接收的存储器系统的框图；
图4是示出根据本发明构思的示例性实施例的图1所示的存储器控制器的框图；
图5是示出根据本发明构思的示例性实施例的当执行图2的写入均衡时校准的信号时序的示图；
图6是示出根据本发明构思的示例性实施例的时序偏差误差的补偿的时序图；
图7是示出根据本发明构思的示例性实施例的能够安装在存储器模块上的存储器装置的框图；
图8是示出根据本发明构思的示例性实施例的图1所示的存储器控制器的框图；
图9是示出根据本发明构思的示例性实施例的存储器模块的外部的示图；
图10是示出根据本发明构思的示例性实施例的包括图9所示的存储器模块的存储器系统的示图；
图11是示出根据本发明构思的示例性实施例的图1所示的存储器模块的布局的框图；
图12是示出根据本发明构思的示例性实施例的数据处理系统的框图；
图13是示出根据本发明构思的示例性实施例的存储器系统的框图；
图14是示出根据本发明构思的示例性实施例的包括图13所示的存储器系统的计算系统的框图；
图15是示出根据本发明构思的示例性实施例的安装在图1所示的存储器模块上的存储器装置的框图；
图16是示出根据本发明构思的示例性实施例的图15所示的非易失性存储器装置的存储器单元阵列的电路图；
图17是示出本发明构思的示例性实施例在存储卡中的应用的框图；以及
图18是示出本发明构思的示例性实施例在移动装置中的应用的框图。
具体实施方式
下面将参照附图详细描述本发明构思的示例性实施例。然而，本发明构思可以各种不同形式实现，而不应理解为仅限于所示出的实施例。在整个附图和书面描述中，相同的标号会表示相同的元件，因此可不重复描述。在附图中，为了清楚起见，可夸大层和区的尺寸和相对尺寸。
如本文所用，除非上下文清楚地作出相反的指示，否则单数形式“一”、“一个”和“该”也旨在包括复数形式。
应该理解，当一元件或层被称作“在”另一元件或层“上”、“连接至”、“耦接至”或“邻近于”另一元件或层时，其可直接在所述另一元件或层上，直接连接至、耦接至或邻近于所述另一元件或层，或者可存在中间元件或中间层。
本文公开的本发明构思的示例性实施例可包括它们的互补实施例。例如，为了避免重复，可不描述与同步动态随机存取存储器(SDRAM)以及包括存储器模块和存储器控制器在内的存储器系统相关的数据存取操作的细节。
图1是示出根据本发明构思的示例性实施例的存储器系统的框图。
参照图1，存储器系统包括存储器控制器100和存储器模块200。
存储器模块200包括多个存储器装置210-1至210-n。存储器模块200可为双列直插式存储器模块(DIMM)。DIMM可根据它们的类型或拓扑结构分为无缓冲双列直插式存储器模块(UDIMM)、超薄型双列直插式存储器模块(VLP-DIMM)、寄存器式双列直插式存储器模块(RDIMM)和小型双列直插式存储器模块(SO-DIMM)。存储器装置210-1至210-n可由诸如SDRAM第三代双倍数据速率(DDR3)等的易失性半导体存储器形成。存储器装置210-1至210-n也可由诸如磁阻随机存取存储器(MRAM)、NAND闪速存储器等的非易失性半导体存储器形成。
存储器模块200的存储器装置210-1至210-n以飞跃(fly-by)方式从存储器控制器100接收时钟信号CK、地址ADD和命令CMD，这意味着时钟信号CK、地址ADD和命令CMD关于各个存储器装置210-1至210-n串联。这种fly-by方式是示例性的，本发明构思不限于此。
根据本发明构思的示例性实施例的存储器控制器100包括均衡参考表(LRT)120和写入均衡管理电路(WLMC)140。
LRT 120存储与将被安装在目标板上的存储器模块的类型相对应的数据相关信号参考延迟值(下文中，称作DRS参考延迟值)，以此作为串行存在检测(SPD)信息。
在将写入均衡相关信号发送至例如安装在目标板上的存储器模块200之后，WLMC140检查时钟信号与从存储器模块200的存储器装置210-1至210-n接收的数据相关信号之间的时序偏差。
当检查时序偏差的结果指示检测到偏差失效(skew failure)时，WLMC 140基于DRS参考延迟值的与存储器模块200相对应的参考延迟值来调整传输至存储器模块200的存储器装置210-1至210-n的数据相关信号的时序。
在写入均衡操作中，存储器控制器100将时钟信号CK、地址ADD和命令CMD提供至具有fly-by结构的存储器模块200。
另外，存储器控制器100将数据相关信号(例如，数据选通信号DQS)提供至存储器模块200的存储器装置210-1至210-n。存储器控制器100也可从存储器模块200的存储器装置210-1至210-n接收数据信号DQ。
例如，存储器控制器100将数据选通信号DQS1提供至存储器装置210-1并从其接收数据信号DQ1。类似地，存储器控制器100将数据选通信号DQSn提供至存储器装置210-n并从其接收数据信号DQn。
在图1中，示出了其中一个存储器模块200连接至一个存储器控制器100的示例，但是本发明构思不限于此。多个存储器模块可连接至存储器控制器100。在这种情况下，存储器模块可按照菊花链方式连接至存储器控制器100。
图3是示出根据本发明构思的示例性实施例的与图1相关的写入均衡相关信号的发送和接收的存储器系统的框图。
假设存储器控制器100在t1同时产生时钟信号CK1和数据选通信号DQS1至DQSn，并将它们发送至存储器模块200。由于fly-by拓扑结构出现了飞行时间偏差；因此，时钟CK1与存储器装置210-1的数据信号DQ1之间的时序偏差和时钟CK1与存储器装置210-n的数据信号DQn之间的时序偏差不同。在这种情况下，存储器控制器100在写入均衡操作中执行校准，以调整数据选通信号DQSn的应用时间。例如，可根据因此执行的校准将数据选通信号DQSn提供至存储器装置210-n的时间从t2调整为t3。
图3所示的输出缓冲器100-1至100-n-1是提供已调整偏差的数据选通信号的缓冲器。另外，图3所示的输入缓冲器100-2至100-n是用于接收诸如SDRAM之类的存储器装置的数据信号的缓冲器。
在本发明构思的示例性实施例中，均衡参考表120和写入均衡管理电路140设置在存储器控制器100中，以在写入均衡操作中即使校准失效也稳定地控制写入均衡。
图2是示出根据本发明构思的示例性实施例的写入均衡的流程图。在图2所示的步骤S220之前，可预先将与存储器模块的类型相对应的DQS参考延迟值存储在均衡参考表120中，以补偿写入均衡。先前存储的值可用作SPD信息。DQS参考延迟值可为通过测试目标存储器模块并将测试结果与设计值进行比较而获得的优化值。可通过例如NAND闪速存储器的非易失性存储器来实现均衡参考表120。
如果假设将任何类型的DIMM安装在目标板上，则执行图2所示的步骤S200。在步骤S200中，将包括时钟信号、命令、地址和数据选通信号的写入均衡相关信号发送至DIMM。
在写入均衡管理电路140操作时，在步骤S210中，检测到时钟信号与从按照fly-by拓扑结构互连的DIMM的存储器装置接收的数据信号之间的时序偏差。检测到的时序偏差可等于CK与DQS之间的时序偏差。
在步骤S220中，可确定在任何存储器装置中是否发生偏差失效。换句话说，偏差失效可意指，根据存储在均衡参考表120中的DQS参考延迟值当中与安装的DIMM相对应的一个DQS参考延迟值，检测到的时序偏差处在可允许的范围以外。例如，在通常的写入均衡操作中，如果CK与DQS之间的时序偏差超过时钟周期的四分之一，则校准失效。换句话说，当时序偏差在时钟信号的25％以内时可对数据选通信号进行校准。
在不发生存储器模块上的存储器装置的偏差失效的情况下，换句话说，如果时序偏差在时钟信号的25％以内，则在步骤S230中，计算表偏离均值。换句话说，可使用在时钟信号的25％以内的存储器装置的时序偏差来获得表偏离均值。这里，可靠性可与时序偏差在时钟信号的25％以内的存储器装置的数量的增加成比例地增加。
在步骤S240中，确定是否检测了所有存储器装置的时序偏差。例如，假设存储器模块包括九个存储器装置。根据该假设，当所述确定指示已检测所有九个存储器装置的时序偏差时，该方法前进至步骤S250。
在步骤S250中，写入均衡管理电路140基于与安装的存储器模块相对应的参考延迟值和在写入均衡操作中确定为通过的存储器装置的平均偏离值，来调整被发送至时序偏差在参考范围以外的存储器装置的数据选通信号的时序。换句话说，在图3所示的SDRAM210-n发生偏差失效时，写入均衡管理电路140将数据选通信号DQSn的应用时间从t2调整为t3。在步骤S260中，如果没有其它存储器装置具有偏差失效，则处理结束；否则，对具有偏差失效的其余存储器装置重复步骤S250。
图4是示出根据本发明构思的示例性实施例的图1所示的存储器控制器的框图。
参照图4，其详细地示出了构成图1或图3中的存储器控制器100的均衡参考表120与写入均衡管理电路140之间的连接。
均衡参考表120可由诸如只读存储器(ROM)、闪速存储器等的非易失性存储器(NVM)形成。
写入均衡管理电路140可包括时钟产生器142、控制单元144和数据选通信号产生器146。时钟产生器142产生时钟信号CK，数据选通信号产生器146产生数据选通信号DQS，根据控制信号CON来调整数据选通信号DQS的延迟。
当基于存储在均衡参考表120中的对应的一个DQS参考延迟值得知时序偏差处在可允许的范围以外时，控制单元144基于对应的DQS参考延迟值来将用于调整被发送至存储器装置的数据相关信号的延迟时序的控制信号CON施加至数据选通信号产生器146。
写入均衡管理电路140和均衡参考表120经传输命令CMD、地址ADD和数据DQ的总线Bus1互连。
写入均衡管理电路140将时钟信号CK的相位与从存储器装置接收的数据信号DQ的相位进行比较以确定CK与DQS之间的时序偏差是否在可允许的范围以外。然而，本发明构思不限于此。例如，写入均衡管理电路140可将从存储器装置反馈的数据选通信号DQS的相位与时钟信号CK的相位进行比较以确定CK与DQS之间的时序偏差是否在可允许的范围以外。
在发生偏差失效时，通过控制信号CON来控制数据选通信号产生器146的DLL 148，以移动数据选通信号DQS的相位。相位移动操作可根据控制信号CON的代码状态而不同。例如，可使用其中移动时钟周期的1/8的粗移和其中移动时钟周期的1/16的精移。
图5是示出根据本发明构思的示例性实施例的当执行图2的写入均衡时校准的信号时序的示图。
参照图5，示出了在写入均衡中安装在存储器模块上的九个存储器装置B0至B8中的两个(例如，B3和B4)处在校准失效的情况下参照均衡参考表120进行补偿的示例。
在图5中，水平轴指示存储器装置B0至B8，竖直轴指示延迟(或时序偏差)。
参照图5所示的左侧曲线图，由标号E1和E2标记的存储器装置B3和B4的延迟基于参考线Ref1超过25％以上。换句话说，存储器装置B3和B4可为时序偏差超过时钟周期的±25％的存储器装置。这可意味着在这些装置中，写入均衡失效。
另外，计算均衡参考表120的参考值与通过写入均衡的存储器装置B0、B1、B2、B8和B5至B7的所得DQS延迟值之间的平均偏离值。可基于在均衡参考表120中注册的DQS参考延迟值中的与安装的存储器模块相对应的那一个DQS参考延迟值与平均偏离值的组合来对失效的存储器装置B3和B4的延迟执行补偿。
参照图5所示的右侧曲线图，应该理解，如标号C1和C2所标记的，正确地对经历偏差失效的存储器装置B3和B4的延迟执行补偿。这是因为基于均衡参考表120相对于参考线Ref1上的值在时钟周期的±25％以内对数据选通信号DQS的相位执行补偿。
这里，应该理解，基于均衡参考表120的参考值来调整CK与DQS之间的时序偏差，而不用计算和反映平均偏离值。
根据目标板的类型或DIMM拓扑结构的类型的DQS参考延迟值可被独立地存储在均衡参考表120中。由于在均衡参考表120中实现了根据给定的系统芯片、目标板和DIMM类型定制的容错技术，因此稳定地执行写入均衡而不管给定平台的工艺、电压、温度(PVT)变化如何。
图6是示出根据本发明构思的示例性实施例的时序偏差误差的补偿的时序图。
参照图6，示出了时钟信号CK的波形和多种DQS波形。
由于波形RDQSA相对于时钟信号CK具有时序偏差SK1，因此不发生偏差失效。换句话说，时序偏差SK1可对应于时钟信号CK的周期的1/4(RM)以内的偏差。
相反，波形RDQSB相对于时钟信号CK具有时序偏差SK2；因此，发生了偏差失效。换句话说，时序偏差SK2可对应于时钟信号CK的周期的1/4以外的偏差。
通过将波形RDQSB移动了延迟补偿周期DC来将波形RDQSB调整为波形DQSB。在从存储器装置接收诸如RDQSB之类的信号的情况下，在图4所示的控制单元144的控制下将经相位调整的波形DQSB应用于存储器装置。
在本发明构思的示例性实施例中，由于稳定地执行写入均衡而不管PVT变化如何，因此可靠地执行在存储器装置中写数据的操作。
虽然写入均衡操作由于PVT变化而失效，但是根据本发明构思的示例性实施例，可通过利用表参照算法来修复写入均衡失效的存储器模块或存储器装置。
这是因为本发明构思的示例性实施例不利用启发性算法来执行DIMM写入均衡，而是利用根据给定的系统芯片、目标板和DIMM类型而定制的DQS延迟表来进行补偿。因此，可执行更稳定和优化的写入均衡。换句话说，本发明构思的示例性实施例使用基于表中的值的确定性补偿，而非不稳定的启发式补偿。
通过硬件和软件的组合来实现本发明构思的示例性实施例的优化的写入均衡。然而，本发明构思不限于此。例如，可利用硬件逻辑或软件算法来实现优化的写入均衡。
作为写入均衡目标，可使用多种存储器装置，而不管DIMM的类型或DDR的类型如何。
图7是示出根据本发明构思的示例性实施例的能够安装在存储器模块上的存储器装置的框图。
图7中示出了包括DLL电路的动态随机存取存储器(DRAM)的结构。
DRAM 201包括存储器阵列121、用于接收和缓冲外部时钟信号CLK的输入缓冲器122、数据输入/输出驱动器123、用于产生数据选通信号的DQS产生器124和DLL电路125。
在图7中，DRAM 201被配置为输出数据选通信号DQS。DQS产生器124被配置为与图4所示的DQS产生器146基本相同。换句话说，在取消图4所示的DQS产生器146的情况下，DRAM201可包括DQS产生器124。
数据选通信号DQS是指示数据的有效性的信号，并且其与外部时钟信号CLK同步。在图7中，“DQ[0:N]”指示数据输入/输出线。
外部时钟信号CLK被数据信号DQ或数据选通信号DQS相位锁定。数据通过数据输入/输出驱动器123传输至数据输入/输出线DQ[0:N]。
DLL电路125在考虑时钟树产生的延迟成分的情况下利用合适时序来延迟输入时钟信号CLKIN。在数据输入/输出阶段使用的时钟信号的相位通过DLL电路125与外部时钟信号CLK的相位同步。
DLL电路125包括延迟线126、相位内插器127、控制逻辑128和相位检测器129。DLL电路125执行相移以使目标信号的相位与输出信号的相位同步。控制逻辑128控制延迟线126和相位内插器127，以执行粗调和精调。相位检测器129使用时钟输入信号CLKIN和时钟输出信号CLKOUT来确定提供至控制逻辑128的控制信号。
在图7中，存储器装置可为DRAM。然而，本发明构思不限于此。例如，根据本发明构思的示例性实施例的存储器装置可由电阻式存储器形成，所述电阻式存储器为诸如相变随机存取存储器(PRAM)、电阻随机存取存储器(RRAM)、纳米浮栅存储器(NFGM)、聚合物随机存取存储器(PoRAM)、MRAM、铁电随机存取存储器(FRAM)、NAND闪速存储器或NOR闪速存储器。
图8是示出根据本发明构思的示例性实施例的图1所示的存储器控制器的框图。
参照图8，详细地示出了构成存储器控制器100的均衡参考表120与写入均衡管理电路140之间的连接，并且该连接与图4所示的连接不同。
均衡参考表120可由诸如ROM、闪速存储器等的非易失性存储器形成。
写入均衡管理电路140含有时钟产生器142和控制单元144。时钟产生器142产生时钟信号CK。产生数据选通信号DQS的数据选通信号产生器可布置在图7所示的DRAM的内部，像DQS产生器124那样。
在这种情况下，控制单元144检测传输的时钟信号CK与接收的数据选通信号DQS之间的时序偏差。当检测的时序偏差基于存储在均衡参考表120中的对应的一个DQS参考延迟值处在可允许的范围以外时，发生时序偏差失效。
控制单元144基于均衡参考表120的对应的DQS参考延迟值来施加用于对发送至存储器装置(例如，DRAM)的时钟信号CK的延迟时序进行调整的控制信号CON。
写入均衡管理电路140和均衡参考表120经传输命令CMD、地址ADD和数据DQ的总线Bus1互连。
写入均衡管理电路140将时钟信号CK的相位与从存储器装置接收的数据信号DQ的相位进行比较，以确定CK与DQS之间的时序偏差是否失效。
图9是示出根据本发明构思的示例性实施例的存储器模块的外部的示图。
参照图9，存储器模块200包括安装在诸如印刷电路板(PCB)之类的基底201上的多个存储器装置210。例如，存储器模块200可为单列直插式存储器模块(SIMM)、DIMM、RDIMM、UDIMM、SO-DIMM或错误检查和纠正小型双列直插式存储器模块(ECC-SODIMM)。
图10是示出根据本发明构思的示例性实施例的包括图9所示的存储器模块的存储器系统的示图。
参照图10，存储器系统700包括存储器模块200和芯片集101。芯片集101可包括图1所示的存储器控制器100。存储器系统700的主板701包括其中插入存储器模块200的一个或多个狭槽703。另外，微处理器或中央处理单元可安装在主板701上。
图10所示的存储器系统700可用于诸如个人计算机(PC)、笔记本计算机或存储服务器之类的计算机系统。
在图10中，芯片集101可包括均衡参考表120和写入均衡管理电路140，以执行用于检查时钟信号CK与数据选通信号DQS之间的时序偏差并调整数据选通信号DQS的输出时序的写入均衡操作。
可在存储器系统通电时、在检测到PVT变化时或周期性地执行写入均衡操作。
图11是示出根据本发明构思的示例性实施例的图1所示的存储器模块的布局的框图。
在图11中，示出了RDIMM。存储器控制器100将数据信号DQ发送至存储器模块200，并从存储器模块200接收数据信号DQ。存储器控制器100也可将时钟信号CK、命令CMD、地址ADD和数据选通信号DQS输出至存储器模块200。
存储器模块200包括缓冲器芯片32和多个存储器芯片31_1T至31_9T和31_1B至31_9B。缓冲器芯片32缓冲来自存储器控制器100的命令CMD、地址ADD、时钟信号CK和例如数据选通信号DQS的控制信号，以将缓冲的信号发送至存储器芯片31_1T至31_9T和31_1B至31_9B。
存储器芯片31_1T至31_9T和31_1B至31_9B的每一个可为SDRAM，其与系统时钟信号同步地将数据输出至存储器控制器100并且存储从存储器控制器100接收的数据。存储器芯片31_1T至31_9T和31_1B至31_9B的每一个可为DDR3或第四代双数据速率(DDR4)SDRAM。
存储器芯片31_1T至31_9T和存储器芯片31_1B至31_9B可设置在模块板的上表面和下表面上，以彼此对应。存储器芯片31_1T至31_9T可在模块板的上表面上设置为一条线，并且存储器芯片31_1B至31_9B可在模块板的下表面上设置为一条线。
存储器芯片31_1T至31_9T和存储器芯片31_1B至31_9B可对应于参照上述附图描述的存储器装置。
图12是示出根据本发明构思的示例性实施例的数据处理系统的框图。
参照图12，数据处理系统包括中央处理单元(CPU)10、系统存储器20、主机接口30、主板40和主机50。
CPU 10包括用于控制系统存储器20的存储器控制器(MC)100。存储器控制器100可实现为CPU 10的组件或独立于CPU 10。系统存储器20存储将通过CPU 10访问的数据。例如，系统存储器20包括多个存储器模块21、22和23。系统存储器20包括作为基本存储器组件的第一存储器模块21。系统存储器20还可包括用于增加存储器容量的第二存储器模块22和第三存储器模块23。这里，存储器模块21至23中的至少一个可通过DRAM和SRAM的组合来实现。
主机接口30被配置为根据CPU 10的控制与主机50联接。例如，主机接口30可包括串行高级技术附件(SATA)接口、并行高级技术附件(PATA)接口、通用串行总线(USB)接口、外围组件互连(PCI)接口、外围组件快速互连(PCI-EXPRESS)接口和串行连接小型计算机小型界面(SAS)接口中的至少一个。
主机50执行通过主机接口30与CPU 10的数据通信。
图12所示的数据处理系统可用作硬盘驱动器(HDD)或固态驱动器(SSD)。另外，该数据处理系统可用作笔记本计算机、PC、工作站或服务器。
在图12中，存储器控制器100可包括用于执行写入均衡操作的均衡参考表120和写入均衡管理电路140，所述写入均衡操作用于检查时钟信号CK与数据选通信号DQS之间的时序偏差和调整数据选通信号DQS的输出时序。因此，数据处理系统的可靠的写操作是可以实现的。
图13是示出根据本发明构思的示例性实施例的存储器系统的框图。
参照图13，存储器系统1300包括存储器模块1310和存储器控制器1320。存储器模块1310可包括安装在模块板上的至少一个或多个半导体存储器装置1330。可通过DRAM芯片来实现半导体存储器装置1330。半导体存储器装置1330可包括多个半导体层。半导体层可包括一个或多个主芯片1331和一个或多个从芯片1332。
可利用硅通孔(TSV)结构来执行各半导体层之间的信号传输。另外，可利用光学输入/输出连接来执行各半导体层之间的信号传输。
主芯片1331和从芯片1332可包括存储器阵列、存储单元和刷新单元。
存储器模块1310通过系统总线与存储器控制器1320通信。可通过系统总线在存储器模块1310与存储器控制器1320之间交换数据信号DQ、命令CMD/地址ADD、时钟信号CLK等。可利用光学输入/输出连接来执行存储器模块1310与存储器控制器1320之间的信号传输。
在图13中，存储器控制器1320可包括均衡参考表120和写入均衡管理电路140，以稳定地执行写入均衡操作。
图14是示出根据本发明构思的示例性实施例的包括图13所示的存储器系统的计算系统的框图。
参照图14，诸如移动装置或台式计算机之类的计算系统1400可包括作为RAM 1420的根据本发明构思的示例性实施例的半导体存储器装置。可以以存储器模块形式来实现用作RAM 1420的半导体存储器装置。
计算系统1400还含有中央处理单元(CPU)1410、用户接口1430和非易失性存储器1440。计算系统1400的组件1410至1440可通过总线1450彼此连接。可通过诸如SSD或HDD之类的大容量存储装置来实现非易失性存储器1440。
在图14中，CPU 1410可包括均衡参考表120和写入均衡管理电路140，以稳定地执行写入均衡操作。
在图14中，示出了其中计算系统1400包括RAM 1420的示例。在一些示例中，可使用MRAM来替代RAM 1420。诸如SRAM或DRAM之类的易失性半导体存储器装置在断电时会丢失存储在其中的数据。相反，诸如MRAM之类的非易失性半导体存储器装置即使在断电时也可保持存储在其中的数据。因此，可以使用非易失性半导体存储器装置以在电源故障或电源中断的情况下防止数据丢失。
在使用自旋转移力矩磁阻性随机存取存储器(STT-MRAM)来代替RAM 1420的情况下，CPU 1410可稳定地执行写入均衡操作。
STT-MRAM单元具有磁隧道结(MTJ)元件和选择晶体管。例如，MTJ元件可含有固定层、自由层和形成在固定层与自由层之间的隧道层。固定层的磁化方向是固定的，并且，根据自由层的磁化方向，自由层的磁化方向可与固定层的磁化方向相同或相反。
图15是示出根据本发明构思的示例性实施例的安装在图1所示的存储器模块上的存储器装置的框图。
参照图15，非易失性存储器装置1100包括存储器单元阵列(MCA)1110、控制单元1120、电压产生器(VG)1130、行解码器(RD)1140、页缓冲器1150和列解码器(CD)1160。如果非易失性存储器装置1100是NAND闪速存储器，则存储器单元阵列1110被配置为具有布置在存储器块中的多个存储器单元串。控制单元1120根据将要执行的操作(例如擦除操作、编程操作或读操作)向电压产生器1130、行解码器1140和列解码器1160提供控制信号。
电压产生器1130产生操作存储器装置所需的电压，例如通过电压Vpass、读电压Vread、擦除电压Verase、阶跃电压Vstep等。基于操作模式，行解码器1140将电压从电压产生器1130提供至存储器单元阵列1110的各条线，诸如串选择线SSL、字线WLk、地选择线GSL、公共源极线CSL等。列解码器1160将存储器单元阵列1110的位线BLn连接至页缓冲器1150。列解码器1160可决定在编程操作或擦除操作中将被施加至位线BLn的电压。
另外，在写入均衡操作中，控制单元1120通过输入端子I1从存储器控制器接收命令(例如，写命令)、写入均衡使能信号和数据选通信号。控制单元1120可检测响应于命令和时钟信号而内部产生的内部命令信号(例如，内部写命令信号)与响应于数据选通信号而内部产生的内部数据选通信号之间的相位差。控制单元1120通过连接至存储器控制器的输出端子O1输出指示了关于检测到的相位差的信息的检测信息。
在图15中，图13的存储器控制器1320可被使用，并且可包括均衡参考表120和写入均衡管理电路140，以针对非易失性存储器装置1100稳定地执行写入均衡操作。
图16是示出图15所示的非易失性存储器装置1100的存储器单元阵列1110的电路图。
行解码器(RD)1140将多种电压施加至一个或多个串选择线SSL、字线WLm至WLk至WL1、地选择线GSL和公共源极线CSL。页缓冲器1150连接至存储器单元串的位线BL1至BLn。各个存储器单元串可包括多个存储器单元Mm至Mk至M1。
在图16中，示出了其中存储器单元阵列1110是NAND闪速存储器装置的存储器单元阵列的示例。然而，本发明构思不限于此。例如，根据本发明构思的示例性实施例的存储器单元阵列1110可包括DDR3SDRAM的存储器单元阵列。
除图16所示的存储器单元阵列以外，可使用以下非易失性存储器的存储器单元阵列，所述非易失性存储器为诸如电可擦除可编程只读存储器(EEPROM)、闪速存储器、MRAM、STT-MRAM、导电桥接RAM(CBRAM)、FRAM、还称作奥氏统一存储器(OUM)的PRAM、RRAM、纳米管RRAM、聚合物RAM(PoRAM)、纳米浮栅存储器(NFGM)、全息存储器、分子电子存储器装置或绝缘体阻变存储器。
图17是示出本发明构思的示例性实施例在存储卡中的应用的框图。
参照图17，存储卡1200包含用于产生命令和地址的存储器控制器1220以及诸如存储器模块之类的目标1210。
目标1210可通过包括多个闪速存储器装置的闪速存储器或SDRAM来实现。目标1210可通过系统芯片(SoC)来实现。
存储器控制器1220包括用于在主机与存储器控制器1220之间交换命令和地址的主机接口1223以及用于在目标1210与存储器控制器1220之间交换命令和地址的存储器接口1225。
存储器控制器1220还可包含SRAM 1221、处理器1222和控制单元1224。
存储器控制器1220的组件1223、1224和1225通过公共总线与SRAM 1221和处理器(例如，CPU)1222通信。
另外，在写入均衡操作中，存储器控制器1220的控制单元1224通过存储器接口1225将用于写入均衡操作的命令信号、写入均衡信号和数据选通信号输出至目标1210的多个存储器装置中的至少一个。
包括电路块1221至1225的存储卡1200的组件可被包括在存储器控制器1220中。目标1210可包括存储器模块或非易失性存储器模块中的至少一个。
可根据多种不同的封装技术中的任一种独立地封装图17所示的目标1210和CPU1222的芯片或将它们封装在一起。这些封装技术的示例可包括层叠封装(PoP)、球栅阵列(BGA)、芯片级封装(CSP)、塑料引线芯片载体(PLCC)、塑料双列直插式封装(PDIP)、窝伏尔组件式裸晶、晶圆式裸晶、板上芯片(COB)、陶瓷双列直插式封装(CERDIP)、塑料公制方形扁平封装(MQFP)、小型集成电路(SOIC)、缩小外型封装(SSOP)、薄型小外型封装(TSOP)、薄型四方扁平封装(TQFP)、系统级封装(SIP)、多芯片封装(MCP)、晶圆级制造封装(WFP)、晶圆级处理堆叠封装(WSP)等。
图18是示出本发明构思的示例性实施例在移动装置中的应用的框图。
移动装置1500包括存储器系统1510、调制解调器1520、处理器(例如CPU)1530、RAM1540和用户接口1550，它们通过公共总线B1彼此通信。
存储器系统1510通过公共总线B1连接至处理器1530。
根据本发明构思的示例性实施例，存储器系统1510的存储器控制器1512参照参考存储器执行写入均衡操作。
可向芯片板1511提供用于写入均衡操作的命令、时钟信号、写入均衡控制信号和数据选通信号。芯片板1511的存储器装置响应于命令和时钟信号而产生内部命令信号。另外，芯片板1511的存储器装置响应于数据选通信号而产生内部数据选通信号。对于在存储器装置中检测到内部命令信号与内部数据选通信号之间的相位误差的情况下，存储器装置将检测到的相位误差提供至存储器控制器1512作为偏差信息Det_inf。存储器控制器1512基于偏差信息Det_inf来调整数据选通信号的输出时序。
图18所示的存储器系统1510可用于多种应用中，例如，用于诸如SSD、相机图像传感器(CIS)和计算机应用芯片集之类的装置中。
可根据多种不同的封装技术中的任一种来封装存储器系统1510。这些封装技术的示例可包括BGA、CSP、PLCC、MCP、WSP等。
可利用多种协议来实现CPU 1530与存储器控制器1512之间的接口。存储器控制器1512使用各种协议中的至少一种，所述各种协议为诸如USB协议、多媒体卡(MMC)协议、PCI协议、PCI-E协议、高级技术附件(ATA)协议、SATA协议、PATA协议、SCSI协议、增强型小盘接口(ESDI)协议和电子集成驱动器(IDE)协议。
图18所示的装置可作为如下的电子装置的各种组件之一提供，所述电子装置为诸如计算机、超移动个人计算机(UMPC)、工作站、上网本、个人数字助理(PDA)、PC、网络平板、无线电话、移动电话、智能电话、智能电视、三维电视、电子书、便携式多媒体播放器(PMP)、便携式游戏机、导航装置、黑盒子、数码相机、数字多媒体广播(DMB)播放器、数字音频记录仪、数字音频播放器、数字图片记录仪、数字图片播放器、数字视频记录仪、数字视频播放器、用于在无线环境中发送和接收信息的装置、构成家庭网络的各种电子装置之一、构成计算机网络的各种电子装置之一、构成远程信息处理网络的各种电子装置之一、射频识别(RFID)装置和构成计算系统的各种组件之一。
虽然已经参照本发明构思的示例性实施例描述了本发明构思，但是本领域普通技术人员应该清楚，在不脱离由所附权利要求限定的本发明构思的精神和范围的情况下，可对示例性实施例作出各种改变和修改。
例如，以上描述了其中存储器控制器执行写入均衡的示例。然而，在一些情况下，在不脱离本发明构思的精神和范围的情况下，可通过改变附图的电路组件或者增加或减去组件来进行对基于参考表的写入均衡的改变或修改。另外，主要利用DIMM模块来描述根据本发明构思的示例性实施例的写入均衡。然而，本发明构思可应用于其它半导体模块。

Claims (25)

1.一种写入均衡控制方法，包括以下步骤：
在参考表中注册与多个存储器模块的类型相对应的多个数据相关信号参考延迟值；
将写入均衡相关信号发送至安装在目标板上的第一类型的存储器模块；
检测时钟信号与从安装的存储器模块上的多个存储器装置接收的多个数据相关信号之间的多个时序偏差；以及
根据与所述安装的存储器模块相对应的数据相关信号参考延迟值，在一个时序偏差处在第一范围以外的情况下，对发送至所述安装的存储器模块的一个对应的存储器装置的数据相关信号的延迟进行调整。
2.根据权利要求1所述的写入均衡控制方法，其中，所述数据相关信号包括指示关联的数据信号的有效性的数据选通信号。
3.根据权利要求1所述的写入均衡控制方法，其中，所述存储器装置包括第三代双倍数据速率同步动态随机存取存储器。
4.根据权利要求1所述的写入均衡控制方法，其中，所述安装的存储器模块包括无缓冲双列直插式存储器模块、超薄型双列直插式存储器模块、寄存器式双列直插式存储器模块或小型双列直插式存储器模块。
5.根据权利要求1所述的写入均衡控制方法，其中，根据所述目标板的拓扑结构来区分所述数据相关信号参考延迟值。
6.根据权利要求1所述的写入均衡控制方法，其中，当一个时序偏差超过与所述安装的存储器模块相对应的数据相关信号参考延迟值的25％以上时，通过参照该数据相关信号参考延迟值来调整发送至与所述第一范围以外的所述时序偏差相对应的存储器装置的数据相关信号的延迟。
7.根据权利要求6所述的写入均衡控制方法，其中，利用通过了写入均衡操作的各存储器装置的平均偏离值来调整发送至与所述第一范围以外的所述时序偏差相对应的存储器装置的数据相关信号的延迟。
8.一种写入均衡控制方法，包括以下步骤：
将与多个双列直插式存储器模块的类型相对应的多个数据选通信号参考延迟值存储在参考存储器中作为串行存在检测信息；
利用所述串行存在检测信息来识别安装在目标板上的一个双列直插式存储器模块的类型，并向安装的双列直插式存储器模块提供包括时钟信号、命令、地址和数据选通信号在内的多个写入均衡相关信号；
检测所述时钟信号与从安装的双列直插式存储器模块上的多个存储器装置接收的多个数据选通信号之间的多个时序偏差；以及
基于通过了写入均衡操作的各存储器装置的平均偏离值和与安装的双列直插式存储器模块相对应的数据选通信号参考延迟值，来对发送至与处在第一范围以外的一个时序偏差相对应的存储器装置的数据选通信号的时序进行调整。
9.根据权利要求8所述的写入均衡控制方法，其中，所述参考存储器包括非易失性半导体存储器。
10.根据权利要求8所述的写入均衡控制方法，其中，当所述存储器装置包括第三代双倍数据速率同步动态随机存取存储器时，所述双列直插式存储器模块包括缓冲器芯片。
11.根据权利要求8所述的写入均衡控制方法，其中，所述双列直插式存储器模块包括第三代双倍数据速率双列直插式存储器模块。
12.根据权利要求8所述的写入均衡控制方法，其中，根据所述目标板的拓扑结构来区分所述数据选通信号参考延迟值。
13.根据权利要求8所述的写入均衡控制方法，其中，所述第一范围在与所述安装的双列直插式存储器模块相对应的数据选通信号参考延迟值的25％以内。
14.根据权利要求8所述的写入均衡控制方法，其中，根据系统芯片来区分所述多个数据选通信号参考延迟值。
15.一种写入均衡控制电路，包括：
均衡参考表，其被配置为存储与多个存储器模块的类型相对应的多个数据相关信号参考延迟值；以及
写入均衡管理电路，其被配置为将写入均衡相关信号发送至安装在目标板上的存储器模块，
其中，所述写入均衡管理电路检查时钟信号与从安装的存储器模块上的多个存储器装置接收的多个数据相关信号之间的多个时序偏差，
其中，当发生偏差失效时，所述写入均衡管理电路基于与所述安装的存储器模块相对应的数据相关信号参考延迟值来对发送至经历所述偏差失效的存储器装置的数据相关信号的时序进行调整。
16.根据权利要求15所述的写入均衡控制电路，其中，所述均衡参考表包括非易失性半导体存储器。
17.根据权利要求15所述的写入均衡控制电路，其中，所述数据相关信号包括指示数据信号的有效性的数据选通信号。
18.根据权利要求17所述的写入均衡控制电路，其中，所述写入均衡相关信号包括时钟信号、命令、地址和所述数据选通信号。
19.根据权利要求18所述的写入均衡控制电路，其中，写入均衡管理电路包括：
时钟产生器，其被配置为产生时钟信号；
数据选通信号产生器，其被配置为以根据控制信号调整的一定延迟来产生数据选通信号；以及
控制单元，其被配置为向所述数据选通信号产生器提供所述控制信号，所述控制信号用于基于与所述安装的存储器模块相对应的数据相关信号参考延迟值来对传输至经历所述偏差失效的存储器装置的数据相关信号的时序进行调整，
其中，当根据与所述安装的存储器模块相对应的数据相关信号参考延迟值得知与所述存储器装置相对应的时序偏差处在第一范围以外时，将所述控制信号提供至所述数据选通信号产生器。
20.根据权利要求19所述的写入均衡控制电路，其中，利用通过了写入均衡操作的各存储器装置的平均偏离值来对发送至与所述第一范围以外的时序偏差相对应的存储器装置的数据相关信号的时序进行调整。
21.根据权利要求20所述的写入均衡控制电路，其中，所述安装的存储器模块包括双列直插式存储器模块。
22.根据权利要求20所述的写入均衡控制电路，其中，所述存储器装置包括安装在所述存储器模块的基底上的同步动态随机存取存储器。
23.一种存储器控制器，包括：
参考表，其被配置为存储与多个存储器模块的类型相对应的多个数据选通信号参考延迟值；
时钟产生器，其被配置为产生时钟信号；
数据选通信号产生器，其被配置为以根据控制信号调整的一定延迟来产生数据选通信号；以及
控制单元，其被配置为控制将写入均衡相关信号传输至安装在目标板上的双列直插式存储器模块，所述写入均衡相关信号包括时钟信号、命令、地址和数据选通信号，
其中，所述控制单元检查所述时钟信号与从安装的双列直插式存储器模块上的多个存储器装置接收的多个数据相关信号之间的多个时序偏差，
其中，当发生偏差失效时，所述控制单元通过所述控制信号来指示所述数据选通信号产生器对发送至经历所述偏差失效的存储器装置的数据选通信号的延迟进行调整。
24.根据权利要求23所述的存储器控制器，其中，所述存储器装置以fly-by拓扑方式连接在所述安装的双列直插式存储器模块上。
25.根据权利要求24所述的存储器控制器，其中，通过根据与所述安装的双列直插式存储器模块相对应的数据选通信号参考延迟值检查时序偏差是否处在第一范围以外来确定是否发生所述偏差失效。
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