WO2007074658A1 - 論理回路検証システムおよびその制御方法 - Google Patents

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WO2007074658A1
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Inventor
Yuichi Nakamura
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Nec Corporation
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/20—Design optimisation, verification or simulation
    • G06F30/23—Design optimisation, verification or simulation using finite element methods [FEM] or finite difference methods [FDM]

Definitions

  • the present invention relates to a logic circuit verification technique, and more particularly to a large-scale circuit verification simulator, an operation simulation method, and an operation simulation system.
  • Patent Document 1 Japanese Patent Laid-Open No. 11-73440
  • An emulation device is disclosed (see, for example, paragraph 0022 and FIG. 7).
  • JP 2000-81993 discloses an emulator provided with a connection IC that can dynamically change a signal flow between logic cell array groups on which a circuit to be verified is mounted. ing.
  • a wiring IC By using a wiring IC, one-to-many wiring that cannot be achieved by direct connection with one-to-one wiring strength can be realized, and a free wiring structure between logic cell arrays becomes possible.
  • the no-de-simulator disclosed in Japanese Patent Laid-Open No. 5-249184 has a plurality of units each including a programmable logic device and a programmable connection logic block as a data bus. And a configuration connected via an address bus. To do.
  • the monitor system has an address signal generator, writes a “stimulus value” signal to the data node, and the output latch Z input latch of the addressed unit is selectively connected to the data bus (eg, paragraphs 0023- See FIG. 3, FIG. 3 and FIG.
  • Patent Document 1 Japanese Patent Laid-Open No. 11 73440
  • Patent Document 2 Japanese Patent Laid-Open No. 2000-81993
  • Patent Document 3 JP-A-5-249184
  • An object of the present invention is to provide a logic verification system and method in which the number of devices connected to model a circuit to be verified is large, the wiring flexibility is high, and the control is possible at high speed.
  • an object of the present invention is to provide a logical verification system and method that can easily achieve synchronization between devices even when the number of devices increases.
  • connection control of the general-purpose bus is performed by program control. All verification devices communicate with each other via a general-purpose computer. In addition, in order to synchronize between the verification devices, the inter-device connection operation is executed by the control clock output from the general-purpose bus. Furthermore, simultaneous communication to all verification devices from the computer side via the general-purpose bus or reverse communication is possible.
  • a logic verification apparatus and system controls a plurality of verification devices for simulating a circuit to be verified, a general-purpose bus for connecting the plurality of verification devices, and a general-purpose bus. And a program control means for realizing a desired inter-device communication.
  • an arbitrary connection structure is set by using the general-purpose bus of the general-purpose computer and the program control processor, and executing the inter-device connection program provided by the program control processor. Furthermore, it is desirable to synchronize the operation of multiple verification devices with a control clock from the program control processor.
  • inter-device connection is realized by software control of a general-purpose bus, so that it is possible to flexibly cope with it, and it is extremely useful as a logic circuit verification device.
  • control clock is transmitted to the verification device before connection, the operations of the plurality of verification devices can be synchronized by the control clock from the program control processor.
  • the end of communication can be determined by the verification device.
  • the number of wirings between modeling devices on which the circuit to be verified is mounted becomes significantly larger than that of the conventional technique.
  • the verification device looks as an address space when viewed from the general-purpose bus of the computer, a very large wiring of 2P can be secured between the general-purpose bus and the device in the case of a P-bit address.
  • FIG. 1 is a block diagram showing a configuration of a logic circuit verification system according to an embodiment of the present invention.
  • the computer 1 is operated by program control, and a plurality of (N) verification units connected to the general-purpose bus 101 of the computer 1 are included.
  • the general purpose node 101 is a general purpose node of the computer 1 and includes a general purpose bus control unit 102 and a general purpose bus memory 103.
  • the general-purpose bus control unit 102 performs bus control of the general-purpose bus 101 using a general-purpose bus memory 103 and a program described later.
  • the general-purpose bus memory 103 is a recording area for controlling the address and data that can be read and written, and using this relationship between the address and the data, the internal signal of the computer 1 and each verification unit or N verifications Control information for connecting units is stored, and the control information is output to the general-purpose bus control unit 102.
  • Typical examples of the general-purpose bus 101 are PCI, PCIX, PCI-Express, and the like.
  • Each of the N verification units includes a communication unit C—C and a verification device D—D.
  • Each circuit element of the logic circuit to be verified is mounted on the verification device D—D
  • the communication unit C—C sends the signals of the verification devices D—D to the general-purpose bus 1
  • each verification device can be connected to the general-purpose bus 101.
  • the verification device D—D has the general-purpose bus 101 address size and data size.
  • Each of the communication parts C-C is connected to other verification units and connection lines I to
  • I may be directly connected electrically. That is, universal bus 101 and connection It is also possible to connect the circuit elements of the logic circuit using both lines I to I.
  • the bus control of the general-purpose bus control unit 102 is performed under the control of the host system 104.
  • the host system 104 controls the general-purpose bus control unit 102 in accordance with a device connection program 105 given in advance. If the communication unit C power is programmed to be connected to the output verification device D in the general bus 101 by the bus control of the general bus control unit 102, the circuit mounted on the verification device Di is used.
  • the output signal is output to the general-purpose bus 101 via the communication unit ⁇ by the bus control of the general-purpose bus control unit 102, and propagates from the general-purpose bus 101 to the destination verification device Dj via the communication unit Cj.
  • the general-purpose bus control unit 102 controls which signal is connected to which signal and how to determine the temporal order of the connection based on the given connection information and connection order information.
  • the inter-device connection program 105 may be an application program executed on a CPU, or may be provided as a device driver for operating a peripheral device on basic software. Alternatively, it can be set as a handler. Connection between devices at the application program level is easy to change the connection. Because there are many computer hardware and software that pass through, the communication speed is slow. On the other hand, connection between devices at the handler level is fast, but it is not easy to change the connection. Therefore, if multiple types of connection methods including applications, device drivers, and routers are prepared in advance, device-to-device connection can be realized in a way that suits the purpose for the same general-purpose bus and verification configuration. be able to.
  • the general-purpose bus 101 is preferably controlled so that an application, a device driver or a handler supplies a clock and supplies the next clock as soon as communication via the general-purpose bus is completed.
  • the verification device Since the verification device appears as an address space when viewed from the general-purpose bus 101 of the computer 1, a very large wiring of 2P can be secured between the general-purpose node 101 and the device in the case of a P-bit address. , Obtain a very large number of wires compared to the number of wires in NZM Can do. One-to-many connection is also easy with the general-purpose nose method, and simultaneous connection from one verification device to multiple other verification devices becomes easy. In addition, it is possible to simultaneously transmit clock signals and control signals from the computer 1 to all the verification devices D1-DN, or all the verification device D1-DN power to the computer 1 simultaneously.
  • FIG. 2 is a block diagram showing a configuration of the logic circuit verification system according to the first exemplary embodiment of the present invention.
  • the host system that controls the general-purpose bus control unit 102 in this embodiment includes a central processing unit (CPU) 106 of the computer 1, a random access memory 107 such as a main memory, and a memory 108 that stores a device connection program.
  • the memory 108 is prepared in advance with an inter-device connection program for each level of application, device driver, and noder. Note that blocks having the same functions as those in FIG.
  • FIG. 3 is a flowchart schematically showing the operation of the logic circuit verification system according to the present embodiment.
  • the signal line of the verification device D force is converted into the address of the general-purpose bus 101 by the corresponding communication unit C (i is an arbitrary integer from 1 to N).
  • the general-purpose bus control unit 102 uses the signal line information (address) transmitted by the communication unit C in order to transmit the signal of the verification device D between the verification devices. Writing to the bus memory 103 (verification device signal area allocation step S10).
  • the general-purpose bus control unit 102 uses the computer signal (transmission information) of the computer 1 as a general-purpose Write to bus memory 103 (computer signal area allocation step Sl l).
  • the general-purpose bus control unit 102 connects the signal assigned in the general-purpose bus memory 103 and the transmission information based on the connection information to which the higher-level system power is also given. (Connection assignment step S12).
  • connection order determination step S 13 determines the order based on the connection order information.
  • connection order determination step S 13 determines the order based on the connection order information.
  • connection order determination step S 13 determines the order based on the connection order information.
  • connection control can be performed at the application program level, and if speed is more important than connection changes, connection control can be performed at the node level.
  • connection control can be performed at the node level.
  • the wiring between the verification devices is realized. The number is determined by the number of addresses of the general-purpose bus 101, and a very large wiring can be secured.
  • the general-purpose bus 101 is controlled so that the application, device driver, or handler supplies the clock and supplies the next clock as soon as the communication via the general-purpose bus is completed.
  • FIG. 4 is a block diagram showing the configuration of the logic circuit verification system according to the second exemplary embodiment of the present invention.
  • the host system that controls the general-purpose bus control unit 102 in this embodiment includes a central processing unit (CPU) 106 of the computer 1, a random access memory 107 such as a main memory, a memory 108 that stores a device connection program, and a CPU 106. It includes a clock generator 109 that operates under control. Note that blocks having the same functions as those in FIG. 2 are denoted by the same reference numerals and description thereof is omitted.
  • the clock generation unit 109 operates to change the control clock signal CLK to "1" when a command is issued from the CPU 106 executing the inter-device connection program, and to return to "0" after a certain period of time. .
  • the CPU 106 transmits the control clock signal CLK from the clock generation unit 109 to the verification device via the general-purpose bus 101 and each communication unit before actually making the connection, and thereafter, the relationship between the address and the data is determined. It is used to connect between the internal signal of the computer 1 and the verification device or between the verification devices. As a result, each verification device that implements the corresponding part of the circuit under test operates in clock synchronization. It becomes possible to do.
  • FIG. 5 is a flowchart schematically showing the operation of the logic circuit verification system according to the present embodiment.
  • the signal line of the verification device D force is converted to the address of the general-purpose bus 101 by the corresponding communication unit C.
  • the general-purpose bus control unit 102 transmits the signal line information transmitted by the communication unit C to the general-purpose bus memory 103 in order to transmit the signal of the verification device D between the verification devices. (Verify device signal area allocation step S10).
  • the general-purpose bus control unit 102 uses the computer signal (transmission information) of the computer 1 as a general-purpose Write to bus memory 103 (computer signal area allocation step Sl l).
  • the clock generation unit 109 raises the control clock signal CLK to "1" through the general-purpose bus 101 and transmits it to the verification device (clock supply step S20). ). Then, the general-purpose bus control unit 102 connects the signal and the transmission information allocated in the general-purpose bus memory 103 based on the connection information to which the higher system power is given (connection assignment step S12).
  • connection order determination step S 13 determines the order based on the connection order information.
  • connection order determination step S 13 determines the order based on the connection order information.
  • connection order determination step S 13 determines the order based on the connection order information.
  • connection is actually performed, and the specified signal lines are connected between the verification device Di and the general-purpose bus 101 in the specified order.
  • the clock signal CLK is returned to "0" and transmitted to the verification device (general-purpose bus communication step S14). Thereafter, by repeating steps S10 to S14, the connection can be executed sequentially in synchronization with the control clock CLK.
  • the clock generation unit 109 in the computer 1 is used to transmit the clock before the inter-verification device communication, thereby facilitating the clock synchronization operation of each device. Can be realized.
  • the logic circuit to be verified is mounted on a plurality of verification devices and connected by wiring I, and the general-purpose node 101 of the computer 1 and each verification device are connected. Connection can be made using the communication section c of the vice.
  • the communication unit C gives the address of the storage area of the general-purpose bus 101 to the signal.
  • the circuit elements of the logic circuit are mounted on the verification device D, but the connection can be made both via the general-purpose bus 101 and the direct connection I between devices. Direct connection between devices I is easy and only electrical connection is sufficient.
  • control clock signal CLK is transmitted simultaneously through the general-purpose bus 101 of the computer 1 through the verification device D—D ⁇ ⁇ according to the present invention.
  • FIG. 6 is a flowchart schematically showing the operation of the logic circuit verification system according to the third exemplary embodiment of the present invention. Note that the same steps as those in the flowchart of FIG.
  • step S31 when the computer signal area allocation step S11 ends, bidirectional simultaneous communication is performed (step S31).
  • Clock supply (step S20) is executed, and then bidirectional communication is performed (step S32).
  • the CPU 106 executing the device connection program is connected to the verification device DD connected to the communication unit DD.
  • Control signal such as stop signal is transmitted simultaneously through the device 101, and conversely, the verification device D-
  • D transmits control signals such as the D-D force response signal of each communication section through the general-purpose bus 101.
  • Computer 1 ⁇ can be broadcast simultaneously.
  • the present invention can be applied to applications such as an emulator device and a simulator system for virtually verifying the operation 'function of an integrated circuit without using an integrated circuit that has been completed. It can also be applied to applications such as mounting computers with multiple computing devices.
  • FIG. 1 is a block diagram showing a configuration of a logic circuit verification system according to an embodiment of the present invention.
  • FIG. 2 is a block diagram showing the configuration of the logic circuit verification system according to the first exemplary embodiment of the present invention.
  • FIG. 3 is a flowchart schematically showing the operation of the logic circuit verification system according to the first example.
  • FIG. 4 is a block diagram showing a configuration of a logic circuit verification system according to a second exemplary embodiment of the present invention.
  • FIG. 5 is a flowchart schematically showing the operation of the logic circuit verification system according to the second embodiment.
  • FIG. 6 is a flowchart schematically showing the operation of the logic circuit verification system according to the third example.

Abstract

【課題】被検証回路をモデリングするデバイス群の接続本数が多く、配線自由度が高く、かつ高速制御が可能な論理検証システムおよび方法を提供する。 【解決手段】プログラム１０５により汎用バス１０１の接続制御が行われ、汎用バスを介して検証用デバイス間の所望の結線を設定できる。検証用デバイス間の通信は汎用バス１０１を経由して行われる。クロック生成部１０９からの制御クロックＣＬＫによりデバイス間接続動作の同期が取られる。汎用バスを通して一斉通信も可能となる。

Description

明 細 書
論理回路検証システムおよびその制御方法
技術分野
[0001] 本発明は論理回路の検証技術に係り、特に大規模回路の検証用模擬装置、動作 模擬方法、動作模擬システムに関する。
背景技術
[0002] ディジタル LSIに実装できる回路規模が年々大きくなるのに伴って、動作検証の高 速ィ匕が益々重要な課題となっている。検証速度を向上させる一般的な方法は、検証 用の回路モデリングデバイスを用いたノヽードウエアエミュレータを採用することである 。しかし、回路規模が大きくなると、複数の検証用回路モデリングデバイスを接続して 動作模擬装置を実現しなければならない。この場合、デバイスの個数を N、各デバイ スの入出力 IZOピン数を Mとすると、任意の 2つのデバイス間の配線数は平均的に ΜΖΝとなり、デバイス数 Νが大きくなるに従って配線数が少なくなる。デバイス間の 配線数が少なくなることは、検証速度の低下を意味する。
[0003] そこで、実効的にバンド幅を広げるためのデバイス間接続技術が種々提案されて いる。たとえば、特開平 11— 73440号公報 (特許文献 1)には、プログラム可能な論 理デバイスの間の信号を必要に応じて時分割多重することで、少ない入出力端子数 で高速検証を可能にするエミユレーシヨン装置が開示されている（たとえば段落 0022 、図 7参照)。
[0004] また、特開 2000— 81993号公報 (特許文献 2)には、被検証回路を実装するロジッ クセルアレイ群間に動的に信号の流れを変更できる結線用 ICを設けたエミュレータ が開示されている。結線用 ICを利用することにより、 1対 1の配線力もなる直接接続で は実現できない 1対多の配線を実現でき、ロジックセルアレイ間の自由な配線構造が 可能となる。
[0005] さらに、特開平 5— 249184号公報 (特許文献 2)に開示されたノヽードゥエァシミュレ ータは、プログラマブルロジックデバイスとプログラマブル接続ロジックブロックとを 1組 とする複数のユニットがデータバスおよびアドレスバスを介して接続された構成を有 する。モニタシステムはアドレス信号発生器を有し、データノ スに「刺激値」信号を書 き込み、アドレス指定されたユニットの出力ラッチ Z入力ラッチがデータバスに選択的 に接続される（たとえば段落 0023〜0025、図 3、図 4参照）。
[0006] 特許文献 1：特開平 11 73440号公報
特許文献 2：特開 2000 - 81993号公報
特許文献 3：特開平 5 - 249184号公報
発明の開示
発明が解決しょうとする課題
[0007] しカゝしながら、特許文献 1に記載されたように時分割多重化を利用しても、配線数は 多重度に対して線形で増加するだけであり、被検証回路を実装するデバイスの数が 多くなると、相対的に各デバイス間の配線本数が小さくなつてしまう。また特許文献 2 に記載されたようにセルアレイ間に結線用 ICを設けた構成は配線構造の自由度が 増大するだけで実際の配線数が増えるわけではない。
[0008] さらに、これら時分割多重や結線用 ICを用いた場合には、 1つの被検証回路を実 装するデバイスカゝら他のデバイスへの一斉接続が困難である。すべてのデバイスへ の一斉接続を実現するためには、デバイスの 1対 1の接続の組み合わせで実現する か、すべての結線を放射状に接続するかのどちらかが必要となる。 1対 1の組み合わ せで実現する際には、すべてのデバイスを接続するための配線により、デバイス間の 配線数がさらに小さくなる。放射状に接続する場合は、その放射状の中心点におけ る分岐による容量増加によって、一斉配線を利用した配線の遅延が非常に大きくなり 、割り込みや同期信号として利用することが多い一斉通信の実現形態として不利で ある。この傾向はどちらの場合も、デバイス数が大きくなるとその傾向が顕著となる。ま た、時分割多重や結線用 ICを用いた場合には、デバイス間の信号伝送時間が大きく 異なるので、被検証回路を実装するデバイス間の信号の到着時刻に大きなばらつき が生じる。
[0009] 特許文献 3に記載されたノヽードウエアシミュレータは、モニタシステムがアドレス信 号発生器によりユニットの選択的接続を制御するものであり、ハードウェア制御により バス接続が制御される。しかしながら、このようなハードウェア制御によるバス接続で は制御時間が長くなり実用的な論理検証装置を得ることができない。
[0010] 本発明は、被検証回路をモデリングするデバイス群の接続本数が多ぐ配線自由 度が高ぐかつ、高速制御可能な論理検証システムおよび方法を提供することを目 的とする。
[0011] さらに本発明は、デバイス数が増大してもデバイス間の同期が容易に達成できる論 理検証システムおよび方法を提供することを目的とする。
課題を解決するための手段
[0012] 本発明によればプログラム制御により汎用バスの接続制御が行われる。すべての検 証用デバイス間の通信は汎用コンピュータを経由して行われる。また、検証用デバイ ス間の同期を取るために、汎用バスから出力される制御クロックによりデバイス間接続 動作が実行される。さらに、汎用バスを介してコンピュータ側カゝら全ての検証用デバ イスへの一斉通信あるいはその逆方向の一斉通信が可能である。
[0013] 本発明による論理検証装置およびシステムは、被検証回路を模擬的に実現するた めの複数の検証用デバイスと、複数の検証用デバイスを接続するための汎用バスと、 汎用バスを制御して所望のデバイス間通信を実現するプログラム制御手段と、を有 することを特徴とする。
[0014] 好ましくは、汎用コンピュータの汎用バスおよびプログラム制御プロセッサを利用し 、プログラム制御プロセッサが与えられたデバイス間接続プログラムを実行することで 任意の結線構造を設定する。さらに、複数の検証用デバイスの動作は、プログラム制 御プロセッサ力らの制御クロックにより同期することが望まし 、。
[0015] 汎用ノ スを介して複数の検証用デバイスの全てに対して、あるいは、全ての検証用 デバイス力 コンピュータに対して、クロック信号や制御信号などの一斉通信を行うよ うに制御することも可能である。デバイス間接続プログラムとしては、アプリケーション 用プログラム、デバイスドライバ用プログラムおよびノ、ンドラ用プログラムを選択可能 に設定することちできる。
発明の効果
[0016] 本発明によれば、汎用バスのソフトウェア制御によりデバイス間接続を実現するの で柔軟な対応が可能であり、論理回路検証装置として極めて使い良いものとなる。 [0017] また、結線前に制御クロックを検証用デバイスへ伝達するので、複数の検証用デバ イスの動作をプログラム制御プロセッサからの制御クロックにより同期させることができ
、通信の終了を検証用デバイスで判定することができる。
[0018] さらに、被検証回路を実装するモデリングデバイス間の配線数が従来の技術に比 ベて格段に大きくなる。すなわち、コンピュータの汎用バスから見て検証用デバイス はアドレス空間として見えるため、汎用バスとデバイス間は、 Pビットのアドレスの場合 、 2Pと 、う非常に大きな配線を確保することができる。
[0019] また 1つの検証用デバイスカゝら他の複数の検証用デバイスへの一斉接続も容易と なり、さらにコンピュータから全ての検証用デバイス D1— DNへの一斉送信あるいは 全ての検証用デバイス D1— DN力もコンピュータへの一斉送信も可能となる。
発明を実施するための最良の形態
[0020] 図 1は本発明の一実施形態による論理回路検証システムの構成を示すブロック図 である。本実施形態では、プログラム制御により動作するコンピュータ 1と、コンビユー タ 1の汎用バス 101に接続された複数 (N個）の検証用ユニットとからなる。
[0021] 汎用ノ ス 101はコンピュータ 1の汎用ノ スであり、汎用バス制御部 102と、汎用バス メモリ 103とを含む。汎用バス制御部 102は、汎用バスメモリ 103を用いて後述するプ ログラムにより汎用バス 101のバス制御を行う。汎用バスメモリ 103は、アドレスおよび データの読み書きができるノ ス制御用の記録領域であり、このアドレスとデータの関 係を使ってコンピュータ 1の内部信号と各検証用ユニットの間あるいは N個の検証用 ユニット間の結線を行う制御情報を記憶し、その制御情報を汎用バス制御部 102に 出力する。汎用バス 101の代表的なものは PCI、 PCIX、 PCI— Expressなどである。
[0022] N個検証用ユニットはそれぞれ通信部 C— Cと検証用デバイス D— Dとからなる
1 N 1 N
。検証対象である論理回路のそれぞれの回路要素は検証用デバイス D— Dに実装
1 N されている。通信部 C— Cは、それぞれ検証用デバイス D— Dの信号を汎用バス 1
1 N 1 N
01のアドレスに変換することで各検証用デバイスを汎用バス 101に接続することがで きる。検証用デバイス D— Dは汎用バス 101のアドレスサイズとデータサイズとを有
1 N
する必要がある。なお、通信部 C— Cの各々は他の検証用ユニットと接続ライン I 〜
1 N 1
I により電気的に直接接続されていてもよい。すなわち、汎用バス 101および接続 ライン I〜I の両方を用いて論理回路の回路要素を接続することもできる。
1 N- 1
[0023] 汎用バス制御部 102のバス制御は、上位システム 104の制御下で行われる。上位 システム 104は、予め与えられたデバイス間接続用プログラム 105に従って汎用バス 制御部 102を制御する。汎用バス制御部 102のバス制御により通信部 C力も汎用バ ス 101内で出力先の検証用デバイス Dに結線されるようにプログラムされている場合 には、検証用デバイス Diに実装された回路から出た信号は、汎用バス制御部 102の バス制御により通信部 αを経由して汎用バス 101へ出力され、汎用バス 101から通 信部 Cjを経由して宛先の検証用デバイス Djに伝播するように動作する。どの信号と どの信号を結線するか、結線の時間的順序をどう決定するかは、与えられた結線情 報および結線順序情報に基づき汎用バス制御部 102が制御を行う。
[0024] デバイス間接続用プログラム 105は、 CPU上で実行されるアプリケーションプロダラ ムであってもよいし、周辺機器を基本ソフト上で動作させるためのデバイスドライバと して提供されてもよい。あるいは、ハンドラとして設定することも可能である。アプリケ ーシヨンプログラムレベルでのデバイス間接続は、接続変更が容易である力 通過す るコンピュータハードウェアおよびソフトウェアが多いために通信速度が遅くなる。こ れに対して、ハンドラレベルのデバイス間接続は通信速度が高速である反面、接続 変更が容易ではない。したがって、アプリケーション、デバイスドライバおよびノヽンドラ を含む複数種類の接続方法を予め用意しておけば、同じ汎用バスおよび検証ュ-ッ トの構成に対して目的に応じた方法でデバイス間接続を実現することができる。
[0025] このようにソフトウェア制御によりデバイス間接続を実現することは、柔軟な対応を 可能とし、論理回路検証装置として極めて使 、良 、ものとなる。
[0026] また、コンピュータの汎用バス 101を経由して通信する場合は、通信の終了が検証 用デバイスで判定することが難しい。そこで、望ましくはアプリケーション、デバイスド ライバあるいはハンドラがクロックを供給し、汎用バス経由の通信が終了次第、次のク ロックを供給するように汎用バス 101が制御される。
[0027] コンピュータ 1の汎用バス 101から見て検証用デバイスはアドレス空間として見える ため、汎用ノ ス 101とデバイス間は、 Pビットのアドレスの場合、 2Pという非常に大きな 配線を確保することができ、 NZMの配線数と比べて非常に大きな配線数を得ること ができる。また、 1対多の接続も汎用ノ ス方式では容易であり、 1つの検証用デバイス から他の複数の検証用デバイスへの一斉接続も容易となる。さらに、コンピュータ 1か ら全ての検証用デバイス D1— DNへのクロック信号や制御信号などの一斉送信ある いは全ての検証用デバイス D1— DN力もコンピュータ 1への一斉送信も可能となる。 実施例 1
[0028] 図 2は本発明の第 1実施例による論理回路検証システムの構成を示すブロック図で ある。本実施例における汎用バス制御部 102を制御する上位システムは、コンビユー タ 1の中央演算部（CPU) 106、主メモリ等のランダムアクセスメモリ 107、デバイス間 接続用プログラムを蓄積したメモリ 108を含む。メモリ 108には、アプリケーション、デ バイスドライバおよびノヽンドラのそれぞれのレベルのデバイス間接続用プログラムが 予め用意されている。なお、図 1と同じ機能を有するブロックには同一参照番号を付 して説明は省略する。
[0029] 図 3は本実施例による論理回路検証システムの動作を概略的に示すフローチヤ一 トである。ここでは検証用デバイス D力ゝらの信号線が、対応する通信部 Cによって汎 用バス 101のアドレスに変換されて 、るものとする（iは 1〜Nの任意の整数）。
[0030] 図 3において、まず、汎用バス制御部 102は、検証用デバイス Dの信号を検証用デ バイス間に伝達させるために、通信部 Cにより伝えられた信号線の情報 (アドレス）を 汎用バスメモリ 103に書き込む (検証デバイス信号の領域割り当てステップ S 10)。
[0031] 次に、コンピュータ 1から検証用デバイス Dへ、または検証用デバイス Diからコンビ ユータ 1に信号を伝達させるために、汎用バス制御部 102は、コンピュータ 1の計算機 信号 (伝達情報)を汎用バスメモリ 103に書き込む (計算機信号の領域割り当てステツ プ Sl l)。
[0032] 検証デバイス信号および計算機信号の領域割り当てが終了すると、汎用バス制御 部 102は、上位システム力も与えられる結線情報に基づいて、汎用バスメモリ 103内 に割り当てられた信号と伝達情報とを結線する（結線割り当てステップ S 12)。
[0033] さらに、汎用バス制御部 102は、結線間の時間的順序関係があれば、結線順序情 報に基づいて順序を決定する（結線順序決定ステップ S 13)。最後に、実際に結線を 行い、検証用デバイス Dと汎用バス 101との間に信号を指定された順序で、指定され た信号線どうしを接続する（汎用バス通信ステップ S14)。以下、ステップ S10〜S14 を繰り返すことで結線を順次実行する。
[0034] このように、デバイス間接続をソフトウェア制御により実現するので、種々の配線構 造にも柔軟に対応することができる。たとえば、接続の変更が比較的に多い場合には アプリケーションプログラムのレベルで接続制御を行 ヽ、接続変更よりも速度が重要 であればノヽンドラレベルで接続制御を行うことができる。いずれにしても、上述したよ うに、検証用デバイス間の接続および検証用デバイスとコンピュータ 1との間の接続 をコンピュータ 1の汎用ノ ス 101を用 、て実現するので、検証用デバイス間の配線本 数は汎用バス 101のアドレスの本数で決定され、非常に大きな配線を確保することが できる。
実施例 2
[0035] コンピュータの汎用バス 101を経由して通信する場合、通信の終了が検証用デバ イスで判定することが難しい。そこで、本発明の第 2実施例では、アプリケーション、デ バイスドライバあるいはハンドラがクロックを供給し、汎用バス経由の通信が終了次第 、次のクロックを供給するように汎用バス 101が制御される。
[0036] 図 4は本発明の第 2実施例による論理回路検証システムの構成を示すブロック図で ある。本実施例における汎用バス制御部 102を制御する上位システムは、コンビユー タ 1の中央演算部（CPU) 106、主メモリ等のランダムアクセスメモリ 107、デバイス間 接続用プログラムを蓄積したメモリ 108、 CPU106の制御下で動作するクロック生成 部 109を含む。なお、図 2と同じ機能を有するブロックには同一参照番号を付して説 明は省略する。
[0037] クロック生成部 109は、デバイス間接続用プログラムを実行している CPU106から 指令があると制御クロック信号 CLKを" 1"に変化させ、ある一定時間後に" 0"に戻す ように動作する。まず、 CPU106は、実際に結線を行う前に、クロック生成部 109から 制御クロック信号 CLKを汎用バス 101および各通信部を経由して検証用デバイスに 伝達し、その後で、アドレスとデータの関係を使ってコンピュータ 1の内部信号と検証 用デバイスとの間あるいは検証用デバイス間の結線を行うように動作する。これにより 、それぞれ被検証回路の対応部分を実装した検証用デバイスがクロック同期で動作 することが可能となる。
[0038] 図 5は本実施例による論理回路検証システムの動作を概略的に示すフローチヤ一 トである。ここでは検証用デバイス D力ゝらの信号線が、対応する通信部 Cによって汎 用バス 101のアドレスに変換されているものとする。
[0039] 図 5において、まず、汎用バス制御部 102は、検証用デバイス Dの信号を検証用デ バイス間に伝達させるために、通信部 Cにより伝えられた信号線の情報を汎用バスメ モリ 103に書き込む (検証デバイス信号の領域割り当てステップ S 10)。
[0040] 次に、コンピュータ 1から検証用デバイス Diへ、または検証用デバイス Dからコンビ ユータ 1に信号を伝達させるために、汎用バス制御部 102は、コンピュータ 1の計算機 信号 (伝達情報)を汎用バスメモリ 103に書き込む (計算機信号の領域割り当てステツ プ Sl l)。
[0041] 検証デバイス信号および計算機信号の領域割り当てが終了すると、クロック生成部 109が汎用バス 101を通じて制御クロック信号 CLKを" 1"に立ち上げ、検証用デバ イスに伝達する（クロック供給ステップ S 20)。それから、汎用バス制御部 102は、上位 システム力も与えられる結線情報に基づいて、汎用バスメモリ 103内に割り当てられ た信号および伝達情報を結線する（結線割り当てステップ S 12)。
[0042] さらに、汎用バス制御部 102は、結線間の時間的順序関係があれば、結線順序情 報に基づいて順序を決定する（結線順序決定ステップ S 13)。最後に、実際に結線を 行い、検証用デバイス Diと汎用バス 101との間に信号を指定された順序で、指定さ れた信号線どうしを接続し、それが終了するとクロック生成部 109は制御クロック信号 CLKを" 0"に戻し検証用デバイスに伝達する（汎用バス通信ステップ S 14)。以下、 ステップ S10〜S14を繰り返すことで結線を制御クロック CLKに同期させて順次実行 することができる。
[0043] このように、本実施例によれば、コンピュータ 1内のクロック生成部 109を用いて、検 証用デバイス間通信の前にクロックの伝達を行うことで各デバイスのクロック同期動作 が容易に実現できる。
[0044] 上述した第 1及び第 2実施例では、検証対象の論理回路を複数の検証用デバイス に実装し、それらを配線 Iで接続する他、コンピュータ 1の汎用ノ ス 101と各検証用デ バイスの通信部 cとを使って接続を行うことができる。通信部 Cは信号に汎用バス 10 1の記憶領域のアドレスを付与する。論理回路の回路要素は検証用デバイス Dに実 装されているが、その結線は汎用バス 101経由およびデバイス間直接接続 Iの両方 で行うことができる。デバイス間直接の接続 Iは容易であり電気的に接続するだけで 十分である。
実施例 3
[0045] 上記第 2実施例では制御クロック信号 CLKをコンピュータ 1の汎用バス 101を介し て検証用デバイス D— D - ^一斉送信している力 本発明によれば汎用バス 101を
1 N
介してコンピュータ 1と検証用デバイス D -Dとの間の一斉通信を容易に実現するこ
1 N
とができる。クロック信号に限らず、停止信号などの制御信号をコンピュータ 1から検 証用デバイス D— Dへ一斉送信したり、逆に検証用デバイス D— D力らコンピュー
1 N 1 N
タ 1へ一斉送信したりすることも汎用バス 101を制御することで容易に実現可能であ る。
[0046] 図 6は本発明の第 3実施例による論理回路検証システムの動作を概略的に示すフ ローチャートである。なお図 5のフローチャートと同じステップには同一参照符号を付 して説明は省略する。
[0047] 本発明の第 3実施例によれば、図 6に示すように、計算機信号の領域割り当てステ ップ S11が終了すると、双方向の一斉通信を行い (ステップ S31)、続いて上述したク ロック供給 (ステップ S20)を実行し、その後双方向の一斉通信を行う（ステップ S32) 。双方向の一斉通信では、デバイス間接続用プログラムを実行している CPU106は 、通信部 D— Dにそれぞれ接続されている検証用デバイス D— Dに対して汎用バ
1 N 1 N
ス 101を通して停止信号などの制御信号を一斉送信し、逆に、検証用デバイス D -
1
Dは、それぞれの通信部 D -D力 応答信号などの制御信号を汎用バス 101を通
N 1 N
してコンピュータ 1^—斉送信することができる。
産業上の利用可能性
[0048] 本発明は、集積回路の動作'機能を完成した集積回路を使わずに仮想的に検証 するエミュレータ装置、シミュレータシステムといった用途に適用できる。また、複数の 演算装置を持つ計算機の実装といった用途にも適用できる。 図面の簡単な説明
[0049] [図 1]本発明の一実施形態による論理回路検証システムの構成を示すブロック図で ある。
[図 2]本発明の第 1実施例による論理回路検証システムの構成を示すブロック図であ る。
[図 3]第 1実施例による論理回路検証システムの動作を概略的に示すフローチャート である。
[図 4]本発明の第 2実施例による論理回路検証システムの構成を示すブロック図であ る。
[図 5]第 2実施例による論理回路検証システムの動作を概略的に示すフローチャート である。
[図 6]第 3実施例による論理回路検証システムの動作を概略的に示すフローチャート である。
符号の説明
[0050] 1 コンピュータ
101 汎用バス
102 汎用バス制御部
103 汎用バスメモリ
104 上位システム
105 デバイス間接続用プログラム
106 CPU
107 RAM
108 デバイス間接続用プログラムメモリ
109 クロック生成咅
C1〜CN 通信部
D1〜DN 検証用デバイス

Claims

請求の範囲
[1] 被検証回路を検証するシステムにおいて、
前記被検証回路を模擬的に実現するための複数の検証用デバイスと、 前記複数の検証用デバイスを接続するための汎用バスと、
前記汎用バスを制御して所望のデバイス間通信を実現するプログラム制御手段と、 を有することを特徴とする論理回路検証システム。
[2] 前記汎用バスおよび前記プログラム制御手段はコンピュータに含まれ、前記プログ ラム制御手段が与えられたデバイス間接続プログラムを実行することで任意の結線構 造を設定することを特徴とする請求項 1に記載の論理回路検証システム。
[3] 前記複数の検証用デバイスの動作は、前記プログラム制御手段からの制御クロック により同期することを特徴とする請求項 1または 2に記載の論理回路検証システム。
[4] 前記汎用バスを介して前記プログラム制御手段と前記複数の検証用デバイスとの 間で一斉通信を行うことを特徴とする請求項 1に記載の論理回路検証システム。
[5] 前記デバイス間接続プログラムとして、アプリケーションプログラム、デバイスドライバ プログラムおよびノヽンドラプログラムを選択可能に格納した記憶手段を更に有するこ とを特徴とする請求項 1に記載の論理回路検証システム。
[6] 被検証回路を検証する装置において、
前記被検証回路を模擬的に実現する複数の検証用デバイスを接続するための汎 用バスと、
前記汎用バスを制御して所望のデバイス間通信を実現するプログラム制御手段と、 を有することを特徴とする論理回路検証装置。
[7] 請求項 6に記載の論理回路検証装置を実装したコンピュータ。
[8] 被検証回路を模擬的に実現する複数の検証用デバイスを接続するための汎用バ スを備えた論理回路検証装置の制御方法にぉ 、て、
与えられた結線情報に従って前記汎用バスに所望の結線を割り当て、 割り当てられた結線に従って所望のデバイス間通信を実行する、
ことを特徴とする論理回路検証装置の制御方法。
[9] 前記所望のデバイス間通信は、与えられた結線順序情報に従って結線順序が決 定された後に実行されることを特徴とする請求項 8に記載の論理回路検証装置の制 御方法。
[10] 前記汎用バスに所望の結線を割り当てる前に前記汎用バスを通して制御クロックを 前記検証用デバイスへ伝達し、
前記制御クロック伝達後に、前記汎用バスに所望の結線を割り当てる、 ことを特徴とする請求項 8に記載の論理回路検証装置の制御方法。
[11] 前記汎用バスを介して前記複数の検証用デバイスとの間で一斉通信を行うことを特 徴とする請求項 8に記載の論理回路検証装置の制御方法。
[12] 汎用バスを備えたコンピュータに、被検証回路を模擬的に実現する複数の検証用 デバイスを接続して論理回路検証を実行させるためのプログラムにおいて、
与えられた結線情報に従って前記汎用バスに所望の結線を割り当てる機能と、 割り当てられた結線に従って所望のデバイス間通信を実行する機能と、 を実行させることを特徴とするプログラム。
[13] アプリケーションプログラム、デバイスドライバ用プログラムおよびノ、ンドラ用プロダラ ムのいずれかであることを特徴とする請求項 12に記載のプログラム。
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