JP2021099892A - 動的近接ベースのオンダイターミネーション技術 - Google Patents

Abstract

【課題】メモリデバイスにコマンドベースの動的ＯＤＴスキームを実装するオンダイターミネーション技術を提供する。【解決手段】近接ベースのオンダイターミネーション（ＯＤＴ）に基づくシステム１００は、他のメモリデバイスへのメモリデバイスの近接およびコマンドが読み取りコマンドであるか書き込みコマンドであるかに基づいて、メモリデバイスとして同一データチャネルに連結される別のメモリデバイスによりコマンドが実行される間、どのＯＤＴ設定を適用するかを決定する、メモリデバイスを含む。【選択図】図１

Description

ここで説明される実施例は全般的にメモリデバイスのオンダイターミネーション技術に関する。

コントローラとして機能する特定用途向け集積回路（ＡＳＩＣ）に連結されるメモリデバイスまたはダイを有するメモリシステムのいくつかにおいては、内部抵抗ターミネーション（ＲＴＴ）の値と、メモリデバイスまたはダイのＯＤＴのオンオフタイミングを制御するために、複数のオンダイターミネーション（ＯＤＴ）ピンがＡＳＩＣおよびメモリデバイスの両方に設けられる。これらのＯＤＴピンは、一般的に、メモリデバイスまたはダイに対する読み取りまたは書き込み動作中の適切なＲＴＴ時間量を確保するために、ＡＳＩＣと所定のメモリデバイスまたはダイとの間の協働を必要とする。

実施例としての第１のシステムを示す図である。

実施例としての第１のレジスタテーブルを示す図である。

実施例としての第２のレジスタテーブルを示す図である。

実施例としての第３のレジスタテーブルを示す図である。

実施例としての第２のシステムを示す図である。

実施例としての第１のロジックフローを示す図である。

実施例としての装置を示す図である。

実施例としての第２のロジックフローを示す図である。

実施例としての記憶媒体を示す図である。

実施例としての第３のシステムを示す図である。

メモリデバイスへのアクセスを制御するコントローラとして機能するＡＳＩＣが連結されたメモリデバイスは、たとえば、限定されないが、ソリッドステートドライブ（ＳＳＤ）またはデュアルインラインメモリモジュール（ＤＩＭＭ）などの記憶デバイスに展開され得る。いくつかの実施例においては、複数のメモリデバイスまたはダイが「パッケージ」と称され得るダイのグループに含まれてよい。これらの実施例では、複数のパッケージがシングルデータまたはＤＱチャネルを介してＡＳＩＣと連結されてよい。また、複数のＤＱチャネル（たとえば４から１０またはそれ以上）は、いくつかのＳＳＤソリューションまたは実装に含まれてよい。一般的には、内部抵抗ターミネーション（ＲＴＴ）は、ＤＱチャネルを介してＡＳＩＣと連結されるパッケージへの、反射によるノイズを低減するためおよびシグナルインテグリティを改善するために、パッケージに含まれるそれぞれのメモリデバイスまたはダイにおいて使用され得る。現在のＲＴＴ要件は、一般的に、それぞれのメモリデバイスでＲＴＴを起動させるためにＤＱチャネル毎に複数のＯＤＴピンを使うことにより満たされている。この結果として、これらのＳＳＤソリューションのためのコントローラとして機能するＡＳＩＣ上の１０数個のＯＤＴピンが必要となる。１０数個のピンを必要とすることは、これらのタイプのＳＳＤソリューションのコストに不利な影響を与えるとともに、ＡＳＩＣのフォームファクタに不利な制限を課し得る。

図１は、実施例としてのシステム１００を示す図である。いくつかの実施例においては、図１に示されるように、システム１００は複数のパッケージ１０５に含まれる複数のメモリデバイス１２０に連結されるコントローラ１１０を含む。いくつかの実施例において、システム１００は、これに限定されるものではないが、ＳＳＤなどの記憶デバイスであってよい。この開示においては、メモリデバイス１２０などのメモリデバイスまたは複数のメモリデバイスについての言及は、１または複数の異なるメモリタイプを含み得る。ここで説明されるメモリデバイスは、不揮発性または揮発性のメモリタイプを指してよい。不揮発性メモリタイプの中には、ＮＡＮＤまたはＮＯＲ技術などのブロックアドレス指定可能なものもあり得る。他の不揮発性メモリタイプは、カルコゲナイド相変化材料（たとえばカルコゲナイドガラス）を含むがこれに限定されない、以下に「３−Ｄクロスプリントメモリ」と称される、３次元（３−Ｄ）クロスプリントメモリ構造を有する、バイトまたはブロックアドレス指定可能な不揮発性メモリタイプであってよい。不揮発性タイプのメモリは、複数閾値レベルのＮＡＮＤフラッシュメモリと、ＮＯＲフラッシュメモリと、シングルまたはマルチレベルの相変化メモリ（ＰＣＭ）と、抵抗性メモリと、ナノワイヤメモリと、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）と、反強誘電体メモリと、金属酸化物ベース、酸素欠損ベースおよび導電性ブリッジランダムアクセスメモリ（ＣＢ−ＲＡＭ）を含む抵抗性メモリと、スピントロニクス磁気接合メモリと、磁気トンネル接合（ＭＴＪ）メモリと、磁壁（ＤＷ）およびスピン軌道転送（ＳＯＴ）メモリと、サイリスタベースメモリと、メモリスタ技術、スピン転送トルクＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）、または上記の任意の組み合わせを組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）などの、ただしこれらに限定されない、他のバイトタイプまたはブロックアドレス指定可能な不揮発性メモリをも含んでよい。

本明細書における「ＲＡＭ」または「ＲＡＭデバイス」と称する記載は、揮発性か不揮発性かどうかにかかわらず、ランダムアクセスを可能とするあらゆるメモリデバイスに適用可能である。動的ランダムアクセスメモリ（ＤＲＡＭ）、またはシンクロナスＤＲＡＭ（ＳＤＲＡＭ）、ＤＲＡＭデバイスまたはＳＤＲＡＭデバイスに言及する説明は、揮発性ランダムアクセスメモリデバイスへの言及であり得る。メモリデバイス、ＳＤＲＡＭまたはＤＲＡＭは、ダイ自体について、１または複数のダイを含むパッケージ化されたメモリプロダクトについて、またはその両方についての言及であり得る。いくつかの実施例においては、リフレッシュされる必要のある揮発性メモリを有するシステムは、少なくとも最小レベルのメモリ持続性でサポートする少なくとも複数の不揮発性メモリをも含み得る。

図１で示されるコントローラ１１０は、パッケージ１０５に位置するメモリデバイス１２０へアクセスするコントローラを表わしてよい。いくつかの実施例においては、システム１００は記憶デバイスであってよく、コントローラ１１０はメモリデバイス１２０へアクセスするための特有のソリューション用に設計されたＡＳＩＣであってよい。たとえば、データセンタ環境において展開されるＳＳＤのためのストレージエンタープライズソリューションである。また、コントローラ１１０の回路１１２は、メモリデバイス１２０へのアクセスリクエストに応答するメモリアクセスコマンドを生成するためのロジックおよび／または機能をサポートしてよい（たとえば、システム１００をホストしてよいホスト演算プラットフォームのプロセッサから）。いくつかの実施例においては、コントローラ１１０は１または複数のメモリデバイス１２０であってよい。別個のパッケージ１０５に位置するメモリデバイス１２０のグループは、異なるチャネルがバスおよび信号線を介してコントローラ１１０へ並列に連結される場合は、これらのチャネルを通して組織され管理されてよい。各チャネルは独立して動作し得る。それゆえ、別個のチャネルは独立してアクセスおよび管理されて、タイミング、データ転送、コマンドとアドレスの交換、およびその他の動作はそれぞれのチャネルごとに別個であってよい。連結とは、電気的連結、通信的連結、物理的連結、またはこれらの組み合わせであってよい。物理的連結は直接接触を含んでよい。電気的連結は、たとえば、コンポーネント間の電気の流れを可能にする、またはコンポーネント間のシグナリングを可能にする、またはその両方のインターフェイスまたは相互接続を含む。通信的連結は、たとえば、有線または無線を含む、コンポーネントがデータを交換できるようにする接続を含む。

いくつかの実施例によれば、コントローラ１１０は、上記で言及されるメモリチャネルなどのメモリバスへ連結するためのＩ／Ｏインターフェイス回路１１４を含む。メモリデバイス１２０のＩ／Ｏインターフェイス回路１１４（およびＩ／Ｏインターフェイス回路１２２）は、ピン、パッド、コネクタ、信号線、トレース、またはワイヤ、またはデバイスへ接続するその他のハードウェア、またはこれらの組み合わせを含んでよい。Ｉ／Ｏインターフェイス回路１１４は、ハードウェアインターフェイスを含んでよい。図１で示されるように、Ｉ／Ｏインターフェイス回路１１４は、信号線用に少なくともドライバ／トランシーバを含む。共通には、集積回路インターフェイス内のワイヤは、パッド、ピン、またはインターフェイス信号線へのコネクタまたはトレース、またはデバイス間のその他のワイヤを連結する。Ｉ／Ｏインターフェイス回路１１４は、ドライバ、レシーバ、トランシーバ、または終端、またはコントローラ１１０と別個のパッケージ１０５に位置するメモリデバイス１２０のグループとの間で信号を交換するその他の回路または回路の組み合わせを含み得る。信号の交換は、送信または受信の少なくとも１つを含む。コントローラ１１０からメモリデバイス１２０のＩ／Ｏインターフェイス回路１２２への連結Ｉ／Ｏインターフェイス回路１１４として示されるが、メモリデバイス１２０のグループが並列にアクセスされるシステム１００の実装においては、複数のパッケージ１０５における複数のメモリデバイス１２０は、コントローラ１１０の同一インターフェイスへのＩ／Ｏインターフェイス回路を含むものと理解される。

いくつかの実施例においては、コントローラ１１０は複数の信号線を介してメモリデバイス１２０と連結されてよい。複数の信号線は、少なくともクロック（ＣＬＫ）１３２、コマンド／アドレス（ＣＭＤ）１３４、および書き込みデータ（ＤＱ）および読み取りデータ（ＤＱ）１３６、およびゼロまたはそれ以上のその他の信号線１３８を含んでよい。いくつかの実施例によれば、メモリのコントローラ１１０をメモリデバイス１２０へ連結する信号線の構成は、総称してメモリバスと称されてよい。ＣＭＤ１３４用の信号線は、「コマンドバス」、「Ｃ／Ａバス」またはＡＤＤ／ＣＭＤバス、またはコマンドの転送を指示するその他の名称で称されてよい。ＤＱ１３６用の信号線は、「データバス」と称されてよい。

いくつかの実施例によれば、独立したチャネルは、異なるクロック信号、コマンドバス、データバス、およびその他の信号線を有し得る。これらの実施例では、独立のインターフェイスパスが別個のバスであると見なされてよいという意味で、システム１００は複数の「バス」を有すると見なされてよい。図１で示される信号線に追加して、バスは、ストローブ信号線、アラート線、補助線、またはその他の信号線、またはこれらの追加の信号線の組み合わせのうち少なくとも１つをも含んでよいことが理解される。また、シリアルバス技術はコントローラ１１０とメモリデバイス１２０との間の信号送信に使われてよいことも理解される。シリアルバス技術の例として、符号化を行うとともに埋め込みクロックを有してそれぞれの方向での単一の信号作動対上で高速データ送信を行う、８Ｂ１０Ｂがある。いくつかの実施例においては、ＣＭＤ１３４は、所定のパッケージ１０５に位置する複数のメモリデバイス１２０と並列に共有される信号線を表している。たとえば、「ｎ」を３より大きいあらゆる正の整数とする場合における、パッケージ１０５−１のメモリデバイス１２０−１から１２０−ｎと並列に共有される信号線である。他の実施例においては、所定のパッケージ１０５のメモリデバイス１２０はＣＭＤ１３４の符号化コマンド信号線を共有し、それぞれのメモリデバイスは所定のパッケージ１０５用の個々のメモリデバイス１２０を選択する別個のチップ選択（ＣＳ＃）信号線を有してよい。

いくつかの実施例においては、コントローラ１１０とメモリデバイス１２０との間のバスは、ＣＭＤ１３４に含まれる信号線を介してルーティングされる補助コマンドバスと、ＤＱ１３６に含まれる信号線を介してルーティングされる書き込みおよび読み取りデータを運ぶ補助データバスとを含む。いくつかの実施例においては、ＣＭＤ１３４とＤＱ１３６は、別々に双方向線を含んでよい。他の実施例においては、ＤＱ１３６は、メモリデバイス１２０へデータを書き込む非双方向の書き込み信号線と、メモリデバイス１２０から読み取りデータを読み取る非双方向線とを含んでよい。

いくつかの実施例によれば、選択されたメモリ技術およびシステム設計に従って、他の信号線１３８に含まれる信号線がメモリバスまたは補助バスを増やしてもよい。たとえば、ＤＱＳ用のストローブ線信号線である。システム１００、またはメモリ技術の実装の設計に基づき、メモリバスはメモリデバイス１２０に含まれるメモリデバイス毎により多いまたはより少ない帯域幅を有してよい。メモリバスは、ｘ３２インターフェイス、ｘ１６インターフェイス、ｘ８インターフェイス、またはその他のインターフェイスのいずれかを有するメモリデバイス１２０に含まれるメモリデバイスをサポートしてよい。Ｗをメモリデバイス１２０のインターフェイスのインターフェイスサイズまたは幅を指す整数とする従来の「ｘＷ」は、コントローラ１１０とデータを交換する複数の信号線を表している。これらのメモリデバイスのインターフェイスサイズは、いくつのメモリデバイスがシステム１００におけるチャネル毎に同時に使用され得るかまたは同一信号線と並列に連結され得るかを制御する要素であってよい。いくつかの実施例においては、高帯域幅メモリデバイス、ワイドインターフェイスメモリデバイス、または積層型メモリデバイス、または組み合わせは、ｘ１２８インターフェイス、ｘ２５６インターフェイス、ｘ５１２インターフェイス、ｘ１０２４インターフェイス、またはその他のデータバスインターフェイス幅などの、より幅の広いインターフェイスを可能にし得る。

いくつかの実施例においては、メモリデバイス１２０とコントローラ１１０は、バーストでのＤＱ１３６に含まれる信号線、または連続データ転送のシーケンスを介して、データバス上でデータを交換する。バーストは、バスの周波数に相対する転送サイクルの数に対応する。所定の転送サイクルは、同一のクロックまたはストローブ信号エッジ上（たとえば立ち上がりエッジ上）で生じる転送のための全クロックサイクルであってよい。いくつかのにおいては、システムクロックのサイクルを参照するそれぞれのクロックサイクルは、それぞれのＵＩが転送サイクルである場合は、複数の単位サイクル（ＵＩ）に分離されてよい。たとえば、２倍のデータ速度転送はクロック信号の両方のエッジ（たとえば、立ち上がりと立ち下がり）上でトリガする。バーストは、レジスタに記憶されるまたはフライ上でトリガされるコンフィギュレーションであり得る、構成されたＵＩの数だけ継続し得る。たとえば、連続する８つの転送期間のシーケンスはバースト長８（ＢＬ８）と見なされ、それぞれのメモリデバイス１２０はそれぞれのＵＩ上でデータを転送することができる。それゆえ、ＢＬ８上で動作するｘ８メモリデバイスは、６４ビットのデータ（８データ信号線にバースト上の線毎に転送される８データビットを乗じたもの）を転送することができる。この単純な例は単なる図示であり、限定するものではないことが理解される。

いくつかの実施例によれば、メモリデバイス１２０はシステム１００用のメモリリソースを表す。これらの実施例では、メモリデバイス１２０の各メモリデバイスは別個のメモリダイを表してよい。メモリダイのグループは、別個のパッケージ１０５上に含まれてよい。メモリデバイス１２０の所定のメモリデバイスは、Ｉ／Ｏインターフェイス回路１２２を含んでよく、所定のメモリデバイスの実装またはコンフィギュレーションと関連付けられたインターフェイス幅（たとえば、ｘ１６またはｘ８またはいくつかの他のインターフェイス帯域幅）により決定される帯域幅を有してよい。Ｉ／Ｏインターフェイス回路１２２は、コントローラ１１０とインターフェイスするようにメモリデバイスを使用可能にしてよい。Ｉ／Ｏインターフェイス回路１２２は、ハードウェアインターフェイスを含んでコントローラ１１０のＩ／Ｏインターフェイス回路１１４と協働して動作してよい。

いくつかの実施例においては、メモリデバイス１２０とパッケージ１０５は、同一のより大きなパッケージにコントローラ１１０として組み込まれてよい。たとえば、マルチチップモジュール（ＭＣＭ）、スルーシリコンビア（ＴＳＶ）付きのパッケージオンパッケージ、またはその他の技術、または組み合わせにおいて組み込まれる。これらのおよび他の実施例につては、コントローラ１１０はプロセッサの部分であるかプロセッサに組み込まれてもよいことを理解されたい。

いくつかの実施例によれば、図１で示されるように、メモリデバイス１２０は１または複数のレジスタ１２４を含む。レジスタ１２４は、メモリデバイス１２０の構成あるいは構成および／または動作のための設定を提供する、１または複数の記憶デバイスまたは記憶位置を表してよい。１つの実施例においては、レジスタ１２４は、制御または管理の動作の一部としてコントローラ１１０によりアクセスされるデータを記憶するためのメモリデバイス１２０の記憶位置を提供してよい。たとえば、レジスタ１２４は、１または複数のモードレジスタ（ＭＲ）を含んでよく、および／または１または複数の多目的レジスタを含んでよい。

いくつかの実施例においては、レジスタ１２４のうち１または複数のレジスタへの書き込みまたはプログラミングは、異なる「モード」で動作させるようにメモリデバイス１２０を構成してよい。これらの例については、１または複数のレジスタへ書き込まれるまたはプログラミングされるコマンド情報は、メモリデバイス１２０内で異なるモードをトリガしてよい。追加で、または代替的に、異なるモードは、トリガされたモードに応じて、アドレス情報または他の信号線から、異なる動作をトリガすることもできる。レジスタ１２４のプログラミングされた設定は、Ｉ／Ｏ設定のコンフィギュレーションを指示またはトリガする。たとえば、タイミングのコンフィギュレーション、終端、オンダイターミネーション（ＯＤＴ）、ドライバコンフィギュレーション、または他のＩ／Ｏ設定などである。以下でより詳しく説明されるとおり、コントローラ１１０の回路１１２は、モードレジスタ（ＭＲ）プログラムロジック１１５を実行して１または複数のレジスタ１２４をプログラミングしてＯＤＴ設定１２５を設定またはプログラミングしてよい。メモリデバイス１２０の制御回路１２１は、ＯＤＴ設定１２５へアクセスして動的ＯＤＴスキームに基づくコマンドを実装することができるようになっていてよい。コマンドベースの動的ＯＤＴスキームの使用は、ＭＲプログラムロジック１１５が１または複数のレジスタ１２４をプログラミングしてＯＤＴ設定１２５を確立して、Ｉ／Ｏインターフェイス回路１１４におけるＯＤＴピンの必要性を取り除いてメモリデバイス１２０でのＯＤＴ設定を起動させることができるようにし得る。いくつかの実施例においては、１０数個のＯＤＴピンは、コマンドメースの動的ＯＤＴスキームが実装される場合はコントローラ１１０のＩ／Ｏインターフェイス回路１１４から取り除かれてよい。ＯＤＴピンもまた、メモリデバイス１２０のＩ／Ｏインターフェイス回路１２２から取り除かれてよいが、いくつかの例においては、ＯＤＴピンは、メモリデバイス１２０がＯＤＴ設定を起動するためにＯＤＴピンをいまだに使用しているレガシコントローラとともにまだ動作できるようにするために残ってもよい。

いくつかの実施例によれば、メモリデバイス１２０は、Ｉ／Ｏインターフェイス回路１２２と関連付けられたインターフェイスハードウェアの部分としてＯＤＴ１２６を含む。ＯＤＴ１２６は、指定される信号線へのインターフェイスに適用されるインピーダンスのための設定を提供してよい。たとえば、ＯＤＴ１２６はＤＱ１３６またはＣＭＤ１３４に含まれる信号線へインピーダンスを適用するように構成されてよい。ＯＤＴ１２６のＯＤＴ設定は、上記で言及される動的ＯＤＴスキームに基づくコマンドに基づいて変更されてよい。以下でさらに説明されるように、コマンドベースの動的ＯＤＴスキームは、同一または異なるパッケージにあってよいアクセスされたメモリデバイスへの所定のパッケージに位置する終端メモリデバイスのメモリアクセス（例えば、読み取りまたは書き込み）および近接のタイプに基づいてよい。ＯＤＴ１２６のＯＤＴ設定１２５において指示されるＯＤＴ設定は、たとえばＣＭＤ１３４またはＤＱ１３６に含まれる終端した信号線上のシグナリングのタイミングと反映とに影響し得る。ＯＤＴ１２６を設定するのにどのＯＤＴ設定１２５を使うかを決定することで、適用されるインピーダンスとローディングとのマッチングが改善された高速動作を可能にすることができる。インピーダンスとローディングは、Ｉ／Ｏインターフェイス回路１２２（たとえば、たとえばＣＭＤ１３４またはＤＱ１３６）の特定の信号線に適用されてよく、また必ずしもすべての信号線に適用されなくてもよい。

いくつかの実施例においては、図１で示されるように、メモリデバイス１２０が制御回路１２１を含む。制御回路１２１は、メモリデバイス１２０内の内部動作を制御するためにメモリデバイス１２０内でロジックを実行してよい。たとえば、制御回路１２１は、コントローラ１１０により送信されたコマンドを復号し、実行する内部動作を生成するか、またはコマンドを満たす。制御回路１２１は内部コントローラと称されてもよく、コントローラ１１０とは別個である。制御回路１２１は、レジスタ１２４において指示されるプログラミングされたまたはデフォルトの設定に基づいてどのモードが選択されるかを決定するロジックおよび／または機能を含んで、選択されたモードに基づいて所定のメモリデバイス１２０または他の動作へのアクセスの動作の内部実行を構成してよい。制御回路１２１は、メモリデバイス１２０内のビットのルーティングを制御して選択されたモード用の適正なインターフェイスを提供する制御信号を生成して、所定のメモリデバイス１２０に含まれる物理メモリリソースの適切なメモリ位置またはアドレスへコマンドを指令する。

コントローラ１１０を再度参照すると、コントローラ１１０は、メモリデバイス１２０へ送信するコマンドを生成するロジックおよび／または機能を実行できる回路１１２を含む。コマンドの生成は、スケジューリング前のコマンド、または送信準備ができたキューされたコマンドの準備を参照することができる。一般的に、メモリサブシステムにおけるシグナリングは、メモリデバイス１２０がコマンドを実行すべき１または複数のメモリ位置を指示または選択するコマンドの中にある、あるいはそれを伴うアドレス情報を含む。メモリデバイス１２０のためのトランザクションのスケジューリングに応答して、コントローラ１１０はＩ／Ｏインターフェイス回路１１４を介してコマンドを発して、メモリデバイス１２０にコマンドを実行させることができる。いくつかの実施例においては、メモリデバイス１２０の制御回路１２１は、コントローラ１１０からＩ／Ｏインターフェイス回路１２２を介して受信したコマンドとアドレス情報を受信して復号する。受信したコマンドとアドレス情報に基づいて、回路１１２は、メモリデバイス１２０内でロジック、機能および／または回路の動作のタイミングを制御して、コマンドを実行してよい。

図２は、実施例としてのレジスタテーブル２００を示す図である。いくつかの実施例においては、図２で示されるように、レジスタテーブル２００はＯＤＴタイプおよび16ビットレジスタの設定を示す。１６ビットレジスタは、たとえば、メモリデバイス１２０のレジスタ１２４に含まれてよい。ＭＲプログラムロジック１１５は、ビット［４：１］がＲｔｔ＿ｎｏｍを設定し、ビット［８：５］がＲｔｔ＿Ｗｒを設定し、ビット［１２：９］がＲｔｔ＿ｐａｒｋを設定し、ビット［１３］がマトリクスＯＤＴが使用可能にされるかどうかを指示し（たとえば、動的ＯＤＴ選択を近接に基づいて使用可能にする）、動的モードが使用可能にされるかどうかをビット［１４］が指示するように設定またはプログラミングすることができてもよい。

いくつかの実施例においては、マトリクスＯＤＴは終端メモリデバイスまたはダイが別のメモリデバイスへのアクセス中（たとえば、書き込み動作中）にどのようにそのそれぞれのＯＤＴ設定を設定するかの確立に基づいて使用可能にされてよい。これらの実施例については、アクセスされるメモリデバイスへの終端メモリデバイスの近接が、少なくとも２つの別個のマトリクスＯＤＴ設定のうちの１つから終端メモリデバイスに選択させるようにしてもよい。いくつかの実施例によれば、以下でさらに説明されるとおり、少なくとも２つの別個のマトリクスＯＤＴ設定は、レジスタ１２４に含まれるレジスタを介してＭＲプログラムロジック１１５により設定またはプログラムされてもよい。実施例は、２４０オームから３０オームの範囲であってＯＤＴ使用不能オプションを含むレジスタテーブル２００において指示されるＯＤＴ設定値に限定されない。これらのＯＤＴ設定は、ＯＤＴ設定の可能な範囲と使用不能オプションの例として提供される。

いくつかの実施例によれば、動的モードは、別のメモリデバイスへの書き込みアクセス中に、非終端メモリデバイスまたはダイがどのようにそのそれぞれのＯＤＴ設定を設定するかの確立に基づいて使用可能にされてよい。動的モードが使用可能にされると、非終端メモリデバイスはビット［１２：９］において指示されるＲｔｔ＿ｐａｒｋのＯＤＴ設定を使用する。動的モードが使用可能にされないと、非終端メモリデバイスはＨｉ＿ｚ（最大インピーダンス）のＯＤＴ設定を使用する。

図３は、実施例としてのレジスタテーブル３００を図示したものである。いくつかの実施例においては、図３で示されるように、レジスタテーブル３００は８ビットレジスタ用のＯＤＴのタイプと設定を指示する。８ビットレジスタは、たとえば、メモリデバイス１２０のレジスタ１２４に含まれてよい。ＭＲプログラムロジック１１５は、ビット［３：０］をＲｔｔ＿ｍａｔｒｉｘ１に設定し、そしてビット［７：４］をＲｔｔ＿ｍａｔｒｉｘ２に設定するように設定またはプログラミングが可能であってよい。以下でさらに説明されるとおり、Ｒｔｔ＿ｍａｔｒｉｘ１は、書き込み動作中にアクセスされる、アクセスされるメモリデバイスを含む同一グループの中に終端メモリデバイスが位置する場合に使用されてよく、Ｒｔｔ＿ｍａｔｒｉｘ２は、アクセスされるメモリデバイス以外の異なるグループの中に終端メモリデバイスが位置する場合に使用されてよい。実施例は、２４０オームから３０オームの範囲であってＯＤＴ使用不能オプションを含むレジスタテーブル２００において示されるＯＤＴ設定値に限定されない。これらのＯＤＴ設定は、ＯＤＴ設定の可能な範囲と使用不能オプションの例として提供される。また、実施例は、２つだけのマトリクスＯＤＴ設定に限定されない。いくつかの実施例においては、１または複数のレジスタが、２つ以上のＯＤＴ設定を示すように設定されてよい。

図４は、実施例としてのレジスタテーブル４００を示す図である。いくつかの実施例においては、図４で示されるように、レジスタテーブル４００では、８ビットレジスタが、メモリデバイスのグループ化を、０、１、２および３のＳｅｌｅｃｔＩＤを持つ４つのグループにするように指示してよい。これらの実施例については、所定のグループ用のＳｅｌｅｃｔＩＤが、読み取りまたは書き込みコマンドのいずれかに応答するメモリデバイスにアクセスするようアドレス指定されるビット［４：３］のコマンドで指示されてよい。いくつかの実施例によれば、レジスタテーブル３００において示される４つのグループは、コントローラのついた同一のＤＱチャネルへ連結されてもよい。たとえば、パッケージ１０５−１、１０５−２、１０５−３および１０５−ｎは、ＤＱ１３６を介したＤＱチャネルを介してコントローラ１１０と連結されてよい。この実施例では、それぞれのパッケージが、メモリデバイス１２０へのアクセス中にそのそれぞれのパッケージ用の終端を提供する終端メモリデバイスまたはダイを有してよい。たとえば、それぞれのパッケージ１０５用のメモリデバイス１２０−ｎは、そのそれぞれのパッケージ用の終端メモリデバイスとして働いてよい。実施例は４つのグループに限定されない。それより多いまたは少ないグループが本開示によって考えられる。

いくつかの実施例によれば、コントローラ１１０のＭＲプログラムロジック１１５は、アクセスされているとともにアクセスのタイプに基づく所定のグループに対する終端メモリデバイスの相対的物理的位置に基づいて終端メモリデバイスのビット０−７を設定またはプログラミングしてよい。たとえば、メモリデバイス１２０−ｎは、ＳｅｌｅｃｔＩＤ＝０を持つパッケージ１０５−１用の終端メモリデバイスであってよい。ＭＲプログラムロジック１１５はビット［１：０］をプログラミングする必要はない。これは、これらのビットがメモリデバイス１２０−ｎと同一のグループへのアクセスを表すものであって、メモリデバイス１２０−ｎが読み取りコマンド用のＨｉ＿ｚ（最大インピーダンス）のＯＤＴ設定を使用するかまたはグループ０への書き込みコマンド用のＲｔｔ＿Ｍｔ１のマトリクスＯＤＴ設定を使用するように訓練されているからである。Ｒｔｔ＿Ｍｔ１の使用は、Ｒｔｔ＿Ｍｔ１用のレジスタ１２４−１内で維持されるＯＤＴ設定（たとえばレジスタテーブル３００内で示されるビット［３：０］）をメモリデバイス１２０−ｎが参照するよう促す。

いくつかの実施例においては、読み取りコマンドについて、グループ０の相対的位置がアクセスされているグループに隣接するまたは近い（Ｒｔｔ＿ｎｏｍを使用）か、あるいは、隣接しないまたはそれから遠い（Ｒｔｔ＿ｐａｒｋを使用）かに基づいて、Ｒｔｔ＿ｎｏｍを使うかＲｔｔ＿ｐａｒｋを使うかを指示するようにビット［２］、［４］および［６］がＭＲプログラムロジック１１５により別々に設定またはプログラミングされてよい。たとえば、グループ０がグループ１の近くに位置している場合、メモリデバイス１２０−ｎ用のビット［２］はＲｔｔ＿ｎｏｍに設定され、次にメモリデバイス１２０−ｎはＲｔｔ＿ｎｏｍ用のレジスタ１２４−１内で維持されるＯＤＴ設定（たとえば、レジスタテーブル２００の中で示されるビット［４：１］）を参照する。また、グループ０がグループ２およびグループ３から遠くに位置していた場合、メモリデバイス１２０−ｎ用のビット［４］と［６］はＲｔｔ＿ｐａｒｋに設定され、次にメモリデバイス１２０−ｎはＲｔｔ＿ｐａｒｋ用のレジスタ１２４−１内で維持されるＯＤＴ設定（たとえば、レジスタテーブル２００の中で示されるビット［１２：９］）を参照する。

いくつかの実施例によれば、書き込みコマンドについて、ビット［３］、［５］、および［７］はＭＲプログラムロジック１１５により別々に設定またはプログラムされてＲｔｔ＿Ｍｔ２のマトリクスＯＤＴ設定の使用を指示する。これらの実施例については、Ｒｔｔ＿Ｍｔ２はこれらのビット用に設定される。これは、グループ０以外のあらゆるグループへのアクセスは、Ｒｔｔ＿Ｍｔ２用のレジスタ１２４−１内で維持されるＯＤＴ設定（たとえば、レジスタテーブル３００の中で示されるビット［７：４］）を参照するようにメモリデバイス１２０−ｎを促すからである。

図５は、実施例としてのシステム５００を示す図である。いくつかの実施例においては、図５で示されるように、システム５００は、どのメモリデバイスがアクセスされているのかを示すＣＳ［＃］５１４を介してチップ選択［ＣＳ］信号を利用する同一のチャネルＤＱ［７：０］５１２を介してコントローラ５１０に連結されるパッケージ５２０、５３０、５４０、５５０を含む。これらの実施例については、コントローラ５１０は、図１で示され上記で説明されるコントローラ１１０と同様のものであってよい。また、それぞれのメモリデバイス５２２、５３２、５４２、５５２を含むパッケージ５２０、５３０、５４０、５５０も、図１で示され上記で説明される、メモリデバイス１２０を含むパッケージ１０５と同様のものであってよい。

いくつかの実施例によれば、それぞれのパッケージ用のターミネータまたは終端メモリデバイスは、パッケージ５２０用のメモリデバイス５２２−４、パッケージ５３０用の５３２−４、パッケージ５４０用のメモリデバイス５４２−４、およびパッケージ５５０用のメモリデバイス５５２−４であってよい。また、パッケージ５２０はＳｅｌｅｃｔＩＤ＝０を有し、パッケージ５３０はＳｅｌｅｃｔＩＤ＝１を有し、パッケージ５４０はＳｅｌｅｃｔＩＤ＝２を有し、パッケージ５５０はＳｅｌｅｃｔＩＤ＝３を有する。図５で示されるように、いくつかの実施例においては、４つのターミネータメモリデバイス用の別個のＯＤＴテーブルが、これらのターミネータメモリデバイスのための決定マトリクスを指示して、アクセスされているパッケージのＳｅｌｅｃｔＩＤに基づいてどのＯＤＴ設定が使われるか、およびアクセスが書き込みまたは読み取りコマンドに応答しているかどうかを個別に決定させる。これらの実施例の場合、それぞれのターミネータメモリデバイスは、そのそれぞれの決定マトリクスを実行して、コマンドのタイプおよびアクセスされるパッケージへの相対的近接に基づいてどのＯＤＴ設定を適用するかを決定する。

第１の実施例においては、メモリデバイス５２２−４用のＯＤＴテーブルは、ＳｅｌｅｃｔＩＤが００ＸＸＸの場合は、これはアクセスされるメモリデバイスがメモリデバイス５２２−４と同一のパッケージまたはグループ内に位置することを指示しており、アクセスが書き込みコマンドに応答している場合は、メモリデバイス５２２−４はＲｔｔ＿ｍａｔｒｉｘ１を含むレジスタビットを参照して、書き込み動作のターミネータとして働いている間にどのＯＤＴ設定を適用するかを決定することを指示する。アクセスが読み取りコマンドに応答している場合は、メモリデバイス５２２−４はＨｉ＿ｚ ＯＤＴ設定を適用してよい。

第２の実施例においては、ＳｅｌｅｃｔＩＤが０１ＸＸＸの場合は、これはアクセスされるメモリデバイスがパッケージ５２０の近くに位置するまたは隣接する異なるパッケージ（パッケージ５３０）に位置することを指示しており、アクセスが書き込みである場合は、メモリデバイス５２２−４がＲｔｔ＿ｍａｔｒｉｘ２を含むレジスタビットを参照して、どのＯＤＴ設定を適用するかを決定することを指示している。アクセスが読み取りコマンドに応答している場合、メモリデバイス５２２−４はＲｔｔ＿ｎｏｍを含むレジスタビットを参照して、どのＯＤＴ設定を適用するかを決定してよい。

第３の実施例では、ＳｅｌｅｃｔＩＤが１０ＸＸＸまたは１１ＸＸＸのいずれかの場合、これもまた異なるパッケージを指示するものであるが、これらのパッケージはパッケージ５２０に隣接しないかまたは相対して遠くに位置しているものとして特徴づけられてよい。メモリデバイス５２２−４用のＯＤＴテーブルによれば、この第３の実施例については、アクセスが書き込みの場合、メモリデバイス５２２−４はＲｔｔ＿ｍａｔｒｉｘ２を含むレジスタビットを参照して、どのＯＤＴ設定を適用するかを決定するものである。アクセスが読み取りコマンドに応答している場合、メモリデバイス５２２−４はＲｔｔ＿ｐａｒｋを含むレジスタビットを参照して、どのＯＤＴ設定を適用するかを決定してよい。Ｒｔｔ＿ｎｏｍではなくＲｔｔ＿ｐａｒｋを使用することは、この第３の実施例については、パッケージ５２０と相対するそれらの物理的な位置との関係において遠いパッケージであると特徴づけられるパッケージ５４０および５５０に基づくものである。

いくつかの実施例によれば、非ターゲット先の終端ダイは選択された終端値を保持することから、クロックサイクルを増やすために（必要な場合）非ターゲット先の終端ダイによりポストアンブルが適用されてよい。ポストアンブルは、たとえばルーティングの不一致により、データが複数のメモリデバイスにわたり遅延している場合に必要となり得る。

図６は、実施例としてのロジックフロー６００を示す図である。いくつかの実施例においては、ロジックフロー６００はＯＤＴ設定を決定するためにメモリデバイスの制御回路によりアクションが図示されてもよい。これらの実施例については、ロジックフロー６００は、図１から図４の上記のメモリデバイス１２０など、または図５の上記のメモリデバイス５２２、５３２、５４２、５５２などのメモリデバイスの制御回路により実装されてよい。また、これらのメモリデバイスにより使用されるレジスタも、図２から図４について上記で述べられるように、レジスタテーブル２００、３００または４００の中で指示されるように設定またはプログラミングされてよい。レジスタは、ＭＲプログラムロジック１１５またはコントローラ１１０などのモードレジスタプログラムロジックを有するコントローラにより設定またはプログラミングされてよい。実施例は、図１および図５に含まれるメモリデバイス１２０、５２２、５３２、５４２または５５２、図２から図４に示されるＯＤＴ設定またはＯＤＴタイプ、またはＭＲプログラムロジック１１５によりプログラミングまたは設定されるレジスタに限定されない。

ブロック６０５からスタートして、コマンドは、それぞれが複数のメモリデバイスを有する複数のパッケージに連結されるＤＱチャネル上で受信されてよい。

ブロック６０５から決定ブロック６１０へ移動して、メモリデバイスは、マトリクスＯＤＴが使用可能にされるかどうかを決定してよい。いくつかの実施例においては、メモリデバイスの制御回路は、マトリクスＯＤＴが使用可能にされたかどうかを確認するために、レジスタテーブル２００に示される１６ビットレジスタのビット［１３］などのレジスタのビットを読み取ってよい。マトリクスＯＤＴが使用可能にされていないことをビット［１３］が示すと、ロジックフロー６００はブロック６１５へ移動する。マトリクスＯＤＴが使用可能にされていることをビット［１３］が示すと、ロジックフロー６００は決定ブロック６２０へ移動する。

決定ブロック６１０からブロック６１５へ移動して、メモリデバイスはレガシＯＤＴモードを使用する。いくつかの実施例においては、レガシＯＤＴモードは、メモリデバイスに連結されたコントローラからＯＤＴ設定を起動するためのＯＤＴ起動信号を受信するための、メモリデバイス上のＯＤＴピンの使用を含んでよい。

決定ブロック６１０から決定ブロック６２０へ移動して、メモリデバイスは、それが複数のメモリデバイスまたはダイを含むパッケージの終端メモリデバイスであるかどうかを決定する。いくつかの実施例においては、メモリデバイスが所定のパッケージに物理的に配置されたときにそれぞれのパッケージの終端デバイスが予め定められてもよい。メモリデバイスが予め定められた終端メモリデバイスである場合、ロジックフロー６００は決定ブロック６２０へ移動する。そうでない場合は、ロジックフロー６００は決定ブロック６２５へ移動する。

決定ブロック６２０から決定ブロック６２５へ移動して、メモリデバイスは、コマンドが読み取りコマンドであるかどうかを決定する。いくつかの実施例においては、コマンドが読み取りコマンドではないとメモリデバイスの制御回路が決定すると、ロジックフロー６００は決定ブロック６３５へ移動する。そうでない場合、ロジックフロー６００はブロック６３０へ移動して、制御回路がメモリデバイスに、コマンドの実行中はＨｉ＿ｚ ＯＤＴ設定を使用するようにさせる。

決定ブロック６２５から決定ブロック６３５へ移動して、メモリデバイスは、コマンドが書き込みコマンド（たとえば、アレイ書き込み、強制書き込み、または修正書き込み）であるかどうかを決定する。いくつかの実施例においては、メモリデバイスの制御回路は、コマンドが書き込みコマンドでないことを決定し、ロジックフロー６００がブロック６４５へ移動して、制御回路は、メモリデバイスに、ブロック６３０により指示されるコマンドの実行中はＨｉ＿ｚ ＯＤＴ設定を使用するようにさせる。そうでない場合は、ロジックフロー６００は決定ブロック６４５へ移動する。

決定ブロック６３５から決定ブロック６４５へ移動して、メモリデバイスは、動的モードが使用可能にされているかどうかを決定する。いくつかの実施例によれば、メモリデバイスの制御回路は、動的モードが使用可能にされたかどうかを確認するために、レジスタテーブル２００に示される１６ビットレジスタのビット［１４］などのレジスタのビットを読み取ってよい。動的モードが使用可能にされていないことをビット［１４］が示す場合、制御回路は、メモリデバイスに、ブロック６５０により示されるように、書き込み動作中はＨｉ＿ｚ ＯＤＴ設定を使用するようにさせる。そうでない場合は、ロジックフロー６００はブロック６５５へ移動する。

決定ブロック６４５からブロック６５５へ移動して、終端メモリデバイスは、Ｒｔｔ＿Ｗｒの終端用のＯＤＴ設定を使用する。いくつかの実施例においては、メモリデバイスの制御回路は、Ｒｔｔ＿Ｗｒのために使われる値（たとえば、１００オーム）を決定するために、レジスタテーブル２００に示される１６ビットレジスタのビット［８：５］などのレジスタのビットを読み取ってよい。

終端メモリデバイスは、決定ブロック６２０へ戻り、決定ブロック６６０へ移動し、コマンドが読み取りコマンドであるかどうかおよび読み取りコマンドにおいて指示されるＳｅｌｅｃｔＩＤが終端メモリデバイスを含むパッケージ用のＳｅｌｅｃｔＩＤと一致するかどうかを決定する。いくつかの実施例によれば、終端メモリデバイスの制御回路は、読み取りコマンドのＳｅｌｅｃｔＩＤがＳｅｌｅｃｔＩＤと一致すると決定し、メモリデバイスに、ブロック６６５へと示される読み取り動作中にＨｉ＿ｚ ＯＤＴ設定を使用させる。そうでない場合、コマンドが読み取りコマンドでないかまたは終端メモリデバイスのパッケージのＳｅｌｅｃｔＩＤと一致しないＳｅｌｅｃｔＩＤを有する場合は、ロジックフロー６００は決定ブロック６７０へ移動する。

決定ブロック６６０から決定ブロック６７０へ移動して、終端メモリデバイスは、コマンドが読み取りコマンドであるかどうかを決定する。いくつかの実施例によれば、終端メモリデバイスの制御回路は、コマンドが読み取りコマンドであると決定すると、ロジックフロー６００は決定ブロック６７５へ移動する。そうでない場合は、ロジックフロー６００は決定ブロック６８０へ移動する。

決定ブロック６７０からブロック６７５へ移動して、終端メモリデバイスは、Ｒｔｔ＿ｎｏｍまたはＲｔｔ＿ｐａｒｋのいずれかのＯＤＴ設定のタイプを選択する。いくつかの実施例においては、終端メモリデバイスの制御回路は、どのタイプのＯＤＴ設定を使用するかを決定するために、レジスタテーブル２００に示される８ビットレジスタなどのレジスタのビットを読み取ってよい。これらの実施例については、終端メモリデバイスの制御回路は、終端メモリデバイスを含むパッケージと読み取りコマンドとに割り当てられたＳｅｌｅｃｔＩＤに対応する８ビットレジスタのビットを読み取ってよい。たとえば、終端メモリデバイスがＳｅｌｅｃｔＩＤ＝０を有するパッケージにあった場合、制御回路はビット［１］を読み取ってどのタイプのＯＤＴ設定を使用するかどうかを決定してよい。アクセスされるメモリデバイスへの終端デバイスの近接に応じて、ビット［１］は、アクセスされたメモリデバイスが近くのパッケージにあった場合は「０」の値（Ｒｔｔ＿ｎｏｍ）に、アクセスされたメモリデバイスが遠くのパッケージにあった場合は「１」の値（Ｒｔｔ＿ｐａｒｋ）に設定されていてよい。終端メモリデバイスの制御回路は、レジスタテーブル２００において示される１６ビットレジスタのビット［４：１］またはビット［１２：９］のようなレジスタのビットを読み取って、Ｒｔｔ＿ｎｏｍまたはＲｔｔ＿ｐａｒｋ用にそれぞれ使用する値を決定してもよい。

決定ブロック６７０から決定ブロック６８０へ移動して、終端メモリデバイスは、コマンドが書き込みコマンド（たとえば、アレイ書き込み、強制書き込み、または修正書き込み）であるかどうかを決定する。いくつかの実施例においては、終端メモリデバイスの制御回路は、コマンドが書き込みコマンドでないことを決定して、終端メモリデバイスに、ブロック６８５により指示されるコマンドの実行中はＨｉ＿ｚ ＯＤＴ設定を使用するようにさせる。

決定ブロック６８０からブロック６９０へ移動して、終端メモリデバイスは、コマンドにおいて指示されるＳｅｌｅｃｔＩＤに基づき、Ｒｔｔ＿ｍａｔｒｉｘ１またはＲｔｔ＿ｍａｔｒｉｘ２のいずれかのタイプのＯＤＴ設定を選択する。第１の実施例においては、ＳｅｌｅｃｔＩＤが終端メモリデバイスを含むパッケージ用のＳｅｌｅｃｔＩＤと一致する場合、Ｒｔｔ＿ｍａｔｒｉｘ１が選択される。この第１の実施例においては、終端メモリデバイスの制御回路は、Ｒｔｔ＿ｍａｔｒｉｘ１のために使われる値を決定するために、レジスタテーブル３００に示される８ビットレジスタのビット［３：０］などのレジスタのビットを読み取ってよい。第２の実施例においては、ＳｅｌｅｃｔＩＤが終端メモリデバイスを含むパッケージ用のＳｅｌｅｃｔＩＤと一致しない場合、Ｒｔｔ＿ｍａｔｒｉｘ２が選択される。この第２の実施例では、終端メモリデバイスの制御回路は、Ｒｔｔ＿ｍａｔｒｉｘ２のために使われる値を決定するために、レジスタテーブル３００に示される８ビットレジスタのビット［７：４］などのレジスタのビットを読み取ってよい。

図７は、実施例としての装置７００のためのブロックダイヤグラムを示す図である。図７で示される装置７００は、特定のトポロジにおける限定された数のエレメントを有するが、所定の実装のために望ましい場合は、装置７００は代替的なトポロジにおいてそれより多いまたは少ないエレメントを含んでよい。

いくつかの実施例によれば、装置７００は、コントローラ１１０の回路１１２などのコントローラの回路７２０によりサポートされてもよい。回路７２０は、ロジック、または１または複数のファームウェアに実装されたモジュール、コンポーネントまたはロジックの特徴を実行するように構成されてよい。本明細書の中で使用される「ａ」および「ｂ」および「ｃ」および類似の指定子は、任意の正の整数を表す変数を意図していることに留意されたい。それゆえ、たとえば、ある実装においてａ＝４の値が設定される場合、ロジック７２２−ａの、モジュール、コンポーネントのためのソフトウェアまたはファームウェアの完全なセットは、ロジック７２２−１、７２２−２、７２２―３または７２２−４を含んでよい。表される例はこの状況に限定されるものではなく、通して使われる異なる変数が同一または異なる整数値を表してもよい。また、「モジュール」、「コンポーネント」または「機能」もまた、コンピュータ可読なまたは機械可読な媒体に記憶されるファームウェアを含んでよく、機能のタイプが図７で単体ボックスとして示されてはいるが、これはこれらのタイプの機能が明確なコンピュータ可読媒体コンポーネント（たとえば、別個のメモリなど）または明確なハードウェアコンポーネントによる実装（たとえば、別個の特定用途向け集積回路（ＡＳＩＣ）またはフィールドプログラマブルゲートアレイ（ＦＰＧＡ）における記憶に限定するものではない。

いくつかの実施例によれば、回路７２０は１または複数のＡＳＩＣまたはＦＰＧＡを含んでよく、またいくつかの実施例においては、少なくともいくつかのロジック７２２−ａがこれらのＡＳＩＣまたはＦＰＧＡのハードウェアエレメントとして実装されてよい。

いくつかの実施例によれば、図７で示されるように、装置７００は１または複数のメモリデバイスと連結するためのＩ／Ｏインターフェイス回路７０５を含んでよい。

いくつかの実施例においては、装置７００はプログラムロジック７２２をも含んでよい。プログラムロジック７２２は、Ｉ／Ｏインターフェイス回路７０５を介して、第１のメモリデバイスにおける第１のレジスタをプログラミングして、第１のメモリデバイスが第１のメモリデバイスグループ用の終端メモリデバイスである場合は、第１のレジスタに、選択する複数のＯＤＴタイプを指示させるように回路７２０により実行またはサポートされてよい。複数のＯＤＴタイプは、読み取りコマンドまたは書き込みコマンドが第１のメモリデバイスグループに含まれる第２のメモリデバイスにより実行されるものであるか、第２のメモリデバイスグループに含まれる第３のメモリデバイスにより実行されるものであるかに基づいてよい。これらの実施例については、プログラムロジック７２２は、第２および第３のメモリデバイスと比較した第１のメモリデバイスの相対的位置付けを示すパケットレイアウト情報７１０を介して受信されるパケットレイアウト情報上の第１のレジスタのプログラミングの基となってよい。たとえば、これらのメモリデバイスが第１のメモリデバイスと同一または異なるパッケージに位置する場合である。また、ＲＴＴ設定７２６−ｂ（たとえば、ルックアップテーブル内に維持されるもの）は、どのＯＤＴタイプが少なくとも部分的にパケットレイアウト情報に基づく第１のメモリデバイスにおける第１のレジスタをプログラミングするかを指示してよい。レジスタ設定７３０は、複数のＯＤＴタイプが第１のメモリデバイスにより選択されることを指示するよう、どのように第１のレジスタがプログラムされるかを指示してよい。

いくつかの実施例によれば、プログラムロジック７２２もまた、Ｉ／Ｏインターフェイス回路を介して、第１のメモリデバイスにおける第２のレジスタをプログラミングして、別個のＯＤＴ設定を有する少なくとも２つのＯＤＴタイプを第２のレジスタに指示させ、書き込みコマンドが第２のメモリデバイスにより実行されるか第３のメモリデバイスにより実行されるかに基づいて適用するように回路７２０により実行またはサポートされてよい。プログラムロジック７２２もまた、パケットレイアウト情報７０５を介して受信されるパケットレイアウト情報上の第２のレジスタのプログラミングの基となってよい。レジスタ設定７４０は、第２のレジスタがどのようにプログラミングされるかを指示してよい。

いくつかの実施例においては、第１のメモリデバイスグループは第１のグループ識別子に割り当てられる第１のパッケージに位置し、第２のメモリデバイスグループは第２のグループ識別子に割り当てられる第２のパッケージに位置してよい。第４のメモリデバイスが、第３のグループ識別子に割り当てられた第３のパッケージに位置する第３のメモリデバイスグループに含まれてよい。第１および第２および第３のパッケージは、同一のデータバスを介してＩ／Ｏインターフェイス回路７０５に連結されてよい。第２のパッケージは、第１のパッケージに隣接してまたは近くに位置してよい。この実施例については、第３のパッケージは第１のパッケージに隣接して位置していない。プログラムロジック７２２もまた、第１のメモリデバイスにおける第３のレジスタをプログラミングして、第１のメモリデバイスが第１のメモリデバイスグループ用の終端メモリデバイスであってコマンドが読み取りコマンドである場合は、選択的に適用するように第１のＯＤＴ設定と第２のＯＤＴ設定に指示する、回路７２０により実行またはサポートされてよい。第１のメモリデバイスは、読み取りコマンドが第３のメモリデバイスのためのものである場合は第１のＯＤＴ設定を適用し、または読み取りコマンドが第４のメモリデバイスのためのものである場合は第２のＯＤＴ設定を適用するようになっている。プログラムロジック７２２もまた、パケットレイアウト情報７１０を介して受信されるパケットレイアウト情報上の第３のレジスタのプログラミングの基となってよい。レジスタ設定７５０は、第３のレジスタがどのようにプログラミングされるかを指示してよい。

いくつかの実施例においては、プログラムロジック７２２もまた、第１のレジスタ、第２のレジスタ、または第３のレジスタが、選択されたＯＤＴ設定を第１のメモリデバイスがそれを介して適用するポストアンブル時間を指示するようにプログラミングしてよい。ポストアンブル時間は、選択されたＯＤＴ設定を１または複数の追加のクロックサイクルが適用することを指示するものである。

装置７００のさまざまなコンポーネントが、動作を調和させるさまざまなタイプの通信媒体により、互いに通信可能に連結されてよい。調和には、単方向または双方向の情報の交換が伴ってよい。たとえば、コンポーネントは通信媒体上で通信される信号の形で情報を通信してもよい。情報はさまざまな信号線に割り当てられる信号として実装され得る。そのような割り当てにおいては、それぞれのメッセージは信号である。しかし、さらなる実施形態が代替的にデータメッセージを採用してよい。そのようなデータメッセージは、さまざまな接続にわたって送信されてよい。例としての接続には、並列インターフェイス、直列インターフェイス、およびバスインターフェイスが含まれる。

本明細書に含まれるのは、開示されるアーキテクチャの新規な態様を実行するための例示的な方法論の代表的なものとしての一組のロジックフローである。説明の簡素化の目的で、本明細書の中で示される１または複数の方法論は一連の動作として示され説明されるが、方法論は動作の順序により限定されるものではないことは当業者であれば理解および認識されるであろう。いくつかの動作は、それらに従って、本明細書の中で示され説明される他の動作とは異なる順序でおよび／または同時に起こり得る。たとえば、方法論は、状態図における場合などのように、一連の相関する状態またはイベントとして代替的に表され得ることは、当業者であれば理解および認識されるであろう。さらに、方法論において図示されるすべての動作が新規な実装に必要とされるわけではないこともある。

ロジックフローは、ソフトウェア、ファームウェア、および／またはハードウェアにおいて実装されてよい。ソフトウェアおよびファームウェアの実施形態において、ロジックフローは、光学、磁気または半導体記憶などの、少なくとも１つの非一時的コンピュータ可読媒体または機械可読媒体に記憶されているコンピュータ実行可能命令により実装されてよい。実施形態はこの状況に限定されるものではない。

図８は、実施例としてのロジックフロー８００を示す図である。ロジックフロー８００は、１または複数のロジック、機能、または装置７００などの本明細書において説明されるデバイスにより実行されるいくつかまたはすべての動作を表してよい。より具体的には、ロジックフロー８００はプログラムロジック７２２により実装されてよい。

いくつかの実施例によれば、ブロック８０２におけるロジックフロー８００は、コントローラと連結された第１のメモリデバイスにおける第１のレジスタを、Ｉ／Ｏインターフェイス回路を介してプログラミングして、前記第１のメモリデバイスが第１のメモリデバイスグループ用の終端メモリデバイスである場合は、第１のレジスタに、選択する複数のオンダイターミネーションＯＤＴタイプを指示させるものであって前記複数のＯＤＴタイプは、読み取りコマンドまたは書き込みコマンドが、前記第１のメモリデバイスグループに含まれる第２のメモリデバイスにより実行されるものであるか、第２のメモリデバイスグループに含まれる第３のメモリデバイスにより実行されるものであるかに基づいてよい。これらの実施例については、プログラムロジック７２２は第１のレジスタをプログラミングしてよい。

いくつかの実施例においては、ブロック８０４におけるロジックフロー８００は、第１のメモリデバイスにおける第２のレジスタをプログラミングして、Ｉ／Ｏインターフェイス回路を介して、第２のレジスタに、別個のＯＤＴ設定を有する少なくとも２つのＯＤＴタイプを指示させて、書き込みコマンドが第２のメモリデバイスにより実行されるか第３のメモリデバイスにより実行されるかに基づいて適用してよい。これらの実施例については、プログラムロジック７２２は第２のレジスタをプログラミングしてよい。

図９は、実施例としての記憶媒体９００を示す図である。いくつかの実施例においては、記憶媒体９００は製造品であってよい。記憶媒体９００は、光学、磁気または半導体記憶などの、あらゆる非一時的コンピュータ可読媒体または機械可読媒体を含んでよい。記憶媒体９００は、ロジックフロー８００を実装する命令などの、さまざまなタイプのコンピュータ実行可能命令を記憶してよい。コンピュータ可読または機械可読な記憶媒体の例には、揮発性メモリまたは不揮発性メモリ、取り外し可能または取り外し不能メモリ、消去可能または消去不能メモリ、書き込み可能または再書き込み可能メモリなどを含む、電子データを記憶することができるあらゆる有形媒体が含まれてよい。コンピュータ実行可能命令の例には、ソースコード、コンパイル済コード、解釈済コード、実行可能コード、静的コード、動的コード、オブジェクト指向コード、ビジュアルコードなどの、あらゆる適切なタイプコードが含まれてよい。実施例は、この状況に限定されるものではない。

図１０は、実施例としての演算プラットフォーム１０００を示す図である。いくつかの実施例においては、図１０で示されるように、演算プラットフォーム１０００は、メモリシステム１０３０、処理コンポーネント１０４０、その他のプラットフォームコンポーネント１０５０、または通信インターフェイス１０６０が含まれてよい。いくつかの実施例によれば、演算プラットフォーム１０００は、演算デバイスにおいて実装されてもよい。

いくつかの実施例によれば、メモリシステム１０３０には、コントローラ１０３２およびメモリデバイス１０３４が含まれてよい。これらの実施例については、コントローラ１０３２に所在するまたは位置するロジックおよび／または機能は、少なくとも複数の処理動作または装置７００のためのロジックを実行してよく、また記憶媒体９００を含む記憶媒体を含んでよい。また、メモリデバイス１０３４は、図１で示されるメモリデバイス１２０用として上記で説明される類似のタイプの揮発性または不揮発性メモリ（図示せず）、または図５で示されるメモリデバイス５２２、５３２、５４２、５５２を含んでよい。いくつかの実施例においては、コントローラ１０３２は、メモリデバイス１０３４と同じダイの部分であってもよい。その他の実施例においては、コントローラ１０３２およびメモリデバイス１０３４は、プロセッサ（たとえば処理コンポーネント１０４０に含まれるもの）と同じダイまたは集積回路に位置してよい。またその他の実施例においては、コントローラ１０３２は、メモリデバイス１０３４とは別個のダイまたは連結された集積回路にあってもよい。

いくつかの実施例によれば、処理コンポーネント１０４０は、さまざまなハードウェアエレメント、ソフトウェアエレメント、またはその両方の組み合わせを含んでよい。ハードウェアエレメントの例には、デバイス、ロジックデバイス、コンポーネント、プロセッサ、マイクロプロセッサ、管理コントローラ、コンパニオンダイ、回路、プロセッサ回路、回路エレメント（たとえば、トランジスタ、抵抗器、キャパシタ、インダクタ、など）、集積回路、ＡＳＩＣ、プログラマブルロジックデバイス（ＰＬＤ）、デジタル信号プロセッサ（ＤＳＰ）、ＦＰＧＡ、メモリユニット、ロジックゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどが含まれてよい。ソフトウェアエレメントの例には、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、デバイスドライバ、システムプログラム、ソフトウェア開発プログラム、機械プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーティン、サブルーティン、ファンクション、方法、プロシージャ、ソフトウェアインターフェイス、アプリケーションプログラムインターフェイス（ＡＰＩ）、命令セット、演算コード、コンピュータコード、コードセグメント、コンピュータコードセグメント、単語、値、シンボル、またはそれらの任意の組み合わせが含まれてよい。ある実施例がハードウェアエレメントおよび／またはソフトウェアエレメントを使用して実装されるかどうかの決定は、望ましい演算速度、電力レベル、熱耐性、処理サイクル割当量、入力データ速度、出力データ速度、メモリリソース、データバス速度、およびその他の設計上または性能上の制約等、所定の実施例にとって望ましいとされる任意の数の要因に従って変化してよい。

いくつかの実施例においては、他のプラットフォームコンポーネント１０５０は、共通の演算エレメント、メモリユニット（システムメモリを含むもの）、チップセット、コントローラ、周辺機器、インターフェイス、発振器、タイミングデバイス、ビデオカード、オーディオカード、マルチメディア入力／出力（Ｉ／Ｏ）コンポーネント（たとえば、デジタルディスプレイ）、電力供給などを含んでよい。メモリユニットまたはメモリデバイスの例には、１または複数のより高速なメモリユニットの形のさまざまなタイプのコンピュータ可読および機械可読記憶媒体、たとえばリードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、動的ＲＡＭ（ＤＲＡＭ）、ダブルデータレートＤＲＡＭ（ＤＤＲＡＭ）、シンクロナスＤＲＡＭ（ＳＤＲＡＭ）、静的ＲＡＭ（ＳＲＡＭ）、プログラマブルＲＯＭ（ＰＲＯＭ）、消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）、電気的消去可能プログラマブルＲＯＭ（ＥＥＰＲＯＭ）、フラッシュメモリ、強誘電体ポリマメモリなどのポリマメモリ、オボニックメモリ、相変化または強誘電体メモリ、シリコン酸化物窒化物酸化物シリコン（ＳＯＮＯＳ）メモリ、磁気または光学カード、独立ディスク冗長アレイ（ＲＡＩＤ）ドライブなどのデバイスのアレイ、ソリッドステートメモリデバイス（たとえば、ＵＳＢメモリ）、ソリッドステートドライブ（ＳＳＤ）および情報記憶に適した任意の他のタイプの記憶媒体を含んでよいが、これらに限定されない。

いくつかの実施例においては、通信インターフェイス１０６０は、通信インターフェイスをサポートするロジックおよび／または機能を含んでよい。いくつかの実施例については、通信インターフェイス１０６０は、直接またはネットワーク通信リンク上で通信するさまざまな通信プロトコルまたは基準に従って動作する１または複数の通信インターフェイスを含んでよい。直接通信は、ＰＣＩｅ仕様、ＮＶＭｅ仕様またはＩ３Ｃ仕様と関連付けられたものなどの、１または複数の業界会基準（後継および変形を含む）に記載される通信プロトコルまたは基準の仕様を介して起こり得る。ネットワーク通信は、米国電気電子学会（ＩＥＥＥ）により公布されている１または複数のイーサネット（登録商標）基準の中で説明される通信プロトコルまたは基準の使用を介して起こり得る。たとえば、ＩＥＥＥにより公布されているそのようなイーサネット（登録商標）基準の１つには、２０１８年８月に公開されたＩＥＥＥ ８０２．３−２０１８、Ｃａｒｒｉｅｒ ｓｅｎｓｅ Ｍｕｌｔｉｐｌｅ ａｃｃｅｓｓ ｗｉｔｈ Ｃｏｌｌｉｓｉｏｎ Ｄｅｔｅｃｔｉｏｎ（ＣＳＭＡ／ＣＤ）アクセス方法および物理レイヤ仕様（以下、「ＩＥＥＥ ８０２．３仕様」）が含まれるが、これに限定されない。ネットワーク通信は、オープンフローハードウェア抽象化ＡＰＩ仕様などの１または複数のオープンフロー仕様に従っても起こり得る。ネットワーク通信は、１または複数のインフィニバンドアーキテクチャ仕様に従っても起こり得る。

演算プラットフォーム１０００は、たとえば、ユーザ機器、コンピュータ、パーソナルコンピュータ（ＰＣ）、デスクトップコンピュータ、ラップトップコンピュータ、ノートブックコンピュータ、ネットブックコンピュータ、タブレット、スマートフォン、埋め込みエレクトロニクス、ゲーミングコンソール、サーバ、サーバアレイまたはサーバファーム、ウェブサーバ、ネットワークサーバ、インターネットサーバ、ワークステーション、ミニコンピュータ、メインフレームコンピュータ、スーパーコンピュータ、ネットワークアプライアンス、ウェブアプライアンス、分散型演算システム、マルチプロセッサシステム、プロセッサベースのシステム、またはそれらの組み合わせであり得る、演算デバイスの部分であってよい。それゆえ、本明細書で説明される演算プラットフォーム１０００のファンクションおよび／または特定の構成は、適する所望のかたちで演算プラットフォーム１０００のさまざまな実施形態において含まれるかまたは省かれてもよい。

演算プラットフォーム１０００のコンポーネントおよび機能は、ディスクリート回路、ＡＳＩＣ、ロジックゲートおよび／またはシングルチップアーキテクチャの任意の組み合わせを使用して実装されてよい。さらに、演算プラットフォーム１０００の機能は、適する範囲においてマイクロコントローラ、プログラマブルロジックアレイ、および／またはマイクロプロセッサ、または前記の任意の組み合わせを使用して実装されてよい。ハードウェア、ファームウェア、および／またはソフトウェアエレメントは、総称してまたは個別に「ロジック」または「回路」と称され得ることを理解されたい。

図１０のブロック概略図に示される例示的な演算プラットフォーム１０００は、多くの考え得る実装のうちの１つの機能的記述例を表し得ることを理解されたい。それゆえ、添付の図において図示されるブロックファンクションを分割、省略、または包含することは、これらのファンクションを実装するためのハードウェアコンポーネント、回路、ソフトウェアおよび／またはエレメントが必ずしも実施形態において分割、省略、または包含されることを暗示するものではない。

少なくとも１つの実施例の１または複数の形態は、機械により読み取られる場合に、演算デバイスまたはシステムが機械、演算デバイスまたはシステムに本明細書の中で説明される技術を実行するロジックを作製させる、プロセッサ内のさまざまなロジックを表す少なくとも１つの機械可読媒体上に記憶される代表的な命令により実装されてよい。そのような代表的なものは、「ＩＰコア」として知られ、ＩＰブロックに類似するものであってよい。ＩＰコアは、有形の機械可読媒体上に記憶され、実際にロジックまたはプロセッサを作る作製機械へロードされるためにさまざまな顧客または製造工場へ供給されてよい。

ハードウェアエレメント、ソフトウェアエレメント、またはその両方の組み合わせを用いて、さまざまな実施例が実装されてよい。いくつかの実施例においては、ハードウェアエレメントは、デバイス、コンポーネント、プロセッサ、マイクロプロセッサ、回路、回路エレメント（たとえば、トランジスタ、抵抗器、キャパシタ、インダクタ、など）、集積回路、ＡＳＩＣ、ＰＬＤ、ＤＳＰ）、ＦＰＧＡ、メモリユニット、ロジックゲート、レジスタ、半導体デバイス、チップ、マイクロチップ、チップセットなどを含んでよい。いくつかの実施例においては、ソフトウェアエレメントは、ソフトウェアコンポーネント、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーティン、サブルーティン、ファンクション、方法、プロシージャ、ソフトウェアインターフェイス、ＡＰＩ、命令セット、演算コード、コンピュータコード、コードセグメント、コンピュータコードセグメント、単語、値、シンボル、またはそれらの任意の組み合わせを含んでよい。ある実施例がハードウェアエレメントおよび／またはソフトウェアエレメントを使用して実装されるかどうかの決定は、望ましい演算速度、電力レベル、熱耐性、処理サイクル割当量、入力データ速度、出力データ速度、メモリリソース、データバス速度、およびその他の設計上または性能上の制約等、所定の実装にとって望ましいとされる任意の数の要因に従って変化してよい。

いくつかの実施例は、製造品または少なくとも１つのコンピュータ可読媒体が含まれてよい。コンピュータ可読媒体は、ロジックを記憶するための非一時的記憶媒体を含んでよい。いくつかの実施例においては、非一時的記憶媒体は、揮発性メモリまたは不揮発性メモリ、取り外し可能または取り外し不能メモリ、消去可能または消去不能メモリ、書き込み可能または再書き込み可能メモリなどを含む、電子データを記憶することができる１または複数のタイプのコンピュータ可読記憶媒体有が含まれてよい。いくつかの実施例においては、ロジックは、ソフトウェアコンポーネントなどのさまざまなソフトウェア要素、プログラム、アプリケーション、コンピュータプログラム、アプリケーションプログラム、システムプログラム、機械プログラム、オペレーティングシステムソフトウェア、ミドルウェア、ファームウェア、ソフトウェアモジュール、ルーティン、サブルーティン、ファンクション、方法、プロシージャ、ソフトウェアインターフェイス、ＡＰＩ、命令セット、演算コード、コンピュータコード、コードセグメント、コンピュータコードセグメント、単語、値、シンボル、またはそれらの任意の組み合わせを含んでよい。

いくつかの実施例によれば、コンピュータ可読媒体は、機械、演算デバイスまたはシステムにより実行される場合に、前記で説明される例に従って、方法および／または動作を機械、演算デバイスまたはシステムに実行させるという命令を記憶または維持するための非一時的記憶媒体を有してよい。命令の例には、ソースコード、コンパイル済コード、解釈済コード、実行可能コード、静的コード、動的コードなどの、あらゆる適切なタイプのコードが含まれてよい。命令は、所定のファンクションを実行する機械、演算デバイスまたはシステムに命令するための予め定義されたコンピュータ言語、方法、または構文に従って実装されてよい。命令は、あらゆる適切な高レベル、低レベル、オブジェクト指向、ビジュアル、コンパイル済および／または解釈済のプログラミング言語を使用して実装されてよい。

いくつかの実施例は、「１つの実施例における」または「１つの実施例」、およびそれらの派生系の表現を使用して説明される場合がある。これらの語は、実施例に関連して説明される特定の機能、構造、または特性が少なくとも１つの実施例の中に含まれていることを意味する。本明細書の随所に現れる「１つの実施例において」というフレーズは、必ずしも同一の実施例について述べているものとは限らない。

いくつかの実施例は、「連結される」または「接続される」、およびそれらの派生系の表現を使用して説明される場合がある。これらの語は、必ずしも互いに同義語として意図されているとは限らない。たとえば、「接続される」および／または「連結され」という語の使用は、２またはそれ以上のエレメントが直接的物理的または電気的に互いに接触していることを示し得る。しかし、「連結され」または「と連結され」という語は、２またはそれ以上のエレメントが互いに直接的に接触していないものの、互いに協働するまたは相互作用することをも意味し得る。

本明細書の中でさまざまな動作またはファンクションが説明される範囲において、それらはソフトウェアコード、命令、コンフィギュレーション、および／またはデータとして説明または定義され得る。コンテンツは直接実行可能な（「オブジェクト」または「実行可能な」）フォーム、ソースコード、または異なるコード（「デルタ」または「パッチ」コード）であり得る。本明細書の中で説明されるソフトウェアコンテンツは、コンテンツがその上に記憶される製造品を介して、または通信インターフェイスを介してデータを送信するために通信インターフェイスを動作させる方法を介して提供され得る。機械可読な記憶媒体は、説明されるファンクションまたは動作を機械に実行させて、記録可能／記録不能媒体（たとえば、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、磁気ディスク記憶媒体、光学記憶媒体、フラッシュメモリデバイスなど）などの機械によりアクセス可能なフォームの情報を記憶するあらゆる機構（たとえば、演算デバイス、電子システムなど）を含めさせることができる。通信インターフェイスは、メモリバスインターフェイス、プロセッサバスインターフェイス、インターネット接続、ディスクコントローラなどの別のデバイスと通信させるために、ハード配線型、ワイヤレス型、光学式等の任意の媒体とインターフェイス接続するあらゆる機構を含む。通信インターフェイスは、ソフトウェアコンテンツを説明するデータ信号を提供する通信インターフェイスを作成するためのコンフィギュレーションパラメータを提供することおよび／または信号を送信することにより構成され得る。通信インターフェイスは、通信インターフェイスへ送信される１または複数のコマンドまたは信号を介してアクセスされ得る。

以下の実施例は、本明細書で開示される技術の追加の例に属するものである。

実施例１。実施例としてのメモリデバイスは、ＯＤＴ設定と制御回路を維持するよう構成される１または複数のレジスタを含んでよい。制御回路は、同一のデータチャネルと連結される別個のメモリデバイスによりコマンドが実行されるという指示を受信してよい。制御回路は、別個のメモリデバイスのメモリデバイスへの近接を示す第１のグループ識別子に基づくとともにコマンドが読み取りコマンドであるか書き込みコマンドであるかどうかに基づいて、コマンドの実行中にどのＯＤＴ設定を適用するかを決定するために１または複数のレジスタをも読み出してよい。

実施例２。別個のメモリデバイスを含む第１のパッケージに位置してよいメモリデバイスであって、メモリデバイスは第１のパッケージ用の終端メモリデバイスとなるよう構成される、実施例１のメモリデバイス。

実施例３。第１のグループ識別子は、別個のメモリデバイスが同一のパッケージに位置することを指示する第１のパッケージへ割り当てられてよい、実施例２のメモリデバイス。コマンドは書き込みコマンドであってよい。制御回路は、別個のメモリデバイスへの書き込み動作中にメモリデバイスにＨｉ＿ｚ ＯＤＴ設定を提供させてよい。

実施例４。メモリデバイスは、少なくとも１つの他のメモリデバイスを含む第１のパッケージに位置してよい、実施例１のメモリデバイス。メモリデバイスは、第１のパッケージ用の終端メモリデバイスとなるように構成されてよい。別個のメモリデバイスは、第２のパッケージに位置してよい。第１のグループ識別子は第２のパッケージへ割り当てられてよく、第１のグループ識別子は別個のメモリデバイスが異なるパッケージに位置することを指示する。

実施例５。コマンドは読み取りコマンドであってよい、実施例４のメモリデバイス。制御回路は、メモリデバイスに、第２のパッケージが第１のパッケージに隣接するまたは近くに位置する場合は読み取り動作中に第１のＯＤＴ設定を提供させ、または第２のパッケージが第１のパッケージに隣接して位置しない場合は読み取り動作中に第２のＯＤＴ設定を提供させてよい。

実施例６。記憶デバイスのコントローラから受信されてよいコマンドを備える、実施例１のメモリデバイス。

実施例７。不揮発性タイプのメモリを含むメモリデバイスを備えてよく、記憶デバイスはソリッドステートドライブである、実施例６のメモリデバイス。

実施例８。不揮発性タイプのメモリは、相変化メモリ、ナノワイヤメモリ、ＦｅＴＲＡＭ、反強誘電体メモリ、金属酸化物ベースを含む抵抗性メモリ、ＣＢ−ＲＡＭ、スピントロニクス磁気接合メモリ、ＭＴＪメモリ、磁壁（ＤＷ）およびスピン軌道転送（ＳＯＴ）メモリ、サイリスタベースメモリアレイ、メモリスタ技術を組み込んだＭＲＡＭ、またはＳＴＴ−ＭＲＡＭを含んでよい、実施例７のメモリデバイス。

実施例９。実施例としての装置は、第１のメモリデバイスと連結するＩ／Ｏインターフェイス回路を含んでよい。装置はプログラムロジックを実行する回路をも含んでよく、プログラムロジックは、第１のメモリデバイスが第１のメモリデバイスグループ用の終端メモリデバイスである場合に、第１のメモリデバイスにおける第１のレジスタをプログラミングして、Ｉ／Ｏインターフェイス回路を介して、第１のレジスタに、選択する複数のＯＤＴタイプを指示させてよい。複数のＯＤＴタイプは、読み取りコマンドまたは書き込みコマンドが第１のメモリデバイスグループに含まれる第２のメモリデバイスにより実行されるものであるか、第２のメモリデバイスグループに含まれる第３のメモリデバイスにより実行されるものであるかに基づいてよい。プログラムロジックもまた、第１のメモリデバイスにおける第２のレジスタをプログラミングして、Ｉ／Ｏインターフェイス回路を介して、別個のＯＤＴ設定を有する少なくとも２つのＯＤＴタイプを第２のレジスタに指示させて、書き込みコマンドが第２のメモリデバイスにより実行されるか第３のメモリデバイスにより実行されるかに基づいて適用してよい。

実施例１０。第１のメモリデバイスグループは第１のグループ識別子に割り当てられる第１のパッケージに位置し、第２のメモリデバイスグループは第２のグループ識別子に割り当てられる第２のパッケージに位置してよい、実施例９の装置。この実施例では、第４のメモリデバイスが、第３のグループ識別子に割り当てられる第３のパッケージに位置する第３のメモリデバイスグループに含まれる。第１と第２と第３のパッケージは、第２のパッケージが第１のパッケージに隣接してまたは近くに位置し、第３のパッケージは第１のパッケージに隣接しないで位置しながら、同一のデータバスを介してＩ／Ｏインターフェイス回路へ連結されてよい。

実施例１１。プログラムロジックもまた、第１のメモリデバイスにおける第３のレジスタをプログラミングして、第１のメモリデバイスが第１のメモリデバイスグループ用の終端メモリデバイスであってコマンドが読み取りコマンドである場合は、選択的に適用するように第１のＯＤＴ設定と第２のＯＤＴ設定を指示してよい、実施例１０の装置。この実施例では、第１のメモリデバイスは、読み取りコマンドが第３のメモリデバイスのためのものである場合は第１のＯＤＴ設定を適用し、または読み取りコマンドが第４のメモリデバイスのためのものである場合は第２のＯＤＴ設定を適用するようになっていてもよい。

実施例１２。第１、第２、および第３のメモリデバイスが、不揮発性タイプのメモリを含んでよい、実施例９の装置。装置は、第１、第２および第３のメモリデバイスを含むソリッドステートドライブ用のコントローラであってよい。

実施例１３。不揮発性タイプのメモリは、相変化メモリ、ナノワイヤメモリ、ＦｅＴＲＡＭ、反強誘電体メモリ、金属酸化物ベースを含む抵抗性メモリ、ＣＢ−ＲＡＭ、スピントロニクス磁気接合メモリ、ＭＴＪメモリ、磁壁（ＤＷ）およびスピン軌道転送（ＳＯＴ）メモリ、サイリスタベースメモリアレイ、メモリスタ技術を組み込んだＭＲＡＭ、またはＳＴＴ−ＭＲＡＭを含んでよい、実施例１２の装置。

実施例１４。記憶デバイスは、同一のデータチャネルを介して複数のメモリデバイスグループと連結するＩ／Ｏインターフェイス回路を有するコントローラを含んでよい。記憶デバイスもまた、複数のメモリデバイスグループの第１のグループのメモリデバイスを含んでよい。実施例としてのメモリデバイスは、ＯＤＴ設定を維持するよう構成される１または複数のレジスタを含んでよい。メモリデバイスは、同一のデータチャネルと連結される別個のメモリデバイスによりコントローラからのコマンドが実行されるという指示を受信する制御回路をも含んでよい。回路は、１または複数のレジスタを読み出して、別個のメモリデバイスのメモリデバイスへの近接を示す第１のグループ識別子に基づくとともにコマンドが読み取りコマンドであるか書き込みコマンドであるかに基づいて、コマンドの実行中にどのＯＤＴ設定を適用するかを決定してよい。

実施例１５。複数のメモリデバイスグループの第１のグループは第１のパッケージに位置してよく、第１のグループは別個のメモリデバイスをも含み、メモリデバイスは第１のグループの終端メモリデバイスとなるように構成される、実施例１４の記憶デバイス。

実施例１６。第１のグループ識別子は、別個のメモリデバイスが同一のパッケージに位置することを指示する第１のグループへ割り当てられてよい、実施例１５の記憶デバイス。コマンドは書き込みコマンドであってよく、制御回路は、別個のメモリデバイスへの書き込み動作中にメモリデバイスにＨｉ＿ｚ ＯＤＴ設定を提供させる。

実施例１７。複数のメモリデバイスグループの第１のグループは第１のパッケージに位置してよい、実施例１４の記憶デバイス。第１のグループは、別個のメモリデバイスをも含んでよい。メモリデバイスは、第１のグループ用の終端メモリデバイスとなるように構成されてよい。別個のメモリデバイスは、第２のパッケージに位置する複数のメモリデバイスグループの第２のグループに含まれてよい。第１のグループ識別子は第２のグループへ割り当てられてよく、第１のグループ識別子は別個のメモリデバイスが異なるパッケージに位置することを指示する。

実施例１８。コマンドは読み取りコマンドであってよい、実施例１７の記憶デバイス。制御回路は、メモリデバイスに、第２のパッケージが第１のパッケージに隣接するまたは近くに位置する場合は読み取り動作中に第１のＯＤＴ設定を提供させ、または第２のパッケージが第１のパッケージに隣接して位置しない場合は読み取り動作中に第２のＯＤＴ設定を提供させてよい。

実施例１９。メモリデバイスは、不揮発性タイプのメモリを含んでよい、実施例１４の記憶デバイス。記憶デバイスは、ソリッドステートドライブであってよい。

実施例２０。不揮発性タイプのメモリは、相変化メモリ、ナノワイヤメモリ、ＦｅＴＲＡＭ、反強誘電体メモリ、金属酸化物ベースを含む抵抗性メモリ、ＣＢ−ＲＡＭ、スピントロニクス磁気接合メモリ、ＭＴＪメモリ、磁壁（ＤＷ）およびスピン軌道転送（ＳＯＴ）メモリ、サイリスタベースメモリアレイ、メモリスタ技術を組み込んだＭＲＡＭ、またはＳＴＴ−ＭＲＡＭを含んでよい、実施例１９の記憶デバイス。

実施例２１。実施例としての方法には、メモリデバイス用の回路において、同一のデータチャネルと連結される別個のメモリデバイスによりコマンドが実行されるという指示を受信する段階を含んでよい。方法は、別個のメモリデバイスのメモリデバイスへの近接を示す第１のグループ識別子に基づくとともにコマンドが読み取りコマンドであるか書き込みコマンドであるかに基づいて、コマンドの実行中にどのＯＤＴ設定を適用するかを決定するための、ＯＤＴ設定を維持するように構成される１または複数のレジスタを読み出す段階をも含んでよい。

実施例２２。メモリデバイスは、別個のメモリデバイスを含む第１のパッケージに位置してよい、実施例２１の方法。メモリデバイスは、第１のパッケージ用の終端メモリデバイスとなるように構成されてよい。

実施例２３。第１のグループ識別子は、別個のメモリデバイスが同一のパッケージに位置することを指示する第１のパッケージへ割り当てられてよい、実施例２２の方法。コマンドは書き込みコマンドであってよく、方法は別個のメモリデバイスへの書き込み動作中にメモリデバイスにＨｉ＿ｚ ＯＤＴ設定を提供させることをも含んでよい。

実施例２４。メモリデバイスは、少なくとも１つの他のメモリデバイスを含む第１のパッケージに位置してよい、実施例２１の方法。メモリデバイスは、第１のパッケージ用の終端メモリデバイスとなるように構成されてよい。別個のメモリデバイスは第２のパッケージに位置し、第１のグループ識別子は第２のパッケージに割り当てられ、第１のグループ識別子は別個のメモリデバイスが異なるパッケージに位置することを指示してよい。

実施例２５。コマンドは読み取りコマンドであってよく、方法は、メモリデバイスに、第２のパッケージが第１のパッケージに隣接するまたは近くに位置する場合は読み取り動作中に第１のＯＤＴ設定を提供させ、第２のパッケージが第１のパッケージに隣接して位置しない場合は読み取り動作中に第２のＯＤＴ設定を提供させることをも含んでよい、実施例２４に記載の方法。

実施例２６。コマンドは記憶デバイスのコントローラから受信されてよい、実施例２１に記載の方法。

実施例２７。メモリデバイスは不揮発性タイプのメモリを含んでよく、記憶デバイスはソリッドステートドライブであってよい、実施例２６の方法。

実施例２８。実施例としての少なくとも１つの機械可読媒体は、システムにより実行されることに応答して、システムに実施例２１から２７のいずれか１つの方法を実行させてよいという複数の命令を含んでよい。

実施例２９。実施例としての装置は、実施例２１から２７のいずれか１つの方法を実行する手段を有してよい。

実施例３０。実施例としての方法は、Ｉ／Ｏインターフェイス回路を介して、コントローラと連結された第１のメモリデバイスにおける第１のレジスタをプログラミングして、第１のメモリデバイスが第１のメモリデバイスグループのための終端メモリデバイスである場合に、第１のレジスタに、選択する複数のＯＤＴタイプを指示させることを含んでよい。複数のＯＤＴタイプは、読み取りコマンドまたは書き込みコマンドが第１のメモリデバイスグループに含まれる第２のメモリデバイスにより実行されるものであるか、第２のメモリデバイスグループに含まれる第３のメモリデバイスにより実行されるものであるかに基づいてよい。方法もまた、第１のメモリデバイスにおける第２のレジスタをプログラミングして、Ｉ／Ｏインターフェイス回路を介して、別個のＯＤＴ設定を有する少なくとも２つのＯＤＴタイプを第２のレジスタに指示させて、書き込みコマンドが第２のメモリデバイスにより実行されるか第３のメモリデバイスにより実行されるかに基づいて適用することを含んでよい。

実施例３１。第１のメモリデバイスグループは、第１のグループ識別子に割り当てられる第１のパッケージに位置してよい、実施例３０の方法。第２のメモリデバイスグループは、第２のグループ識別子に割り当てられる第２のパッケージに位置してよい。この実施例については、第３のメモリデバイスグループに含まれる第４のメモリデバイスが、第３のグループ識別子に割り当てられる第３のパッケージに位置し、第１と第２と第３のパッケージが同一のデータバスを介してＩ／Ｏインターフェイス回路に連結される。第２のパッケージは第１のパッケージに隣接してまたは近くに位置してよく、第３のパッケージは第１のパッケージに隣接しないで位置してよい。

実施例３２。実施例３１の方法もまた、第１のメモリデバイスにおける第３のレジスタをプログラミングして、第１のメモリデバイスが第１のメモリデバイスグループ用の終端メモリデバイスであってコマンドが読み取りコマンドである場合は、選択的に適用する第１のＯＤＴ設定と第２のＯＤＴ設定を指示することを含んでよい。この実施例では、第１のメモリデバイスは、読み取りコマンドが第３のメモリデバイスのためのものである場合は第１のＯＤＴ設定を適用し、または読み取りコマンドが第４のメモリデバイスのためのものである場合は第２のＯＤＴ設定を適用する。

実施例３３。不揮発性タイプのメモリを含む第１、第２および第３のメモリデバイスを含んでよく、コントローラは、第１、第２および第３のメモリデバイスを含むソリッドステートドライブ用のコントローラであってよい、実施例３２の方法。

実施例３３。実施例としての少なくとも１つの機械可読媒体は、システムにより実行されることに応答して、システムに実施例３１から３３のいずれか１つの方法を実行させてよいという複数の命令を含んでよい。

実施例３４。実施例としての装置は、実施例３１から３３のいずれか１つの方法を実行する手段を有してよい。

本開示の要約は米国特許規則連邦規則法典第３７巻（３７Ｃ．Ｆ．Ｒ．）に適合するように提供されていることが強調される。米国特許法施行規則セクション１．７２（ｂ）は、読者が迅速に技術的開示の性質を確認できる要約を要求するものである。特許請求の範囲または意味の解釈または制限のためにこれが使われるものではないという理解の下で提出されている。さらに、上述の詳細な説明においては、本開示内容をわかりやすくするためにさまざまな特徴が１つの実施例にまとめられていることがわかる。本開示のこの方法は、特許請求される実施例が各請求項において明示的に説明されている以上の特徴を要するという意図を反映したものと解釈されるものではない。むしろ、以下の請求項が反映するとおり、発明の主題事項は開示される１つの実施例のすべての特徴よりも少ない。それゆえ、以下の請求項は、それぞれの請求項が別個の実施例として詳細な説明の中に組み込まれる。添付の請求項における「含む」および「であって」という語句はそれぞれ「備える」および「において」と同等の平易な英語として使用されている。さらに、「第１」、「第２」、「第３」などの語句は単に呼称として使用されるものであり、その対象物についての数値的要件を課すものとして意図されるものではない。

主題事項は、構造的特徴および／または方法論的動作に特有の文言で説明されているが、添付の請求項において定義される主題事項は必ずしも上記で説明されるものに特有の特徴に限定されるものではないことは理解されたい。むしろ、上記で説明される特有の特徴および動作は、請求項を実施する形態の例として開示されている。
［考えられる他の項目］
（項目１）
オンダイターミネーション（ＯＤＴ）設定を維持するように構成される１または複数のレジスタと、
同一のデータチャネルと連結される別個のメモリデバイスによりコマンドが実行されるという指示を受信し、
上記別個のメモリデバイスの上記メモリデバイスに近接していることを指示する第１のグループ識別子に基づくとともに、上記コマンドが読み取りコマンドであるか書き込みコマンドであるかに基づいて、上記コマンドの実行中にどのＯＤＴ設定を適用するかを決定するために上記１または複数のレジスタを読み取る、
制御回路と、
を備える、メモリデバイス。
（項目２）
上記別個のメモリデバイスを含む第１のパッケージに位置する上記メモリデバイスであって、上記メモリデバイスは上記第１のパッケージ用の終端メモリデバイスとなるよう構成される、上記メモリデバイスを備える、項目１に記載のメモリデバイス。
（項目３）
上記第１のパッケージへ割り当てられ、上記別個のメモリデバイスは同一パッケージに位置し、上記コマンドは書き込みコマンドであって、上記制御回路は、上記別個のメモリデバイスへの書き込み動作中に上記メモリデバイスにＨｉ＿ｚ ＯＤＴ設定を提供させることを指示する、上記第１のグループ識別子を備える、項目２に記載のメモリデバイス。
（項目４）
少なくとも１つの他のメモリデバイスを含む第１のパッケージに位置する上記メモリデバイスを備え、上記メモリデバイスは上記第１のパッケージの終端メモリデバイスとなるよう構成され、上記別個のメモリデバイスは第２のパッケージに位置し、上記第１のグループ識別子は上記第２のパッケージへ割り当てられ、上記第１のグループ識別子は上記別個のメモリデバイスが異なるパッケージに位置するように指示する、項目１に記載のメモリデバイス。
（項目５）
読み取りコマンドである上記コマンドと、上記メモリデバイスに、上記第２のパッケージが上記第１のパッケージに隣接するまたは近くに位置する場合は、読み取り動作中に第１のＯＤＴ設定を提供させ、上記第２のパッケージが上記第１のパッケージに隣接して位置しない場合は、読み取り動作中に第２のＯＤＴ設定を提供させる、上記制御回路とを備える、項目４に記載のメモリデバイス。
（項目６）
記憶デバイスのコントローラから受信される上記コマンドを備える、項目１に記載のメモリデバイス。
（項目７）
不揮発性タイプのメモリを含むメモリデバイスを備え、上記記憶デバイスはソリッドステートドライブである、項目６に記載のメモリデバイス。
（項目８）
上記不揮発性タイプのメモリは、相変化メモリと、ナノワイヤメモリと、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）と、反強誘電体メモリと、金属酸化物ベース、酸素欠損ベース、および導電性ブリッジランダムアクセスメモリ（ＣＢ−ＲＡＭ）を含む抵抗性メモリと、スピントロニクス磁気接合メモリと、磁気トンネル接合（ＭＴＪ）メモリと、磁壁（ＤＷ）およびスピン軌道転送（ＳＯＴ）メモリと、サイリスタベースメモリアレイと、メモリスタ技術またはスピン転送トルクＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）を組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）とを備える、項目７に記載のメモリデバイス。
（項目９）
第１のメモリデバイスと連結される入力／出力（Ｉ／Ｏ）インターフェイス回路と、
プログラムロジックを実行する回路と
を備え、
上記プログラムロジックは、
上記第１のメモリデバイスにおける第１のレジスタを、上記Ｉ／Ｏインターフェイス回路を介してプログラミングして、上記第１のメモリデバイスが第１のメモリデバイスグループ用の終端メモリデバイスである場合は、上記第１のレジスタに、選択する複数のオンダイターミネーション（ＯＤＴ）タイプを指示させるプログラムロジックであって、上記複数のＯＤＴタイプは、読み取りコマンドまたは書き込みコマンドが、上記第１のメモリデバイスグループに含まれる第２のメモリデバイスにより実行されるものであるか、第２のメモリデバイスグループに含まれる第３のメモリデバイスにより実行されるものであるかに基づくプログラムロジックであって、
上記第１のメモリデバイスにおける第２のレジスタを、上記Ｉ／Ｏインターフェイス回路を介してプログラミングして、上記第２のレジスタに、別個のＯＤＴ設定を有する少なくとも２つのＯＤＴタイプを指示させて、書き込みコマンドが上記第２のメモリデバイスにより実行されるものであるか上記第３のメモリデバイスにより実行されるものであるかに基づいて適用する、回路、
を備える、装置。
（項目１０）
第１のグループ識別子に割り当てられる第１のパッケージに位置する上記第１のメモリデバイスグループと、第２のグループ識別子に割り当てられる第２のパッケージに位置する第２のメモリデバイスグループとを備え、第３のメモリデバイスグループに含まれる第４のメモリデバイスは第３のグループ識別子に割り当てられる第３のパッケージに位置し、上記第１のパッケージ、上記第２のパッケージおよび上記第３のパッケージは同一データバスを介して上記Ｉ／Ｏインターフェイス回路に連結され、上記第２のパッケージは上記第１のパッケージに隣接するかまたは近くに位置し、上記第３のパッケージは上記第１のパッケージに隣接して位置しない、項目９に記載の装置。
（項目１１）
上記第１のメモリデバイスにある第３のレジスタをプログラミングして、上記第１のメモリデバイスが上記第１のメモリデバイスグループの上記終端メモリデバイスであって上記コマンドが読み取りコマンドである場合は、選択的に適用するように第１のＯＤＴ設定および第２のＯＤＴ設定に指示するプログラムロジックであって、上記第１のメモリデバイスは、上記読み取りコマンドが上記第３のメモリデバイスに対するものである場合、は上記第１のＯＤＴ設定を適用し、上記読み取りコマンドが上記第４のメモリデバイスに対するものである場合は、上記第２のＯＤＴ設定を適用する、
プログラムロジックをさらに備える、項目１０に記載の装置。
（項目１２）
不揮発性タイプのメモリを含む上記第１のメモリデバイス、上記第２のメモリデバイスおよび上記第３のメモリデバイスを備える装置であって、上記装置は、上記第１のメモリデバイス、上記第２のメモリデバイスおよび上記第３のメモリデバイスを含むソリッドステートドライブ用のコントローラである、項目９に記載の装置。
（項目１３）
上記不揮発性タイプのメモリは、相変化メモリと、ナノワイヤメモリと、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）と、反強誘電体メモリと、金属酸化物ベース、酸素欠損ベース、および導電性ブリッジランダムアクセスメモリ（ＣＢ−ＲＡＭ）を含む抵抗性メモリと、スピントロニクス磁気接合メモリと、磁気トンネル接合（ＭＴＪ）メモリと、磁壁（ＤＷ）およびスピン軌道転送（ＳＯＴ）メモリと、サイリスタベースメモリアレイと、メモリスタ技術またはスピン転送トルクＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）を組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）とを備える、項目１２に記載の装置。
（項目１４）
同一データチャネルを介して複数のメモリデバイスグループへ連結するための入力／出力（Ｉ／Ｏ）インターフェイス回路を有するコントローラと、
上記複数のメモリデバイスグループの第１のグループのメモリデバイスを備え、
上記メモリデバイスは、
オンダイターミネーション（ＯＤＴ）設定を維持するよう構成される１または複数のレジスタと、
上記同一データチャネルと連結される別個のメモリデバイスにより上記コントローラからのコマンドが実行されるという指示を受信し、
上記別個のメモリデバイスが上記メモリデバイスに近接していることを指示する第１のグループ識別子に基づくとともに、上記コマンドが読み取りコマンドであるか書き込みコマンドであるかに基づいて、上記コマンドの実行中にどのＯＤＴ設定を適用するかを決定するために１または複数のレジスタを読み取る、制御回路と、を有する、
記憶デバイス。
（項目１５）
第１のパッケージに位置する上記複数のメモリデバイスグループの第１のグループを備え、上記第１のグループは上記別個のメモリデバイスをも含み、上記メモリデバイスは上記第１のグループ用の終端メモリデバイスとなるように構成される、項目１４に記載の記憶デバイス。
（項目１６）
上記第１のグループへ割り当てられ、上記別個のメモリデバイスは同一パッケージに位置し、上記コマンドは書き込みコマンドであって、上記制御回路は上記別個のメモリデバイスへの書き込み動作中に上記メモリデバイスにＨｉ＿ｚ ＯＤＴ設定を提供させることを指示する、上記第１のグループ識別子を備える、項目１５に記載の記憶デバイス。
（項目１７）
第１のパッケージに位置する上記複数のメモリデバイスグループの上記第１のグループを備え、上記第１のグループは上記別個のメモリデバイスをも含み、上記メモリデバイスは上記第１のグループ用の終端メモリデバイスとなるように構成され、上記別個のメモリデバイスは第２のパッケージに位置する上記複数のメモリデバイスグループの第２のグループに含まれ、上記第１のグループ識別子は上記第２のグループへ割り当てられ、上記第１のグループ識別子は上記別個のメモリデバイスが異なるパッケージに位置するよう指示する、項目１４に記載の記憶デバイス。
（項目１８）
読み取りコマンドである上記コマンドと、上記メモリデバイスに、上記第２のパッケージが上記第１のパッケージに隣接するまたは近くに位置する場合は、読み取り動作中に第１のＯＤＴ設定を提供させ、上記第２のパッケージが上記第１のパッケージに隣接して位置しない場合は、上記読み取り動作中に第２のＯＤＴ設定を提供させる、上記制御回路とを備える、項目１７に記載の記憶デバイス。
（項目１９）
不揮発性タイプのメモリを含む上記メモリデバイスを備え、上記記憶デバイスはソリッドステートドライブである、項目１４に記載の記憶デバイス。
（項目２０）
上記不揮発性タイプのメモリは、相変化メモリと、ナノワイヤメモリと、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）と、反強誘電体メモリと、金属酸化物ベース、酸素欠損ベース、および導電性ブリッジランダムアクセスメモリ（ＣＢ−ＲＡＭ）を含む抵抗性メモリと、スピントロニクス磁気接合メモリと、磁気トンネル接合（ＭＴＪ）メモリと、磁壁（ＤＷ）およびスピン軌道転送（ＳＯＴ）メモリと、サイリスタベースメモリアレイと、メモリスタ技術またはスピン転送トルクＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）を組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）とを備える、項目１９に記載の記憶デバイス。

Claims (35)

1. オンダイターミネーション（ＯＤＴ）設定を維持するように構成される１または複数のレジスタと、
   同一のデータチャネルと連結される別個のメモリデバイスによりコマンドが実行されるという指示を受信し、
   前記別個のメモリデバイスの前記メモリデバイスに近接していることを指示する第１のグループ識別子に基づくとともに、前記コマンドが読み取りコマンドであるか書き込みコマンドであるかに基づいて、前記コマンドの実行中にどのＯＤＴ設定を適用するかを決定するために前記１または複数のレジスタを読み取る、
   制御回路と、
   を備える、メモリデバイス。
2. 前記別個のメモリデバイスを含む第１のパッケージに位置する前記メモリデバイスであって、前記メモリデバイスは前記第１のパッケージ用の終端メモリデバイスとなるよう構成される、前記メモリデバイスを備える、請求項１に記載のメモリデバイス。
3. 前記第１のパッケージへ割り当てられ、前記別個のメモリデバイスは同一パッケージに位置し、前記コマンドは書き込みコマンドであって、前記制御回路は、前記別個のメモリデバイスへの書き込み動作中に前記メモリデバイスにＨｉ＿ｚ ＯＤＴ設定を提供させることを指示する、前記第１のグループ識別子を備える、請求項２に記載のメモリデバイス。
4. 少なくとも１つの他のメモリデバイスを含む第１のパッケージに位置する前記メモリデバイスを備え、前記メモリデバイスは前記第１のパッケージの終端メモリデバイスとなるよう構成され、前記別個のメモリデバイスは第２のパッケージに位置し、前記第１のグループ識別子は前記第２のパッケージへ割り当てられ、前記第１のグループ識別子は前記別個のメモリデバイスが異なるパッケージに位置するように指示する、請求項１に記載のメモリデバイス。
5. 読み取りコマンドである前記コマンドと、前記メモリデバイスに、前記第２のパッケージが前記第１のパッケージに隣接するまたは近くに位置する場合は、読み取り動作中に第１のＯＤＴ設定を提供させ、前記第２のパッケージが前記第１のパッケージに隣接して位置しない場合は、前記読み取り動作中に第２のＯＤＴ設定を提供させる、前記制御回路とを備える、請求項４に記載のメモリデバイス。
6. 記憶デバイスのコントローラから受信される前記コマンドを備える、請求項１に記載のメモリデバイス。
7. 不揮発性タイプのメモリを含むメモリデバイスを備え、前記記憶デバイスはソリッドステートドライブである、請求項６に記載のメモリデバイス。
8. 前記不揮発性タイプのメモリは、相変化メモリと、ナノワイヤメモリと、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）と、反強誘電体メモリと、金属酸化物ベース、酸素欠損ベース、および導電性ブリッジランダムアクセスメモリ（ＣＢ−ＲＡＭ）を含む抵抗性メモリと、スピントロニクス磁気接合メモリと、磁気トンネル接合（ＭＴＪ）メモリと、磁壁（ＤＷ）およびスピン軌道転送（ＳＯＴ）メモリと、サイリスタベースメモリアレイと、メモリスタ技術またはスピン転送トルクＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）を組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）とを備える、請求項７に記載のメモリデバイス。
9. 第１のメモリデバイスと連結される入力／出力（Ｉ／Ｏ）インターフェイス回路と、
   プログラムロジックを実行する回路と
   を備え、
   前記プログラムロジックは、
   前記第１のメモリデバイスにおける第１のレジスタを、前記Ｉ／Ｏインターフェイス回路を介してプログラミングして、前記第１のメモリデバイスが第１のメモリデバイスグループ用の終端メモリデバイスである場合は、前記第１のレジスタに、選択する複数のオンダイターミネーション（ＯＤＴ）タイプを指示させるプログラムロジックであって、前記複数のＯＤＴタイプは、読み取りコマンドまたは書き込みコマンドが、前記第１のメモリデバイスグループに含まれる第２のメモリデバイスにより実行されるものであるか、第２のメモリデバイスグループに含まれる第３のメモリデバイスにより実行されるものであるかに基づくプログラムロジックであって、
   前記第１のメモリデバイスにおける第２のレジスタを、前記Ｉ／Ｏインターフェイス回路を介してプログラミングして、前記第２のレジスタに、別個のＯＤＴ設定を有する少なくとも２つのＯＤＴタイプを指示させて、書き込みコマンドが前記第２のメモリデバイスにより実行されるものであるか前記第３のメモリデバイスにより実行されるものであるかに基づいて適用する、
   装置。
10. 第１のグループ識別子に割り当てられる第１のパッケージに位置する前記第１のメモリデバイスグループと、第２のグループ識別子に割り当てられる第２のパッケージに位置する第２のメモリデバイスグループとを備え、第３のメモリデバイスグループに含まれる第４のメモリデバイスは第３のグループ識別子に割り当てられる第３のパッケージに位置し、前記第１のパッケージ、前記第２のパッケージおよび前記第３のパッケージは同一データバスを介して前記Ｉ／Ｏインターフェイス回路に連結され、前記第２のパッケージは前記第１のパッケージに隣接するかまたは近くに位置し、前記第３のパッケージは前記第１のパッケージに隣接して位置しない、請求項９に記載の装置。
11. 前記第１のメモリデバイスにある第３のレジスタをプログラミングして、前記第１のメモリデバイスが前記第１のメモリデバイスグループの前記終端メモリデバイスであって前記コマンドが読み取りコマンドである場合は、選択的に適用するように第１のＯＤＴ設定および第２のＯＤＴ設定に指示するプログラムロジックであって、前記第１のメモリデバイスは、前記読み取りコマンドが前記第３のメモリデバイスに対するものである場合は、前記第１のＯＤＴ設定を適用し、前記読み取りコマンドが前記第４のメモリデバイスに対するものである場合は、前記第２のＯＤＴ設定を適用する、
    プログラムロジックをさらに備える、請求項１０に記載の装置。
12. 不揮発性タイプのメモリを含む前記第１のメモリデバイス、前記第２のメモリデバイスおよび前記第３のメモリデバイスを備える装置であって、前記装置は、前記第１のメモリデバイス、前記第２のメモリデバイスおよび前記第３のメモリデバイスを含むソリッドステートドライブ用のコントローラである、請求項９に記載の装置。
13. 前記不揮発性タイプのメモリは、相変化メモリと、ナノワイヤメモリと、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）と、反強誘電体メモリと、金属酸化物ベース、酸素欠損ベース、および導電性ブリッジランダムアクセスメモリ（ＣＢ−ＲＡＭ）を含む抵抗性メモリと、スピントロニクス磁気接合メモリと、磁気トンネル接合（ＭＴＪ）メモリと、磁壁（ＤＷ）およびスピン軌道転送（ＳＯＴ）メモリと、サイリスタベースメモリアレイと、メモリスタ技術またはスピン転送トルクＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）を組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）とを備える、請求項１２に記載の装置。
14. 同一データチャネルを介して複数のメモリデバイスグループへ連結するための入力／出力（Ｉ／Ｏ）インターフェイス回路を有するコントローラと、
    前記複数のメモリデバイスグループの第１のグループのメモリデバイスとを備え、
    前記メモリデバイスは、
    オンダイターミネーション（ＯＤＴ）設定を維持するよう構成される１または複数のレジスタと、
    前記同一データチャネルと連結される別個のメモリデバイスにより前記コントローラからのコマンドが実行されるという指示を受信し、
    前記別個のメモリデバイスが前記メモリデバイスに近接していることを指示する第１のグループ識別子に基づくとともに、前記コマンドが読み取りコマンドであるか書き込みコマンドであるかに基づいて、前記コマンドの実行中にどのＯＤＴ設定を適用するかを決定するために１または複数のレジスタを読み取る制御回路と、を有する、
    記憶デバイス。
15. 第１のパッケージに位置する前記複数のメモリデバイスグループの第１のグループを備え、前記第１のグループは前記別個のメモリデバイスをも含み、前記メモリデバイスは前記第１のグループの終端メモリデバイスとなるように構成される、請求項１４に記載の記憶デバイス。
16. 前記第１のグループへ割り当てられ、前記別個のメモリデバイスは同一パッケージに位置し、前記コマンドは書き込みコマンドであって、前記制御回路は前記別個のメモリデバイスへの書き込み動作中に前記メモリデバイスにＨｉ＿ｚ ＯＤＴ設定を提供させることを指示する、前記第１のグループ識別子を備える、請求項１５に記載の記憶デバイス。
17. 第１のパッケージに位置する前記複数のメモリデバイスグループの前記第１のグループを備え、前記第１のグループは前記別個のメモリデバイスをも含み、前記メモリデバイスは前記第１のグループ用の終端メモリデバイスとなるように構成され、前記別個のメモリデバイスは第２のパッケージに位置する前記複数のメモリデバイスグループの第２のグループに含まれ、前記第１のグループ識別子は前記第２のグループへ割り当てられ、前記第１のグループ識別子は前記別個のメモリデバイスが異なるパッケージに位置するよう指示する、請求項１４に記載の記憶デバイス。
18. 読み取りコマンドである前記コマンドと、前記メモリデバイスに、前記第２のパッケージが前記第１のパッケージに隣接するまたは近くに位置する場合は、読み取り動作中に第１のＯＤＴ設定を提供させ、前記第２のパッケージが前記第１のパッケージに隣接して位置しない場合は、前記読み取り動作中に第２のＯＤＴ設定を提供させる、前記制御回路とを備える、請求項１７に記載の記憶デバイス。
19. 不揮発性タイプのメモリを含む前記メモリデバイスを備え、前記記憶デバイスはソリッドステートドライブである、請求項１４に記載の記憶デバイス。
20. 前記不揮発性タイプのメモリは、相変化メモリと、ナノワイヤメモリと、強誘電体トランジスタランダムアクセスメモリ（ＦｅＴＲＡＭ）と、反強誘電体メモリと、金属酸化物ベース、酸素欠損ベース、および導電性ブリッジランダムアクセスメモリ（ＣＢ−ＲＡＭ）を含む抵抗性メモリと、スピントロニクス磁気接合メモリと、磁気トンネル接合（ＭＴＪ）メモリと、磁壁（ＤＷ）およびスピン軌道転送（ＳＯＴ）メモリと、サイリスタベースメモリアレイと、メモリスタ技術またはスピン転送トルクＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）を組み込んだ磁気抵抗ランダムアクセスメモリ（ＭＲＡＭ）とを備える、請求項１９に記載の記憶デバイス。
21. メモリデバイスの回路において、同一データチャネルに連結される別個のメモリデバイスによりコマンドが実行されるという指示を受信する段階と、
    オンダイターミネーション（ＯＤＴ）設定を維持するように構成される１または複数のレジスタを読み取る段階であって、前記別個のメモリデバイスが前記メモリデバイスに近接していることを指示する第１のグループ識別子に基づくとともに、前記コマンドが読み取りコマンドであるか書き込みコマンドであるかに基づいて、前記コマンドの実行中にどのＯＤＴ設定を適用するかを決定する、読み取る段階と
    を備える、方法。
22. 前記別個のメモリデバイスを含む第１のパッケージに位置する前記メモリデバイスを備え、前記メモリデバイスは前記第１のパッケージ用の終端メモリデバイスとなるよう構成される、請求項２１に記載の方法。
23. 前記第１のパッケージへ割り当てられ、前記別個のメモリデバイスは同一パッケージに位置し、前記コマンドは書き込みコマンドであることを指示する、前記第１のグループ識別子を備える方法であって、前記方法はさらに、
    前記別個のメモリデバイスへの書き込み動作中に前記メモリデバイスにＨｉ＿ｚ ＯＤＴ設定を提供させる段階を有する、請求項２２に記載の方法。
24. 少なくとも１つの他のメモリデバイスを含む第１のパッケージに位置する前記メモリデバイスを備え、前記メモリデバイスは前記第１のパッケージの終端メモリデバイスとなるよう構成され、前記別個のメモリデバイスは第２のパッケージに位置し、前記第１のグループ識別子は前記第２のパッケージへ割り当てられ、前記第１のグループ識別子は前記別個のメモリデバイスが異なるパッケージに位置するように指示する、請求項２１に記載の方法。
25. 読み取りコマンドである前記コマンドを備える方法であって、前記方法はさらに、
    前記メモリデバイスに、前記第２のパッケージが前記第１のパッケージに隣接するまたは近くに位置する場合は、読み取り動作中に第１のＯＤＴ設定を提供させ、前記第２のパッケージが前記第１のパッケージに隣接して位置しない場合は、前記読み取り動作中に第２のＯＤＴ設定を提供させる段階を備える、請求項２４に記載の方法。
26. 記憶デバイスのコントローラから受信される前記コマンドを備える、請求項２１に記載の方法。
27. 不揮発性タイプのメモリを含む前記メモリデバイスを備え、前記記憶デバイスはソリッドステートドライブである、請求項２６に記載の方法。
28. システムにより実行されることに応答して、前記システムに請求項２１から２７のいずれか１項の方法を実行させる複数の命令を備える、少なくとも１つの機械可読媒体。
29. 請求項２１から２７のいずれか１項に記載の方法を実行する手段を備える装置。
30. コントローラと連結された第１のメモリデバイスにおける第１のレジスタを、入力／出力（Ｉ／Ｏ）インターフェイス回路を介してプログラミングして、前記第１のメモリデバイスが第１のメモリデバイスグループ用の終端メモリデバイスである場合は、第１のレジスタに、選択する複数のオンダイターミネーション（ＯＤＴ）タイプを指示させる、段階であって、前記複数のＯＤＴタイプは、読み取りコマンドまたは書き込みコマンドが、前記第１のメモリデバイスグループに含まれる第２のメモリデバイスにより実行されるものであるか、第２のメモリデバイスグループに含まれる第３のメモリデバイスにより実行されるものであるかに基づく、段階と、
    前記第１のメモリデバイスにおける第２のレジスタを、前記Ｉ／Ｏインターフェイス回路を介してプログラミングして、前記第２のレジスタに、別個のＯＤＴ設定を有する少なくとも２つのＯＤＴタイプを指示させて、書き込みコマンドが前記第２のメモリデバイスにより実行されるものであるか前記第３のメモリデバイスにより実行されるものであるかに基づいて適用する、段階と、
    を備える、方法。
31. 第１のグループ識別子に割り当てられる第１のパッケージに位置する前記第１のメモリデバイスグループと、第２のグループ識別子に割り当てられる第２のパッケージに位置する第２のメモリデバイスグループとを備え、第３のメモリデバイスグループに含まれる第４のメモリデバイスは第３のグループ識別子に割り当てられる第３のパッケージに位置し、前記第１のパッケージ、前記第２のパッケージおよび前記第３のパッケージは同一データバスを介して前記Ｉ／Ｏインターフェイス回路に連結され、前記第２のパッケージは前記第１のパッケージに隣接するかまたは近くに位置し、前記第３のパッケージは前記第１のパッケージに隣接して位置しない、請求項３０に記載の方法。
32. 前記第１のメモリデバイスにある第３のレジスタをプログラミングして、前記第１のメモリデバイスが前記第１のメモリデバイスグループの前記終端メモリデバイスであって前記コマンドが読み取りコマンドである場合は、選択的に適用するように第１のＯＤＴ設定および第２のＯＤＴ設定に指示する段階であって、前記第１のメモリデバイスは、前記読み取りコマンドが前記第３のメモリデバイスに対するものである場合は、前記第１のＯＤＴ設定を適用し、前記読み取りコマンドが前記第４のメモリデバイスに対するものである場合は、前記第２のＯＤＴ設定を適用する、
    プログラミングする段階をさらに備える、請求項３１に記載の方法。
33. 不揮発性タイプのメモリを含む前記第１のメモリデバイス、前記第２のメモリデバイスおよび前記第３のメモリデバイスを備える装置であって、前記コントローラは、前記第１のメモリデバイス、前記第２のメモリデバイスおよび前記第３のメモリデバイスを含むソリッドステートドライブ用のコントローラである、請求項３２に記載の方法。
34. システムにより実行されることに応答して前記システムに請求項３１から３３のいずれか１項の方法を実行させる複数の命令を備える、少なくとも１つの機械可読媒体。
35. 請求項３１から３３のいずれか１項に記載の方法を実行する手段を備える装置。

Images