JPH07110360A - 集積回路装置 - Google Patents
集積回路装置Info
- Publication number
- JPH07110360A JPH07110360A JP5254487A JP25448793A JPH07110360A JP H07110360 A JPH07110360 A JP H07110360A JP 5254487 A JP5254487 A JP 5254487A JP 25448793 A JP25448793 A JP 25448793A JP H07110360 A JPH07110360 A JP H07110360A
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- JP
- Japan
- Prior art keywords
- output
- input
- integrated circuit
- bidirectional
- circuit device
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- Testing Of Short-Circuits, Discontinuities, Leakage, Or Incorrect Line Connections (AREA)
- Tests Of Electronic Circuits (AREA)
Abstract
(57)【要約】
【目的】小さい回路規模でプリント回路基板と集積回路
装置との接続の良否等のテストを可能にし、さらに実動
作信号の遅延時間の増大を小さくすることが可能な集積
回路装置を提供すること。 【構成】集積回路装置の入出力素子を実動作信号の出力
端子を除いて、複数の入力素子と双方向素子で構成し、
テスト時には双方向素子を入力素子として機能させ、入
力素子と双方向素子の出力をテスト用の簡易な論理回路
に入力し、該論理回路の出力を実動作信号の出力端子を
介して外部に出力する。
装置との接続の良否等のテストを可能にし、さらに実動
作信号の遅延時間の増大を小さくすることが可能な集積
回路装置を提供すること。 【構成】集積回路装置の入出力素子を実動作信号の出力
端子を除いて、複数の入力素子と双方向素子で構成し、
テスト時には双方向素子を入力素子として機能させ、入
力素子と双方向素子の出力をテスト用の簡易な論理回路
に入力し、該論理回路の出力を実動作信号の出力端子を
介して外部に出力する。
Description
【0001】
【産業上の利用分野】本発明は、集積回路装置を搭載し
たプリント回路基板において、集積回路装置とプリント
回路基板との接続状態の良否を電気的に検査するのに好
適な集積回路装置に関する。
たプリント回路基板において、集積回路装置とプリント
回路基板との接続状態の良否を電気的に検査するのに好
適な集積回路装置に関する。
【0002】
【従来の技術】従来の集積回路装置は、日経エレクトロ
ニクス 1989.3.20(no.469)号P.2
14〜P.216に記載されているように、プリント回
路基板と集積回路装置の接続状態の電気的検査を容易に
行なうため、集積回路装置の入出力素子部にレジスタや
マルチプレクサを付加して入出力データを保持できるよ
うにし、さらに各レジスタを直列に接続し、複数本のテ
スト専用ピンとテスト専用回路により、入出力端子部の
接続状態を容易に設定できるようにしていた。
ニクス 1989.3.20(no.469)号P.2
14〜P.216に記載されているように、プリント回
路基板と集積回路装置の接続状態の電気的検査を容易に
行なうため、集積回路装置の入出力素子部にレジスタや
マルチプレクサを付加して入出力データを保持できるよ
うにし、さらに各レジスタを直列に接続し、複数本のテ
スト専用ピンとテスト専用回路により、入出力端子部の
接続状態を容易に設定できるようにしていた。
【0003】
【発明が解決しようとする課題】上記従来技術において
は、各入出力素子部にレジスタ及びマルチプレクサを付
加すること、及び複数のテスト専用ピンを準備するこ
と、さらにはテスト専用回路が必要となり、プリント回
路基板と集積回路装置の接続の良否をテストするため
に、多くの回路規模を必要とするという問題点があっ
た。
は、各入出力素子部にレジスタ及びマルチプレクサを付
加すること、及び複数のテスト専用ピンを準備するこ
と、さらにはテスト専用回路が必要となり、プリント回
路基板と集積回路装置の接続の良否をテストするため
に、多くの回路規模を必要とするという問題点があっ
た。
【0004】また、集積回路装置内に存在する論理回路
素子(実動作論理部)に実動作信号が入出力されるまで
の時間は、前記入出力素子に付加されたレジスタやマル
チプレクサにおける遅延時間分だけ増加するため、性能
劣化が生じるという問題点があった。
素子(実動作論理部)に実動作信号が入出力されるまで
の時間は、前記入出力素子に付加されたレジスタやマル
チプレクサにおける遅延時間分だけ増加するため、性能
劣化が生じるという問題点があった。
【0005】本発明は、上記した従来技術の問題点に鑑
みなされたもので、少ない回路規模でプリント回路基板
と集積回路装置との接続の良否等のテストを可能にし、
さらに実動作信号の遅延時間の増大を小さくすることが
可能な集積回路装置を提供することを目的としている。
みなされたもので、少ない回路規模でプリント回路基板
と集積回路装置との接続の良否等のテストを可能にし、
さらに実動作信号の遅延時間の増大を小さくすることが
可能な集積回路装置を提供することを目的としている。
【0006】
【課題を解決するための手段】本発明の集積回路装置
は、複数の入力端子にそれぞれ別個に接続されている複
数の入力素子と、少なくとも1つの双方向端子に別個に
接続されている少なくとも1つの双方向素子と、前記各
入力素子と双方向素子に接続されて動作する論理回路素
子と、前記論理回路素子から出力される実動作信号を外
部に出力をする出力素子と、前記出力素子に接続された
出力端子とを含んで構成される集積回路装置に適用され
るものであり、次の特徴を有している。
は、複数の入力端子にそれぞれ別個に接続されている複
数の入力素子と、少なくとも1つの双方向端子に別個に
接続されている少なくとも1つの双方向素子と、前記各
入力素子と双方向素子に接続されて動作する論理回路素
子と、前記論理回路素子から出力される実動作信号を外
部に出力をする出力素子と、前記出力素子に接続された
出力端子とを含んで構成される集積回路装置に適用され
るものであり、次の特徴を有している。
【0007】すなわち、プリント回路基板に対する集積
回路装置の実装状態の良否テスト時においては、前記少
なくとも1つの双方向素子を入力素子として機能させ、
集積回路装置の実動作時においては、前記少なくとも1
つの双方向素子を出力素子として機能させる双方向素子
切替制御手段と、プリント回路基板に対する集積回路装
置の実装状態の良否テスト時において、各入力素子の出
力と入力素子として機能している前記少なくとも1つの
双方向素子の出力とを論理演算する演算手段と、プリン
ト回路基板に対する集積回路装置の実装状態の良否テス
ト時においては、前記演算手段から出力される論理演算
結果を前記出力素子と出力端子とを介して外部に出力
し、さらに集積回路装置の実動作時においては、実動作
信号を前記出力素子と出力端子とを介して外部に出力す
るように出力制御を行なう出力制御手段とを備えている
ことを特徴としている。
回路装置の実装状態の良否テスト時においては、前記少
なくとも1つの双方向素子を入力素子として機能させ、
集積回路装置の実動作時においては、前記少なくとも1
つの双方向素子を出力素子として機能させる双方向素子
切替制御手段と、プリント回路基板に対する集積回路装
置の実装状態の良否テスト時において、各入力素子の出
力と入力素子として機能している前記少なくとも1つの
双方向素子の出力とを論理演算する演算手段と、プリン
ト回路基板に対する集積回路装置の実装状態の良否テス
ト時においては、前記演算手段から出力される論理演算
結果を前記出力素子と出力端子とを介して外部に出力
し、さらに集積回路装置の実動作時においては、実動作
信号を前記出力素子と出力端子とを介して外部に出力す
るように出力制御を行なう出力制御手段とを備えている
ことを特徴としている。
【0008】
【作用】本発明によれば、集積回路装置の入出力部は、
実動作信号の出力部を除いて、入力素子と双方向素子だ
けで構成される。プリント回路基板に対する集積回路装
置の実装状態の良否テスト時においては、双方向素子の
入出力状態を制御し、入力素子として機能させる。これ
により、上記テスト時は、集積回路装置の端子は、前記
実動作信号の出力部を除いて、全て入力端子の機能を果
たす。この状態において、各入力端子と少なくとも1つ
の双方向端子(入力端子機能)にテストパターンを入力
し、前記演算手段により演算し、その演算結果を前記出
力制御手段の働きにより、外部端子に出力して、期待値
と比較する。これにより、プリント回路基板と集積回路
装置の接続の良否のテストを行なうことができる。
実動作信号の出力部を除いて、入力素子と双方向素子だ
けで構成される。プリント回路基板に対する集積回路装
置の実装状態の良否テスト時においては、双方向素子の
入出力状態を制御し、入力素子として機能させる。これ
により、上記テスト時は、集積回路装置の端子は、前記
実動作信号の出力部を除いて、全て入力端子の機能を果
たす。この状態において、各入力端子と少なくとも1つ
の双方向端子(入力端子機能)にテストパターンを入力
し、前記演算手段により演算し、その演算結果を前記出
力制御手段の働きにより、外部端子に出力して、期待値
と比較する。これにより、プリント回路基板と集積回路
装置の接続の良否のテストを行なうことができる。
【0009】ここで、テストパターンは集積回路装置の
機能を考慮する必要はなく、前記演算手段を考慮するだ
けでよく、簡単なパターンで済む。
機能を考慮する必要はなく、前記演算手段を考慮するだ
けでよく、簡単なパターンで済む。
【0010】また、上記演算手段は、論理回路素子の信
号経路には挿入されないため、実動作信号の遅延時間増
大を非常に小さくすることができる。
号経路には挿入されないため、実動作信号の遅延時間増
大を非常に小さくすることができる。
【0011】
【実施例】以下、添付の図面を用いて、本発明の実施例
について説明する。図1は、本発明の第1の実施例を示
す回路図である。図1に示すように、入力端子IN1,
IN2,IN3及び出力端子OUT1及び双方向端子B
US1は、それぞれ入力素子1a,1b,1cおよび双
方向素子2,3を介して実動作論理部6に接続されてい
る。双方向素子2は、実動作時には出力素子として機能
し、プリント回路基板と集積回路装置の接続の良否のテ
スト時には入力素子として機能するように、テスト端子
TESTにより制御される。また、双方向素子3は、実
動作論理部6により制御される信号ENとテスト端子T
ESTへ入力される信号とを、オア論理素子4によりオ
ア論理した結果に基づいて、その入出力状態が制御され
る。入力素子1a,1b,1cおよび双方向素子2,3
の各入力素子部の出力をオア論理素子5に入力し、オア
論理された信号TOをセレクタ7、出力素子8を通し出
力端子OUTから出力する。なお、セレクタ7はTES
T端子に入力される信号に基づいて、実動作論理部6か
ら出力される実動作信号O1又はオア論理素子5から出
力されるTO信号のどちらかを一方を選択するために設
けられているものである。
について説明する。図1は、本発明の第1の実施例を示
す回路図である。図1に示すように、入力端子IN1,
IN2,IN3及び出力端子OUT1及び双方向端子B
US1は、それぞれ入力素子1a,1b,1cおよび双
方向素子2,3を介して実動作論理部6に接続されてい
る。双方向素子2は、実動作時には出力素子として機能
し、プリント回路基板と集積回路装置の接続の良否のテ
スト時には入力素子として機能するように、テスト端子
TESTにより制御される。また、双方向素子3は、実
動作論理部6により制御される信号ENとテスト端子T
ESTへ入力される信号とを、オア論理素子4によりオ
ア論理した結果に基づいて、その入出力状態が制御され
る。入力素子1a,1b,1cおよび双方向素子2,3
の各入力素子部の出力をオア論理素子5に入力し、オア
論理された信号TOをセレクタ7、出力素子8を通し出
力端子OUTから出力する。なお、セレクタ7はTES
T端子に入力される信号に基づいて、実動作論理部6か
ら出力される実動作信号O1又はオア論理素子5から出
力されるTO信号のどちらかを一方を選択するために設
けられているものである。
【0012】次に、図1に示す実施例の動作を図2を用
いて説明する。テスト端子TESTの入力電圧レベル
を、ハイレベル(以下Hレベルと称する)又はローレベ
ル(以下Lレベルと称する)にすることにより、プリン
ト回路基板テスト状態と実動作状態を選択する。本実施
例では、Hレベルをプリント回路基板テスト状態、Lレ
ベルを実動作状態となるようにしているが、言うもでも
なく、逆のレベルになるような回路としてもよい。
いて説明する。テスト端子TESTの入力電圧レベル
を、ハイレベル(以下Hレベルと称する)又はローレベ
ル(以下Lレベルと称する)にすることにより、プリン
ト回路基板テスト状態と実動作状態を選択する。本実施
例では、Hレベルをプリント回路基板テスト状態、Lレ
ベルを実動作状態となるようにしているが、言うもでも
なく、逆のレベルになるような回路としてもよい。
【0013】プリント回路基板テスト時は、テスト端子
TESTをHレベルにすることにより、双方向素子2,
3を入力状態にし、かつセレクタ7で信号TOが選択さ
れるようにする。この状態で入力端子IN1,IN2,
IN3および出力端子OUT1及び双方向端子BUS1
のそれぞれに、第2図に示すHレベル、Lレベルのテス
トパターンを印加し、出力端子OUTの電圧レベルを期
待値と比較することにより、テストを行なう。
TESTをHレベルにすることにより、双方向素子2,
3を入力状態にし、かつセレクタ7で信号TOが選択さ
れるようにする。この状態で入力端子IN1,IN2,
IN3および出力端子OUT1及び双方向端子BUS1
のそれぞれに、第2図に示すHレベル、Lレベルのテス
トパターンを印加し、出力端子OUTの電圧レベルを期
待値と比較することにより、テストを行なう。
【0014】例えば、入力端子IN1とプリント回路基
板の接続状態がオープン不良(接続不良)となっている
場合、図2に示すパターンNO.1とNO.2のいずれ
か一方において、出力端子OUTの電圧レベルが期待値
と異なるレベルとなり、これにより不良と判定すること
ができる。同様に、他の端子についても、第2図のテス
トパターンによりテストを行なうことができる。パター
ンNO.1とNO.2のどちらで判定できるかは、入力
端子IN1がオープンの時Hレベル、Lレベルどちらの
電圧レベルになるかによって決定される。これは、図示
しないテストパターンを印加する駆動素子の特性により
定まるものである。
板の接続状態がオープン不良(接続不良)となっている
場合、図2に示すパターンNO.1とNO.2のいずれ
か一方において、出力端子OUTの電圧レベルが期待値
と異なるレベルとなり、これにより不良と判定すること
ができる。同様に、他の端子についても、第2図のテス
トパターンによりテストを行なうことができる。パター
ンNO.1とNO.2のどちらで判定できるかは、入力
端子IN1がオープンの時Hレベル、Lレベルどちらの
電圧レベルになるかによって決定される。これは、図示
しないテストパターンを印加する駆動素子の特性により
定まるものである。
【0015】また、入力端子IN1とIN2が、はんだ
付不良等によりショート不良(入力端子IN1とIN2
がショートしている状態)となっている場合は、パター
ンNO.2とNO.3において出力端子OUTの電圧レ
ベルが期待値と異なるレベルとなり、不良と判定するこ
とができる。
付不良等によりショート不良(入力端子IN1とIN2
がショートしている状態)となっている場合は、パター
ンNO.2とNO.3において出力端子OUTの電圧レ
ベルが期待値と異なるレベルとなり、不良と判定するこ
とができる。
【0016】なお、上記の説明においては、テストパタ
ーンを印加する駆動素子(図示せず)が、HレベルとL
レベルの競合時に、Lレベルとなることを前提としてい
る。もし、Hレベルとなる場合は、オア論理素子5をア
ンド論理素子に変更し、図2に示すテストパターンをT
EST端子を除いてHレベル、Lレベルを逆にすること
によりテストを行なうことが可能となる。
ーンを印加する駆動素子(図示せず)が、HレベルとL
レベルの競合時に、Lレベルとなることを前提としてい
る。もし、Hレベルとなる場合は、オア論理素子5をア
ンド論理素子に変更し、図2に示すテストパターンをT
EST端子を除いてHレベル、Lレベルを逆にすること
によりテストを行なうことが可能となる。
【0017】また、出力端子OUTのオープン不良は、
例えば第2図に示すNO.1からNO.6の期待値が複
数個異なるレベルになることにより検出することができ
る。
例えば第2図に示すNO.1からNO.6の期待値が複
数個異なるレベルになることにより検出することができ
る。
【0018】なお、上記第1の実施例において、オア論
理素子5は、アンド論理素子でも、またはオア論理素子
とアンド論理素子の組合せでもよい。すなわち、あるテ
ストパターンが複数の入出力端子及び複数の双方向端子
に入力されたとき、各端子とプリント回路基坂の接続状
態の良否が一意に決定できるような論理が組めさえすれ
ば良い。
理素子5は、アンド論理素子でも、またはオア論理素子
とアンド論理素子の組合せでもよい。すなわち、あるテ
ストパターンが複数の入出力端子及び複数の双方向端子
に入力されたとき、各端子とプリント回路基坂の接続状
態の良否が一意に決定できるような論理が組めさえすれ
ば良い。
【0019】また、上記第1の実施例では、全ての入出
力素子及び双方向素子からの出力をオア論理し、その論
理結果を1本の出力端子OUTに出力しているが、オア
論理する入出力端子を任意に分割し、複数の出力端子に
出力するように構成してもよい。
力素子及び双方向素子からの出力をオア論理し、その論
理結果を1本の出力端子OUTに出力しているが、オア
論理する入出力端子を任意に分割し、複数の出力端子に
出力するように構成してもよい。
【0020】上記した第1の実施例によれば、プリント
回路基板テスト容易化に必要なテスト専用回路が1ゲー
ト/ピン程度と非常に少なく、かつテスト専用ピンも1
本で実現でき、小さい回路規模で実現できる効果があ
る。さらに、テスト専用回路による実動作信号の遅延時
間の増大は、各入力素子において負荷ゲート1個分の遅
れであり非常に小さくて済むという効果がある。
回路基板テスト容易化に必要なテスト専用回路が1ゲー
ト/ピン程度と非常に少なく、かつテスト専用ピンも1
本で実現でき、小さい回路規模で実現できる効果があ
る。さらに、テスト専用回路による実動作信号の遅延時
間の増大は、各入力素子において負荷ゲート1個分の遅
れであり非常に小さくて済むという効果がある。
【0021】次に、本発明の第2の実施例を図3を用い
て説明する。本実施例は、図1におけるオア論理子5を
2入力のオア論理素子5a,5b,5c,5dに分割し
たものである。オア論理素子5a,5b,5c,5dは
入力素子1a,1b,1cおよび双方向素子2,3の配
置順に接続する。ここで、オア論理素子5a,5b,5
c,5dは、アンド論理素子またはオア論理素子とアン
ド論理素子の組合せでもよく、かつ入力数は複数であっ
てもよい。
て説明する。本実施例は、図1におけるオア論理子5を
2入力のオア論理素子5a,5b,5c,5dに分割し
たものである。オア論理素子5a,5b,5c,5dは
入力素子1a,1b,1cおよび双方向素子2,3の配
置順に接続する。ここで、オア論理素子5a,5b,5
c,5dは、アンド論理素子またはオア論理素子とアン
ド論理素子の組合せでもよく、かつ入力数は複数であっ
てもよい。
【0022】上記第2の実施例によれば、テスト専用回
路の配線が最短となり、実動作論理部6の配線への影響
を小さくできる効果がある。
路の配線が最短となり、実動作論理部6の配線への影響
を小さくできる効果がある。
【0023】
【発明の効果】本発明によれば、少ない回路規模でプリ
ント回路基板と集積回路装置との接続の良否等のテスト
を可能にし、さらに実動作信号の遅延時間の増大を小さ
くすることが可能な集積回路装置を提供することができ
る。
ント回路基板と集積回路装置との接続の良否等のテスト
を可能にし、さらに実動作信号の遅延時間の増大を小さ
くすることが可能な集積回路装置を提供することができ
る。
【図面の簡単な説明】
【図1】本発明の第1の実施例を示す集積回路装置の回
路図。
路図。
【図2】図1に示す集積回路装置に入力するテストパタ
ーンの例を示す図。
ーンの例を示す図。
【図3】本発明の第2の実施例を示す集積回路装置の回
路図。
路図。
1a,1b,1c;入力素子、2,3;双方向素子、
4,5,5a,5b,5c,5d;オア論理素子、6;
実動作論理部、7;セレクタ、8;出力素子。
4,5,5a,5b,5c,5d;オア論理素子、6;
実動作論理部、7;セレクタ、8;出力素子。
Claims (1)
- 【請求項1】複数の入力端子にそれぞれ別個に接続され
ている複数の入力素子と、少なくとも1つの双方向端子
に別個に接続されている少なくとも1つの双方向素子
と、前記各入力素子と双方向素子に接続されて動作する
論理回路素子と、前記論理回路素子から出力される実動
作信号を外部に出力をする出力素子と、前記出力素子に
接続された出力端子とを含んで構成される集積回路装置
において、 プリント回路基板に対する集積回路装置の実装状態の良
否テスト時においては、前記少なくとも1つの双方向素
子を入力素子として機能させ、集積回路装置の実動作時
においては、前記少なくとも1つの双方向素子を出力素
子として機能させる双方向素子切替制御手段と、 プリント回路基板に対する集積回路装置の実装状態の良
否テスト時において、各入力素子の出力と入力素子とし
て機能している前記少なくとも1つの双方向素子の出力
とを論理演算する演算手段と、 プリント回路基板に対する集積回路装置の実装状態の良
否テスト時においては、前記演算手段から出力される論
理演算結果を前記出力素子と出力端子とを介して外部に
出力し、さらに集積回路装置の実動作時においては、実
動作信号を前記出力素子と出力端子とを介して外部に出
力するように出力制御を行なう出力制御手段とを備えて
いることを特徴とする集積回路装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5254487A JPH07110360A (ja) | 1993-10-12 | 1993-10-12 | 集積回路装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5254487A JPH07110360A (ja) | 1993-10-12 | 1993-10-12 | 集積回路装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07110360A true JPH07110360A (ja) | 1995-04-25 |
Family
ID=17265741
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5254487A Pending JPH07110360A (ja) | 1993-10-12 | 1993-10-12 | 集積回路装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07110360A (ja) |
-
1993
- 1993-10-12 JP JP5254487A patent/JPH07110360A/ja active Pending
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