JPH07110360A - 集積回路装置 - Google Patents

Abstract

(57)【要約】 【目的】小さい回路規模でプリント回路基板と集積回路
装置との接続の良否等のテストを可能にし、さらに実動
作信号の遅延時間の増大を小さくすることが可能な集積
回路装置を提供すること。 【構成】集積回路装置の入出力素子を実動作信号の出力
端子を除いて、複数の入力素子と双方向素子で構成し、
テスト時には双方向素子を入力素子として機能させ、入
力素子と双方向素子の出力をテスト用の簡易な論理回路
に入力し、該論理回路の出力を実動作信号の出力端子を
介して外部に出力する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、集積回路装置を搭載し
たプリント回路基板において、集積回路装置とプリント
回路基板との接続状態の良否を電気的に検査するのに好
適な集積回路装置に関する。

【０００２】

【従来の技術】従来の集積回路装置は、日経エレクトロ
ニクス １９８９．３．２０（ｎｏ．４６９）号Ｐ．２
１４〜Ｐ．２１６に記載されているように、プリント回
路基板と集積回路装置の接続状態の電気的検査を容易に
行なうため、集積回路装置の入出力素子部にレジスタや
マルチプレクサを付加して入出力データを保持できるよ
うにし、さらに各レジスタを直列に接続し、複数本のテ
スト専用ピンとテスト専用回路により、入出力端子部の
接続状態を容易に設定できるようにしていた。

【０００３】

【発明が解決しようとする課題】上記従来技術において
は、各入出力素子部にレジスタ及びマルチプレクサを付
加すること、及び複数のテスト専用ピンを準備するこ
と、さらにはテスト専用回路が必要となり、プリント回
路基板と集積回路装置の接続の良否をテストするため
に、多くの回路規模を必要とするという問題点があっ
た。

【０００４】また、集積回路装置内に存在する論理回路
素子（実動作論理部）に実動作信号が入出力されるまで
の時間は、前記入出力素子に付加されたレジスタやマル
チプレクサにおける遅延時間分だけ増加するため、性能
劣化が生じるという問題点があった。

【０００５】本発明は、上記した従来技術の問題点に鑑
みなされたもので、少ない回路規模でプリント回路基板
と集積回路装置との接続の良否等のテストを可能にし、
さらに実動作信号の遅延時間の増大を小さくすることが
可能な集積回路装置を提供することを目的としている。

【０００６】

【課題を解決するための手段】本発明の集積回路装置
は、複数の入力端子にそれぞれ別個に接続されている複
数の入力素子と、少なくとも１つの双方向端子に別個に
接続されている少なくとも１つの双方向素子と、前記各
入力素子と双方向素子に接続されて動作する論理回路素
子と、前記論理回路素子から出力される実動作信号を外
部に出力をする出力素子と、前記出力素子に接続された
出力端子とを含んで構成される集積回路装置に適用され
るものであり、次の特徴を有している。

【０００７】すなわち、プリント回路基板に対する集積
回路装置の実装状態の良否テスト時においては、前記少
なくとも１つの双方向素子を入力素子として機能させ、
集積回路装置の実動作時においては、前記少なくとも１
つの双方向素子を出力素子として機能させる双方向素子
切替制御手段と、プリント回路基板に対する集積回路装
置の実装状態の良否テスト時において、各入力素子の出
力と入力素子として機能している前記少なくとも１つの
双方向素子の出力とを論理演算する演算手段と、プリン
ト回路基板に対する集積回路装置の実装状態の良否テス
ト時においては、前記演算手段から出力される論理演算
結果を前記出力素子と出力端子とを介して外部に出力
し、さらに集積回路装置の実動作時においては、実動作
信号を前記出力素子と出力端子とを介して外部に出力す
るように出力制御を行なう出力制御手段とを備えている
ことを特徴としている。

【０００８】

【作用】本発明によれば、集積回路装置の入出力部は、
実動作信号の出力部を除いて、入力素子と双方向素子だ
けで構成される。プリント回路基板に対する集積回路装
置の実装状態の良否テスト時においては、双方向素子の
入出力状態を制御し、入力素子として機能させる。これ
により、上記テスト時は、集積回路装置の端子は、前記
実動作信号の出力部を除いて、全て入力端子の機能を果
たす。この状態において、各入力端子と少なくとも１つ
の双方向端子（入力端子機能）にテストパターンを入力
し、前記演算手段により演算し、その演算結果を前記出
力制御手段の働きにより、外部端子に出力して、期待値
と比較する。これにより、プリント回路基板と集積回路
装置の接続の良否のテストを行なうことができる。

【０００９】ここで、テストパターンは集積回路装置の
機能を考慮する必要はなく、前記演算手段を考慮するだ
けでよく、簡単なパターンで済む。

【００１０】また、上記演算手段は、論理回路素子の信
号経路には挿入されないため、実動作信号の遅延時間増
大を非常に小さくすることができる。

【００１１】

【実施例】以下、添付の図面を用いて、本発明の実施例
について説明する。図１は、本発明の第１の実施例を示
す回路図である。図１に示すように、入力端子ＩＮ１，
ＩＮ２，ＩＮ３及び出力端子ＯＵＴ１及び双方向端子Ｂ
ＵＳ１は、それぞれ入力素子１ａ，１ｂ，１ｃおよび双
方向素子２，３を介して実動作論理部６に接続されてい
る。双方向素子２は、実動作時には出力素子として機能
し、プリント回路基板と集積回路装置の接続の良否のテ
スト時には入力素子として機能するように、テスト端子
ＴＥＳＴにより制御される。また、双方向素子３は、実
動作論理部６により制御される信号ＥＮとテスト端子Ｔ
ＥＳＴへ入力される信号とを、オア論理素子４によりオ
ア論理した結果に基づいて、その入出力状態が制御され
る。入力素子１ａ，１ｂ，１ｃおよび双方向素子２，３
の各入力素子部の出力をオア論理素子５に入力し、オア
論理された信号ＴＯをセレクタ７、出力素子８を通し出
力端子ＯＵＴから出力する。なお、セレクタ７はＴＥＳ
Ｔ端子に入力される信号に基づいて、実動作論理部６か
ら出力される実動作信号Ｏ１又はオア論理素子５から出
力されるＴＯ信号のどちらかを一方を選択するために設
けられているものである。

【００１２】次に、図１に示す実施例の動作を図２を用
いて説明する。テスト端子ＴＥＳＴの入力電圧レベル
を、ハイレベル（以下Ｈレベルと称する）又はローレベ
ル（以下Ｌレベルと称する）にすることにより、プリン
ト回路基板テスト状態と実動作状態を選択する。本実施
例では、Ｈレベルをプリント回路基板テスト状態、Ｌレ
ベルを実動作状態となるようにしているが、言うもでも
なく、逆のレベルになるような回路としてもよい。

【００１３】プリント回路基板テスト時は、テスト端子
ＴＥＳＴをＨレベルにすることにより、双方向素子２，
３を入力状態にし、かつセレクタ７で信号ＴＯが選択さ
れるようにする。この状態で入力端子ＩＮ１，ＩＮ２，
ＩＮ３および出力端子ＯＵＴ１及び双方向端子ＢＵＳ１
のそれぞれに、第２図に示すＨレベル、Ｌレベルのテス
トパターンを印加し、出力端子ＯＵＴの電圧レベルを期
待値と比較することにより、テストを行なう。

【００１４】例えば、入力端子ＩＮ１とプリント回路基
板の接続状態がオープン不良（接続不良）となっている
場合、図２に示すパターンＮＯ．１とＮＯ．２のいずれ
か一方において、出力端子ＯＵＴの電圧レベルが期待値
と異なるレベルとなり、これにより不良と判定すること
ができる。同様に、他の端子についても、第２図のテス
トパターンによりテストを行なうことができる。パター
ンＮＯ．１とＮＯ．２のどちらで判定できるかは、入力
端子ＩＮ１がオープンの時Ｈレベル、Ｌレベルどちらの
電圧レベルになるかによって決定される。これは、図示
しないテストパターンを印加する駆動素子の特性により
定まるものである。

【００１５】また、入力端子ＩＮ１とＩＮ２が、はんだ
付不良等によりショート不良（入力端子ＩＮ１とＩＮ２
がショートしている状態）となっている場合は、パター
ンＮＯ．２とＮＯ．３において出力端子ＯＵＴの電圧レ
ベルが期待値と異なるレベルとなり、不良と判定するこ
とができる。

【００１６】なお、上記の説明においては、テストパタ
ーンを印加する駆動素子（図示せず）が、ＨレベルとＬ
レベルの競合時に、Ｌレベルとなることを前提としてい
る。もし、Ｈレベルとなる場合は、オア論理素子５をア
ンド論理素子に変更し、図２に示すテストパターンをＴ
ＥＳＴ端子を除いてＨレベル、Ｌレベルを逆にすること
によりテストを行なうことが可能となる。

【００１７】また、出力端子ＯＵＴのオープン不良は、
例えば第２図に示すＮＯ．１からＮＯ．６の期待値が複
数個異なるレベルになることにより検出することができ
る。

【００１８】なお、上記第１の実施例において、オア論
理素子５は、アンド論理素子でも、またはオア論理素子
とアンド論理素子の組合せでもよい。すなわち、あるテ
ストパターンが複数の入出力端子及び複数の双方向端子
に入力されたとき、各端子とプリント回路基坂の接続状
態の良否が一意に決定できるような論理が組めさえすれ
ば良い。

【００１９】また、上記第１の実施例では、全ての入出
力素子及び双方向素子からの出力をオア論理し、その論
理結果を１本の出力端子ＯＵＴに出力しているが、オア
論理する入出力端子を任意に分割し、複数の出力端子に
出力するように構成してもよい。

【００２０】上記した第１の実施例によれば、プリント
回路基板テスト容易化に必要なテスト専用回路が１ゲー
ト／ピン程度と非常に少なく、かつテスト専用ピンも１
本で実現でき、小さい回路規模で実現できる効果があ
る。さらに、テスト専用回路による実動作信号の遅延時
間の増大は、各入力素子において負荷ゲート１個分の遅
れであり非常に小さくて済むという効果がある。

【００２１】次に、本発明の第２の実施例を図３を用い
て説明する。本実施例は、図１におけるオア論理子５を
２入力のオア論理素子５ａ，５ｂ，５ｃ，５ｄに分割し
たものである。オア論理素子５ａ，５ｂ，５ｃ，５ｄは
入力素子１ａ，１ｂ，１ｃおよび双方向素子２，３の配
置順に接続する。ここで、オア論理素子５ａ，５ｂ，５
ｃ，５ｄは、アンド論理素子またはオア論理素子とアン
ド論理素子の組合せでもよく、かつ入力数は複数であっ
てもよい。

【００２２】上記第２の実施例によれば、テスト専用回
路の配線が最短となり、実動作論理部６の配線への影響
を小さくできる効果がある。

【００２３】

【発明の効果】本発明によれば、少ない回路規模でプリ
ント回路基板と集積回路装置との接続の良否等のテスト
を可能にし、さらに実動作信号の遅延時間の増大を小さ
くすることが可能な集積回路装置を提供することができ
る。

【図面の簡単な説明】

【図１】本発明の第１の実施例を示す集積回路装置の回
路図。

【図２】図１に示す集積回路装置に入力するテストパタ
ーンの例を示す図。

【図３】本発明の第２の実施例を示す集積回路装置の回
路図。

【符号の説明】

１ａ，１ｂ，１ｃ；入力素子、２，３；双方向素子、
４，５，５ａ，５ｂ，５ｃ，５ｄ；オア論理素子、６；
実動作論理部、７；セレクタ、８；出力素子。

Claims (1)

【特許請求の範囲】
1. 【請求項１】複数の入力端子にそれぞれ別個に接続され
   ている複数の入力素子と、少なくとも１つの双方向端子
   に別個に接続されている少なくとも１つの双方向素子
   と、前記各入力素子と双方向素子に接続されて動作する
   論理回路素子と、前記論理回路素子から出力される実動
   作信号を外部に出力をする出力素子と、前記出力素子に
   接続された出力端子とを含んで構成される集積回路装置
   において、 プリント回路基板に対する集積回路装置の実装状態の良
   否テスト時においては、前記少なくとも１つの双方向素
   子を入力素子として機能させ、集積回路装置の実動作時
   においては、前記少なくとも１つの双方向素子を出力素
   子として機能させる双方向素子切替制御手段と、 プリント回路基板に対する集積回路装置の実装状態の良
   否テスト時において、各入力素子の出力と入力素子とし
   て機能している前記少なくとも１つの双方向素子の出力
   とを論理演算する演算手段と、 プリント回路基板に対する集積回路装置の実装状態の良
   否テスト時においては、前記演算手段から出力される論
   理演算結果を前記出力素子と出力端子とを介して外部に
   出力し、さらに集積回路装置の実動作時においては、実
   動作信号を前記出力素子と出力端子とを介して外部に出
   力するように出力制御を行なう出力制御手段とを備えて
   いることを特徴とする集積回路装置。