JPS63184355A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
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- JPS63184355A JPS63184355A JP1645787A JP1645787A JPS63184355A JP S63184355 A JPS63184355 A JP S63184355A JP 1645787 A JP1645787 A JP 1645787A JP 1645787 A JP1645787 A JP 1645787A JP S63184355 A JPS63184355 A JP S63184355A
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- polysilicon
- polycide
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- Pending
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 22
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- 229910021332 silicide Inorganic materials 0.000 claims abstract description 8
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- 229910052751 metal Inorganic materials 0.000 claims description 12
- 239000002184 metal Substances 0.000 claims description 12
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Landscapes
- Electrodes Of Semiconductors (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
この発明は、シリコンを用いた半導体集積回路装置に関
するものであって、特に、そのポリシリコン配線層に関
するものである。
するものであって、特に、そのポリシリコン配線層に関
するものである。
従来のこの種の半導体集積回路装置は、チップ上の配線
層として、チップ基板内に構成される拡散層配線、チッ
プ基板の上に構成されるポリシリコン配線及び、同じく
チップ基板の上に構成される金属配線を持っている。
層として、チップ基板内に構成される拡散層配線、チッ
プ基板の上に構成されるポリシリコン配線及び、同じく
チップ基板の上に構成される金属配線を持っている。
ポリシリコン配線層と金属配線層にっＪ、ｚでは、それ
ぞれ複数の層を持つ多層配線構造の半導体集積回路装置
もある。
ぞれ複数の層を持つ多層配線構造の半導体集積回路装置
もある。
ポリシリコン配線は金属配線に比べ高い抵抗値を持つ（
３０Ω／ロ〜６０Ω／口程度）ので、配線中を伝わる信
号の遅延が問題となる。そのため、近年ポリシリコン配
線の代わりに、ポリサイド配線を用いた半導体集積回路
装置が案出されている。
３０Ω／ロ〜６０Ω／口程度）ので、配線中を伝わる信
号の遅延が問題となる。そのため、近年ポリシリコン配
線の代わりに、ポリサイド配線を用いた半導体集積回路
装置が案出されている。
ポリサイド配線を用いれば、ポリシリコン配線に比べ抵
抗を５分の１から１０分の１に下げることができる。
抗を５分の１から１０分の１に下げることができる。
第２図にポリサイド配線を用いた従来の半導体集積回路
装置の例として、ＣＭＯ３構造のインバータの断面図を
示す。
装置の例として、ＣＭＯ３構造のインバータの断面図を
示す。
図において、１はＰ型基板、２はＮウェル、３はＮ＋型
型数散層５，６．７はポリサイド配線であり、そのうち
、５ａ、６ａ、７ａはポリシリコン層、５ｂ、６ｂ、７
ｂは例えばモリブデンシリサイド等の金属シリサイド層
、８は金属配線である。そしてＮ＋型型数散層３ポリサ
イド配線５とでＮチャネルＭＯ３）ランジスタを、Ｐ＋
型拡散層４と６とでＰチャネルＭＯ３）ランジスタを構
成する。ポリサイド配線７は配線として用いられる。
型数散層５，６．７はポリサイド配線であり、そのうち
、５ａ、６ａ、７ａはポリシリコン層、５ｂ、６ｂ、７
ｂは例えばモリブデンシリサイド等の金属シリサイド層
、８は金属配線である。そしてＮ＋型型数散層３ポリサ
イド配線５とでＮチャネルＭＯ３）ランジスタを、Ｐ＋
型拡散層４と６とでＰチャネルＭＯ３）ランジスタを構
成する。ポリサイド配線７は配線として用いられる。
従来のポリサイド配線を用いた半導体集積回路装置は、
以上のように構成されているので、プロセスフローの一
部を変更しただけで、ポリシリコン配線を抵抗の低いポ
リサイド配線に置き換えることができ、配線を伝わる信
号の伝搬遅延を小さくすることができる。
以上のように構成されているので、プロセスフローの一
部を変更しただけで、ポリシリコン配線を抵抗の低いポ
リサイド配線に置き換えることができ、配線を伝わる信
号の伝搬遅延を小さくすることができる。
一方、ポリサイド配線を用いると、回路の入力保護抵抗
をポリサイド配線で構成するのが難しく、また遅延した
信号を得るために配線による遅延を用いることが難しく
なる。これはポリサイド配線の抵抗が低いことから、必
要な抵抗値を得るためには実用的でない面積を必要とす
ることによる。
をポリサイド配線で構成するのが難しく、また遅延した
信号を得るために配線による遅延を用いることが難しく
なる。これはポリサイド配線の抵抗が低いことから、必
要な抵抗値を得るためには実用的でない面積を必要とす
ることによる。
例えば、第２図中の７のポリサイド配線が、抵抗を構成
する目的で作られてニー−の、であれば、単なるポリシ
リコン配線を用いるのに比べ、５倍から１０倍の（長さ
７幅）比を持つようにパターンを作る必要がある。
する目的で作られてニー−の、であれば、単なるポリシ
リコン配線を用いるのに比べ、５倍から１０倍の（長さ
７幅）比を持つようにパターンを作る必要がある。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、必要な抵抗値を得ることのできる
半導体集積回路装置を提供せんとするものである。
めになされたもので、必要な抵抗値を得ることのできる
半導体集積回路装置を提供せんとするものである。
この発明に係る半導体集積回路装置は、ポリサイド配線
層を持つ半導体集積回路装置上であって抵抗の必要な回
路部分については、メタルシリサイドの積層を行わず、
単にポリシリコン配線として用いるようにしたものであ
る。
層を持つ半導体集積回路装置上であって抵抗の必要な回
路部分については、メタルシリサイドの積層を行わず、
単にポリシリコン配線として用いるようにしたものであ
る。
この発明においては、ポリサイド配線層を持つ半導体集
積回路装置上であって抵抗の必要な回路部分については
、メタルシリサイドの積層を行わず、単にポリシリコン
配線として用いるようにしているので、所要箇所につい
ては必要な抵抗値を小面積で得ることができる。
積回路装置上であって抵抗の必要な回路部分については
、メタルシリサイドの積層を行わず、単にポリシリコン
配線として用いるようにしているので、所要箇所につい
ては必要な抵抗値を小面積で得ることができる。
以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例による半導体集積回路装置
としてＣＭＯ３構造のインバータの断面図を示す。第１
図において、第２図と同じ構成部分には同じ符号を付し
である。図中、７は抵抗を構成する目的で配置されたポ
リシリコン配線である。第２図の７ｂに相当するメタル
シリサイド層は、この部分には積層させない。
としてＣＭＯ３構造のインバータの断面図を示す。第１
図において、第２図と同じ構成部分には同じ符号を付し
である。図中、７は抵抗を構成する目的で配置されたポ
リシリコン配線である。第２図の７ｂに相当するメタル
シリサイド層は、この部分には積層させない。
この発明の実施例は上記のように構成されるので、抵抗
の必要な部分ではポリシリコンのみを、それ以外の部分
ではポリサイドを使うことにより、抵抗の必要な部分で
面積の拡大を招かずに抵抗値を得ることができ、他の部
分では配線遅延を小さくすることができる。
の必要な部分ではポリシリコンのみを、それ以外の部分
ではポリサイドを使うことにより、抵抗の必要な部分で
面積の拡大を招かずに抵抗値を得ることができ、他の部
分では配線遅延を小さくすることができる。
なお、この実施例によるポリサイド層と同じ平面にある
、選択的に作製されたポリシリコン層は、入力保護抵抗
遅延回路の構成要素、ＡＤコンバータの基準信号発生用
抵抗ラダー回路、フィルタ回路などに使用できる。
、選択的に作製されたポリシリコン層は、入力保護抵抗
遅延回路の構成要素、ＡＤコンバータの基準信号発生用
抵抗ラダー回路、フィルタ回路などに使用できる。
以上のように、本発明に係る半導体集積回路装置によれ
ば、抵抗の必要な部分ではポリシリコンを、それ以外の
部分ではポリサイドを使うことにより、抵抗の必要な部
分で面積の拡大を招かずに所要の抵抗値を得ることがで
き、他の部分では配線遅延を小さくすることができると
いう効果がある。
ば、抵抗の必要な部分ではポリシリコンを、それ以外の
部分ではポリサイドを使うことにより、抵抗の必要な部
分で面積の拡大を招かずに所要の抵抗値を得ることがで
き、他の部分では配線遅延を小さくすることができると
いう効果がある。
第１図はこの発明の一実施例による半導体集積回路装置
の０ＭＯ３構成のインバータの断面図、第２図は従来の
ポリサイドを用いたＣＭＯ３構造のインバータの断面図
である。 図において、ｌはＰ型基板、２はＮウェル、３はＮ”型
拡散層、４はＰ＋型拡散層、５，６．７はポリサイド配
線、５ａ、５ａ、７ａはポリシリコン層、５ｂ、６ｂ、
７ｂは金属シリサイド層、８は金属配線である。 なお図中同一符号は同−又は相当部分を示す。
の０ＭＯ３構成のインバータの断面図、第２図は従来の
ポリサイドを用いたＣＭＯ３構造のインバータの断面図
である。 図において、ｌはＰ型基板、２はＮウェル、３はＮ”型
拡散層、４はＰ＋型拡散層、５，６．７はポリサイド配
線、５ａ、５ａ、７ａはポリシリコン層、５ｂ、６ｂ、
７ｂは金属シリサイド層、８は金属配線である。 なお図中同一符号は同−又は相当部分を示す。
Claims (2)
- （１）ポリシリコン層と金属シリサイド層とが積層され
た構造を持つポリサイド層を持つ半導体集積回路装置に
おいて、 上記金属シリサイド層を選択的に形成することにより、
部分的にポリサイド配線層を形成したことを特徴とする
半導体集積回路装置。 - （２）上記ポリサイド配線層は、抵抗として使用される
ことを特徴とする特許請求の範囲第１項記載の半導体集
積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1645787A JPS63184355A (ja) | 1987-01-26 | 1987-01-26 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1645787A JPS63184355A (ja) | 1987-01-26 | 1987-01-26 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63184355A true JPS63184355A (ja) | 1988-07-29 |
Family
ID=11916780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1645787A Pending JPS63184355A (ja) | 1987-01-26 | 1987-01-26 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63184355A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103620A (ja) * | 2005-10-04 | 2007-04-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法ならびにその配線装置 |
-
1987
- 1987-01-26 JP JP1645787A patent/JPS63184355A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007103620A (ja) * | 2005-10-04 | 2007-04-19 | Matsushita Electric Ind Co Ltd | 半導体装置およびその製造方法ならびにその配線装置 |
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