JPS63184355A - 半導体集積回路装置 - Google Patents

半導体集積回路装置

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Publication number
JPS63184355A
JPS63184355A JP1645787A JP1645787A JPS63184355A JP S63184355 A JPS63184355 A JP S63184355A JP 1645787 A JP1645787 A JP 1645787A JP 1645787 A JP1645787 A JP 1645787A JP S63184355 A JPS63184355 A JP S63184355A
Authority
JP
Japan
Prior art keywords
wiring
resistor
polysilicon
polycide
integrated circuit
Prior art date
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Pending
Application number
JP1645787A
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English (en)
Inventor
Yuichi Nakao
中尾 裕一
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
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Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
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Publication of JPS63184355A publication Critical patent/JPS63184355A/ja
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  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、シリコンを用いた半導体集積回路装置に関
するものであって、特に、そのポリシリコン配線層に関
するものである。
〔従来の技術〕
従来のこの種の半導体集積回路装置は、チップ上の配線
層として、チップ基板内に構成される拡散層配線、チッ
プ基板の上に構成されるポリシリコン配線及び、同じく
チップ基板の上に構成される金属配線を持っている。
ポリシリコン配線層と金属配線層にっJ、zでは、それ
ぞれ複数の層を持つ多層配線構造の半導体集積回路装置
もある。
ポリシリコン配線は金属配線に比べ高い抵抗値を持つ(
30Ω/ロ〜60Ω/口程度)ので、配線中を伝わる信
号の遅延が問題となる。そのため、近年ポリシリコン配
線の代わりに、ポリサイド配線を用いた半導体集積回路
装置が案出されている。
ポリサイド配線を用いれば、ポリシリコン配線に比べ抵
抗を5分の1から10分の1に下げることができる。
第2図にポリサイド配線を用いた従来の半導体集積回路
装置の例として、CMO3構造のインバータの断面図を
示す。
図において、1はP型基板、2はNウェル、3はN+型
型数散層5,6.7はポリサイド配線であり、そのうち
、5a、6a、7aはポリシリコン層、5b、6b、7
bは例えばモリブデンシリサイド等の金属シリサイド層
、8は金属配線である。そしてN+型型数散層3ポリサ
イド配線5とでNチャネルMO3)ランジスタを、P+
型拡散層4と6とでPチャネルMO3)ランジスタを構
成する。ポリサイド配線7は配線として用いられる。
〔発明が解決しようとする問題点〕
従来のポリサイド配線を用いた半導体集積回路装置は、
以上のように構成されているので、プロセスフローの一
部を変更しただけで、ポリシリコン配線を抵抗の低いポ
リサイド配線に置き換えることができ、配線を伝わる信
号の伝搬遅延を小さくすることができる。
一方、ポリサイド配線を用いると、回路の入力保護抵抗
をポリサイド配線で構成するのが難しく、また遅延した
信号を得るために配線による遅延を用いることが難しく
なる。これはポリサイド配線の抵抗が低いことから、必
要な抵抗値を得るためには実用的でない面積を必要とす
ることによる。
例えば、第2図中の7のポリサイド配線が、抵抗を構成
する目的で作られてニー−の、であれば、単なるポリシ
リコン配線を用いるのに比べ、5倍から10倍の(長さ
7幅)比を持つようにパターンを作る必要がある。
この発明は上記のような従来のものの欠点を除去するた
めになされたもので、必要な抵抗値を得ることのできる
半導体集積回路装置を提供せんとするものである。
〔問題点を解決するための手段〕
この発明に係る半導体集積回路装置は、ポリサイド配線
層を持つ半導体集積回路装置上であって抵抗の必要な回
路部分については、メタルシリサイドの積層を行わず、
単にポリシリコン配線として用いるようにしたものであ
る。
〔作用〕
この発明においては、ポリサイド配線層を持つ半導体集
積回路装置上であって抵抗の必要な回路部分については
、メタルシリサイドの積層を行わず、単にポリシリコン
配線として用いるようにしているので、所要箇所につい
ては必要な抵抗値を小面積で得ることができる。
〔実施例〕
以下、この発明の一実施例を図について説明する。
第1図はこの発明の一実施例による半導体集積回路装置
としてCMO3構造のインバータの断面図を示す。第1
図において、第2図と同じ構成部分には同じ符号を付し
である。図中、7は抵抗を構成する目的で配置されたポ
リシリコン配線である。第2図の7bに相当するメタル
シリサイド層は、この部分には積層させない。
この発明の実施例は上記のように構成されるので、抵抗
の必要な部分ではポリシリコンのみを、それ以外の部分
ではポリサイドを使うことにより、抵抗の必要な部分で
面積の拡大を招かずに抵抗値を得ることができ、他の部
分では配線遅延を小さくすることができる。
なお、この実施例によるポリサイド層と同じ平面にある
、選択的に作製されたポリシリコン層は、入力保護抵抗
遅延回路の構成要素、ADコンバータの基準信号発生用
抵抗ラダー回路、フィルタ回路などに使用できる。
〔発明の効果〕
以上のように、本発明に係る半導体集積回路装置によれ
ば、抵抗の必要な部分ではポリシリコンを、それ以外の
部分ではポリサイドを使うことにより、抵抗の必要な部
分で面積の拡大を招かずに所要の抵抗値を得ることがで
き、他の部分では配線遅延を小さくすることができると
いう効果がある。
【図面の簡単な説明】
第1図はこの発明の一実施例による半導体集積回路装置
の0MO3構成のインバータの断面図、第2図は従来の
ポリサイドを用いたCMO3構造のインバータの断面図
である。 図において、lはP型基板、2はNウェル、3はN”型
拡散層、4はP+型拡散層、5,6.7はポリサイド配
線、5a、5a、7aはポリシリコン層、5b、6b、
7bは金属シリサイド層、8は金属配線である。 なお図中同一符号は同−又は相当部分を示す。

Claims (2)

    【特許請求の範囲】
  1. (1)ポリシリコン層と金属シリサイド層とが積層され
    た構造を持つポリサイド層を持つ半導体集積回路装置に
    おいて、 上記金属シリサイド層を選択的に形成することにより、
    部分的にポリサイド配線層を形成したことを特徴とする
    半導体集積回路装置。
  2. (2)上記ポリサイド配線層は、抵抗として使用される
    ことを特徴とする特許請求の範囲第1項記載の半導体集
    積回路装置。
JP1645787A 1987-01-26 1987-01-26 半導体集積回路装置 Pending JPS63184355A (ja)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103620A (ja) * 2005-10-04 2007-04-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法ならびにその配線装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2007103620A (ja) * 2005-10-04 2007-04-19 Matsushita Electric Ind Co Ltd 半導体装置およびその製造方法ならびにその配線装置

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