JP2011238334A5 - - Google Patents

Claims (3)

1. 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、第１の配線と、第２の配線と、遅延回路と、を有し、
   前記第１のトランジスタのゲートは、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１のトランジスタのゲートは、前記容量素子の一方の電極と電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの他方は、前記第１の配線と電気的に接続され、
   前記容量素子の他方の電極は、前記第１の配線と電気的に接続され、
   前記遅延回路は、前記第２の配線を介して前記第３のトランジスタのソースまたはドレインの他方と電気的に接続され、
   前記第３のトランジスタは、酸化物半導体を含む第３のチャネル形成領域を有することを特徴とする半導体装置。
2. 第１のトランジスタと、第２のトランジスタと、第３のトランジスタと、容量素子と、第１の配線と、第２の配線と、遅延回路と、を有し、
   前記第１のトランジスタのゲートは、前記第３のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１のトランジスタのゲートは、前記容量素子の一方の電極と電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの一方は、前記第２のトランジスタのソースまたはドレインの一方と電気的に接続され、
   前記第１のトランジスタのソースまたはドレインの他方は、前記第１の配線と電気的に接続され、
   前記容量素子の他方の電極は、前記第１の配線と電気的に接続され、
   前記遅延回路は、前記第２の配線を介して前記第３のトランジスタのソースまたはドレインの他方と電気的に接続され、
   前記第３のトランジスタは、酸化物半導体を含む第３のチャネル形成領域を有し、
   ８５℃の温度環境下であって、ソース−ドレイン電圧が３．１Ｖの条件において、前記第３のトランジスタのチャネル幅あたりのオフ電流は、１００ｚＡ／μｍ以下であることを特徴とする半導体装置。
3. 請求項１または請求項２において、
   前記第１のトランジスタは、シリコンを含む第１のチャネル形成領域を有し、
   前記第２のトランジスタは、シリコンを含む第２のチャネル形成領域を有することを特徴とする半導体装置。