JP6420165B2 - 半導体装置 - Google Patents

Description

本発明の一態様は、記憶回路を有する半導体装置に関する。または、本発明の一態様は、記憶回路を有し、なおかつ、ハードウェアの構成を変更することができるプログラマブルロジックデバイスを用いた半導体装置に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。そのため、より具体的に本明細書で開示する本発明の一態様の技術分野としては、半導体装置、表示装置、液晶表示装置、発光装置、照明装置、蓄電装置、記憶装置、それらの駆動方法、または、それらの製造方法、を一例として挙げることができる。

プロセッサでは、起動時に、スタートアップルーチンと呼ばれるプログラムが実行される。プロセッサにおいてプログラムを実行させる環境にもよるが、スタートアップルーチンの処理内容には、各種レジスタの設定、プロセッサの外部の記憶装置からキャッシュメモリへの必要最低限のプログラムのコピー、キャッシュメモリの使用可能状態への設定など、メインルーチンを実行する前に必要な処理が含まれる。具体的に、各種レジスタの設定としては、主記憶装置であるＤＲＡＭのレイテンシの設定などの、プロセッサの外部に接続された周辺機器に合わせた設定が挙げられる。

スタートアップルーチンは、プロセッサの外部の不揮発性記憶装置に格納される場合が多い。通常は、マスクＲＯＭ、ＰＲＯＭ、ＥＰＲＯＭ、フラッシュメモリなどが、スタートアップルーチンを格納するための不揮発性記憶装置として用いられている。下記の特許文献１には、システムの電源オンか間欠動作時の電源オンかを判断する電源種別判断手段を設けることで、間欠動作の電源オンのときは初期値のテーブルデータの、ブートＲＯＭからの読み込み動作を不要とするプロセッサについて、開示されている。

特開２００３−１９６０９７号公報

プロセッサの起動時間は、スタートアップルーチンを格納する不揮発性メモリのデータの、読み出し速度に依存する。よって、スタートアップルーチンが格納された不揮発性メモリを、プロセッサと同一のチップに搭載する構成は、データの読み出し速度を高めることができるため、プロセッサの起動時間を短くするのに有効である。しかし、当該不揮発性メモリは、スタートアップルーチンが実行されるとき、すなわちプロセッサの起動時に、必要となるが、プロセッサが起動して通常動作を始めた後は不要となる。そのため、不揮発性メモリをプロセッサと同一のチップに搭載する構成では、当該チップの面積効率が悪くなり、チップコストの上昇を招く恐れがある。

上述したような技術的背景のもと、本発明の一態様は、通常の動作時に不要となる回路の面積規模を縮小することができる半導体装置の提供を、課題の一つとする。

なお、本発明の一態様は、新規な半導体装置などの提供を、課題の一つとする。なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの課題の全てを解決する必要はない。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様にかかる半導体装置は、第１の回路と、第２の回路と、第３の回路と、第４の回路と、第５の回路と、第６の回路と、第７の回路と、を有する半導体装置であって、上記第１の回路は、第１の期間において、プログラムを格納することができる機能と、第２の期間において、上記第２の回路のための緩衝記憶装置として動作することができる機能と、を有し、上記第２の回路は、第２の期間において、上記プログラムを実行することができる機能を有し、上記第１の期間は、第１の電力の供給が遮断される期間を有し、上記第２の期間は、上記第１の電力の供給が行われる期間を有し、上記第３の回路は、上記第１の期間の長さを計測することができる機能を有し、上記第４の回路は、上記第２の期間が開始されると、上記第２の回路への上記第１の電力の供給が開始されるように制御することができる機能を有し、上記第５の回路は、上記第３の回路によって計測された上記第１の期間の長さのデータを格納することができる機能を有し、上記第６の回路は、上記第１の回路が上記緩衝記憶装置として動作する際に、上記第２の回路から要求されたデータが上記第１の回路に格納されているか否かを判断することができる機能を有し、上記第７の回路は、上記第４の回路及び上記第５の回路への第２の電力の供給を行うことができる機能を有し、上記第１の回路は、複数の第８の回路を有し、上記複数の第８の回路は、それぞれ、第１トランジスタと、第２トランジスタと、記憶素子と、を有し、上記記憶素子は、ＭＴＪ素子を有し、上記記憶素子は、上記第１トランジスタを介して入力される信号を記憶することができる機能を有し、上記第２トランジスタは、上記記憶素子に記憶されている上記信号に従って、オンまたはオフが選択される機能を有する。

また、本発明の一態様に係る半導体装置は、記憶回路を有する半導体装置であって、半導体装置は、記憶回路にスタートアップルーチンを格納させ、当該スタートアップルーチンを実行する機能と、スタートアップルーチンを実行した後、記憶回路を緩衝記憶装置として動作させることができる機能と、半導体装置の電源を遮断する前に外部から記憶回路にスタートアップルーチンをロードする機能と、を有し、記憶回路は、第１トランジスタと、第２トランジスタと、記憶素子とを、少なくともそれぞれ含む複数の組を有し、記憶素子は、ＭＴＪ素子を有し、記憶素子は、第１トランジスタを介して入力される信号を記憶することができる機能を有し、第２トランジスタは、記憶素子に記憶されている信号に従って、オンまたはオフが選択される機能を有する。

また、上記半導体装置において、電源の供給が遮断されていた期間を計測する機能と、電源投入後、電源の供給が遮断されていた期間の長さを設定期間と比較し、設定期間より長い場合、外部からスタートアップルーチンを記憶回路にロードしてから当該スタートアップルーチンを実行し、設定期間より短い場合、記憶回路に格納されたスタートアップルーチンを実行する機能と、を有していてもよい。

本発明の一態様により、通常の動作時に不要となる回路の面積規模を縮小することができる半導体装置を提供することができる。

なお、本発明の一態様により、新規な半導体装置などを提供することができる。なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、必ずしも、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

半導体装置の構成を示す図。 半導体装置の動作の流れを示すフローチャート。 半導体装置の動作を示す図。 半導体装置の動作を示す図。 半導体装置の構成を示す図。 半導体装置の動作を示す図。 半導体装置の動作を示す図。 半導体装置の動作を示す図。 記憶回路の構成例。 セルアレイの構成例。 回路２１の構成例。 タイミングチャート。 論理回路の構成の一部を示す図。 回路の具体的な構成を示す図。 半導体装置の断面構造を示す図。 電子機器の図。

以下では、本発明の実施の形態について図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細を様々に変更し得ることは、当業者であれば容易に理解される。したがって、本発明は、以下に示す実施の形態の記載内容に限定して解釈されるものではない。

なお、本明細書において、トランジスタのソースとは、活性層として機能する半導体膜の一部であるソース領域、或いは上記半導体膜に接続されたソース電極を意味する。同様に、トランジスタのドレインとは、上記半導体膜の一部であるドレイン領域、或いは上記半導体膜に接続されたドレイン電極を意味する。また、ゲートはゲート電極を意味する。

トランジスタが有するソースとドレインは、トランジスタの導電型及び各端子に与えられる電位の高低によって、その呼び方が入れ替わる。一般的に、ｎチャネル型トランジスタでは、低い電位が与えられる端子がソースと呼ばれ、高い電位が与えられる端子がドレインと呼ばれる。また、ｐチャネル型トランジスタでは、低い電位が与えられる端子がドレインと呼ばれ、高い電位が与えられる端子がソースと呼ばれる。本明細書では、便宜上、ソースとドレインとが固定されているものと仮定して、トランジスタの接続関係を説明する場合があるが、実際には上記電位の関係に従ってソースとドレインの呼び方が入れ替わる。

〈半導体装置の構成例１〉
まず、本発明の一態様に係る半導体装置の構成例について説明する。図１に、本発明の一態様に係る半導体装置１０の構成を例示する。

図１に示す半導体装置１０は、プロセッサ１１と、記憶回路１２と、パワーマネージメントユニット（ＰＭＵ）１３と、レジスタ１４と、比較回路１５と、電源１６とを有する。

プロセッサ１１は、記憶回路１２、ＰＭＵ１３、レジスタ１４などの動作を統括的に制御することで、各種のプログラムを実行する機能を有する。記憶回路１２は、各種データを格納する機能を有する。そして、記憶回路１２は、格納されたデータを、記憶回路１２への電力の供給が遮断されている期間においても、保持することができる。記憶回路１２の具体的な構成とその動作については、後述する。本発明の一態様では、記憶回路１２に、プロセッサ１１の起動時に実行されるスタートアップルーチンをデータとして格納させることができる。また、本発明の一態様では、記憶回路１２を、プロセッサ１１の起動後において、プロセッサ１１の緩衝記憶装置（キャッシュメモリ）として機能させることができる。記憶回路１２を、プロセッサ１１の緩衝記憶装置として機能させる場合、記憶回路１２には、プロセッサ１１が実行する各種プログラム、プロセッサ１１において行われる各種演算処理に用いられるデータまたは各種演算処理により得られたデータなどを、格納させることができる。

なお、プロセッサ１１は、例えば、他の機能を有する場合や、一部の機能を有していない場合がある。そのため、プロセッサ１１を、単に、回路と呼ぶ場合や、第１の回路、第２の回路などと呼ぶ場合がある。

なお、記憶回路１２は、例えば、他の機能を有する場合や、一部の機能を有していない場合がある。そのため、記憶回路１２を、単に、回路と呼ぶ場合や、第１の回路、第２の回路などと呼ぶ場合がある。

比較回路１５は、記憶回路１２が緩衝記憶装置として機能する場合に、プロセッサ１１から要求されたデータが記憶回路１２に格納されているか否かを判断する機能を有する。

なお、比較回路１５は、例えば、他の機能を有する場合や、一部の機能を有していない場合がある。そのため、比較回路１５を、単に、回路と呼ぶ場合や、第１の回路、第２の回路などと呼ぶ場合がある。

ＰＭＵ１３は、半導体装置１０への外部からの電力の供給が開始されると、当該電力のプロセッサ１１及び記憶回路１２への供給が開始されるように制御する機能を有する。さらに、ＰＭＵ１３は、半導体装置１０への電力の供給が開始されると、プロセッサ１１または記憶回路１２の動作に必要なクロック信号などの各種駆動信号の、プロセッサ１１または記憶回路１２への供給が開始されるように制御する機能を有していても良い。

そして、ＰＭＵ１３はカウンタ１７を有する。カウンタ１７は、外部から半導体装置１０への電力の供給が遮断された場合に、その期間を計測する機能を有する。レジスタ１４は、計測された期間のデータを格納する機能を有する。なお、図１では、カウンタ１７がＰＭＵ１３の構成要素の一つである場合の半導体装置１０の構成を例示しているが、カウンタ１７は、ＰＭＵ１３から独立して半導体装置１０に設けられていても良い。また、図１では、レジスタ１４がＰＭＵ１３から独立して半導体装置１０に設けられている場合を例示しているが、レジスタ１４はＰＭＵ１３の構成要素の一つであって良い。

なお、ＰＭＵ１３は、例えば、他の機能を有する場合や、一部の機能を有していない場合がある。そのため、ＰＭＵ１３を、単に、回路と呼ぶ場合や、第１の回路、第２の回路などと呼ぶ場合がある。

なお、カウンタ１７は、例えば、他の機能を有する場合や、一部の機能を有していない場合がある。そのため、カウンタ１７を、単に、回路と呼ぶ場合や、第１の回路、第２の回路などと呼ぶ場合がある。

また、レジスタ１４には、上記期間のデータの他に、外部から半導体装置１０への電力の供給が再開されたときに、スタートアップルーチンを半導体装置１０の外部から記憶回路１２にロードするか否かを決めるためのデータが、格納されていても良い。

なお、レジスタ１４は、例えば、他の機能を有する場合や、一部の機能を有していない場合がある。そのため、レジスタ１４を、単に、回路と呼ぶ場合や、第１の回路、第２の回路などと呼ぶ場合がある。

電源１６は、外部から半導体装置１０への電力の供給が遮断されている期間において、ＰＭＵ１３、レジスタ１４に電力の供給を行う機能を有する。カウンタ１７がＰＭＵ１３から独立して半導体装置１０に設けられている場合は、電源１６は、外部から半導体装置１０への電力の供給が遮断されている期間において、ＰＭＵ１３及びレジスタ１４に加えて、カウンタ１７にも電力の供給を行う機能を有する。

電源１６として、具体的には、キャパシタまたは二次電池などの蓄電装置、一次電池などを用いることができる。二次電池として、例えば、鉛蓄電池、ニッケルカドミウム電池、ニッケル水素電池、リチウムイオン電池等を用いることができる。キャパシタとして、例えば、電気二重層キャパシタや、一対の電極のいずれか一方が電気二重層を構成し、他方が酸化還元反応を使用したハイブリッドキャパシタを用いることができる。ハイブリッドキャパシタには、例えば、正極が電気二重層を構成し、負極がリチウムイオン二次電池を構成している、リチウムイオンキャパシタが含まれる。キャパシタまたは二次電池などの蓄電装置を電源１６として用いる場合、蓄電装置の過充電または過放電を防ぐための充電制御回路を、半導体装置１０に設けても良い。

また、電源１６は、ＤＣ−ＤＣコンバータ、昇圧回路、降圧回路などの回路を有していてもよい。つまり、電源１６は、複数の電位を生成する機能を有していてもよい。よって、電源１６は、電源回路としての機能を有することもできる。

また、電源１６は、無線によって、電力を受け取ることができる機能を有していてもよい。つまり、磁界、電界、電磁界などを利用して、外部から電力が供給され、電源１６が充電されるような構成となっていてもよい。したがって、電源１６は、整流回路や平滑回路などを有していてもよい。または、電源１６は、ＡＣ−ＤＣコンバータなどを有していてもよい。

なお、電源１６は、必ずしも、半導体装置１０に設けられていなくてもよい。半導体装置１０の外部に電源１６が設けられていたり、半導体装置１０に電力を供給する電源と共有されていてもよい。つまり、ＰＭＵ１３、レジスタ１４に電力を供給する電源と、それら以外に電力を供給する電源とが、別々に設けられていてもよい。または、ＰＭＵ１３、レジスタ１４に電力の供給する電源と、それら以外に電力を供給する電源とが、同一の電源となっていて、どれに電力を供給するかを個別に制御できるようになっていてもよい。例えば、ＰＭＵ１３、レジスタ１４などにのみ電力を供給し、別のものには電力を供給しないように制御できるようになっていてもよい。

なお、電源１６は、例えば、他の機能を有する場合や、一部の機能を有していない場合がある。そのため、電源１６を、単に、回路と呼ぶ場合や、第１の回路、第２の回路などと呼ぶ場合がある。

〈半導体装置の動作例〉
次いで、図１に示した半導体装置１０の動作の一例について、図２に示すフローチャートを用いて説明する。

まず、図２に示すように、半導体装置１０への電力の供給が開始される（Ａ０１：電源投入）。半導体装置１０への電力の供給が開始されると、ＰＭＵ１３は、プロセッサ１１及び記憶回路１２への電力の供給が開始されるように制御する。また、ＰＭＵ１３は、プロセッサ１１及び記憶回路１２への駆動信号の供給が開始されるように制御しても良い。

次いで、ＰＭＵ１３は、半導体装置１０への電力の供給が遮断されていた期間が、設定期間よりも長いか短いかを確認する（Ａ０２：電源の遮断期間の確認）。設定期間は、記憶回路１２への電源の供給が遮断されてから、記憶回路１２において、格納されているスタートアップルーチンを保持可能な期間と同じか、それより短い長さに設定することが好ましい。

半導体装置１０への電力の供給が遮断されていた期間が、設定期間よりも長かった場合、スタートアップルーチンが記憶回路１２に格納されていない可能性が高い。よって、ＰＭＵ１３は、半導体装置１０の外部から、スタートアップルーチンを記憶回路１２にロードする（Ａ０３：外部から記憶回路への、スタートアップルーチンのロード）よう制御する。

また、半導体装置１０への電力の供給が遮断されていた期間が、設定期間よりも短かった場合、スタートアップルーチンが記憶回路１２に格納されている可能性が高い。よって、ＰＭＵ１３は、記憶回路１２に格納されたスタートアップルーチンをプロセッサ１１が実行するよう制御する。

なお、電力の供給が遮断される期間が正確に予測できる場合などは、電力の供給が再開された後において、半導体装置１０の外部から記憶回路１２に、スタートアップルーチンをロードするか否かを、電力の供給を遮断する前に予め定めることもできる。この場合、外部から記憶回路１２に、スタートアップルーチンをロードするか否かのデータ（以下、判断データ）を、レジスタ１４に記憶させておいても良い。上記判断データを用いることで、半導体装置１０への電力の供給が遮断されていた期間が、設定期間よりも長いか短いかを確認する（Ａ０２：電源の遮断期間の確認）ことなく、半導体装置１０の外部から記憶回路１２に、スタートアップルーチンをロードするか否かを、予め定めることができる。具体的に、ＰＭＵ１３は、レジスタ１４からの上記判断データに基づいて、半導体装置１０の外部から、スタートアップルーチンを記憶回路１２にロードする（Ａ０３：外部から記憶回路への、スタートアップルーチンのロード）動作が実行されるように制御することができる。

また、判断データをレジスタ１４に記憶させておく場合でも、半導体装置１０への電力の供給が遮断されていた期間が設定期間よりも長くなると、スタートアップルーチンが記憶回路１２に格納されていない可能性が高くなる。この場合、上記判断データが有効か無効かを示すバリッドビットを記憶回路１２に格納しておくことで、バリッドビットが無効であるときに、強制的にスタートアップルーチンを記憶回路１２にロードする（Ａ０３：外部から記憶回路への、スタートアップルーチンのロード）動作が選択されるようにすれば良い。例えば、有効であることを示す”１”の論理値を有するバリッドビットを、判断データと共に記憶回路１２に格納しておくと、判断データが消失するとともにバリッドビットが、有効であることを示す”１”の論理値から、無効であることを示す”０”の論理値に変化するので、判断データが無効であると判断することができる。

次いで、プロセッサ１１によりスタートアップルーチンが実行（Ａ０５：スタートアップルーチンの実行）される。スタートアップルーチンが実行されることで、プロセッサ１１が起動された状態、すなわちプロセッサ１１による各種のプログラムの実行が可能な状態となる。

次いで、半導体装置１０が通常の動作を開始する（Ａ０６：通常動作の開始）。本発明の一態様では、半導体装置１０が通常の動作を開始してから、記憶回路１２の機能を切り替える（Ａ０７：記憶回路の機能の切り替え）ことができる。具体的には、半導体装置１０が通常の動作を開始した後、記憶回路１２をプロセッサ１１の緩衝記憶装置として機能させることができる。そして、半導体装置１０に供給される電力の遮断が開始される（Ａ０８：電源遮断の開始）と、記憶回路１２の機能は、スタートアップルーチンを格納するという元の機能に切り替わる。

図３に、記憶回路１２をプロセッサ１１の緩衝記憶装置として機能させる場合の、半導体装置１０の動作を模式的に示す。図３に示すように、半導体装置１０では、プロセッサ１１と、記憶回路１２と、比較回路１５と、ＰＭＵ１３とが動作状態、すなわち、電力と駆動信号の供給が行われている状態、にある。カウンタ１７が、ＰＭＵ１３から独立して半導体装置１０に設けられている場合、カウンタ１７は必ずしも動作状態になくとも良い。そして、記憶回路１２をプロセッサ１１の緩衝記憶装置として機能させる場合、半導体装置１０には外部から電力の供給が行われているため、電源１６からＰＭＵ１３、レジスタ１４への電力の供給は行われていなくともよい。

例えば、プロセッサ１１から記憶回路１２にデータのアクセス要求があると、当該データのアドレスの下位ビットが記憶回路１２に、上位ビットが比較回路１５に、それぞれに送られる。記憶回路１２では、アクセス要求のあったアドレスの下位ビットに対応するラインに記憶されている、アドレスの上位ビット（タグデータとも呼ぶ）を、比較回路１５に送る。比較回路１５では、プロセッサ１１からアクセス要求のあったアドレスの上位ビットと、記憶回路１２から送られてきたアドレスの上位ビットとが、比較される。比較の結果、アドレスの上位ビットが一致したら、プロセッサ１１からアクセス要求のあったアドレスの下位ビットに対応するラインに、該当するデータが記憶されていることとなる。また、比較の結果、アドレスの上位ビットが一致しなかったら、アクセス要求があったデータが記憶回路１２に記憶されていないこととなる。該当するデータが記憶回路１２に記憶されている場合、上記データはプロセッサ１１に送られる。

次いで、半導体装置１０の外部からスタートアップルーチンをロードし、記憶回路１２に格納する（Ａ０９：外部から記憶回路への、スタートアップルーチンのロード）。そして、半導体装置１０への電力の供給が遮断される（Ａ１０：電源遮断）。

電力の供給が遮断される前に、スタートアップルーチンを記憶回路１２に格納することで、再度、半導体装置１０への電力の供給が開始され（Ａ０１：電源投入）、電力の供給が遮断されていた期間が設定期間よりも長いか短いかを確認し（Ａ０２：電源の遮断期間の確認）、短かったと判断された場合に、外部からスタートアップルーチンを記憶回路１２にロードする必要がなくなる。その結果、プロセッサ１１の起動に要する時間を短く抑えることができる。

図４に、記憶回路１２が、スタートアップルーチンを格納する機能を有する場合の、半導体装置１０の動作を模式的に示す。図４に示すように、半導体装置１０では、プロセッサ１１と、記憶回路１２と、ＰＭＵ１３と、レジスタ１４とが動作状態にある。カウンタ１７が、ＰＭＵ１３から独立して半導体装置１０に設けられている場合、カウンタ１７も動作状態にある。そして、記憶回路１２がスタートアップルーチンを格納する機能を有する場合は、半導体装置１０には外部から電力の供給が行われているときと、行われていないときとがある。半導体装置１０への電力の供給が行われているとき、電源１６からＰＭＵ１３、レジスタ１４への電力の供給は行われていなくともよい。半導体装置１０への電力の供給が行われていないとき、電源１６からＰＭＵ１３、レジスタ１４への電力の供給が行われる。

なお、再度、半導体装置１０への電力の供給が開始された（Ａ０１：電源投入）後、判断データに従ってスタートアップルーチンを外部からロードするか否かをあらかじめ定めておく場合、半導体装置１０に供給される電力の遮断が開始された（Ａ０８：電源遮断の開始）後、半導体装置１０への電力の供給が遮断される（Ａ１０：電源遮断）前に、上記判断データをレジスタ１４に格納しておけば良い。

判断データは、例えば、半導体装置１０に入力装置を設けておき、使用者が入力装置を介して半導体装置に入力する命令に従って、作成されるようにしても良い。入力装置として、キーボード、ポインティングデバイス、タッチパネル、センサなどを用いることができる。

また、電源１６として蓄電装置を用いている場合、半導体装置１０への電力の供給が行われる期間において、当該蓄電装置への電力の供給が行われても良い。

〈半導体装置の構成例２〉
次いで、本発明の一態様に係る半導体装置の、図１とは異なる構成例について説明する。図５に、本発明の一態様に係る半導体装置１０の構成を例示する。

図５に示す半導体装置１０は、図１に示す半導体装置１０と同様に、プロセッサ１１と、記憶回路１２と、パワーマネージメントユニット（ＰＭＵ）１３と、レジスタ１４と、比較回路１５と、電源１６とを有する。さらに、図５に示す半導体装置１０は、論理回路１８を有し、論理回路１８は複数の回路１９を有する。

図５に示す半導体装置１０では、図１に示す半導体装置１０と同様に、記憶回路１２に、プロセッサ１１の起動時に実行されるスタートアップルーチンをデータとして格納させることができる。また、図５に示す半導体装置１０では、図１に示す半導体装置１０と同様に、記憶回路１２を、プロセッサ１１の起動後において、プロセッサ１１の緩衝記憶装置として機能させることができる。さらに、図５に示す半導体装置１０では、記憶回路１２に、複数の回路１９間の導通状態を制御するためのデータ（以下、コンフィギュレーションデータと呼ぶ）を、格納させることができる。記憶回路１２に記憶されたコンフィギュレーションデータに従って、複数の回路１９間の導通状態が制御されることで、論理回路１８に、各種の順序回路や組み合わせ回路としての機能を付加することができる。

また、図５に示す半導体装置１０では、回路１９における論理演算の種類、具体的には、回路１９の入力信号の論理値に対する出力信号の論理値が、コンフィギュレーションデータによって定められる構成を有していても良い。複数の回路１９のそれぞれについて論理演算の種類を変更することで、論理回路１８に、より多くの種類の順序回路や組み合わせ回路としての機能を付加することができる。

また、図５に示す半導体装置１０では、記憶回路１２が、コンフィギュレーションデータを記憶する機能に加えて、上記コンフィギュレーションデータに従って複数の回路１９間の導通状態を制御するスイッチとしての機能を併せ持っていても良い。

図６に、記憶回路１２をプロセッサ１１の緩衝記憶装置として機能させる場合の、図５に示す半導体装置１０の動作を模式的に示す。図６に示すように、半導体装置１０では、プロセッサ１１と、記憶回路１２と、比較回路１５と、ＰＭＵ１３とが動作状態にある。カウンタ１７が、ＰＭＵ１３から独立して半導体装置１０に設けられている場合、カウンタ１７は必ずしも動作状態になくとも良い。そして、記憶回路１２をプロセッサ１１の緩衝記憶装置として機能させる場合、半導体装置１０には外部から電力の供給が行われているため、電源１６からＰＭＵ１３、レジスタ１４への電力の供給は行われていなくともよい。

図７に、記憶回路１２が、コンフィギュレーションデータを格納する機能を有する場合の、図５に示す半導体装置１０の動作を模式的に示す。図７に示すように、半導体装置１０では、プロセッサ１１と、記憶回路１２と、ＰＭＵ１３と、論理回路１８とが動作状態にある。カウンタ１７が、ＰＭＵ１３から独立して半導体装置１０に設けられている場合、カウンタ１７は必ずしも動作状態になくとも良い。そして、記憶回路１２が、コンフィギュレーションデータを格納する機能を有する場合、半導体装置１０には外部から電力の供給が行われているため、電源１６からＰＭＵ１３、レジスタ１４への電力の供給は行われていなくともよい。

図８に、記憶回路１２が、スタートアップルーチンを格納する機能を有する場合の、図５に示す半導体装置１０の動作を模式的に示す。図８に示すように、半導体装置１０では、プロセッサ１１と、記憶回路１２と、ＰＭＵ１３と、レジスタ１４とが動作状態にある。カウンタ１７が、ＰＭＵ１３から独立して半導体装置１０に設けられている場合、カウンタ１７も動作状態にある。そして、記憶回路１２がスタートアップルーチンを格納する機能を有する場合は、半導体装置１０には外部から電力の供給が行われているときと、行われていないときとがある。半導体装置１０への電力の供給が行われているとき、電源１６からＰＭＵ１３、レジスタ１４への電力の供給は行われていなくともよい。半導体装置１０への電力の供給が行われていないとき、電源１６からＰＭＵ１３、レジスタ１４への電力の供給が行われる。

なお、図６及び図７では、記憶回路１２をプロセッサ１１の緩衝記憶装置として機能させる場合と、記憶回路１２がコンフィギュレーションデータを格納する機能を有する場合とで切り分けて、その動作を模式的に示している。ただし、本発明の一態様では、記憶回路１２の一部をプロセッサ１１の緩衝記憶装置として機能させ、記憶回路１２の他の一部がコンフィギュレーションデータを格納する機能を有する構成としても良い。

〈記憶回路の構成例〉
次いで、セルアレイ２０を有する記憶回路１２の、具体的な構成の一例について説明する。

図９に示す記憶回路１２は、複数のセルアレイ２０を有するセルアレイ２７と、配線ＲＷＬへの電位の供給を制御することができる機能を有する駆動回路３０と、配線ＷＢＬへのデータを含む信号の供給を制御することができる機能を有する駆動回路３１と、配線ＷＷＬへの電位の供給を制御することができる機能を有する駆動回路３２とを有する。なお、セルアレイ２０は配線ＷＢＬの伸長方向にｓ個（ｓは２以上の自然数）配置されている。

なお、駆動回路３０、駆動回路３１、駆動回路３２は、例えば、他の機能を有する場合や、一部の機能を有していない場合がある。そのため、駆動回路３０、駆動回路３１、駆動回路３２を、単に、回路と呼ぶ場合や、第１の回路、第２の回路などと呼ぶ場合がある。

駆動回路３１は、データを含む信号Ｓｉｇをサンプリングするタイミングを制御することができる機能を有する、シフトレジスタやデコーダなどを有する回路３３と、回路３３で定められたタイミングに従って、上記信号のサンプリングを行うことができる機能を有する回路３４と、サンプリングされた上記信号の、配線ＷＢＬへの供給をそれぞれ制御することができる機能を有する複数のスイッチ３５とを有する。図９では、スイッチ３５として、信号ＷＥに従ってハイインピーダンスとなるスリーステートバッファを用いる場合を例示する。

具体的に、図９では、信号ＷＥの電位がハイレベルのとき、スイッチ３５は、入力端子に入力された信号と同じ論理値を有する信号を、配線ＷＢＬに与える。また、信号ＷＥの電位がローレベルのとき、スイッチ３５はハイインピーダンスとなり、入力端子に入力された信号は、配線ＷＢＬに与えられない。

記憶回路１２を緩衝記憶装置として機能させる場合、或いは、記憶回路１２がコンフィギュレーションデータを格納する機能を有する場合には、図９に示すように、駆動回路３１は、緩衝記憶装置のデータ幅に合わせて、並列にデータをセルアレイ２７に供給できる構成であることが好ましい。

また、駆動回路３０は、配線ＲＷＬの電位を制御することで、各セルアレイ２０が有する複数の組２６から、複数の配線ＲＢＬと複数の配線ＳＬとの間の導通状態を定める一の組２６を、選択する機能を有する。また、駆動回路３０は、配線ＲＷＬの電位を制御することで、各セルアレイ２０が有する複数の組２６から、データが読み出される一の組２６を、選択する機能を有する。

具体的に、図９に示す駆動回路３０は、複数のセルアレイ２０から一のセルアレイ２０を選択するための信号を生成する機能を有する回路３６と、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍに入力される信号に従って、選択されたセルアレイ２０から一の組２６を選択する機能を有する複数の回路３７とを有する。回路３６として、例えばデコーダを用いることができる。また、回路３７として、例えばＡＮＤ回路を用いることができる。

図９に示す駆動回路３０において、回路構成を含むデータが記憶された各セルアレイ２０が有する複数の組２６のうち、一の組２６を選択するには、回路３６から出力される信号の電位を全てハイレベルにし、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、選択される一の組２６に対応する配線ＭＯＤＥに供給する電位のみをハイレベルにすれば良い。なお、図９では、回路３６から出力される信号の電位を全てハイレベルにするか否かの制御が、配線ＡＬＬＥＮから回路３６に供給される電位に従って行われる構成を例示している。

図９に示す駆動回路３０において、配線ＲＡＤＲから供給される、アドレスを情報として含む信号を回路３６でデコードすることで、複数の組２６のうち、データが読み出される一の組２６が選択される。一の組２６が選択されることで、複数の配線ＲＢＬと複数の配線ＳＬとの間の導通状態が定められる。また、駆動回路３０により一の組２６が選択された状態で、配線ＳＬに接地電位などの所定の電位を供給することで、選択された組２６の各回路２１に格納されているデータを、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎに出力することができる。

また、駆動回路３２は、配線ＷＷＬ−１乃至配線ＷＷＬ−ｓｍの電位を制御することで、各セルアレイ２０が有する複数の組２６から、データが書き込まれる一の組２６を選択する機能を有する。

具体的に、図９に示す駆動回路３２は、複数のセルアレイ２０から一のセルアレイ２０を選択するための信号を生成する機能を有する回路３８と、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍに入力される信号に従って、選択されたセルアレイ２０から一の組２６を選択する機能を有する複数の回路３９とを有する。回路３８として、例えばデコーダを用いることができる。また、回路３９として、例えばＡＮＤ回路を用いることができる。そして、図９に示す駆動回路３２において、配線ＷＡＤＲから供給される、アドレスを情報として含む信号を回路３８でデコードすることで、データが書き込まれる一のセルアレイ２０が選択される。

〈セルアレイの構成例〉
次いで、記憶回路１２が有するセルアレイ２０の、具体的な構成の一例について説明する。

図１０に示すセルアレイ２０は、配線ＷＢＬ−１乃至配線ＷＢＬ−ｎ（ｎは２以上の自然数）で示す複数の配線ＷＢＬと、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎで示す複数の配線ＲＢＬと、配線ＳＬ−１乃至配線ＳＬ−ｎで示す複数の配線ＳＬと、配線ＷＷＬ−１乃至配線ＷＷＬ−ｍ（ｍは２以上の自然数）で示す複数の配線ＷＷＬと、配線ＲＷＬ−１乃至配線ＲＷＬ−ｍで示す複数の配線ＲＷＬとを有する。さらに、図１０に示すセルアレイ２０は、ｎ×ｍ個の回路２１を有する。各回路２１は、トランジスタ２２と、トランジスタ２３と、トランジスタ２４と、記憶素子７０とを、少なくとも有する。

なお、セルアレイ２０に設けられる配線の種類及びその数は、回路２１の構成、数及び配置によって決めることができる。

そして、ｎ×ｍ個の回路２１は、配線ＷＷＬ−ｊ及び配線ＲＷＬ−ｊ（ｊはｍ以下の自然数）に接続されているｎ個の回路２１で構成されている組２６を、ｍ個有する。図１０では、ｍ個の組２６を、組２６−１乃至組２６−ｍとして図示する。

具体的に、ｊ行ｉ列目（ｉはｎ以下の自然数）の回路２１において、トランジスタ２２は、そのゲートが配線ＷＷＬ−ｊに電気的に接続されている。また、トランジスタ２２のソース及びドレインは、一方が配線ＷＢＬ−ｉに電気的に接続され、他方が記憶素子７０の第１の端子に電気的に接続されている。また、記憶素子７０の第２の端子はトランジスタ２３のゲートに電気的に接続されている。トランジスタ２３のソース及びドレインは、一方が配線ＲＢＬ−ｉに電気的に接続され、他方がトランジスタ２４のソース及びドレインの一方に電気的に接続されている。トランジスタ２４のソース及びドレインの他方は、配線ＳＬ−ｉに電気的に接続されている。トランジスタ２４のゲートは、配線ＲＷＬ−ｊに電気的に接続されている。

記憶素子７０は、データを記憶する機能を有する回路であり、例えば磁気トンネル接合素子（ＭＴＪ素子）を有する磁気抵抗メモリ（ＭＲＡＭ：Ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）とすることができる。磁気抵抗メモリを記憶素子７０に用いることにより、回路２１に高速でデータを格納することができ、また、消費電力の低減が可能となる。なお、記憶素子７０には、複数のトランジスタや磁気トンネル接合素子（ＭＴＪ素子）などの回路素子が用いられる。そして、回路２１には、これらの回路素子に電位を供給する機能を有する配線が設けられ、上記配線の種類及び数は、記憶素子７０の構成によって異なる。

なお、回路２１は、図１０に示す構成に限られず、配線、トランジスタの間にスイッチ等の素子を設けてもよいし、スイッチの配置や配線の接続関係を変更してもよい。例えば、トランジスタ２４を配線ＲＢＬ−ｉとトランジスタ２３との間に設ける構成としてもよい。この場合、トランジスタ２４のゲートは配線ＲＷＬ−ｊに電気的に接続され、ソース及びドレインの一方は配線ＲＢＬ−ｉに電気的に接続され、他方はトランジスタ２３のソース及びドレインの一方に電気的に接続されている。このような構成とすることにより、図１０における回路２１の構成と比較して、配線ＲＷＬの電位が変動しても、配線ＳＬに生じるノイズを抑制することができる。よって、配線ＳＬと電気的に接続された回路１９などにおける誤動作を防止することができる。

また、回路２１は、必要に応じて、トランジスタ、ダイオード、抵抗素子、容量素子、インダクタなどのその他の回路素子を、さらに有していても良い。

なお、図１０では、トランジスタ２２乃至トランジスタ２４がｎチャネル型である場合を示すが、これに限られず、トランジスタ２２乃至トランジスタ２４、記憶素子７０が有するトランジスタはそれぞれ、ｎチャネル型であってもｐチャネル型であってもよい。

図１０に示すセルアレイ２０では、トランジスタ２２がオンのときに配線ＷＢＬにデータを含む信号が与えられると、トランジスタ２２を介して記憶素子７０に上記信号が供給される。トランジスタ２２がオフになると、記憶素子７０において上記信号のデータが保持される。そして、トランジスタ２３のゲートには、記憶素子７０において保持されている、上記データを含む信号が供給される。次いで、トランジスタ２２がオフ状態を維持している間、トランジスタ２３のゲートに与えられた上記信号が保持される。そして、トランジスタ２３は、信号が保持されているゲートの電位に従って、導通状態が選択される。

トランジスタ２４は、トランジスタ２３と直列に電気的に接続されているため、トランジスタ２３と共に、配線ＲＢＬと配線ＳＬとの間の導通状態（オンまたはオフ）を制御する機能を有する。具体的には、トランジスタ２３及びトランジスタ２４がオンであるとき、配線ＲＢＬと配線ＳＬとの間が導通状態となり、電流を流すことが可能となる。また、トランジスタ２３及びトランジスタ２４の少なくとも一つがオフであるとき、配線ＲＢＬと配線ＳＬとは電気的に分離した状態となる。すなわち、各回路２１に保持されたデータを含む信号の電位に従って、複数の配線ＲＢＬと複数の配線ＳＬの導通状態が定められることとなる。

記憶回路１２を緩衝記憶装置として機能させる場合、或いは、記憶回路１２がコンフィギュレーションデータを格納する機能を有する場合、例えば、配線ＳＬに接地電位などの所定の電位を与えておく。そして、トランジスタ２４をオンにしたときに、当該電位がトランジスタ２３及びトランジスタ２４を介して配線ＲＢＬに与えられるか否かを読み取ることで、回路２１に保持されているデータを読み出すことができる。この場合、データの読み出しを行う前に、配線ＲＢＬに、配線ＳＬとは異なる電位を与えることで、配線ＲＢＬの電位を初期化しておく。

また、記憶回路１２がコンフィギュレーションデータを格納する機能を有し、なおかつ、コンフィギュレーションデータに従って複数の回路１９間の導通状態を制御するスイッチとしての機能を有する場合、例えば、配線ＲＢＬには、図５に示した複数の回路１９のいずれか一つが接続されており、配線ＳＬには複数の回路１９の別のいずれか一つが接続されているものとする。上記構成により、セルアレイ２０の各回路２１に書き込まれたデータに従って、回路１９間の導通状態が制御されることとなる。

なお、図１０におけるトランジスタ２２、トランジスタ２３、トランジスタ２４、または記憶素子７０に含まれるトランジスタでは、チャネル形成領域が形成される半導体膜の材料として、シリコン、ゲルマニウム、シリコンゲルマニウム、酸化物半導体など様々な材料を用いることができる。

次いで、回路２１の具体的な構成の一例を図１１に示す。図１１では、ＭＴＪ素子を有する磁気抵抗メモリを、記憶素子７０として用いた場合を例に挙げて、回路２１の構成について説明する。

図１１示すｊ行ｉ列目の回路２１は、それぞれトランジスタ２２乃至トランジスタ２４と、記憶素子７０とを有する。また、図１１示す記憶素子７０は、トランジスタ７１乃至トランジスタ８３と、ＭＴＪ素子８４及びＭＴＪ素子８５とを有する。そして、図１１では、配線ＷＷＬ−ｊ、配線ＲＷＬ−ｊ、配線ＲＢＬ−ｉ、配線ＷＢＬ−ｉ、及び配線ＳＬ−ｉに加えて、配線ＷＷＬｂ−ｊ及び配線ＷＢＬｂ−ｉが、回路２１に設けられている場合を例示している。また、図１１では、配線８６乃至配線８９と、配線６５及び配線６６と、配線ＮＲとが、回路２１に設けられている場合を例示している。

トランジスタ７２のゲートは配線ＷＷＬｂ−ｊに電気的に接続され、ソース及びドレインの一方はトランジスタ８１のゲート及びトランジスタ８０のゲートに電気的に接続され、ソース及びドレインの他方は所定の電位が供給される配線６５（ここでは低電圧電源線）に電気的に接続されている。トランジスタ７３のゲートは配線ＷＷＬｂ−ｊに電気的に接続され、ソース及びドレインの一方はトランジスタ７９のゲート及びトランジスタ８２のゲートに電気的に接続され、ソース及びドレインの他方は所定の電位が供給される配線６６（ここでは低電圧電源線）に電気的に接続されている。トランジスタ７１のゲートは配線ＷＷＬ−ｊに電気的に接続され、ソース及びドレインの一方はトランジスタ７９のゲート及びトランジスタ８２のゲートに電気的に接続され、ソース及びドレインの他方は配線ＷＢＬｂ−ｉに電気的に接続されている。

配線ＷＷＬｂ−ｊは、配線ＷＷＬ−ｊに供給される信号に対して、電位の極性が反転した信号が供給される配線であり、配線ＷＢＬｂ−ｉは、配線ＷＢＬ−ｉに供給される信号に対して、電位の極性が反転した信号が供給される配線である。なお、配線ＷＷＬｂ−ｊとして、入力端子が配線ＷＷＬ−ｊに電気的に接続されたインバータの出力端子に電気的に接続された配線を用いることができる。また、配線ＷＢＬｂ−ｉとして、入力端子が配線ＷＢＬ−ｉに電気的に接続されたインバータの出力端子に電気的に接続された配線を用いることができる。

また、トランジスタ７４のゲートはトランジスタ７６のゲートに電気的に接続され、ソース及びドレインの一方は所定の電位が供給される配線８６（ここでは高電圧電源線）に電気的に接続され、ソース及びドレインの他方はトランジスタ７５のゲート及びトランジスタ７７のゲートに電気的に接続されている。また、トランジスタ７４のゲート及びトランジスタ７６のゲートは、トランジスタ２３のゲートに電気的に接続されている。すなわち、トランジスタ７４のゲート及びトランジスタ７６のゲートが、記憶素子７０の第２の端子に相当する。トランジスタ７５のゲートはトランジスタ７７のゲートに電気的に接続され、ソース及びドレインの一方は配線８６に電気的に接続され、ソース及びドレインの他方はトランジスタ７４のゲート及びトランジスタ７６のゲートに電気的に接続されている。トランジスタ７６のソース及びドレインの一方は、トランジスタ７５のゲート及びトランジスタ７７のゲートに電気的に接続され、ソース及びドレインの他方は、ＭＴＪ素子８４の第１の強磁性体層に電気的に接続されている。トランジスタ７７のソース及びドレインの一方は、トランジスタ７４のゲート及びトランジスタ７６のゲートに電気的に接続され、ソース及びドレインの他方は、ＭＴＪ素子８５の第１の強磁性体層に電気的に接続されている。

トランジスタ７８のゲートは配線ＮＲに電気的に接続され、ソース及びドレインの一方はトランジスタ７４のゲート及びトランジスタ７６のゲートに電気的に接続され、ソース及びドレインの他方はトランジスタ７５のゲート及びトランジスタ７７のゲートに電気的に接続されている。トランジスタ７９のソース及びドレインの一方は、ＭＴＪ素子８４の第１の強磁性体層に電気的に接続され、ソース及びドレインの他方は配線８６に電気的に接続されている。

トランジスタ８０のゲートとトランジスタ８１のゲートとは、トランジスタ２２のソース及びドレインの他方に電気的に接続されている。すなわち、トランジスタ８０のゲート及びトランジスタ８１のゲートが、記憶素子７０の第１の端子に相当する。トランジスタ８０のソース及びドレインの一方は、ＭＴＪ素子８５の第１の強磁性体層に電気的に接続され、ソース及びドレインの他方は配線８６に電気的に接続されている。トランジスタ８１のソース及びドレインの一方は、ＭＴＪ素子８４の第１の強磁性体層に電気的に接続され、ソース及びドレインの他方は所定の電位が供給される配線８７（ここでは低電圧電源線、特に接地線）に電気的に接続されている。トランジスタ８２のソース及びドレインの一方は、ＭＴＪ素子８５の第１の強磁性体層に電気的に接続され、ソース及びドレインの他方は所定の電位が供給される配線８８（ここでは低電圧電源線、特に接地線）に電気的に接続されている。トランジスタ８３のゲートは配線ＷＷＬｂ−ｊに電気的に接続され、ソース及びドレインの一方はＭＴＪ素子８４の第２の強磁性体層及びＭＴＪ素子８５の第２の強磁性体層に電気的に接続され、ソース及びドレインの他方は配線８９（ここでは低電圧電源線、特に接地線）に電気的に接続されている。

ＭＴＪ素子８４またはＭＴＪ素子８５として用いるＭＴＪ素子は、第１の強磁性体層と第２の強磁性体層の間に絶縁層が挟まれた構造を有し、上記一対の強磁性体層は、ＭＴＪ素子に流れる電流の方向によって磁化方向が変化する。そのため、ＭＴＪ素子に流れる電流の方向を制御することにより、一対の強磁性体層の磁化方向が互いに平行である状態（以下、「ＭＴＪ素子の磁化方向が平行」ともいう）とするか、互いに反平行である状態（以下、「ＭＴＪ素子の磁化方向が反平行」ともいう）とするかを制御することができる。ここで、ＭＴＪ素子の抵抗値は、ＭＴＪ素子の磁化方向が平行である場合、ＭＴＪ素子の磁化方向が反平行である場合よりも小さい。よって、例えばＭＴＪ素子の磁化方向が平行の場合を論理値”１”、ＭＴＪ素子の磁化方向が反平行の場合を論理値”０”に対応させることにより、ＭＴＪ素子を記憶素子として用いることができる。

図１１では、ＭＴＪ素子８５の第１の強磁性体層をノードＡ、ＭＴＪ素子８５の第２の強磁性体層及びＭＴＪ素子８４の第２の強磁性体層をノードＢ、ＭＴＪ素子８４の第１の強磁性体層をノードＣとすると、ノードＡからノードＢを介してノードＣの方向に電流が流れると、ＭＴＪ素子８４の磁化方向が平行、ＭＴＪ素子８５の磁化方向が反平行となるものとする。また、ノードＣからノードＢを介してノードＡの方向に電流が流れると、ＭＴＪ素子８４の磁化方向が反平行、ＭＴＪ素子８５の磁化方向が平行となるものとする。

〈記憶回路の動作例〉
次いで、図５に示す半導体装置１０が、図９乃至図１１に示した記憶回路１２を有する場合を例に挙げ、記憶回路１２の動作の一例について、図１２に示すタイミングチャートを用いて説明する。

なお、図１１では、トランジスタ２３のゲートをノードＤとして図示し、図１２に示すタイミングチャートでは、１行１列目の回路２１におけるノードＤ（１，１）、１行ｎ列目の回路２１におけるノードＤ（１，ｎ）、ｍ行１列目の回路２１におけるノードＤ（ｍ，１）、ｍ行ｎ列目の回路２１におけるノードＤ（ｍ，ｎ）の電位を、それぞれ図示する。

図１２に示すタイミングチャートにおいて、時刻Ｔ１乃至時刻Ｔ３は、セルアレイ２７にデータを格納する期間に相当する。具体的に上記期間は、記憶回路１２がスタートアップルーチンを格納する機能を有する場合において、半導体装置１０への電力の供給が遮断される前に、当該スタートアップルーチンに相当するデータを、セルアレイ２７に格納する期間に相当する。或いは、具体的に上記期間は、記憶回路１２を緩衝記憶装置として機能させる場合において、セルアレイ２７にデータを格納する期間に相当する。或いは、具体的に上記期間は、記憶回路１２が、コンフィギュレーションデータを記憶する機能に加えて、上記コンフィギュレーションデータに従って複数の回路１９間の導通状態を制御するスイッチとしての機能を併せ持っている場合において、コンフィギュレーションデータを格納する期間に相当する。

まず、時刻Ｔ１乃至時刻Ｔ２において、配線ＷＡＤＲに供給される、アドレスを情報として含む信号（以下、アドレス信号と呼ぶ）が、回路３８においてデコードされることで、複数の回路３９のうち、配線ＷＷＬ−１乃至配線ＷＷＬ−ｍに対応した回路３９に、回路３８からハイレベルの電位が供給されるものとする。さらに、時刻Ｔ１乃至時刻Ｔ２では、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−１にハイレベルの電位が供給され、配線ＭＯＤＥ−１以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＷＷＬ−１にハイレベルの電位が、配線ＷＷＬｂ−１にローレベルの電位がそれぞれ供給され、配線ＷＷＬ−１に対応した組２６が選択される。そして、配線ＷＢＬ−１にハイレベルの電位、配線ＷＢＬｂ−１にローレベルの電位、配線ＷＢＬ−ｎにローレベルの電位、配線ＷＢＬｂ−ｎにハイレベルの電位が供給されることにより、上記組２６において、１行１列目の回路２１にデータ”１”が書き込まれ、１行ｎ列目の回路２１にデータ”０”が書き込まれる。以下、データが回路２１に書き込まれる際の、記憶素子７０の具体的な動作について説明する。

１行１列目の回路２１において、配線ＷＷＬ−１にハイレベルの電位が供給されることにより、トランジスタ２２及びトランジスタ７１はオンになる。また、配線ＷＷＬｂ−１にローレベルの電位が供給されることにより、トランジスタ８３はオフになる。そして、トランジスタ８０及びトランジスタ８１のゲートには、配線ＷＢＬ−１からトランジスタ２２を介してハイレベルの電位が供給されるため、トランジスタ８０及びトランジスタ８１はオンとなる。また、トランジスタ７９及びトランジスタ８２のゲートには、配線ＷＢＬｂ−１からトランジスタ７１を介してローレベルの電位が供給されるため、トランジスタ７９及びトランジスタ８２はオフとなる。よって、配線８６から、トランジスタ８０、ＭＴＪ素子８５、ＭＴＪ素子８４、及びトランジスタ８１を順に経由して、配線８７に向かって電流が流れる。

このとき、ＭＴＪ素子８４には、ノードＢからノードＣの方向に流れる電流が供給されるため、ＭＴＪ素子８４の磁化方向は平行となる。また、ＭＴＪ素子８５には、ノードＡからノードＢの方向に流れる電流が供給されるため、ＭＴＪ素子８５の磁化方向は反平行となる。よって、ＭＴＪ素子８４の抵抗値はＭＴＪ素子８５の抵抗値よりも低くなる。上記動作により、１行１列目の回路２１には、論理値”１”のデータが格納される。

また、１行１列目の回路２１では、配線８６から、トランジスタ８０、ＭＴＪ素子８５、ＭＴＪ素子８４、及びトランジスタ８１を順に経由して、配線８７に向かって電流が流れるため、ノードＣの電位がノードＡの電位よりも低くなる。

このとき、配線ＮＲからトランジスタ７８のゲートにローレベルの電位が供給されているので、トランジスタ７８はオフであり、トランジスタ７４及びトランジスタ７６のゲートと、トランジスタ７５及びトランジスタ７７のゲートとが、電気的に分離されている。なおかつ、トランジスタ７４及びトランジスタ７６のゲートと、トランジスタ７５及びトランジスタ７７のゲートとは、電位が不定の状態にある。よって、１行１列目の回路２１では、ノードＣの電位がノードＡの電位よりも低いので、トランジスタ７６及びトランジスタ７７にそれぞれ流れる僅かな電流により、トランジスタ７５及びトランジスタ７７のゲートがトランジスタ７４及びトランジスタ７６のゲートの電位よりも低くなる。その結果、トランジスタ７５及びトランジスタ７６はオンに近い状態、トランジスタ７４及びトランジスタ７７はオフに近い状態となる。そして、オンに近い状態となったトランジスタ７６を介して配線８７からトランジスタ７５のゲートに、よりローレベルに近い電位が供給され、トランジスタ７５がよりオンに近い状態になる。そして、配線８６からトランジスタ７５を介してノードＤ（１，１）に、ハイレベルの電位が供給される。

また、１行ｎ列目の回路２１において、配線ＷＷＬ−１にハイレベルの電位が供給されることにより、トランジスタ２２及びトランジスタ７１はオンになる。また、配線ＷＷＬｂ−１にローレベルの電位が供給されることにより、トランジスタ８３はオフになる。そして、トランジスタ８０及びトランジスタ８１のゲートには、配線ＷＢＬ−ｎからトランジスタ２２を介してローレベルの電位が供給されるため、トランジスタ８０及びトランジスタ８１はオフとなる。また、トランジスタ７９及びトランジスタ８２のゲートには、配線ＷＢＬｂ−ｎからトランジスタ７１を介してハイレベルの電位が供給されるため、トランジスタ７９及びトランジスタ８２はオンとなる。よって、配線８６から、トランジスタ７９、ＭＴＪ素子８４、ＭＴＪ素子８５、トランジスタ８２を順に経由して、配線８８に向かって電流が流れる。

このとき、ＭＴＪ素子８４には、ノードＣからノードＢの方向に流れる電流が供給されるため、ＭＴＪ素子８４の磁化方向は反平行となる。また、ＭＴＪ素子８５には、ノードＢからノードＡの方向に流れる電流が供給されるため、ＭＴＪ素子８５の磁化方向は平行となる。よって、ＭＴＪ素子８４の抵抗値はＭＴＪ素子８５の抵抗値よりも高くなる。上記動作により、１行ｎ列目の回路２１には、論理値”０”のデータが格納される。

また、１行ｎ列目の回路２１では、配線８６から、トランジスタ７９、ＭＴＪ素子８４、ＭＴＪ素子８５、トランジスタ８２を順に経由して、配線８８に向かって電流が流れるため、ノードＣの電位はノードＡの電位よりも高くなる。

このとき、配線ＮＲからトランジスタ７８のゲートにローレベルの電位が供給されているので、トランジスタ７８はオフであり、トランジスタ７４及びトランジスタ７６のゲートと、トランジスタ７５及びトランジスタ７７のゲートとが、電気的に分離されている。なおかつ、トランジスタ７４及びトランジスタ７６のゲートと、トランジスタ７５及びトランジスタ７７のゲートとは、電位が不定の状態にある。よって、１行ｎ列目の回路２１では、ノードＣの電位がノードＡの電位よりも高いので、トランジスタ７６及びトランジスタ７７にそれぞれ流れる僅かな電流により、トランジスタ７５及びトランジスタ７７のゲートがトランジスタ７４及びトランジスタ７６のゲートの電位よりも高くなる。その結果、トランジスタ７５及びトランジスタ７６はオフに近い状態、トランジスタ７４及びトランジスタ７７はオンに近い状態となる。そして、オンに近い状態となったトランジスタ７４を介して配線８６からトランジスタ７７のゲートに、よりハイレベルに近い電位が供給され、トランジスタ７７がよりオンに近い状態になる。そして、配線８８からトランジスタ７７を介してノードＤ（１，ｎ）に、ローレベルの電位が供給される。

次いで、時刻Ｔ２乃至時刻Ｔ３において、配線ＷＡＤＲに供給されるアドレス信号が、回路３８においてデコードされることで、複数の回路３９のうち、配線ＷＷＬ−１乃至配線ＷＷＬ−ｍに対応した回路３９に、回路３８からハイレベルの電位が供給されるものとする。さらに、時刻Ｔ２乃至時刻Ｔ３では、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−ｍにハイレベルの電位が供給され、配線ＭＯＤＥ−ｍ以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＷＷＬ−ｍにハイレベルの電位が、配線ＷＷＬｂ−ｍにローレベルの電位がそれぞれ供給され、配線ＷＷＬ−ｍに対応した組２６が選択される。そして、配線ＷＢＬ−１にローレベルの電位、配線ＷＢＬｂ−１にハイレベルの電位、配線ＷＢＬ−ｎにハイレベルの電位、配線ＷＢＬｂ−ｎにローレベルの電位が供給されることにより、上記組２６において、ｍ行１列目の回路２１にデータ”０”が書き込まれ、ｍ行ｎ列目の回路２１にデータ”１”が書き込まれる。なお、データが回路２１に書き込まれる際の記憶素子７０の具体的な動作については、１行１列目の回路２１と１行ｎ列目の回路２１の場合を参照することができる。

また、図１２に示すタイミングチャートにおいて、時刻Ｔ４乃至時刻Ｔ５は、半導体装置１０への電力の供給が遮断される期間に相当する。上記期間においては、各配線に供給される電位は全てローレベルとなる。また、１行１列目の回路２１におけるノードＤ（１，１）、１行ｎ列目の回路２１におけるノードＤ（１，ｎ）、ｍ行１列目の回路２１におけるノードＤ（ｍ，１）、ｍ行ｎ列目の回路２１におけるノードＤ（ｍ，ｎ）の電位は、全てローレベルとなる。

また、図１２に示すタイミングチャートにおいて、時刻Ｔ６乃至時刻Ｔ８は、半導体装置１０への電力の供給が開始された後、記憶回路１２が、複数の回路１９間の導通状態を制御するスイッチとしての機能を持っている場合に、コンフィギュレーションデータにしたがって、複数の回路１９が動作する期間に相当する。なお、以下の説明では、記憶回路１２からの出力信号が配線ＲＢＬ−１乃至配線ＲＢＬ−ｎに供給され、配線ＳＬ−１乃至配線ＳＬ−ｎの電位が回路１９に入力信号として供給される場合を例に挙げている。

まず、時刻Ｔ６乃至時刻Ｔ７において、回路３６から全ての回路３７に、ハイレベルの電位が供給されるものとする。そして、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−１にハイレベルの電位が供給され、配線ＭＯＤＥ−１以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＭＯＤＥ−１に対応した回路３７によって電位が制御される配線ＲＷＬに、ハイレベルの電位が供給される。よって、配線ＲＷＬ−１、配線ＲＷＬ−ｍ＋１、配線ＲＷＬ−（ｓ−１）ｍ＋１などに対応した組２６が選択され、当該組２６の回路２１に格納されたコンフィギュレーションデータに従って、複数の回路１９は動作する。以下、格納されているデータに従って、回路２１の導通状態が定められる際の、記憶素子７０の具体的な動作について説明する。

まず、記憶素子７０では、トランジスタ７２及びトランジスタ７３のゲートに、配線ＷＷＬｂ−１及び配線ＷＷＬｂ−ｍからハイレベルの電位が供給され、１行１列目の回路２１、１行ｎ列目の回路２１、ｍ行１列目の回路２１、ｍ行ｎ列目の回路２１において、トランジスタ７２及びトランジスタ７３はオンとなる。そして、トランジスタ８０及びトランジスタ８１のゲートには、配線６５からトランジスタ７２を介してローレベルの電位が供給され、トランジスタ７９及びトランジスタ８２のゲートには配線６６からトランジスタ７３を介してローレベルの電位が供給され、トランジスタ７９乃至トランジスタ８２はオフとなる。また、トランジスタ８３のゲートには、配線ＷＷＬｂ−１からハイレベルの電位が供給され、トランジスタ８３はオンとなる。

そして、配線ＮＲからトランジスタ７８のゲートにハイレベルの電位が供給されると、トランジスタ７８がオンとなり、トランジスタ７４乃至トランジスタ７７のゲートが互いに導通した状態となる。このとき、配線８６からトランジスタ７４、トランジスタ７６、ＭＴＪ素子８４、トランジスタ８３を順に経由して配線８９に向かって電流が流れる場合と、配線８６からトランジスタ７５、トランジスタ７７、ＭＴＪ素子８５、トランジスタ８３を順に経由して配線８９に向かって電流が流れる場合とがある。

そして、１行１列目の回路２１では、ＭＴＪ素子８４の磁化方向は平行であり、ＭＴＪ素子８５の磁化方向は反平行であるため、ＭＴＪ素子８４の抵抗値はＭＴＪ素子８５の抵抗値よりも低い。そのため、１行１列目の回路２１では、ノードＣの電位はノードＡの電位よりも低くなる。

また、１行ｎ列目の回路２１では、ＭＴＪ素子８４の磁化方向は反平行であり、ＭＴＪ素子８５の磁化方向は平行であるため、ＭＴＪ素子８４の抵抗値はＭＴＪ素子８５の抵抗値よりも高い。そのため、１行ｎ列目の回路２１では、ノードＣの電位はノードＡの電位よりも高くなる。

また、ｍ行１列目の回路２１では、ＭＴＪ素子８４の磁化方向は反平行であり、ＭＴＪ素子８５の磁化方向は平行であるため、ＭＴＪ素子８４の抵抗値はＭＴＪ素子８５の抵抗値よりも高い。そのため、ｍ行１列目の回路２１では、ノードＣの電位はノードＡの電位よりも高くなる。

そして、ｍ行ｎ列目の回路２１では、ＭＴＪ素子８４の磁化方向は平行であり、ＭＴＪ素子８５の磁化方向は反平行であるため、ＭＴＪ素子８４の抵抗値はＭＴＪ素子８５の抵抗値よりも低い。そのため、ｍ行ｎ列目の回路２１では、ノードＣの電位はノードＡの電位よりも低くなる。

その後、配線ＮＲからトランジスタ７８のゲートにローレベルの電位が供給されると、トランジスタ７８がオフとなり、トランジスタ７４及びトランジスタ７６のゲートと、トランジスタ７５及びトランジスタ７７のゲートとが、電気的に分離される。

この時、１行１列目の回路２１では、ノードＣの電位がノードＡの電位よりも低いので、トランジスタ７６及びトランジスタ７７にそれぞれ流れる僅かな電流により、トランジスタ７５及びトランジスタ７７のゲートがトランジスタ７４及びトランジスタ７６のゲートの電位よりも低くなる。その結果、トランジスタ７５及びトランジスタ７６はオンに近い状態、トランジスタ７４及びトランジスタ７７はオフに近い状態となる。そして、オンに近い状態となったトランジスタ７６を介して配線８７からトランジスタ７５のゲートに、よりローレベルに近い電位が供給され、トランジスタ７５がよりオンに近い状態になる。そして、配線８６からトランジスタ７５を介してノードＤ（１，１）に、ハイレベルの電位が供給される。

また、この時、１行ｎ列目の回路２１では、ノードＣの電位がノードＡの電位よりも高いので、トランジスタ７６及びトランジスタ７７にそれぞれ流れる僅かな電流により、トランジスタ７５及びトランジスタ７７のゲートがトランジスタ７４及びトランジスタ７６のゲートの電位よりも高くなる。その結果、トランジスタ７５及びトランジスタ７６はオフに近い状態、トランジスタ７４及びトランジスタ７７はオンに近い状態となる。そして、オンに近い状態となったトランジスタ７４を介して配線８６からトランジスタ７７のゲートに、よりハイレベルに近い電位が供給され、トランジスタ７７がよりオンに近い状態になる。そして、配線８９からトランジスタ８３、ＭＴＪ素子８５、トランジスタ７７を介して、ノードＤ（１，ｎ）に、ローレベルの電位が供給される。

また、この時、ｍ行１列目の回路２１では、ノードＣの電位がノードＡの電位よりも高いので、トランジスタ７６及びトランジスタ７７にそれぞれ流れる僅かな電流により、トランジスタ７５及びトランジスタ７７のゲートがトランジスタ７４及びトランジスタ７６のゲートの電位よりも高くなる。その結果、トランジスタ７５及びトランジスタ７６はオフに近い状態、トランジスタ７４及びトランジスタ７７はオンに近い状態となる。そして、オンに近い状態となったトランジスタ７４を介して配線８６からトランジスタ７７のゲートに、よりハイレベルに近い電位が供給され、トランジスタ７７がよりオンに近い状態になる。そして、配線８９からトランジスタ８３、ＭＴＪ素子８５、トランジスタ７７を介して、ノードＤ（ｍ，１）に、ローレベルの電位が供給される。

また、この時、ｍ行ｎ列目の回路２１では、ノードＣの電位がノードＡの電位よりも低いので、トランジスタ７６及びトランジスタ７７にそれぞれ流れる僅かな電流により、トランジスタ７５及びトランジスタ７７のゲートがトランジスタ７４及びトランジスタ７６のゲートの電位よりも低くなる。その結果、トランジスタ７５及びトランジスタ７６はオンに近い状態、トランジスタ７４及びトランジスタ７７はオフに近い状態となる。そして、オンに近い状態となったトランジスタ７６を介して配線８７からトランジスタ７５のゲートに、よりローレベルに近い電位が供給され、トランジスタ７５がよりオンに近い状態になる。そして、配線８６からトランジスタ７５を介してノードＤ（ｍ，ｎ）に、ハイレベルの電位が供給される。

そして、時刻Ｔ６乃至時刻Ｔ７では、配線ＲＷＬ−１から１行１列目の回路２１と、１行ｎ列目の回路２１におけるトランジスタ２４のゲートにハイレベルの電位が供給されることで、トランジスタ２４はオンとなる。１行１列目の回路２１では、ノードＤ（１，１）にハイレベルの電位が供給されているため、トランジスタ２３がオンになっている。そのため、１行１列目の回路２１は導通の状態となる。また、１行ｎ列目の回路２１では、ノードＤ（１，ｎ）にローレベルの電位が供給されているため、トランジスタ２３がオフになっている。そのため、１行ｎ列目の回路２１は非導通の状態となる。

次いで、時刻Ｔ７乃至時刻Ｔ８において、回路３６から全ての回路３７に、ハイレベルの電位が供給されるものとする。そして、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−ｍにハイレベルの電位が供給され、配線ＭＯＤＥ−ｍ以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＭＯＤＥ−ｍに対応した回路３７によって電位が制御される配線ＲＷＬに、ハイレベルの電位が供給される。よって、配線ＲＷＬ−ｍ、配線ＲＷＬ−２ｍ、配線ＲＷＬ−ｓｍなどに対応した組２６が選択され、当該組２６の回路２１に格納されたコンフィギュレーションデータにしたがって、複数の回路１９は動作する。

具体的に、時刻Ｔ７乃至時刻Ｔ８では、ｍ行１列目の回路２１におけるノードＤ（ｍ，１）の電位がローレベル、ｍ行ｎ列目の回路２１におけるノードＤ（ｍ，ｎ）の電位がハイレベルであるので、ｍ行１列目の回路２１が非導通の状態となり、ｍ行ｎ列目の回路２１は導通の状態となる。

次いで、時刻Ｔ９乃至時刻Ｔ１１は、半導体装置１０への電力の供給が開始された後、記憶回路１２がスタートアップルーチンを格納する機能を有する場合において、セルアレイ２７に格納したデータを読み出す期間に相当する。或いは、時刻Ｔ９乃至時刻Ｔ１１は、記憶回路１２を緩衝記憶装置として機能させる場合において、セルアレイ２７に格納したデータを読み出す期間に相当する。なお、いずれの場合も、時刻Ｔ３が終了した後、上述した時刻Ｔ６乃至時刻Ｔ８の動作は行わずに、時刻Ｔ９乃至時刻Ｔ１１の動作を行えばよい。また、いずれの場合も、時刻Ｔ９乃至時刻Ｔ１１において、配線ＳＬ−１乃至配線ＳＬ−ｎには、ローレベルの電位が供給されているものとする。

まず、時刻Ｔ９乃至時刻Ｔ１０において、配線ＳＬ−１乃至配線ＳＬ−ｎに供給される電位とは異なる電位、例えばハイレベルの電位を、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎに供給することで、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎの電位を初期化しておく。そして、配線ＲＡＤＲに供給されるアドレス信号が、回路３６においてデコードされることで、複数の回路３７のうち、配線ＲＷＬ−１乃至配線ＲＷＬ−ｍに対応した回路３７に、回路３６からハイレベルの電位が供給されるものとする。さらに、時刻Ｔ９乃至時刻Ｔ１０では、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−１にハイレベルの電位が供給され、配線ＭＯＤＥ−１以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＲＷＬ−１にハイレベルの電位が供給され、配線ＲＷＬ−１に対応した組２６が選択される。そして、１行１列目の回路２１にはデータ”１”が、１行ｎ列目の回路２１にはデータ”０”が、時刻Ｔ１乃至時刻Ｔ２において書き込まれているので、配線ＲＷＬ−１に対応した組２６が選択されることで、配線ＲＢＬ−１には配線ＳＬ−１からローレベルの電位が与えられ、配線ＲＢＬ−ｎではハイレベルの電位が維持される。すなわち、回路２１に格納されているデータに応じて、配線ＲＢＬ−１及び配線ＲＢＬ−ｎの電位が定まるので、配線ＲＢＬ−１及び配線ＲＢＬ−ｎの電位から、配線ＲＷＬ−１に対応した組２６の回路２１に格納されているデータを読み取ることができる。

なお、格納したデータを読み出す際の記憶素子７０の具体的な動作については、時刻Ｔ６乃至時刻Ｔ８において、格納されているデータに従って回路２１の導通状態が定められる際の、記憶素子７０の動作を参照することができる。

次いで、時刻Ｔ１０乃至時刻Ｔ１１において、配線ＳＬ−１乃至配線ＳＬ−ｎに供給される電位とは異なる電位、例えばハイレベルの電位を、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎに供給することで、配線ＲＢＬ−１乃至配線ＲＢＬ−ｎの電位を初期化しておく。そして、配線ＲＡＤＲに供給されるアドレス信号が、回路３６においてデコードされることで、複数の回路３７のうち、配線ＲＷＬ−１乃至配線ＲＷＬ−ｍに対応した回路３７に、回路３６からハイレベルの電位が供給されるものとする。さらに、時刻Ｔ９乃至時刻Ｔ１０では、配線ＭＯＤＥ−１乃至配線ＭＯＤＥ−ｍのうち、配線ＭＯＤＥ−ｍにハイレベルの電位が供給され、配線ＭＯＤＥ−ｍ以外の全ての配線ＭＯＤＥにローレベルの電位が供給される。上記動作により、配線ＲＷＬ−ｍにハイレベルの電位が供給され、配線ＲＷＬ−ｍに対応した組２６が選択される。そして、ｍ行１列目の回路２１にはデータ”０”が、ｍ行ｎ列目の回路２１にはデータ”１”が、時刻Ｔ２乃至時刻Ｔ３において書き込まれているので、配線ＲＷＬ−ｍに対応した組２６が選択されることで、配線ＲＢＬ−１ではハイレベルの電位が維持され、配線ＲＢＬ−ｎには配線ＳＬ−１からローレベルの電位が与えられる。すなわち、回路２１に格納されているデータに応じて、配線ＲＢＬ−１及び配線ＲＢＬ−ｎの電位が定まるので、配線ＲＢＬ−１及び配線ＲＢＬ−ｎの電位から、配線ＲＷＬ−ｍに対応した組２６の回路２１に格納されているデータを読み取ることができる。

なお、例えば１行１列目の回路２１及びｍ行１列目の回路２１の様に、異なる行で同じ列に存在する複数の回路２１に同じ論理値のデータを格納しておき、これら複数の回路２１に格納されているデータを同時に読み取るようにしても良い。この場合、複数の回路２１に格納されているデータ”１”を読み出す際に、配線ＲＢＬの電位をハイレベルからローレベルにより速く変化させることができるので、データ”１”の読み出しを高速に行うことができる。

〈回路１９の構成例〉
次いで、図５に示す論理回路１８の構造を、図１３に例示する。論理回路１８が有する複数の回路１９は、入力端子または出力端子に複数の配線４２が電気的に接続されている。また、論理回路１８が有する複数の配線４２は、配線４２間の導通状態を制御する機能を有するスイッチＳＷに、電気的に接続されている。複数の配線４２とスイッチＳＷとにより、回路１９間の導通状態が制御される。

なお、複数の回路１９には、複数の配線４２に加えて、信号ＣＬＫや信号ＲＥＳを回路１９に供給する機能を有する配線が電気的に接続されていても良い。信号ＣＬＫは、例えば、回路１９が有するフリップフロップからの信号の出力のタイミングを制御するのに用いることができる。また、信号ＲＥＳは、例えば、回路１９が有するフリップフロップに保持されているデータを、初期化するタイミングを制御するのに用いることができる。

次いで、図１４（Ａ）に、回路１９の一形態を例示する。図１４（Ａ）に示す回路１９は、ＬＵＴ（ルックアップテーブル）４３と、フリップフロップ４４とを有する。また、図１４（Ａ）に示す回路１９では、端子５３を介して、記憶回路１２に格納されているコンフィギュレーションデータが、ＬＵＴ４３に供給される。ＬＵＴ４３では、コンフィギュレーションデータに従って、入力端子４５に入力される入力信号の論理値に対する、出力信号の論理値が定められる。フリップフロップ４４は、ＬＵＴ４３の出力信号に含まれるデータを保持し、信号ＣＬＫに同期して当該データに対応した出力信号を、出力端子４６から出力する。

また、コンフィギュレーションデータによって、フリップフロップ４４の種類を定義できる構成にしても良い。具体的には、コンフィギュレーションデータに従って、フリップフロップ４４がＤ型フリップフロップ、Ｔ型フリップフロップ、ＪＫ型フリップフロップ、またはＲＳ型フリップフロップのいずれかの機能を有するようにしても良い。

また、図１４（Ｂ）に、回路１９の別の一形態を例示する。図１４（Ｂ）に示す回路１９は、図１４（Ａ）に示した回路１９に、ＡＮＤ回路４７が追加された構成を有している。ＡＮＤ回路４７には、フリップフロップ４４からの信号が、正論理の入力として与えられ、信号ＩＮＩＴの電位が、負論理の入力として与えられている。上記構成により、信号ＩＮＩＴの電位に従って、出力端子４６の電位を初期化することができる。

また、図１４（Ｃ）に、回路１９の別の一形態を例示する。図１４（Ｃ）に示す回路１９は、図１４（Ａ）に示した回路１９に、マルチプレクサ４８が追加された構成を有している。また、図１４（Ｃ）に示す回路１９では、端子４９を介して、記憶回路１２に格納されているコンフィギュレーションデータが、マルチプレクサ４８に供給される。

ＬＵＴ４３は、コンフィギュレーションデータに従って、入力信号の論理値に対する出力信号の論理値が定められる。また、マルチプレクサ４８は、ＬＵＴ４３からの出力信号と、フリップフロップ４４からの出力信号とが入力されている。そして、マルチプレクサ４８は、コンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。マルチプレクサ４８からの出力信号は、出力端子４６から出力される。

また、図１４（Ｄ）に、回路１９の別の一形態を例示する。図１４（Ｄ）に示す回路１９は、図１４（Ｃ）に示した回路１９に、マルチプレクサ５０が追加された構成を有している。また、図１４（Ｄ）に示す回路１９では、端子５１を介して、記憶回路１２に格納されているコンフィギュレーションデータが、マルチプレクサ５０に供給される。

マルチプレクサ５０には、ＬＵＴ４３からの出力信号と、端子５２から入力された、他の回路１９が有するフリップフロップ４４からの出力信号とが入力されている。そして、マルチプレクサ５０は、コンフィギュレーションデータに従って、上記２つの出力信号のいずれか一方を選択し、出力する機能を有する。

〈半導体装置の断面構造の例〉
図１５に、図１１に示した回路２１を有する半導体装置の断面構造を、一例として示す。なお、破線Ａ１−Ａ２で示す領域では、トランジスタ７６のチャネル長方向におけるＭＴＪ素子８４及びトランジスタ７６の構造を示しており、破線Ａ３−Ａ４で示す領域では、トランジスタ７６のチャネル幅方向におけるＭＴＪ素子８４及びトランジスタ７６の構造を示している。

なお、チャネル長方向とは、ソース領域及びドレイン領域として機能する一対の不純物領域間において、キャリアが最短距離で移動する方向を意味し、チャネル幅方向は、基板と水平な面内において、チャネル長方向に対して垂直の方向を意味する。

また、図１５では、ＭＴＪ素子８４が単結晶のシリコン基板にチャネル形成領域を有するトランジスタ７６上に形成されている場合を例示している。

トランジスタ７６は、非晶質、微結晶、多結晶または単結晶である、シリコン又はゲルマニウムなどの半導体膜または半導体基板に、チャネル形成領域を有していても良い。或いは、トランジスタ７６は、酸化物半導体膜または酸化物半導体基板に、チャネル形成領域を有していても良い。

シリコンの薄膜を用いてトランジスタ７６を形成する場合、当該薄膜には、プラズマＣＶＤ法などの気相成長法若しくはスパッタリング法で作製された非晶質シリコン、非晶質シリコンをレーザーアニールなどの処理により結晶化させた多結晶シリコン、単結晶シリコンウェハに水素イオン等を注入して表層部を剥離した単結晶シリコンなどを用いることができる。

トランジスタ７６が形成される基板４００は、例えば、シリコン基板、ゲルマニウム基板、シリコンゲルマニウム基板等を用いることができる。図１５では、単結晶シリコン基板を基板４００として用いる場合を例示している。

また、トランジスタ７６は、素子分離法により電気的に分離されている。素子分離法として、トレンチ分離法（ＳＴＩ法：Ｓｈａｌｌｏｗ Ｔｒｅｎｃｈ Ｉｓｏｌａｔｉｏｎ）等を用いることができる。図１５では、トレンチ分離法を用いてトランジスタ７６を電気的に分離する場合を例示している。具体的に、図１５では、エッチング等により基板４００に形成されたトレンチに、酸化珪素などが含まれる絶縁物を埋め込んだ後、当該絶縁物をエッチング等により部分的に除去することで形成される素子分離領域４０１により、トランジスタ７６を素子分離させる場合を例示している。

また、トレンチ以外の領域に存在する基板４００の凸部には、トランジスタ７６の不純物領域４０２及び不純物領域４０３と、不純物領域４０２及び不純物領域４０３に挟まれたチャネル形成領域４０４とが設けられている。さらに、トランジスタ７６は、チャネル形成領域４０４を覆う絶縁膜４０５と、絶縁膜４０５を間に挟んでチャネル形成領域４０４と重なるゲート電極４０６とを有する。

トランジスタ７６では、チャネル形成領域４０４における凸部の側部及び上部と、ゲート電極４０６とが絶縁膜４０５を間に挟んで重なることで、チャネル形成領域４０４の側部と上部を含めた広い範囲においてキャリアが流れる。そのため、トランジスタ７６の基板上における占有面積を小さく抑えつつ、トランジスタ７６におけるキャリアの移動量を増加させることができる。その結果、トランジスタ７６は、オン電流が大きくなると共に、電界効果移動度が高められる。特に、チャネル形成領域４０４における凸部のチャネル幅方向の長さ（チャネル幅）をＷ、チャネル形成領域４０４における凸部の膜厚をＴとすると、チャネル幅Ｗに対する膜厚Ｔの比に相当するアスペクト比が高い場合、キャリアが流れる範囲はより広くなるため、トランジスタ７６のオン電流をより大きくすることができ、電界効果移動度もより高められる。

なお、バルクの半導体基板を用いたトランジスタ７６の場合、アスペクト比は０．５以上であることが望ましく、１以上であることがより望ましい。

トランジスタ７６上には、絶縁膜４１１が設けられている。絶縁膜４１１には開口部が形成されている。そして、上記開口部には、不純物領域４０２、不純物領域４０３にそれぞれ電気的に接続されている導電膜４１２、導電膜４１３と、ゲート電極４０６に電気的に接続されている導電膜４１４とが、形成されている。

そして、導電膜４１２は、絶縁膜４１１上に形成された導電膜４１６に電気的に接続されており、導電膜４１３は、絶縁膜４１１上に形成された導電膜４１７に電気的に接続されており、導電膜４１４は、絶縁膜４１１上に形成された導電膜４１８に電気的に接続されている。

導電膜４１６乃至導電膜４１８上には、絶縁膜４２０が設けられている。絶縁膜４２０には開口部が形成されており、上記開口部には、導電膜４１６に電気的に接続されている導電膜４２１が形成されている。そして、絶縁膜４２０上には、導電膜４２１に電気的に接続された導電膜４２２と、導電膜４２３とが形成されている。

また、導電膜４２２及び導電膜４２３上には、絶縁膜４２４が設けられている。そして、絶縁膜４２４上には、導電膜４２５、第１の強磁性体層４２６、絶縁膜４２７、第２の強磁性体層４２８が、順に積層するように設けられている。第１の強磁性体層４２６、絶縁膜４２７、及び第２の強磁性体層４２８の重なる部分が、ＭＴＪ素子８４として機能する。

導電膜４２５、第１の強磁性体層４２６、絶縁膜４２７、及び第２の強磁性体層４２８上には絶縁膜４２９が設けられており、絶縁膜４２９上には導電膜４３１が設けられている。第２の強磁性体層４２８は、絶縁膜４２９に設けられた開口部を介して、導電膜４３１に電気的に接続されている。また、絶縁膜４２４及び絶縁膜４２９には開口部が設けられており、導電膜４２３は上記開口部中に設けられた導電膜４３０を介して導電膜４３１に電気的に接続されている。

〈電子機器の例〉
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯情報端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機、医療機器などが挙げられる。これら電子機器の具体例を図１６に示す。

図１６（Ａ）は携帯型ゲーム機であり、筐体５００１、筐体５００２、表示部５００３、表示部５００４、マイクロホン５００５、スピーカー５００６、操作キー５００７、スタイラス５００８等を有する。本発明の一態様にかかる半導体装置は、携帯型ゲーム機の各種集積回路に用いることができる。なお、図１６（Ａ）に示した携帯型ゲーム機は、２つの表示部５００３と表示部５００４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。

図１６（Ｂ）は携帯情報端末であり、第１筐体５６０１、第２筐体５６０２、第１表示部５６０３、第２表示部５６０４、接続部５６０５、操作キー５６０６等を有する。本発明の一態様にかかる半導体装置は、携帯情報端末の各種集積回路に用いることができる。第１表示部５６０３は第１筐体５６０１に設けられており、第２表示部５６０４は第２筐体５６０２に設けられている。そして、第１筐体５６０１と第２筐体５６０２とは、接続部５６０５により接続されており、第１筐体５６０１と第２筐体５６０２の間の角度は、接続部５６０５により変更が可能である。第１表示部５６０３における映像を、接続部５６０５における第１筐体５６０１と第２筐体５６０２との間の角度に従って、切り替える構成としても良い。また、第１表示部５６０３及び第２表示部５６０４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしても良い。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。或いは、位置入力装置としての機能は、フォトセンサとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図１６（Ｃ）はノート型パーソナルコンピュータであり、筐体５４０１、表示部５４０２、キーボード５４０３、ポインティングデバイス５４０４等を有する。本発明の一態様にかかる半導体装置は、ノート型パーソナルコンピュータの各種集積回路に用いることができる。

図１６（Ｄ）は電気冷凍冷蔵庫であり、筐体５３０１、冷蔵室用扉５３０２、冷凍室用扉５３０３等を有する。本発明の一態様にかかる半導体装置は、電気冷凍冷蔵庫の各種集積回路に用いることができる。

図１６（Ｅ）はビデオカメラであり、第１筐体５８０１、第２筐体５８０２、表示部５８０３、操作キー５８０４、レンズ５８０５、接続部５８０６等を有する。本発明の一態様にかかる半導体装置は、ビデオカメラの各種集積回路に用いることができる。操作キー５８０４及びレンズ５８０５は第１筐体５８０１に設けられており、表示部５８０３は第２筐体５８０２に設けられている。そして、第１筐体５８０１と第２筐体５８０２とは、接続部５８０６により接続されており、第１筐体５８０１と第２筐体５８０２の間の角度は、接続部５８０６により変更が可能である。表示部５８０３における映像を、接続部５８０６における第１筐体５８０１と第２筐体５８０２との間の角度に従って切り替える構成としても良い。

図１６（Ｆ）は普通自動車であり、車体５１０１、車輪５１０２、ダッシュボード５１０３、ライト５１０４等を有する。本発明の一態様にかかる半導体装置は、普通自動車の各種集積回路に用いることができる。

１０ 半導体装置
１１ プロセッサ
１２ 記憶回路
１３ ＰＭＵ
１４ レジスタ
１５ 比較回路
１６ 電源
１７ カウンタ
１８ 論理回路
１９ 回路
２０ セルアレイ
２１ 回路
２２ トランジスタ
２３ トランジスタ
２４ トランジスタ
２６ 組
２６−ｍ 組
２６−１ 組
２７ セルアレイ
３０ 駆動回路
３１ 駆動回路
３２ 駆動回路
３３ 回路
３４ 回路
３５ スイッチ
３６ 回路
３７ 回路
３８ 回路
３９ 回路
４２ 配線
４３ ＬＵＴ
４４ フリップフロップ
４５ 入力端子
４６ 出力端子
４７ ＡＮＤ回路
４８ マルチプレクサ
４９ 端子
５０ マルチプレクサ
５１ 端子
５２ 端子
５３ 端子
６５ 配線
６６ 配線
７０ 記憶素子
７１ トランジスタ
７２ トランジスタ
７３ トランジスタ
７４ トランジスタ
７５ トランジスタ
７６ トランジスタ
７７ トランジスタ
７８ トランジスタ
７９ トランジスタ
８０ トランジスタ
８１ トランジスタ
８２ トランジスタ
８３ トランジスタ
８４ ＭＴＪ素子
８５ ＭＴＪ素子
８６ 配線
８７ 配線
８８ 配線
８９ 配線
４００ 基板
４０１ 素子分離領域
４０２ 不純物領域
４０３ 不純物領域
４０４ チャネル形成領域
４０５ 絶縁膜
４０６ ゲート電極
４１１ 絶縁膜
４１２ 導電膜
４１３ 導電膜
４１４ 導電膜
４１６ 導電膜
４１７ 導電膜
４１８ 導電膜
４２０ 絶縁膜
４２１ 導電膜
４２２ 導電膜
４２３ 導電膜
４２４ 絶縁膜
４２５ 導電膜
４２６ 強磁性体層
４２７ 絶縁膜
４２８ 強磁性体層
４２９ 絶縁膜
４３０ 導電膜
４３１ 導電膜
５００１ 筐体
５００２ 筐体
５００３ 表示部
５００４ 表示部
５００５ マイクロホン
５００６ スピーカー
５００７ 操作キー
５００８ スタイラス
５１０１ 車体
５１０２ 車輪
５１０３ ダッシュボード
５１０４ ライト
５３０１ 筐体
５３０２ 冷蔵室用扉
５３０３ 冷凍室用扉
５４０１ 筐体
５４０２ 表示部
５４０３ キーボード
５４０４ ポインティングデバイス
５６０１ 筐体
５６０２ 筐体
５６０３ 表示部
５６０４ 表示部
５６０５ 接続部
５６０６ 操作キー
５８０１ 筐体
５８０２ 筐体
５８０３ 表示部
５８０４ 操作キー
５８０５ レンズ
５８０６ 接続部

Claims (1)

1. 記憶回路と、プロセッサと、カウンタと、パワーマネージメントユニットと、レジスタと、比較回路と、を有する半導体装置であって、
   前記記憶回路は、第１の期間においてプログラムを格納する機能と、第２の期間において前記プロセッサのための緩衝記憶装置として動作する機能と、を有し、
   前記プロセッサは、前記第２の期間において前記プログラムを実行する機能を有し、
   前記第１の期間は、電力の供給が遮断される期間を有し、
   前記第２の期間は、前記電力の供給が行われる期間を有し、
   前記カウンタは、前記第１の期間の長さを計測する機能を有し、
   前記パワーマネージメントユニットは、前記第２の期間が開始されると、前記プロセッサへの前記電力の供給が開始されるように制御する機能を有し、
   前記レジスタは、前記カウンタによって計測された前記第１の期間の長さのデータを格納する機能を有し、
   前記比較回路は、前記記憶回路が前記緩衝記憶装置として動作する際に、前記プロセッサから要求されたデータが前記記憶回路に格納されているか否かを判断する機能を有し、
   前記記憶回路は、第１のトランジスタと、第２のトランジスタと、記憶素子と、を有し、
   前記記憶素子は、ＭＴＪ素子を有し、
   前記記憶素子は、前記第１のトランジスタを介して入力される信号を記憶する機能を有し、
   前記第２のトランジスタは、前記記憶素子に記憶されている前記信号に従って、オンまたはオフが選択される機能を有することを特徴とする半導体装置。

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