JP2016058708A - 半導体装置、及び半導体装置の評価方法 - Google Patents

Abstract

【課題】サブスレッショルドリーク値の小さいトランジスタを提供する。または、半導体とゲート絶縁体との界面における浅い界面準位の密度の低いトランジスタを提供する。または、電気特性の良好なトランジスタを提供する。
【解決手段】ゲート電極、ゲート絶縁体、及び半導体を有するトランジスタにおいて、トランジスタのＩｄ−Ｖｇ特性を測定し、Ｉｄ−Ｖｇ測定の結果より、ゲート絶縁体、及び半導体の界面における界面順位の密度を見積もる。見積もった界面順位の密度を用いて、トランジスタの測定限界以下のＩｄ−Ｖｇ特性を評価する。
【選択図】図２

Description

本発明は、例えば、酸化物、トランジスタおよび半導体装置、ならびにそれらの製造方法に関する。または、本発明は、例えば、酸化物、表示装置、発光装置、照明装置、蓄電装置、記憶装置、プロセッサ、電子機器に関する。または、酸化物、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の製造方法に関する。または、半導体装置、表示装置、液晶表示装置、発光装置、記憶装置、電子機器の駆動方法に関する。

なお、本発明の一態様は、上記の技術分野に限定されない。本明細書等で開示する発明の一態様の技術分野は、物、方法、または、製造方法に関するものである。または、本発明の一態様は、プロセス、マシン、マニュファクチャ、または、組成物（コンポジション・オブ・マター）に関するものである。

なお、本明細書等において半導体装置とは、半導体特性を利用することで機能しうる装置全般を指す。表示装置、発光装置、照明装置、電気光学装置、半導体回路および電子機器は、半導体装置を有する場合がある。

絶縁表面を有する基板上の半導体を用いて、トランジスタを構成する技術が注目されている。当該トランジスタは集積回路や表示装置のような半導体装置に広く応用されている。トランジスタに適用可能な半導体としてシリコンが知られている。

トランジスタの半導体に用いられるシリコンは、用途によって非晶質シリコンと多結晶シリコンとが使い分けられている。例えば、大型の表示装置を構成するトランジスタに適用する場合、大面積基板への成膜技術が確立されている非晶質シリコンを用いると好適である。一方、駆動回路を一体形成した高機能の表示装置を構成するトランジスタに適用する場合、高い電界効果移動度を有するトランジスタを作製可能な多結晶シリコンを用いると好適である。多結晶シリコンは、非晶質シリコンに対し高温での熱処理、またはレーザ光処理を行うことで形成する方法が知られる。

近年は、非晶質酸化物半導体、および微結晶を有する非晶質酸化物半導体を用いたトランジスタが開示されている（特許文献１参照。）。酸化物半導体は、スパッタリング法などを用いて成膜できるため、大型の表示装置を構成するトランジスタの半導体に用いることができる。また、酸化物半導体を用いたトランジスタは、高い電界効果移動度を有するため、駆動回路を一体形成した高機能の表示装置を実現できる。また、非晶質シリコンを用いたトランジスタの生産設備の一部を改良して利用することが可能であるため、設備投資を抑えられるメリットもある。

また、酸化物半導体を用いたトランジスタは、非導通状態において極めてリーク電流が小さいことが知られている。例えば、酸化物半導体を用いたトランジスタのリーク電流が低いという特性を応用した低消費電力のＣＰＵなどが開示されている（特許文献２参照。）。また、酸化物半導体からなる活性層で井戸型ポテンシャルを構成することにより、高い電界効果移動度を有するトランジスタが得られることが開示されている（特許文献３参照。）。

特開２００６−１６５５２８号公報 特開２０１２−２５７１８７号公報 特開２０１２−５９８６０号公報

トランジスタにおいて、界面準位等の影響によりサブスレッショルド領域でもサブスレッショルドスイング値（Ｓ値ともいう。）自体がゲート電圧（Ｖｇと表記する。）に対して依存性をもってしまい理想的なＳ値からずれる傾向がある。したがって、ゲート電圧を掃引したときに得られるドレイン電流（Ｉｄと表記する。また、ゲート電圧Ｖｇとドレイン電流Ｉｄの相関をＩｄ−Ｖｇ特性ともいう。）の測定で検出可能な電流範囲で算出したＳ値を用いて、測定器の検出下限以下のサブスレッショルドリーク電流を外挿すると誤差が大きくなる。そこで、検出可能な範囲のドレイン電流のゲート電圧依存性から、測定器の検出下限以下のサブスレッショルドリーク電流を外挿することを課題の一とする。

または、トランジスタにおいて、半導体とゲート絶縁体との間の界面準位の密度の評価方法を提供することを課題の一とする。

または、Ｓ値の小さいトランジスタを提供することを課題の一とする。または、半導体とゲート絶縁体との界面における浅い界面準位の密度の低いトランジスタを提供することを課題の一とする。または、電気特性の良好なトランジスタを提供することを課題の一とする。または、電気特性の安定したトランジスタを提供することを課題の一とする。または、高い周波数特性を有するトランジスタを提供することを課題の一とする。または、オフ時の電流の小さいトランジスタを提供することを課題の一とする。または、該トランジスタを有する半導体装置を提供することを課題の一とする。または、該半導体装置を有するモジュールを提供することを課題の一とする。または、該半導体装置、または該モジュールを有する電子機器を提供することを課題の一とする。または、新規な半導体装置を提供することを課題の一とする。または、新規なモジュールを提供することを課題の一とする。または、新規な電子機器を提供することを課題の一とする。または、新規な測定方法を提供することを課題の一とする。または、新規な評価方法を提供することを課題の一とする。

なお、これらの課題の記載は、他の課題の存在を妨げるものではない。なお、本発明の一態様は、これらの課題の全てを解決する必要はないものとする。なお、これら以外の課題は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の課題を抽出することが可能である。

本発明の一態様は、ゲート電極、ゲート絶縁体、及び半導体を有するトランジスタにおいて、トランジスタのゲート電圧を掃引したときに得られるドレイン電流を測定し、トランジスタのトラップ準位を仮定しないゲート電圧を掃引した時に得られるドレイン電流値の計算値を算出し、測定の結果及び計算値より、ゲート絶縁体及び半導体の界面における浅い界面準位の密度を見積もり、浅い界面準位の密度を用いて、トランジスタの測定下限未満のゲート電圧を掃引したときに得られるドレイン電流を評価することを特徴とする半導体装置の評価方法である。

本発明の一態様は、ゲート電極、ゲート絶縁体、及び半導体を有するトランジスタにおいて、トランジスタのゲート電圧を掃引したときに得られる１×１０^−１３Ａ以上のドレイン電流を測定し、トランジスタのトラップ準位を仮定しないゲート電圧を掃引した時に得られるドレイン電流値の計算値を算出し、測定の結果及び計算値より、ゲート絶縁体及び半導体の界面における浅い界面準位の密度を見積もり、浅い界面準位の密度を用いて、トランジスタのゲート電圧を掃引したときに得られるドレイン電流が１×１０^−１３Ａ未満の値を評価することを特徴とする半導体装置の評価方法である。

本発明の一態様は、ゲート電極、ゲート絶縁体、及び半導体を有するトランジスタにおいて、トランジスタのゲート電圧を掃引したときに得られる１×１０^−１３Ａ以上のドレイン電流を測定し、トランジスタのトラップ準位を仮定しないゲート電圧を掃引した時に得られるドレイン電流値の計算値を算出し、測定の結果及び計算値を、下式に代入して、前記ゲート絶縁体及び前記半導体の界面における浅い界面準位の密度を導出し、浅い界面準位の密度を仮定したデバイス計算を行い、ゲート電圧を掃引した時に得られるドレイン電流値を導出し、トランジスタのゲート電圧を掃引したときに得られるドレイン電流が１×１０^−１３Ａ未満の値を評価することを特徴とする半導体装置の評価方法である。

（浅い界面準位の密度Ｎ_ｉｔ、界面における電位の変化量Δφ_ｉｔ、比例係数Ｃ_ｅｆｆ、実測の電圧Ｖｇの変化ΔＶ_ｅｘ、計算の電圧Ｖｇの変化ΔＶ_ｉｄである。）

上記発明において、半導体は、インジウム、亜鉛および元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウムまたはスズ）から選ばれた一種以上を有する酸化物を有することを特徴とする半導体装置の評価方法である。

トランジスタにおいて、半導体とゲート絶縁体との間の界面準位の密度の評価方法を提供することができる。さらに、得られた界面準位からドレイン電流−ゲート電圧特性を逆算し、測定器の検出下限以下のサブスレッショルドリーク電流を含むトランジスタ特性を評価することができる。

または、Ｓ値の小さいトランジスタを提供することができる。または、半導体とゲート絶縁体との界面における浅い界面準位の密度の低いトランジスタを提供することができる。または、電気特性の良好なトランジスタを提供することができる。または、電気特性の安定したトランジスタを提供することができる。または、高い周波数特性を有するトランジスタを提供することができる。または、オフ時の電流の小さいトランジスタを提供することができる。または、該トランジスタを有する半導体装置を提供することができる。または、該半導体装置を有するモジュールを提供することができる。または、該半導体装置、または該モジュールを有する電子機器を提供することができる。または、新規な半導体装置を提供することができる。または、新規なモジュールを提供することができる。または、新規な電子機器を提供することができる。または、新規な測定方法を提供することができる。または、新規な評価方法を提供することができる。

なお、これらの効果の記載は、他の効果の存在を妨げるものではない。なお、本発明の一態様は、これらの効果の全てを有する必要はない。なお、これら以外の効果は、明細書、図面、請求項などの記載から、自ずと明らかとなるものであり、明細書、図面、請求項などの記載から、これら以外の効果を抽出することが可能である。

本発明の一態様に係るトランジスタを示す上面図および断面図。 トランジスタ断面の模式図。 Ｉｄ−Ｖｇ特性を示す図。 バンド構造を説明する図。 Ｉｄ−Ｖｇ特性を示す図。 Ｉｄ−Ｖｇ特性を示す図、及び界面準位の密度を示す図。 界面準位の密度を示す図。 Ｉｄ−Ｖｇ特性を示す図。 本実施例のトランジスタを示す断面図及びトランジスタ断面の模式図。 Ｉｄ−Ｖｇ特性を示す図。 界面準位の密度を示す図。 Ｉｄ−Ｖｇ特性を示す図。 本発明の一態様に係るトランジスタを示す断面図。 本発明の一態様に係るトランジスタを示す上面図および断面図。 ＣＡＡＣ−ＯＳの断面におけるＣｓ補正高分解能ＴＥＭ像、およびＣＡＡＣ−ＯＳの断面模式図。 ＣＡＡＣ−ＯＳの平面におけるＣｓ補正高分解能ＴＥＭ像。 ＣＡＡＣ−ＯＳおよび単結晶酸化物半導体のＸＲＤによる構造解析を説明する図。 ＣＡＡＣ−ＯＳの電子回折パターンを示す図。 Ｉｎ−Ｇａ−Ｚｎ酸化物の電子照射による結晶部の変化を示す図。 本発明の一態様に係る半導体装置の回路図。 本発明の一態様に係る記憶装置の回路図。 本発明の一態様に係るＣＰＵを示すブロック図。 本発明の一態様に係る記憶素子の回路図。 本発明の一態様に係る表示装置の上面図および回路図。 本発明の一態様に係る電子機器を示す図。 Ｉｄ−Ｖｇ特性を示す図。 本実施例のリーク電流測定のための回路図。 本実施例の電圧ＶＲＭの時間変化とリーク電流について説明する図。

本発明の実施の形態について、図面を用いて詳細に説明する。ただし、本発明は以下の説明に限定されず、その形態および詳細を様々に変更し得ることは、当業者であれば容易に理解される。また、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。なお、図面を用いて発明の構成を説明するにあたり、同じものを指す符号は異なる図面間でも共通して用いる。なお、同様のものを指す際にはハッチパターンを同じくし、特に符号を付さない場合がある。

なお、図において、大きさ、膜（層）の厚さ、または領域は、明瞭化のために誇張されている場合がある。

なお、本明細書において、「膜」という表記と、「層」という表記と、を互いに入れ替えることが可能である。

また、電圧は、ある電位と、基準の電位（例えば接地電位（ＧＮＤ）またはソース電位）との電位差のことを示す場合が多い。よって、電圧を電位と言い換えることが可能である。

なお、第１、第２として付される序数詞は便宜的に用いるものであり、工程順または積層順を示すものではない。そのため、例えば、「第１の」を「第２の」または「第３の」などと適宜置き換えて説明することができる。また、本明細書などに記載されている序数詞と、本発明の一態様を特定するために用いられる序数詞は一致しない場合がある。

なお、「半導体」と表記した場合でも、例えば、導電性が十分低い場合は「絶縁体」としての特性を有する場合がある。また、「半導体」と「絶縁体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「絶縁体」と言い換えることができる場合がある。同様に、本明細書に記載の「絶縁体」は、「半導体」と言い換えることができる場合がある。

また、「半導体」と表記した場合でも、例えば、導電性が十分高い場合は「導電体」としての特性を有する場合がある。また、「半導体」と「導電体」は境界が曖昧であり、厳密に区別できない場合がある。したがって、本明細書に記載の「半導体」は、「導電体」と言い換えることができる場合がある。同様に、本明細書に記載の「導電体」は、「半導体」と言い換えることができる場合がある。

なお、半導体の不純物とは、例えば、半導体層を構成する主成分以外をいう。例えば、濃度が０．１原子％未満の元素は不純物である。不純物が含まれることにより、例えば、半導体にＤＯＳ（Ｄｅｎｓｉｔｙ ｏｆ Ｓｔａｔｅ）が形成されることや、キャリア移動度が低下することや、結晶性が低下することなどが起こる場合がある。半導体が酸化物半導体である場合、半導体の特性を変化させる不純物としては、例えば、第１族元素、第２族元素、第１４族元素、第１５族元素、主成分以外の遷移金属などがあり、特に、例えば、水素（水にも含まれる）、リチウム、ナトリウム、シリコン、ホウ素、リン、炭素、窒素などがある。酸化物半導体の場合、例えば水素などの不純物の混入によって酸素欠損を形成する場合がある。また、半導体がシリコン層である場合、半導体の特性を変化させる不純物としては、例えば、酸素、水素を除く第１族元素、第２族元素、第１３族元素、第１５族元素などがある。

なお、本明細書において、Ａが濃度Ｂの領域を有する、と記載する場合、例えば、Ａのある領域における深さ方向全体が濃度Ｂである場合、Ａのある領域における深さ方向の平均値が濃度Ｂである場合、Ａのある領域における深さ方向の中央値が濃度Ｂである場合、Ａのある領域における深さ方向の最大値が濃度Ｂである場合、Ａのある領域における深さ方向の最小値が濃度Ｂである場合、Ａのある領域における深さ方向の収束値が濃度Ｂである場合、測定上Ａそのものの確からしい値の得られる領域が濃度Ｂである場合などを含む。

なお、チャネル長とは、例えば、トランジスタの上面図において、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソース（ソース領域またはソース電極）とドレイン（ドレイン領域またはドレイン電極）との間の距離をいう。なお、一つのトランジスタにおいて、チャネル長が全ての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル長は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル長は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

チャネル幅とは、例えば、半導体（またはトランジスタがオン状態のときに半導体の中で電流の流れる部分）とゲート電極とが互いに重なる領域、またはチャネルが形成される領域における、ソースとドレインとが向かい合っている部分の長さをいう。なお、一つのトランジスタにおいて、チャネル幅がすべての領域で同じ値をとるとは限らない。即ち、一つのトランジスタのチャネル幅は、一つの値に定まらない場合がある。そのため、本明細書では、チャネル幅は、チャネルの形成される領域における、いずれか一の値、最大値、最小値または平均値とする。

なお、トランジスタの構造によっては、実際にチャネルの形成される領域におけるチャネル幅（以下、実効的なチャネル幅と呼ぶ。）と、トランジスタの上面図において示されるチャネル幅（以下、見かけ上のチャネル幅と呼ぶ。）と、が異なる場合がある。例えば、立体的な構造を有するトランジスタでは、実効的なチャネル幅が、トランジスタの上面図において示される見かけ上のチャネル幅よりも大きくなり、その影響が無視できなくなる場合がある。例えば、微細かつ立体的な構造を有するトランジスタでは、半導体の上面に形成されるチャネル領域の割合に対して、半導体の側面に形成されるチャネル領域の割合が大きくなる場合がある。その場合は、上面図において示される見かけ上のチャネル幅よりも、実際にチャネルの形成される実効的なチャネル幅の方が大きくなる。

なお、立体的な構造を有するトランジスタにおいては、実効的なチャネル幅の、実測による見積もりが困難となる場合がある。例えば、設計値から実効的なチャネル幅を見積もるためには、半導体の形状が既知という仮定が必要である。したがって、半導体の形状が正確にわからない場合には、実効的なチャネル幅を正確に測定することは困難である。

そこで、本明細書では、トランジスタの上面図において、半導体とゲート電極とが互いに重なる領域における、ソースとドレインとが向かい合っている部分の長さである見かけ上のチャネル幅を、「囲い込みチャネル幅（ＳＣＷ：Ｓｕｒｒｏｕｎｄｅｄ Ｃｈａｎｎｅｌ Ｗｉｄｔｈ）」と呼ぶ場合がある。また、本明細書では、単にチャネル幅と記載した場合には、囲い込みチャネル幅または見かけ上のチャネル幅を指す場合がある。または、本明細書では、単にチャネル幅と記載した場合には、実効的なチャネル幅を指す場合がある。なお、チャネル長、チャネル幅、実効的なチャネル幅、見かけ上のチャネル幅、囲い込みチャネル幅などは、断面ＴＥＭ像などを取得して、その画像を解析することなどによって、値を決定することができる。

なお、トランジスタの電界効果移動度や、チャネル幅当たりの電流値などを計算して求める場合、囲い込みチャネル幅を用いて計算する場合がある。その場合には、実効的なチャネル幅を用いて計算する場合とは異なる値をとる場合がある。

なお、本明細書において、ＡがＢより迫り出した形状を有すると記載する場合、上面図または断面図において、Ａの少なくとも一端が、Ｂの少なくとも一端よりも外側にある形状を有することを示す場合がある。したがって、ＡがＢより迫り出した形状を有すると記載されている場合、例えば上面図において、Ａの一端が、Ｂの一端よりも外側にある形状を有すると読み替えることができる。

本明細書において、「平行」とは、二つの直線が−１０°以上１０°以下の角度で配置されている状態をいう。したがって、−５°以上５°以下の場合も含まれる。また、「略平行」とは、二つの直線が−３０°以上３０°以下の角度で配置されている状態をいう。また、「垂直」とは、二つの直線が８０°以上１００°以下の角度で配置されている状態をいう。したがって、８５°以上９５°以下の場合も含まれる。また、「略垂直」とは、二つの直線が６０°以上１２０°以下の角度で配置されている状態をいう。

また、本明細書において、結晶が三方晶または菱面体晶である場合、六方晶系として表す。

＜トランジスタ＞
以下では、本発明の一態様に係るトランジスタについて説明する。

＜トランジスタ構造１＞
図１（Ａ）および図１（Ｂ）は、本発明の一態様に係るトランジスタの上面図および断面図である。図１（Ａ）は上面図であり、図１（Ｂ）は、図１（Ａ）に示す一点鎖線Ａ１−Ａ２、および一点鎖線Ａ３−Ａ４に対応する断面図である。なお、図１（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

図１（Ａ）および図１（Ｂ）に示すトランジスタは、基板１１０上の絶縁体１２０と、絶縁体１２０上の半導体１３０ａ、半導体１３０ｂ、及び半導体１３０ｃを含む半導体１３０と、半導体１３０ｂ上の導電体１４０および導電体１５０と、半導体１３０ｃ上の絶縁体１６０と、絶縁体１６０を介して半導体１３０と重なる領域を有する導電体１７１、及び導電体１７２を含む導電体１７０と、を有する。

なお、半導体１３０は、トランジスタのチャネル形成領域としての機能を有する。また、絶縁体１６０は、トランジスタのゲート絶縁体としての機能を有する。また、導電体１７０は、トランジスタのゲート電極としての機能を有する。また、導電体１４０および導電体１５０は、トランジスタのソース電極およびドレイン電極としての機能を有する。

このとき、図１に示すトランジスタ１００は、半導体１３０と導電体１７０とが絶縁体１６０を介して重なる領域において、半導体１３０と絶縁体１６０との界面における浅い界面準位の密度が１×１０^１３ｃｍ^−２・ｅＶ^−１Ｖ以下、好ましくは６×１０^１２ｃｍ^−２・ｅＶ^−１以下、さらに好ましくは３×１０^１２ｃｍ^−２・ｅＶ^−１以下、より好ましくは１×１０^１２ｃｍ^−２・ｅＶ^−１以下とする。界面準位の密度が前述の値よりも低いことで、トランジスタのＳ値を小さくすることができる。したがって、小さいゲート電圧の変更によってトランジスタの導通状態と非導通状態を切り替えることが可能となる。そのため、トランジスタの消費電力は小さくなる。また、ノーマリーオフの電気特性を有するトランジスタにおいては、ゲート電圧が０Ｖにおけるドレイン電流（リーク電流ともいう。）を小さくすることができる。また、トランジスタの電気特性の変動を小さくすることができる。

＜Ｉｄ−Ｖｇ測定（１）＞
以下ではトランジスタの界面準位の密度を評価し、その界面準位の密度からサブスレッショルドリーク電流を予測する方法について説明する。

界面準位の密度は、例えば、トランジスタのドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）の実測と、ドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性の計算値とを比較することによって、評価することができる。

実測には図１（Ａ）及び図１（Ｂ）で説明したトランジスタ１００を用いた。なお、トランジスタ１００では、半導体１３０としてＩｎ−Ｇａ−Ｚｎ酸化物を用いた。また、Ｉｄ−Ｖｇ特性の測定は、導電体１４０および導電体１５０と、導電体１７０と、の間の電圧（ゲート電圧Ｖｇ）を、−３Ｖから３Ｖまで０．１Ｖステップで掃引させた。

図２は、計算値を得るために仮定したトランジスタ５００の断面図の模式図である。なお、実測で用いたトランジスタ１００と、同等の断面構造を有する。計算は、Ｓｉｌｖａｃｏ社デバイスシミュレータＡＴＬＡＳを用いた。また、下表には、計算に用いたパラメータを示す。なお、Ｅｇはエネルギーギャップ、Ｎｃは伝導帯の実効状態密度、Ｎｖは価電子帯の実効状態密度を示す。計算条件を表１に示す。

また、表には示していないが、導電体５４０および導電体５５０が、絶縁体５６０を介して導電体５７０と重なる領域の長さをそれぞれ０．２μｍとした。さらに、導電体５４０および導電体５５０と、半導体５３０ｂと、が重なる領域における半導体５３０ｂのドナー密度は５×１０^１８ｃｍ^−３とした。

図３に、ソース電圧Ｖｓ＝０Ｖ、ドレイン電圧Ｖｄ＝０．１Ｖにおける、計算によって得られた理想的なＩｄ−Ｖｇ特性と、トランジスタ１００における実測のＩｄ−Ｖｇ特性と、を示す。なお、トランジスタ１００の測定結果のうち、ドレイン電流Ｉｄの測定が容易な１×１０^−１３Ａ以上の値のみプロットした。

図３に示すように、計算で求めた理想的なＩｄ−Ｖｇ特性と比べて、実測のＩｄ−Ｖｇ特性はゲート電圧Ｖｇに対するドレイン電流Ｉｄの変化が緩やかであることがわかる。これは、伝導帯下端のエネルギー（Ｅｃと表記する。）の近くに位置する浅い界面準位に電子がトラップされたためと考えられる。

例えば、図４（Ａ）に示すＶｇ＝０Ｖのバンド構造において、半導体１３０ｃのエネルギーギャップ内にある浅い界面準位１９０は、フェルミ準位（Ｅｆと表記する。）よりも高いエネルギー位置にあるため、電子がトラップされていない。それに対して、深い界面準位１９１はＥｆよりも低いエネルギー位置にあるため、電子がトラップされている。一方、図４（Ｂ）に示すバンド構造において、ゲート電圧Ｖｇとして正の電圧を印加したとき、半導体１３０ｃのバンドが曲がり、Ｅｆが浅い界面準位１９０の分布に入り込むことにより、浅い界面準位１９０にも電子がトラップされ始める（以降、このときに電子がトラップされる浅い界面準位のことをトラップ準位と呼ぶ。）。このときＩｄ−Ｖｇ特性のＳ値が理想的な値よりも大きくなり、浅い界面準位の分布に対応してＶｇ依存性を持つ。

次に、図５に示す模式的なＩｄ−Ｖｇ特性を用いた界面準位の評価方法について説明する。破線は計算によって得られるトラップ準位のない理想的なＩｄ−Ｖｇ特性を示す。また、破線において、ドレイン電流がＩｄ１からＩｄ２に変化するときのゲート電圧Ｖｇの変化をΔＶ_ｉｄとする。また、実線は、実測のＩｄ−Ｖｇ特性を示す。実線において、ドレイン電流がＩｄ１からＩｄ２に変化するときのゲート電圧Ｖｇの変化をΔＶ_ｅｘとする。また、トラップ準位の有無に依らずドレイン電流と半導体１３０と絶縁体１６０との界面における電位は一対一対応しており、ドレイン電流がＩｄ１、Ｉｄ２のときの半導体１３０と絶縁体１６０との界面における電位はそれぞれφ_ｉｔ１、φ_ｉｔ２とし、その変化量をΔφ_ｉｔとする。

図５において、実測は計算よりも傾きが小さいため、ΔＶ_ｅｘは常にΔＶ_ｉｄよりも大きいことがわかる。このとき、ΔＶ_ｅｘとΔＶ_ｉｄの差が、浅い界面準位に電子をトラップすることに要した電位差を表す。したがって、半導体１３０と絶縁体１６０との界面にトラップされた電子による電荷の変化量をΔＱ_ｉｔとした場合、ΔＱ_ｉｔは以下の式（１）で表すことができる。

なお、Ｃ_ｅｆｆは着目する界面に依存する比例係数とする。ここでは、絶縁体１６０と半導体１３０ｃとの界面に着目しているため、Ｃｅｆｆは面積当たりの絶縁体１６０の容量となる。

また、半導体１３０ｃと絶縁体１６０との界面における浅い界面準位の密度をＮ_ｉｔとすると、ΔＱ_ｉｔは式（２）で表すこともできる。なお、ｑは電気素量である。

式（１）と式（２）とを連立させることで式（３）を得ることができる。

次に、式（３）のΔφ_ｉｔについてゼロの極限を取ることで、式（４）を得ることができる。

即ち、Ｉｄ−Ｖｇ特性および式（４）から、半導体１３０ｃと絶縁体１６０との界面における浅い界面準位の密度Ｎ_ｉｔを導出できることがわかる。なお、ドレイン電流と半導体１３０と絶縁体１６０との界面における電位の関係については、上述のデバイスシミュレータを用いた計算によって求めることができる。

以上のような方法によって、実測のＩｄ−Ｖｇ特性における半導体１３０と絶縁体１６０との界面における浅い界面準位の密度Ｎ_ｉｔを見積もることができる。

次に、Ｉｄ−Ｖｇ特性のグラフに上記方法を適用し、その妥当性を検証した。図６（Ａ）に、半導体５３０ｃと絶縁体５６０との界面においてトラップ準位のない理想的なＩｄ−Ｖｇ特性（破線）と、半導体５３０ｃと絶縁体５６０との界面においてトラップ準位を仮定したＩｄ−Ｖｇ特性（実線）と、を重ねて示す。なお、トラップ準位を仮定したＩｄ−Ｖｇ特性において、半導体５３０ｃと絶縁体５６０との界面において、浅い界面準位の密度Ｎ_ｉｔは式（５）で表されるガウス分布を持つと仮定した。また、ピーク密度Ｎ_ｇａは１．０×１０^１２ｃｍ^−２・ｅＶ^−１、分布幅Ｗ_ｇａは０．３ｅＶ、ピーク位置Ｅ_ｇａは０．５ｅＶとした。

理想的なＩｄ−Ｖｇ特性と比べて、トラップ準位を仮定したＩｄ−Ｖｇ特性は、実測のデータと同様に、ゲート電圧Ｖｇに対するドレイン電流Ｉｄの変化が緩やかな結果となった。

また、図６（Ｂ）に、上記方法によりＩｄ−Ｖｇ特性から導出された浅い界面準位の密度分布（実線）と、図６（Ａ）の半導体５３０ｃと絶縁体５６０との界面においてトラップ準位を仮定したガウス分布（破線）と、を示す。図６（Ｂ）より、実線と破線はほぼ一致した。特にＩｄ−Ｖｇ特性のサブスレッショルド領域に対応する低エネルギー側では、高い再現性を有している。したがって、界面準位密度を見積もる上記方法の妥当性が示された。

次に、実測したトランジスタ１００において、半導体１３０と絶縁体１６０の界面にトラップ準位が存在すると仮定して、図３のＩｄ−Ｖｇ特性に上記方法を適用した。図７（Ａ）に、その結果得られた界面準位の密度分布を実線で示す。

また、図７（Ｂ）に、図７（Ａ）の分布のノイズを低減するために縦軸に関して移動平均を行った分布を実線で示す。また、得られた分布を最小自乗法によりガウス分布でフィッティングした曲線を破線で重ねて示す。トランジスタ１００における半導体１３０と絶縁体１６０との界面準位の密度分布は、ピーク密度Ｎ_ｇａは４．７×１０^１２ｃｍ^−２・ｅＶ^−１、分布幅Ｗ_ｇａは０．１７ｅＶ、ピーク位置Ｅ_ｇａは０．３７ｅＶのガウス分布により、フィッティングできた。

次に、得られた界面準位のフィッティング曲線をデバイスシミュレータを用いた計算にフィードバッグすることにより、Ｉｄ−Ｖｇ特性を逆算した結果を図８に示す。図８（Ａ）に、ドレイン電圧Ｖｄが０．１Ｖおよび１．８Ｖの場合の計算によって得られたＩｄ−Ｖｇ特性と、ドレイン電圧Ｖｄが０．１Ｖの場合及び１．８Ｖの場合のトランジスタ１００における実測のＩｄ−Ｖｇ特性とを示す。また、図８（Ｂ）は、図８（Ａ）のドレイン電流Ｉｄを対数としたグラフである。

計算により得られた曲線と、実測値のプロットはほぼ一致しており、さらには、測定が困難なドレイン電流Ｉｄが１×１０^−１３Ａ以下の値を求めることができた。例えば、ゲート電圧Ｖｇが０Ｖにおけるドレイン電流Ｉｄの値であるサブスレッショルドリーク電流は、ドレイン電圧Ｖｄが１．８Ｖの場合は９．７×１０^−１９Ａと、ドレイン電圧Ｖｄが０．１Ｖの場合は４．９×１０^−２０Ａと、評価できた。

また、良好な電気特性を有するトランジスタを得るためには、例えば、半導体１３０と絶縁体１６０との界面における浅い界面準位の密度を５×１０^１２ｃｍ^−２・ｅＶ^−１以下、好ましくは３×１０^１２ｃｍ^−２・ｅＶ^−１以下、さらに好ましくは１×１０^１２ｃｍ^−２・ｅＶ^−１以下、より好ましくは５×１０^１１ｃｍ^−２・ｅＶ^−１以下とすればよい。

＜Ｉｄ−Ｖｇ測定（２）＞
以下ではトランジスタの界面準位の密度を評価し、その界面準位の密度に加え、界面準位にトラップされる電子数Ｎ_ｔｒａｐを考慮した場合において、サブスレッショルドリーク電流を予測する方法について説明する。

界面準位にトラップされる電子数Ｎ_ｔｒａｐは、例えば、トランジスタのドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）の実測と、ドレイン電流−ゲート電圧（Ｉｄ−Ｖｇ）特性の計算値とを比較することによって、評価することができる。

実測には図９に示すトランジスタ３００を用いた。また、計算値を得るための仮定として、トランジスタ６００の断面図の模式図を用いる。計算は、Ｓｉｌｖａｃｏ社デバイスシミュレータＡＴＬＡＳを用いた。また、下表には、計算に用いたパラメータを示す。なお、Ｅｇはエネルギーギャップ、Ｎｃは伝導帯の実効状態密度、Ｎｖは価電子帯の実効状態密度を示す。

また、表には示していないが、導電体６４０および導電体６５０が、絶縁体６６０を介して導電体６７０と重なる領域の長さをそれぞれ０．２μｍとした。さらに、導電体５４０および導電体５５０と、半導体５３０ｂと、が重なる領域における半導体５３０ｂのドナー密度は５×１０^１８ｃｍ^−３とした。

図１０に、ソース電圧Ｖｓ＝０Ｖ、ドレイン電圧Ｖｄ＝０．１Ｖにおける、計算によって得られた理想的なＩｄ−Ｖｇ特性と、トランジスタ３００における実測のＩｄ−Ｖｇ特性と、を示す。なお、トランジスタ１００の測定結果のうち、ドレイン電流Ｉｄの測定が容易な１×１０^−１３Ａ以上の値のみプロットした。

計算で求めた理想的なＩｄ−Ｖｇ特性と比べて、実測のＩｄ−Ｖｇ特性はゲート電圧Ｖｇに対するドレイン電流Ｉｄの変化が緩やかとなる。これは、伝導帯下端のエネルギー（Ｅｃと表記する。）の近くに位置する浅い界面準位に電子がトラップされたためと考えられる。なお、＜Ｉｄ−Ｖｇ測定（１）＞では、全ての浅い界面準位に電子がトラップされると仮定したが、本項目では、フェルミ分布関数を用いて、浅い界面準位へトラップされる（単位面積、単位エネルギーあたりの）電子数Ｎ_ｔｒａｐを考慮することで、より厳密に界面準位の密度Ｎ_ｉｔを見積もることができる。

まず、図５に示す模式的なＩｄ−Ｖｇ特性を用いて界面トラップ準位にトラップされる電子数Ｎ_ｔｒａｐの評価方法について説明する。破線は計算によって得られるトラップ準位のない理想的なＩｄ−Ｖｇ特性を示す。また、破線において、ドレイン電流がＩｄ１からＩｄ２に変化するときのゲート電圧Ｖｇの変化をΔＶ_ｉｄとする。また、実線は、実測のＩｄ−Ｖｇ特性を示す。実線において、ドレイン電流がＩｄ１からＩｄ２に変化するときのゲート電圧Ｖｇの変化をΔＶ_ｅｘとする。ドレイン電流がＩｄ１、Ｉｄ２のときの着目する界面（例えば、半導体３３０ｃと半導体３３０ｂとの界面）における電位はそれぞれφ_ｉｔ１、φ_ｉｔ２とし、その変化量をΔφ_ｉｔとする。

図５において、実測は計算よりも傾きが小さいため、ΔＶ_ｅｘは常にΔＶ_ｉｄよりも大きいことがわかる。このとき、ΔＶ_ｅｘとΔＶ_ｉｄの差が、浅い界面準位に電子をトラップすることに要した電位差を表す。したがって、トラップされた電子による電荷の変化量ΔＱ_ｔｒａｐは以下の式（９）で表すことができる。

ここでは、半導体３３０ｃと半導体３３０ｂとの界面に着目しているため、Ｃ_ｔｇは面積当たりの絶縁体３６０と半導体３３０ｃの合成容量となる。また、ΔＱ_ｔｒａｐは、トラップされた（単位面積、単位エネルギーあたりの）電子数Ｎ_ｔｒａｐを用いて、式（１０）で表すこともできる。なお、ｑは電気素量である。

式（９）と式（１０）とを連立させることで式（１１）を得ることができる。

次に、式（１１）のΔφ_ｉｔについてゼロの極限を取ることで、式（１２）を得ることができる。

即ち、理想的なＩｄ−Ｖｇ特性、実測のＩｄ−Ｖｇ特性および式（１２）を用いて、例えば半導体３３０ｃと半導体３３０ｂとの界面においてトラップされた電子数Ｎ_ｔｒａｐを見積もることができる。なお、ドレイン電流と半導体３３０ｃと半導体３３０ｂとの界面における電位の関係については、上述のデバイスシミュレータを用いた計算によって求めることができる。

また、単位面積、単位エネルギーあたりの電子数Ｎ_ｔｒａｐと界面準位の密度Ｎ_ｉｔは式（１３）のような関係にある。

ここで、ｆ（Ｅ）はフェルミ分布関数である。式（１２）から得られたＮ_ｔｒａｐを式（１３）でフィッティングすることで、Ｎ_ｉｔは決定される。このＮ_ｉｔを設定したデバイスシミュレータを用いた計算により、Ｉｄ＜０．１ｐＡを含む伝達特性を得ることができる。

次に、図１０に示す実測のＩｄ−Ｖｇ特性に式（１２）を適用し、Ｎ_ｔｒａｐを抽出した結果を図１１に○印で示す。ここで、図１１の縦軸は半導体６３０ｂの伝導帯下端ＥｃからのフェルミエネルギーＥｆである。破線を見るとＥｃのすぐ下の位置に極大値となっている。式（１３）のＮ_ｉｔとして、式（１４）のテール分布を仮定すると図１１の破線のように非常に良くＮ_ｔｒａｐをフィッティングでき、フィッティングパラメータとして、ピーク値Ｎ_ｔａ＝１．６７×１０^１３ｃｍ^−２／ｅＶ、特性幅Ｗ_ｔａ＝０．１０５ｅＶが得られた。

次に、得られた界面準位のフィッティング曲線をデバイスシミュレータを用いた計算にフィードバッグすることにより、Ｉｄ−Ｖｇ特性を逆算した結果を図１２に示す。図１２（Ａ）に、ドレイン電圧Ｖｄが０．１Ｖおよび１．８Ｖの場合の計算によって得られたＩｄ−Ｖｇ特性と、ドレイン電圧Ｖｄが０．１Ｖの場合及び１．８Ｖの場合のトランジスタ１００における実測のＩｄ−Ｖｇ特性とを示す。また、図１２（Ｂ）は、図１２（Ａ）のドレイン電流Ｉｄを対数としたグラフである。

計算により得られた曲線と、実測値のプロットはほぼ一致しており、さらには、測定が困難なドレイン電流Ｉｄが１×１０^−１３Ａ以下の値を求めることができた。例えば、ドレイン電流Ｉｄが１×１０^−１２Ａにおけるサブスレッショルドスロープを見積もると、１２６ｍＶ・ｄｅｃ^−１となる。また、Ｉｄが１×１０^−１３Ａよりも小さくなると、８２ｍＶ・ｄｅｃ^−１に収束した。この値は、式（１５）により求められる酸化物半導体膜を用いたトランジスタにおける理想値である８２ｍＶ・ｄｅｃ^−１と一致した。

ここで、Ｃ_ｔｇは面積当たりの絶縁体６６０と半導体６３０ｃの合成容量、Ｃ_ｂｇは面積当たりの半導体６３０ａ、絶縁体６２０の合成容量、Ｃ_ａｃｔは面積当たりの半導体６３０ｂの容量、ｋ_Ｂはボルツマン定数、Ｔは絶対温度である。

＜トランジスタ構造１の構成要素＞
以下では、トランジスタの構成要素の一例について説明する。

基板１１０としては、例えば、絶縁体基板、半導体基板または導電体基板を用いればよい。絶縁体基板としては、例えば、ガラス基板、石英基板、サファイア基板、安定化ジルコニア基板（イットリア安定化ジルコニア基板など）、樹脂基板などがある。また、半導体基板としては、例えば、シリコン、ゲルマニウムなどの単体半導体基板、または炭化シリコン、シリコンゲルマニウム、ヒ化ガリウム、リン化インジウム、酸化亜鉛、酸化ガリウムを材料とした化合物半導体基板などがある。さらには、前述の半導体基板内部に絶縁体領域を有する半導体基板、例えばＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕｌａｔｏｒ）基板などがある。導電体基板としては、黒鉛基板、金属基板、合金基板、導電性樹脂基板などがある。または、金属の窒化物を有する基板、金属の酸化物を有する基板などがある。さらには、絶縁体基板に導電体または半導体が設けられた基板、半導体基板に導電体または絶縁体が設けられた基板、導電体基板に半導体または絶縁体が設けられた基板などがある。または、これらの基板に素子が設けられたものを用いてもよい。基板に設けられる素子としては、容量素子、抵抗素子、スイッチ素子、発光素子、記憶素子などがある。

また、基板１１０として、可とう性基板を用いてもよい。なお、可とう性基板上にトランジスタを設ける方法としては、非可とう性の基板上にトランジスタを作製した後、トランジスタを剥離し、可とう性基板である基板１１０に転置する方法もある。その場合には、非可とう性基板とトランジスタとの間に剥離層を設けるとよい。なお、基板１１０として、繊維を編みこんだシート、フィルムまたは箔などを用いてもよい。また、基板１１０が伸縮性を有してもよい。また、基板１１０は、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有してもよい。または、元の形状に戻らない性質を有してもよい。基板１１０の厚さは、例えば、５μｍ以上７００μｍ以下、好ましくは１０μｍ以上５００μｍ以下、さらに好ましくは１５μｍ以上３００μｍ以下とする。基板１１０を薄くすると、半導体装置を軽量化することができる。また、基板１１０を薄くすることで、ガラスなどを用いた場合にも伸縮性を有する場合や、折り曲げや引っ張りをやめた際に、元の形状に戻る性質を有する場合がある。そのため、落下などによって基板１１０上の半導体装置に加わる衝撃などを緩和することができる。即ち、丈夫な半導体装置を提供することができる。

可とう性基板である基板１１０としては、例えば、金属、合金、樹脂もしくはガラス、またはそれらの繊維などを用いることができる。可とう性基板である基板１１０は、線膨張率が低いほど環境による変形が抑制されて好ましい。可とう性基板である基板１１０としては、例えば、線膨張率が１×１０^−３／Ｋ以下、５×１０^−５／Ｋ以下、または１×１０^−５／Ｋ以下である材質を用いればよい。樹脂としては、例えば、ポリエステル、ポリオレフィン、ポリアミド（ナイロン、アラミドなど）、ポリイミド、ポリカーボネート、アクリル、ポリテトラフルオロエチレン（ＰＴＦＥ）などがある。特に、アラミドは、線膨張率が低いため、可とう性基板である基板１１０として好適である。

絶縁体１２０としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体４０２としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。

絶縁体１２０は、基板１１０からの不純物の拡散を防止する役割を有してもよい。また、半導体１３０が酸化物半導体である場合、絶縁体１２０は、半導体１３０に酸素を供給する役割を担うことができる。

絶縁体１２０は過剰酸素を含む絶縁体であると好ましい。

例えば、過剰酸素を含む絶縁体は、加熱処理によって酸素を放出する機能を有する絶縁体である。例えば、過剰酸素を含む酸化シリコン層は、加熱処理などによって酸素を放出することができる酸化シリコン層である。したがって、絶縁体１２０は膜中を酸素が移動可能な絶縁体である。即ち、絶縁体１２０は酸素透過性を有する絶縁体とすればよい。例えば、絶縁体１２０は、半導体１３０よりも酸素透過性の高い絶縁体とすればよい。

過剰酸素を含む絶縁体は、半導体１３０中の酸素欠損を低減させる機能を有する場合がある。半導体１３０中で酸素欠損は、深い準位を形成し、正孔捕獲中心などとなる。また、酸素欠損のサイトに水素が入ることによって、キャリアである電子を生成することがある。したがって、半導体１３０中の酸素欠損を低減することで、トランジスタに安定した電気特性を付与することができる。

ここで、加熱処理によって酸素を放出する絶縁体は、ＴＤＳ分析にて、１００℃以上７００℃以下または１００℃以上５００℃以下の表面温度の範囲で１×１０^１８ａｔｏｍｓ／ｃｍ^３以上、１×１０^１９ａｔｏｍｓ／ｃｍ^３以上または１×１０^２０ａｔｏｍｓ／ｃｍ^３以上の酸素（酸素原子数換算）を放出することもある。

ここで、ＴＤＳ分析を用いた酸素の放出量の測定方法について、以下に説明する。

測定試料をＴＤＳ分析したときの気体の全放出量は、放出ガスのイオン強度の積分値に比例する。そして標準試料との比較により、気体の全放出量を計算することができる。

例えば、標準試料である所定の密度の水素を含むシリコン基板のＴＤＳ分析結果、および測定試料のＴＤＳ分析結果から、測定試料の酸素分子の放出量（Ｎ_Ｏ２）は、下に示す式で求めることができる。ここで、ＴＤＳ分析で得られる質量電荷比３２で検出されるガスの全てが酸素分子由来と仮定する。ＣＨ_３ＯＨの質量電荷比は３２であるが、存在する可能性が低いものとしてここでは考慮しない。また、酸素原子の同位体である質量数１７の酸素原子および質量数１８の酸素原子を含む酸素分子についても、自然界における存在比率が極微量であるため考慮しない。

Ｎ_Ｈ２は、標準試料から脱離した水素分子を密度で換算した値である。Ｓ_Ｈ２は、標準試料をＴＤＳ分析したときのイオン強度の積分値である。ここで、標準試料の基準値を、Ｎ_Ｈ２／Ｓ_Ｈ２とする。Ｓ_Ｏ２は、測定試料をＴＤＳ分析したときのイオン強度の積分値である。αは、ＴＤＳ分析におけるイオン強度に影響する係数である。上式の詳細に関しては、特開平６−２７５６９７公報を参照する。なお、上記酸素の放出量は、電子科学株式会社製の昇温脱離分析装置ＥＭＤ−ＷＡ１０００Ｓ／Ｗを用い、標準試料として１×１０^１６ａｔｏｍｓ／ｃｍ^２の水素原子を含むシリコン基板を用いて測定した。

また、ＴＤＳ分析において、酸素の一部は酸素原子として検出される。酸素分子と酸素原子の比率は、酸素分子のイオン化率から算出することができる。なお、上述のαは酸素分子のイオン化率を含むため、酸素分子の放出量を評価することで、酸素原子の放出量についても見積もることができる。

なお、Ｎ_Ｏ２は酸素分子の放出量である。酸素原子に換算したときの放出量は、酸素分子の放出量の２倍となる。

または、加熱処理によって酸素を放出する絶縁体は、過酸化ラジカルを含むこともある。具体的には、過酸化ラジカルに起因するスピン密度が、５×１０^１７ｓｐｉｎｓ／ｃｍ^３以上であることをいう。なお、過酸化ラジカルを含む絶縁体は、ＥＳＲにて、ｇ値が２．０１近傍に非対称の信号を有することもある。

または、過剰酸素を含む絶縁体は、酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））であってもよい。酸素が過剰な酸化シリコン（ＳｉＯ_Ｘ（Ｘ＞２））は、シリコン原子数の２倍より多い酸素原子を単位体積当たりに含むものである。単位体積当たりのシリコン原子数および酸素原子数は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ Ｂａｃｋｓｃａｔｔｅｒｉｎｇ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により測定した値である。

半導体１３０としては、酸化物半導体を用いることが好ましい。ただし、シリコン（歪シリコン含む）、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、ガリウムヒ素、アルミニウムガリウムヒ素、インジウムリン、窒化ガリウムまたは有機半導体などを用いても構わない場合がある。

以下では、半導体１３０が、第１の半導体層、第２の半導体層および第３の半導体層が、この順に積層した積層膜である場合を示す。

半導体１３０は、第１の半導体層、第２の半導体層および第３の半導体層がこの順に積層した積層構造を有しても構わない。第１の半導体層、第２の半導体層、第３の半導体層に適用可能な半導体について説明する。

第２の半導体層は、例えば、インジウムを含む酸化物半導体である。第２の半導体層は、例えば、インジウムを含むと、キャリア移動度（電子移動度）が高くなる。また、第２の半導体層は、元素Ｍを含むと好ましい。元素Ｍは、好ましくは、アルミニウム、ガリウム、イットリウムまたはスズなどとする。そのほかの元素Ｍに適用可能な元素としては、ホウ素、シリコン、チタン、鉄、ニッケル、ゲルマニウム、イットリウム、ジルコニウム、モリブデン、ランタン、セリウム、ネオジム、ハフニウム、タンタル、タングステンなどがある。ただし、元素Ｍとして、前述の元素を複数組み合わせても構わない場合がある。元素Ｍは、例えば、酸素との結合エネルギーが高い元素である。例えば、酸素との結合エネルギーがインジウムよりも高い元素である。または、元素Ｍは、例えば、酸化物半導体のエネルギーギャップを大きくする機能を有する元素である。また、第２の半導体層は、亜鉛を含むと好ましい。酸化物半導体は、亜鉛を含むと結晶化しやすくなる場合がある。

ただし、第２の半導体層は、インジウムを含む酸化物半導体に限定されない。第２の半導体層は、例えば、亜鉛スズ酸化物、ガリウムスズ酸化物、酸化ガリウムなどの、インジウムを含まず、亜鉛を含む酸化物半導体、ガリウムを含む酸化物半導体、スズを含む酸化物半導体などであっても構わない。

第２の半導体層は、例えば、エネルギーギャップが大きい酸化物を用いる。第２の半導体層のエネルギーギャップは、例えば、２．５ｅＶ以上４．２ｅＶ以下、好ましくは２．８ｅＶ以上３．８ｅＶ以下、さらに好ましくは３ｅＶ以上３．５ｅＶ以下とする。

例えば、第１の半導体層および第３の半導体層は、第２の半導体層を構成する酸素以外の元素一種以上、または二種以上から構成される酸化物半導体である。第２の半導体層を構成する酸素以外の元素一種以上、または二種以上から第１の半導体層および第３の半導体層が構成されるため、第１の半導体層と第２の半導体層との界面、および第２の半導体層と第３の半導体層との界面において、界面準位が形成されにくい。

第１の半導体層、第２の半導体層および第３の半導体層が、インジウムを含む場合について説明する。なお、第１の半導体層がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。また、第２の半導体層がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが２５ａｔｏｍｉｃ％より高く、Ｍが７５ａｔｏｍｉｃ％未満、さらに好ましくはＩｎが３４ａｔｏｍｉｃ％より高く、Ｍが６６ａｔｏｍｉｃ％未満とする。また、第３の半導体層がＩｎ−Ｍ−Ｚｎ酸化物のとき、ＩｎおよびＭの和を１００ａｔｏｍｉｃ％としたとき、好ましくはＩｎが５０ａｔｏｍｉｃ％未満、Ｍが５０ａｔｏｍｉｃ％より高く、さらに好ましくはＩｎが２５ａｔｏｍｉｃ％未満、Ｍが７５ａｔｏｍｉｃ％より高くする。なお、第３の半導体層は、第１の半導体層と同種の酸化物を用いても構わない。

第２の半導体層は、第１の半導体層および第３の半導体層よりも電子親和力の大きい酸化物を用いる。例えば、第２の半導体層として、第１の半導体層および第３の半導体層よりも電子親和力の０．０７ｅＶ以上１．３ｅＶ以下、好ましくは０．１ｅＶ以上０．７ｅＶ以下、さらに好ましくは０．１５ｅＶ以上０．４ｅＶ以下大きい酸化物を用いる。なお、電子親和力は、真空準位と伝導帯下端のエネルギーとの差である。

なお、インジウムガリウム酸化物は、小さい電子親和力と、高い酸素ブロック性を有する。そのため、第３の半導体層がインジウムガリウム酸化物を含むと好ましい。ガリウム原子割合［Ｇａ／（Ｉｎ＋Ｇａ）］は、例えば、７０％以上、好ましくは８０％以上、さらに好ましくは９０％以上とする。

ただし、第１の半導体層または／および第３の半導体層が、酸化ガリウムであっても構わない。例えば、第３の半導体層として、酸化ガリウムを用いると導電体１４０または導電体１５０と導電体１７０との間に生じるリーク電流を低減することができる。即ち、トランジスタのオフ電流を小さくすることができる。

このとき、ゲート電圧を印加すると、第１の半導体層、第２の半導体層、第３の半導体層のうち、電子親和力の大きい第２の半導体層にチャネルが形成される。第１の半導体層、第２の半導体層および第３の半導体層から選ばれた２層または３層にチャネルが形成されても構わない。

ここで、第１の半導体層と第２の半導体層との間には、第１の半導体層と第２の半導体層との混合領域を有する場合がある。また、第２の半導体層と第３の半導体層との間には、第２の半導体層と第３の半導体層との混合領域を有する場合がある。混合領域は、浅い界面準位の密度が低くなる。そのため、第１の半導体層、第２の半導体層および第３の半導体層の積層体は、それぞれの界面近傍において、エネルギーが連続的に変化する（連続接合ともいう。）バンド構造となる。

このとき、電子は、第１の半導体層中および第３の半導体層中ではなく、第２の半導体層中を主として移動する。したがって、第１の半導体層および第２の半導体層の界面における浅い界面準位の密度、第２の半導体層と第３の半導体層との界面における浅い界面準位の密度を低くすることによって、第２の半導体層中で電子の移動が阻害されることが少なく、トランジスタのオン電流を高くすることができる。

なお、トランジスタのオン電流を高くするためには、第３の半導体層の厚さは小さいほど好ましい。例えば、１０ｎｍ未満、好ましくは５ｎｍ以下、さらに好ましくは３ｎｍ以下の領域を有する第３の半導体層とすればよい。一方、第３の半導体層は、チャネルの形成される第２の半導体層へ、隣接する絶縁体を構成する酸素以外の元素（水素、シリコンなど）が入り込まないようブロックする機能を有する。そのため、第３の半導体層は、ある程度の厚さを有することが好ましい。例えば、０．３ｎｍ以上、好ましくは１ｎｍ以上、さらに好ましくは２ｎｍ以上の厚さの領域を有する第３の半導体層とすればよい。また、第３の半導体層は、絶縁体１２０などから放出される酸素の外方拡散を抑制するために、酸素をブロックする性質を有すると好ましい。

また、信頼性を高くするためには、第１の半導体層は厚く、第３の半導体層は薄いことが好ましい。例えば、１０ｎｍ以上、好ましくは２０ｎｍ以上、さらに好ましくは４０ｎｍ以上、より好ましくは６０ｎｍ以上の厚さの領域を有する第１の半導体層とすればよい。第１の半導体層の厚さを、厚くすることで、隣接する絶縁体と第１の半導体層との界面からチャネルの形成される第２の半導体層までの距離を離すことができる。ただし、トランジスタを有する半導体装置の生産性が低下する場合があるため、例えば、２００ｎｍ以下、好ましくは１２０ｎｍ以下、さらに好ましくは８０ｎｍ以下の厚さの領域を有する第１の半導体層とすればよい。

例えば、酸化物半導体中のシリコンは、キャリアトラップやキャリア発生源となる場合がある。したがって、第２の半導体層のシリコン濃度は低いほど好ましい。例えば、第２の半導体層と第１の半導体層との間に、例えば、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）において、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは２×１０^１８ａｔｏｍｓ／ｃｍ^３未満のシリコン濃度となる領域を有する。また、第２の半導体層と第３の半導体層との間に、ＳＩＭＳにおいて、１×１０^１９ａｔｏｍｓ／ｃｍ^３未満、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３未満、さらに好ましくは２×１０^１８ａｔｏｍｓ／ｃｍ^３未満のシリコン濃度となる領域を有する。

また、第２の半導体層の水素濃度を低減するために、第１の半導体層および第３の半導体層の水素濃度を低減すると好ましい。第１の半導体層および第３の半導体層は、ＳＩＭＳにおいて、２×１０^２０ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下の水素濃度となる領域を有する。また、第２の半導体層の窒素濃度を低減するために、第１の半導体層および第３の半導体層の窒素濃度を低減すると好ましい。第１の半導体層および第３の半導体層は、ＳＩＭＳにおいて、５×１０^１９ａｔｏｍｓ／ｃｍ^３以下、好ましくは５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、より好ましくは１×１０^１８ａｔｏｍｓ／ｃｍ^３以下、さらに好ましくは５×１０^１７ａｔｏｍｓ／ｃｍ^３以下の窒素濃度となる領域を有する。

なお、酸化物半導体に銅が混入すると、電子トラップを生成する場合がある。電子トラップは、トランジスタのしきい値電圧をプラス方向へ変動させる場合がある。したがって、第２の半導体層の表面または内部における銅濃度は低いほど好ましい。例えば、第２の半導体層、銅濃度が１×１０^１９ａｔｏｍｓ／ｃｍ^３以下、５×１０^１８ａｔｏｍｓ／ｃｍ^３以下、または１×１０^１８ａｔｏｍｓ／ｃｍ^３以下となる領域を有すると好ましい。

また、例えば、上述した評価方法によって、積層した第３の半導体層と第２の半導体層の界面準位を求めることもできる。その場合、比例定数Ｃ_ｅｆｆは第３の半導体層と、第３の半導体層が接する絶縁体層との直列容量となる。また、その他の界面においても、比例定数Ｃ_ｅｆｆは適宜求めることができる。

なお、上述の３層構造は一例である。例えば、図１３（Ａ）に示すように、積層構造ではなく単層で用いてもよい。または、第１の半導体層または第３の半導体層のない２層構造としても構わない。または、第１の半導体層の上もしくは下、または第３の半導体層上もしくは下に、第１の半導体層、第２の半導体層および第３の半導体層として例示した半導体のいずれか一を有する４層構造としても構わない。または、第１の半導体層の上、第１の半導体層の下、第３の半導体層の上、第３の半導体層の下のいずれか二箇所以上に、第１の半導体層、第２の半導体層および第３の半導体層として例示した半導体のいずれか一を有するｎ層構造（ｎは５以上の整数）としても構わない。

導電体１４０および導電体１５０としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。

絶縁体１６０としては、例えば、ホウ素、炭素、窒素、酸素、フッ素、マグネシウム、アルミニウム、シリコン、リン、塩素、アルゴン、ガリウム、ゲルマニウム、イットリウム、ジルコニウム、ランタン、ネオジム、ハフニウムまたはタンタルを含む絶縁体を、単層で、または積層で用いればよい。例えば、絶縁体１６０としては、酸化アルミニウム、酸化マグネシウム、酸化シリコン、酸化窒化シリコン、窒化酸化シリコン、窒化シリコン、酸化ガリウム、酸化ゲルマニウム、酸化イットリウム、酸化ジルコニウム、酸化ランタン、酸化ネオジム、酸化ハフニウムまたは酸化タンタルを用いればよい。

導電体１７０としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。

＜トランジスタ構造１の変形例＞
または、本発明の一態様に係るトランジスタは、図１３（Ｂ）に示すように、基板１１０と絶縁体１２０との間に導電体１７５を有しても構わない。導電体１７５は、トランジスタの第２のゲート電極（バックゲート電極ともいう。）としての機能を有する。

導電体１７５には、例えば、導電体１７０と同じ電圧を印加することができる。こうすることで、半導体１３０の上下から電界を印加することが可能となるため、トランジスタのオン電流を大きくすることができる。また、トランジスタのオフ電流を小さくすることができる。または、導電体１７５には、例えば、ソース電極よりも低い電圧または高い電圧を印加し、トランジスタのしきい値電圧をプラス方向またはマイナス方向へ変動させてもよい。例えば、トランジスタのしきい値電圧をプラス方向に変動させることで、ゲート電圧が０Ｖであってもトランジスタが非導通状態（オフ状態）となる、ノーマリーオフが実現できる場合がある。なお、導電体１７５に印加する電圧は、可変であってもよいし、固定であってもよい。導電体１７５に印加する電圧を可変にする場合、電圧を制御する回路を導電体１７５と電気的に接続してもよい。

また、上述した評価方法によって、導電体１７５を用いて絶縁体１２０と半導体１３０との界面における浅い界面準位の密度を評価することもできる。

また、絶縁体１２０と半導体１３０との界面における浅い界面準位の密度が１×１０^１３ｃｍ^−２・ｅＶ^−１以下、好ましくは６×１０^１２ｃｍ^−２・ｅＶ^−１以下、さらに好ましくは３×１０^１２ｃｍ^−２・ｅＶ^−１以下、より好ましくは１×１０^１２ｃｍ^−２・ｅＶ^−１以下とする。界面準位の密度が前述の値よりも低いことで、トランジスタのＳ値を小さくすることができる。したがって、小さいゲート電圧の変更によってトランジスタの導通状態と非導通状態を切り替えることが可能となる。そのため、トランジスタの消費電力は小さくなる。また、ノーマリーオフの電気特性を有するトランジスタにおいては、ゲート電圧が０Ｖにおけるドレイン電流（リーク電流ともいう。）を小さくすることができる。また、トランジスタの電気特性の変動を小さくすることができる。

導電体１７５としては、例えば、ホウ素、窒素、酸素、フッ素、シリコン、リン、アルミニウム、チタン、クロム、マンガン、コバルト、ニッケル、銅、亜鉛、ガリウム、イットリウム、ジルコニウム、モリブデン、ルテニウム、銀、インジウム、スズ、タンタルおよびタングステンを一種以上含む導電体を、単層で、または積層で用いればよい。例えば、合金膜や化合物膜であってもよく、アルミニウムを含む導電体、銅およびチタンを含む導電体、銅およびマンガンを含む導電体、インジウム、スズおよび酸素を含む導電体、チタンおよび窒素を含む導電体などを用いてもよい。
＜トランジスタ構造２＞
図１４（Ａ）および図１４（Ｂ）は、本発明の一態様に係るトランジスタ２００の上面図および断面図である。図１４（Ａ）は上面図であり、図１４（Ｂ）は、図１４（Ａ）に示す一点鎖線Ｂ１−Ｂ２、および一点鎖線Ｂ３−Ｂ４に対応する断面図である。なお、図１４（Ａ）の上面図では、図の明瞭化のために一部の要素を省いて図示している。

図１４（Ａ）および図１４（Ｂ）に示すトランジスタ２００は、基板２１０上の絶縁体２２０と、絶縁体２２０上の導電体２７５と、導電体２７５上の絶縁体２６０と、絶縁体２６０上の半導体２３０と、半導体２３０の上面と接し、間隔を開けて配置された導電体２４０および導電体２５０と、を有する。なお、導電体２７５は、絶縁体２６０を介して半導体２３０と重なる領域を有する。なお、基板２１０と導電体２７５の間の絶縁体２２０は必須の構成ではない。

また、半導体２３０は、トランジスタ２００のチャネル形成領域としての機能を有する。また、導電体２７５は、トランジスタ２００の第１のゲート電極（フロントゲート電極ともいう。）としての機能を有する。また、絶縁体２６０は、トランジスタ２００のゲート絶縁体としての機能を有する。また、導電体２４０および導電体２５０は、トランジスタのソース電極およびドレイン電極としての機能を有する。

このとき、図１４に示すトランジスタ２００は、半導体２３０と導電体２７５が絶縁体２６０を介して重なる領域において、半導体２３０と絶縁体２６０との界面における浅い界面準位の密度が１×１０^１３ｃｍ^−２・ｅＶ^−１以下、好ましくは６×１０^１２ｃｍ^−２・ｅＶ^−１以下、さらに好ましくは３×１０^１２ｃｍ^−２・ｅＶ^−１以下、より好ましくは１×１０^１２ｃｍ^−２・ｅＶ^−１以下とする。界面準位の密度が前述の値よりも低いことで、トランジスタのＳ値を小さくすることができる。したがって、小さいゲート電圧の変更によってトランジスタの導通状態と非導通状態を切り替えることが可能となる。そのため、トランジスタの消費電力は小さくなる。また、ノーマリーオフの電気特性を有するトランジスタにおいては、ゲート電圧が０Ｖにおけるドレイン電流（リーク電流ともいう。）を小さくすることができる。また、トランジスタの電気特性の変動を小さくすることができる。

なお、絶縁体２６０は過剰酸素を含む絶縁体であると好ましい。

なお、基板２１０は、基板１１０についての記載を参照する。また、導電体２７５は、導電体１７０についての記載を参照する。また、絶縁体２６０は、絶縁体１６０についての記載を参照する。また、また、半導体２３０は、半導体１３０についての記載を参照する。また、導電体２４０および導電体２５０は、導電体１４０および導電体１５０ついての記載を参照する。また、絶縁体２２０は、絶縁体１２０についての記載を参照する。

また、本実施の形態において、様々なタイプのトランジスタに適用することができる。場合によっては、または、状況に応じて、例えば、プレーナ型、ＦＩＮ（フィン）型、ＴＲＩ−ＧＡＴＥ（トライゲート）型などのトランジスタなどとすることができる。また、ゲート電極が、ゲート絶縁膜を介して、半導体層のチャネル幅方向を電気的に取り囲む構造（ｓｕｒｒｏｕｎｄｅｄ ｃｈａｎｎｅｌ（ｓ−ｃｈａｎｎｅｌ）構造）有するトランジスタにも適用することができる。ｓ−ｃｈａｎｎｅｌ構造を有することで、オン電流が高いトランジスタを得ることができる。

＜酸化物半導体の構造について＞
以下では、酸化物半導体の構造について説明する。

酸化物半導体は、単結晶酸化物半導体と、それ以外の非単結晶酸化物半導体とに分けられる。非単結晶酸化物半導体としては、ＣＡＡＣ−ＯＳ（Ｃ Ａｘｉｓ Ａｌｉｇｎｅｄ Ｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）、多結晶酸化物半導体、微結晶酸化物半導体、非晶質酸化物半導体などがある。

また別の観点では、酸化物半導体は、非晶質酸化物半導体と、それ以外の結晶性酸化物半導体とに分けられる。結晶性酸化物半導体としては、単結晶酸化物半導体、ＣＡＡＣ−ＯＳ、多結晶酸化物半導体、微結晶酸化物半導体などがある。

＜ＣＡＡＣ−ＯＳ＞
まずは、ＣＡＡＣ−ＯＳについて説明する。なお、ＣＡＡＣ−ＯＳを、ＣＡＮＣ（Ｃ−Ａｘｉｓ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ＣＡＡＣ−ＯＳは、ｃ軸配向した複数の結晶部（ナノ結晶（ｎｃ：ｎａｎｏｃｒｙｓｔａｌ）ともいう。）を有する酸化物半導体の一つである。

透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ Ｅｌｅｃｔｒｏｎ Ｍｉｃｒｏｓｃｏｐｅ）によって、ＣＡＡＣ−ＯＳの明視野像と回折パターンとの複合解析像（高分解能ＴＥＭ像ともいう。）を観察すると、複数のナノ結晶を確認することができる。一方、高分解能ＴＥＭ像ではナノ結晶同士の境界、即ち結晶粒界（グレインバウンダリーともいう。）を明確に確認することができない。そのため、ＣＡＡＣ−ＯＳは、結晶粒界に起因する電子移動度の低下が起こりにくいといえる。

以下では、ＴＥＭによって観察したＣＡＡＣ−ＯＳについて説明する。図１５（Ａ）に、試料面と略平行な方向から観察したＣＡＡＣ−ＯＳの断面の高分解能ＴＥＭ像を示す。高分解能ＴＥＭ像の観察には、球面収差補正（Ｓｐｈｅｒｉｃａｌ Ａｂｅｒｒａｔｉｏｎ Ｃｏｒｒｅｃｔｏｒ）機能を用いた。球面収差補正機能を用いた高分解能ＴＥＭ像を、特にＣｓ補正高分解能ＴＥＭ像と呼ぶ。Ｃｓ補正高分解能ＴＥＭ像の取得は、例えば、日本電子株式会社製原子分解能分析電子顕微鏡ＪＥＭ−ＡＲＭ２００Ｆなどによって行うことができる。

図１５（Ａ）の領域（１）を拡大したＣｓ補正高分解能ＴＥＭ像を図１５（Ｂ）に示す。図１５（Ｂ）より、ナノ結晶において、金属原子が層状に配列していることを確認できる。金属原子の各層の配列は、ＣＡＡＣ−ＯＳの膜を形成する面（被形成面ともいう。）または上面の凹凸を反映しており、ＣＡＡＣ−ＯＳの被形成面または上面と平行となる。

図１５（Ｂ）に示すように、ＣＡＡＣ−ＯＳは特徴的な原子配列を有する。図１５（Ｃ）は、特徴的な原子配列を、補助線で示したものである。図１５（Ｂ）および図１５（Ｃ）より、ナノ結晶一つの大きさは１ｎｍ以上３ｎｍ以下程度であり、ナノ結晶とナノ結晶との傾きにより生じる隙間の大きさは０．８ｎｍ程度であることがわかる。

ここで、Ｃｓ補正高分解能ＴＥＭ像をもとに、基板５１２０上のＣＡＡＣ−ＯＳのナノ結晶５１００の配置を模式的に示すと、レンガまたはブロックが積み重なったような構造となる（図１５（Ｄ）参照。）。図１５（Ｃ）で観察されたナノ結晶とナノ結晶との間で傾きが生じている箇所は、図１５（Ｄ）に示す領域５１６１に相当する。

また、図１６（Ａ）に、試料面と略垂直な方向から観察したＣＡＡＣ−ＯＳの平面のＣｓ補正高分解能ＴＥＭ像を示す。図１６（Ａ）の領域（１）、領域（２）および領域（３）を拡大したＣｓ補正高分解能ＴＥＭ像を、それぞれ図１６（Ｂ）、図１６（Ｃ）および図１６（Ｄ）に示す。図１６（Ｂ）、図１６（Ｃ）および図１６（Ｄ）より、ナノ結晶は、金属原子が三角形状、四角形状または六角形状に配列していることを確認できる。しかしながら、異なるナノ結晶間で、金属原子の配列に規則性は見られない。

次に、Ｘ線回折（ＸＲＤ：Ｘ−Ｒａｙ Ｄｉｆｆｒａｃｔｉｏｎ）によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析を行うと、図１７（Ａ）に示すように回折角（２θ）が３１°近傍にピークが現れる場合がある。このピークは、ＩｎＧａＺｎＯ_４の結晶の（００９）面に帰属されることから、ＣＡＡＣ−ＯＳの結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることが確認できる。

なお、ＣＡＡＣ−ＯＳのｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍のピークの他に、２θが３６°近傍にもピークが現れる場合がある。２θが３６°近傍のピークは、ＣＡＡＣ−ＯＳ中の一部に、ｃ軸配向性を有さない結晶が含まれることを示している。より好ましいＣＡＡＣ−ＯＳは、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による構造解析では、２θが３１°近傍にピークを示し、２θが３６°近傍にピークを示さない。

一方、ＣＡＡＣ−ＯＳに対し、ｃ軸に略垂直な方向からＸ線を入射させるｉｎ−ｐｌａｎｅ法による構造解析を行うと、２θが５６°近傍にピークが現れる。このピークは、ＩｎＧａＺｎＯ_４の結晶の（１１０）面に帰属される。ＣＡＡＣ−ＯＳの場合は、２θを５６°近傍に固定し、試料面の法線ベクトルを軸（φ軸）として試料を回転させながら分析（φスキャン）を行っても、図１７（Ｂ）に示すように明瞭なピークは現れない。これに対し、ＩｎＧａＺｎＯ_４の単結晶酸化物半導体であれば、２θを５６°近傍に固定してφスキャンした場合、図１７（Ｃ）に示すように（１１０）面と等価な結晶面に帰属されるピークが６本観察される。したがって、ＸＲＤを用いた構造解析から、ＣＡＡＣ−ＯＳは、ａ軸およびｂ軸の配向が不規則であることが確認できる。

次に、電子回折によって解析したＣＡＡＣ−ＯＳについて説明する。例えば、ＩｎＧａＺｎＯ_４の結晶を有するＣＡＡＣ−ＯＳに対し、試料面に平行にプローブ径が３００ｎｍの電子線を入射させると、図１８（Ａ）に示すような回折パターン（制限視野透過電子回折パターンともいう。）が現れる場合がある。この回折パターンには、ＩｎＧａＺｎＯ_４の結晶の（００９）面に起因するスポットが含まれる。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるナノ結晶がｃ軸配向性を有し、ｃ軸が被形成面または上面に略垂直な方向を向いていることがわかる。一方、同じ試料に対し、試料面に垂直にプローブ径が３００ｎｍの電子線を入射させたときの回折パターンを図１８（Ｂ）に示す。図１８（Ｂ）より、リング状の回折パターンが確認される。したがって、電子回折によっても、ＣＡＡＣ−ＯＳに含まれるナノ結晶のａ軸およびｂ軸は配向性を有さないことがわかる。なお、図１８（Ｂ）における第１リングは、ＩｎＧａＺｎＯ_４の結晶の（０１０）面および（１００）面などに起因すると考えられる。また、図１８（Ｂ）における第２リングは（１１０）面などに起因すると考えられる。

また、ＣＡＡＣ−ＯＳは、欠陥準位密度の低い酸化物半導体である。酸化物半導体の欠陥としては、例えば、不純物に起因する欠陥や、酸素欠損などがある。したがって、ＣＡＡＣ−ＯＳは、不純物濃度の低い酸化物半導体ということもできる。また、ＣＡＡＣ−ＯＳは、酸素欠損の少ない酸化物半導体ということもできる。

酸化物半導体に含まれる不純物は、キャリアトラップとなる場合や、キャリア発生源となる場合がある。また、酸化物半導体中の酸素欠損は、キャリアトラップとなる場合や、水素を捕獲することによってキャリア発生源となる場合がある。

なお、不純物は、酸化物半導体の主成分以外の元素で、水素、炭素、シリコン、遷移金属元素などがある。例えば、シリコンなどの、酸化物半導体を構成する金属元素よりも酸素との結合力の強い元素は、酸化物半導体から酸素を奪うことで酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。また、鉄やニッケルなどの重金属、アルゴン、二酸化炭素などは、原子半径（または分子半径）が大きいため、酸化物半導体の原子配列を乱し、結晶性を低下させる要因となる。

また、欠陥準位密度の低い（酸素欠損が少ない）酸化物半導体は、キャリア密度を低くすることができる。そのような酸化物半導体を、高純度真性または実質的に高純度真性な酸化物半導体と呼ぶ。ＣＡＡＣ−ＯＳは、不純物濃度が低く、欠陥準位密度が低い。即ち、高純度真性または実質的に高純度真性な酸化物半導体となりやすい。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、しきい値電圧がマイナスとなる電気特性（ノーマリーオンともいう。）になることが少ない。また、高純度真性または実質的に高純度真性な酸化物半導体は、キャリアトラップが少ない。酸化物半導体のキャリアトラップに捕獲された電荷は、放出するまでに要する時間が長く、あたかも固定電荷のように振る舞うことがある。そのため、不純物濃度が高く、欠陥準位密度が高い酸化物半導体を用いたトランジスタは、電気特性が不安定となる場合がある。一方、ＣＡＡＣ−ＯＳを用いたトランジスタは、電気特性の変動が小さく、信頼性の高いトランジスタとなる。

また、ＣＡＡＣ−ＯＳは欠陥準位密度が低いため、光の照射などによって生成されたキャリアが、欠陥準位に捕獲されることが少ない。したがって、ＣＡＡＣ−ＯＳを用いたトランジスタは、可視光や紫外光の照射による電気特性の変動が小さい。

＜微結晶酸化物半導体＞
次に、微結晶酸化物半導体について説明する。

微結晶酸化物半導体は、高分解能ＴＥＭ像において、結晶部を確認することのできる領域と、明確な結晶部を確認することのできない領域と、を有する。微結晶酸化物半導体に含まれる結晶部は、１ｎｍ以上１００ｎｍ以下、または１ｎｍ以上１０ｎｍ以下の大きさであることが多い。特に、１ｎｍ以上１０ｎｍ以下、または１ｎｍ以上３ｎｍ以下の微結晶であるナノ結晶を有する酸化物半導体を、ｎｃ−ＯＳ（ｎａｎｏｃｒｙｓｔａｌｌｉｎｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。ｎｃ−ＯＳは、例えば、高分解能ＴＥＭ像では、結晶粒界を明確に確認できない場合がある。なお、ナノ結晶は、ＣＡＡＣ−ＯＳにおけるナノ結晶と起源を同じくする可能性がある。そのため、以下ではｎｃ−ＯＳの結晶部をナノ結晶と呼ぶ場合がある。

ｎｃ−ＯＳは、微小な領域（例えば、１ｎｍ以上１０ｎｍ以下の領域、特に１ｎｍ以上３ｎｍ以下の領域）において原子配列に周期性を有する。また、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、膜全体で配向性が見られない。したがって、ｎｃ−ＯＳは、分析方法によっては、非晶質酸化物半導体と区別が付かない場合がある。例えば、ｎｃ−ＯＳに対し、ナノ結晶よりも大きい径のＸ線を用いるＸＲＤ装置を用いて構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、ｎｃ−ＯＳに対し、ナノ結晶よりも大きいプローブ径（例えば５０ｎｍ以上）の電子線を用いる電子回折（制限視野電子回折ともいう。）を行うと、ハローパターンのような回折パターンが観測される。一方、ｎｃ−ＯＳに対し、ナノ結晶の大きさと近いかナノ結晶より小さいプローブ径の電子線を用いるナノビーム電子回折を行うと、スポットが観測される。また、ｎｃ−ＯＳに対しナノビーム電子回折を行うと、円を描くように（リング状に）輝度の高い領域が観測される場合がある。さらに、リング状の領域内に複数のスポットが観測される場合がある。

このように、ナノ結晶間では結晶方位が規則性を有さないことから、ｎｃ−ＯＳを、ＲＡＮＣ（Ｒａｎｄｏｍ Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体、またはＮＡＮＣ（Ｎｏｎ−Ａｌｉｇｎｅｄ ｎａｎｏｃｒｙｓｔａｌｓ）を有する酸化物半導体と呼ぶこともできる。

ｎｃ−ＯＳは、非晶質酸化物半導体よりも規則性の高い酸化物半導体である。そのため、ｎｃ−ＯＳは、非晶質酸化物半導体よりも欠陥準位密度が低くなる。ただし、ｎｃ−ＯＳは、異なるナノ結晶間で結晶方位に規則性が見られない。そのため、ｎｃ−ＯＳは、ＣＡＡＣ−ＯＳと比べて欠陥準位密度が高くなる。

＜非晶質酸化物半導体＞
次に、非晶質酸化物半導体について説明する。

非晶質酸化物半導体は、膜中における原子配列が不規則であり、結晶部を有さない酸化物半導体である。石英のような無定形状態を有する酸化物半導体が一例である。

非晶質酸化物半導体は、高分解能ＴＥＭ像において結晶部を確認することができない。

非晶質酸化物半導体に対し、ＸＲＤ装置を用いた構造解析を行うと、ｏｕｔ−ｏｆ−ｐｌａｎｅ法による解析では、結晶面を示すピークが検出されない。また、非晶質酸化物半導体に対し、電子回折を行うと、ハローパターンが観測される。また、非晶質酸化物半導体に対し、ナノビーム電子回折を行うと、スポットが観測されず、ハローパターンのみが観測される。

非晶質構造については、様々な見解が示されている。例えば、原子配列に全く秩序性を有さない構造を完全な非晶質構造（ｃｏｍｐｌｅｔｅｌｙ ａｍｏｒｐｈｏｕｓ ｓｔｒｕｃｔｕｒｅ）と呼ぶ場合がある。また、最近接原子間距離または第２近接原子間距離まで秩序性を有し、かつ長距離秩序性を有さない構造を非晶質構造と呼ぶ場合もある。したがって、最も厳格な定義によれば、僅かでも原子配列に秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。また、少なくとも、長距離秩序性を有する酸化物半導体を非晶質酸化物半導体と呼ぶことはできない。よって、結晶部を有することから、例えば、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳを、非晶質酸化物半導体または完全な非晶質酸化物半導体と呼ぶことはできない。

＜非晶質ライク酸化物半導体＞
なお、酸化物半導体は、ｎｃ−ＯＳと非晶質酸化物半導体との間の構造を有する場合がある。そのような構造を有する酸化物半導体を、特に非晶質ライク酸化物半導体（ａ−ｌｉｋｅ ＯＳ：ａｍｏｒｐｈｏｕｓ−ｌｉｋｅ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ぶ。

ａ−ｌｉｋｅ ＯＳは、高分解能ＴＥＭ像において鬆（ボイドともいう。）が観察される場合がある。また、高分解能ＴＥＭ像において、明確に結晶部を確認することのできる領域と、結晶部を確認することのできない領域と、を有する。

鬆を有するため、ａ−ｌｉｋｅ ＯＳは、不安定な構造である。以下では、ａ−ｌｉｋｅ ＯＳが、ＣＡＡＣ−ＯＳおよびｎｃ−ＯＳと比べて不安定な構造であることを示すため、電子照射による構造の変化を示す。

電子照射を行う試料として、ａ−ｌｉｋｅ ＯＳ（試料Ａと表記する。）、ｎｃ−ＯＳ（試料Ｂと表記する。）およびＣＡＡＣ−ＯＳ（試料Ｃと表記する。）を準備する。

まず、各試料の高分解能断面ＴＥＭ像を取得する。高分解能断面ＴＥＭ像により、各試料は、いずれも結晶部を有することがわかる。

なお、どの部分を一つの結晶部と見なすかの判定は、以下のように行えばよい。例えば、ＩｎＧａＺｎＯ_４の結晶の単位格子は、Ｉｎ−Ｏ層を３層有し、またＧａ−Ｚｎ−Ｏ層を６層有する、計９層がｃ軸方向に層状に重なった構造を有することが知られている。これらの近接する層同士の間隔は、（００９）面の格子面間隔（ｄ値ともいう。）と同程度であり、結晶構造解析からその値は０．２９ｎｍと求められている。したがって、格子縞の間隔が０．２８ｎｍ以上０．３０ｎｍ以下である箇所を、ＩｎＧａＺｎＯ_４の結晶部と見なすことができる。なお、格子縞は、ＩｎＧａＺｎＯ_４の結晶のａ−ｂ面に対応する。

図１９は、各試料の結晶部（２２箇所から４５箇所）の平均の大きさを調査した例である。ただし、上述した格子縞の長さを結晶部の大きさとしている。図１９より、ａ−ｌｉｋｅ ＯＳは、電子の累積照射量に応じて結晶部が大きくなっていくことがわかる。具体的には、図１９中に（１）で示すように、ＴＥＭによる観察初期においては１．２ｎｍ程度の大きさだった結晶部（初期核ともいう。）が、累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２においては２．６ｎｍ程度の大きさまで成長していることがわかる。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射開始時から電子の累積照射量が４．２×１０^８ｅ⁻／ｎｍ^２までの範囲で、結晶部の大きさに変化が見られないことがわかる。具体的には、図１９中の（２）および（３）で示すように、電子の累積照射量によらず、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳの結晶部の大きさは、それぞれ１．４ｎｍ程度および２．１ｎｍ程度であることがわかる。

このように、ａ−ｌｉｋｅ ＯＳは、電子照射によって結晶部の成長が見られる場合がある。一方、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳは、電子照射による結晶部の成長がほとんど見られないことがわかる。即ち、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて、不安定な構造であることがわかる。

また、鬆を有するため、ａ−ｌｉｋｅ ＯＳは、ｎｃ−ＯＳおよびＣＡＡＣ−ＯＳと比べて密度の低い構造である。具体的には、ａ−ｌｉｋｅ ＯＳの密度は、同じ組成の単結晶の密度の７８．６％以上９２．３％未満となる。また、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は、同じ組成の単結晶の密度の９２．３％以上１００％未満となる。単結晶の密度の７８％未満となる酸化物半導体は、成膜すること自体が困難である。

例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、菱面体晶構造を有する単結晶ＩｎＧａＺｎＯ_４の密度は６．３５７ｇ／ｃｍ^３となる。よって、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ａ−ｌｉｋｅ ＯＳの密度は５．０ｇ／ｃｍ^３以上５．９ｇ／ｃｍ^３未満となる。また、例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１［原子数比］を満たす酸化物半導体において、ｎｃ−ＯＳの密度およびＣＡＡＣ−ＯＳの密度は５．９ｇ／ｃｍ^３以上６．３ｇ／ｃｍ^３未満となる。

なお、同じ組成の単結晶が存在しない場合がある。その場合、所望の割合で組成の異なる単結晶を組み合わせることにより、所望の組成における単結晶に相当する密度を見積もることができる。所望の組成の単結晶に相当する密度は、組成の異なる単結晶を組み合わせる割合に対して、加重平均を用いて見積もればよい。ただし、密度は、可能な限り少ない種類の単結晶を組み合わせて見積もることが好ましい。

以上のように、酸化物半導体は、様々な構造をとり、それぞれが様々な特性を有する。なお、酸化物半導体は、例えば、非晶質酸化物半導体、ａ−ｌｉｋｅ ＯＳ、微結晶酸化物半導体、ＣＡＡＣ−ＯＳのうち、二種以上を有する積層膜であってもよい。

＜半導体装置＞
以下では、本発明の一態様に係る半導体装置を例示する。

＜回路＞
以下では、本発明の一態様に係るトランジスタを利用した回路の一例について説明する。

〔ＣＭＯＳインバータ〕
図２０（Ａ）に示す回路図は、ｐチャネル型のトランジスタ２２００とｎチャネル型のトランジスタ２１００を直列に接続し、かつそれぞれのゲートを接続した、いわゆるＣＭＯＳインバータ回路の構成を示している。

〔ＣＭＯＳアナログスイッチ〕
また図２０（Ｂ）に示す回路図は、トランジスタ２１００とトランジスタ２２００のそれぞれのソースとドレインを接続した構成を示している。このような構成とすることで、いわゆるＣＭＯＳアナログスイッチとして機能させることができる。

〔記憶装置の例〕
本発明の一態様に係るトランジスタを用いた、電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導体装置（記憶装置）の一例を図２１に示す。

図２１（Ａ）に示す半導体装置は、第１の半導体を用いたトランジスタ３２００と第２の半導体を用いたトランジスタ３３００、および容量素子３４００を有している。なお、トランジスタ３３００としては、上述したトランジスタを用いることができる。

トランジスタ３３００は、酸化物半導体を用いたトランジスタである。トランジスタ３３００のオフ電流が小さいことにより、半導体装置の特定のノードに長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない、またはリフレッシュ動作の頻度が極めて少なくすることが可能となるため、消費電力の低い半導体装置となる。

図２１（Ａ）において、第１の配線３００１はトランジスタ３２００のソースと電気的に接続され、第２の配線３００２はトランジスタ３２００のドレインと電気的に接続される。また、第３の配線３００３はトランジスタ３３００のソース、ドレインの一方と電気的に接続され、第４の配線３００４はトランジスタ３３００のゲートと電気的に接続されている。そして、トランジスタ３２００のゲート、およびトランジスタ３３００のソース、ドレインの他方は、容量素子３４００の電極の一方と電気的に接続され、第５の配線３００５は容量素子３４００の電極の他方と電気的に接続されている。

図２１（Ａ）に示す半導体装置は、トランジスタ３２００のゲートの電位が保持可能という特性を有することで、以下に示すように、情報の書き込み、保持、読み出しが可能である。

情報の書き込みおよび保持について説明する。まず、第４の配線３００４の電位を、トランジスタ３３００が導通状態となる電位にして、トランジスタ３３００を導通状態とする。これにより、第３の配線３００３の電位が、トランジスタ３２００のゲート、および容量素子３４００の電極の一方と電気的に接続するノードＦＧに与えられる。即ち、トランジスタ３２００のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第４の配線３００４の電位を、トランジスタ３３００が非導通状態となる電位とすることで、ノードＦＧに電荷が保持される（保持）。

トランジスタ３３００のオフ電流は極めて小さいため、ノードＦＧの電荷は長期間にわたって保持される。

次に情報の読み出しについて説明する。第１の配線３００１に所定の電位（定電位）を与えた状態で、第５の配線３００５に適切な電位（読み出し電位）を与えると、第２の配線３００２は、ノードＦＧに保持された電荷量に応じた電位をとる。これは、トランジスタ３２００をｎチャネル型とすると、トランジスタ３２００のゲートにＨｉｇｈレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖ_ｔｈ＿Ｈは、トランジスタ３２００のゲートにＬｏｗレベル電荷が与えられている場合の見かけ上のしきい値電圧Ｖ_ｔｈ＿Ｌより低くなるためである。ここで、見かけ上のしきい値電圧とは、トランジスタ３２００を「導通状態」とするために必要な第５の配線３００５の電位をいうものとする。したがって、第５の配線３００５の電位をＶ_ｔｈ＿ＨとＶ_ｔｈ＿Ｌの間の電位Ｖ_０とすることにより、ノードＦＧに与えられた電荷を判別できる。例えば、書き込みにおいて、ノードＦＧにＨｉｇｈレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＞Ｖ_ｔｈ＿Ｈ）となれば、トランジスタ３２００は「導通状態」となる。一方、ノードＦＧにＬｏｗレベル電荷が与えられていた場合には、第５の配線３００５の電位がＶ_０（＜Ｖ_ｔｈ＿Ｌ）となっても、トランジスタ３２００は「非導通状態」のままである。このため、第２の配線３００２の電位を判別することで、ノードＦＧに保持されている情報を読み出すことができる。

なお、メモリセルをアレイ状に配置する場合、読み出し時には、所望のメモリセルの情報を読み出さなくてはならない。ほかのメモリセルの情報を読み出さないためには、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「非導通状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｈより低い電位を第５の配線３００５に与えればよい。または、ノードＦＧに与えられた電荷によらずトランジスタ３２００が「導通状態」となるような電位、つまり、Ｖ_ｔｈ＿Ｌより高い電位を第５の配線３００５に与えればよい。

図２１（Ｂ）に示す半導体装置は、トランジスタ３２００を有さない点で図２１（Ａ）に示した半導体装置と異なる。この場合も図２１（Ａ）に示した半導体装置と同様の動作により情報の書き込みおよび保持動作が可能である。

図２１（Ｂ）に示す半導体装置における、情報の読み出しについて説明する。トランジスタ３３００が導通状態になると、浮遊状態である第３の配線３００３と容量素子３４００とが導通し、第３の配線３００３と容量素子３４００の間で電荷が再分配される。その結果、第３の配線３００３の電位が変化する。第３の配線３００３の電位の変化量は、容量素子３４００の電極の一方の電位（または容量素子３４００に蓄積された電荷）によって、異なる値をとる。

例えば、容量素子３４００の電極の一方の電位をＶ、容量素子３４００の容量をＣ、第３の配線３００３が有する容量成分をＣＢ、電荷が再分配される前の第３の配線３００３の電位をＶＢ０とすると、電荷が再分配された後の第３の配線３００３の電位は、（ＣＢ×ＶＢ０＋ＣＶ）／（ＣＢ＋Ｃ）となる。したがって、メモリセルの状態として、容量素子３４００の電極の一方の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状態をとるとすると、電位Ｖ１を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合の第３の配線３００３の電位（＝（ＣＢ×ＶＢ０＋ＣＶ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。

そして、第３の配線３００３の電位を所定の電位と比較することで、情報を読み出すことができる。

この場合、メモリセルを駆動させるための駆動回路に上記第１の半導体が適用されたトランジスタを用い、トランジスタ３３００として第２の半導体が適用されたトランジスタを駆動回路上に積層して配置する構成とすればよい。

以上に示した半導体装置は、酸化物半導体を用いたオフ電流の極めて小さいトランジスタを適用することで、長期にわたって記憶内容を保持することが可能となる。つまり、リフレッシュ動作が不要となるか、またはリフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力の低い半導体装置を実現することができる。また、電力の供給がない場合（ただし、電位は固定されていることが好ましい）であっても、長期にわたって記憶内容を保持することが可能である。

また、該半導体装置は、情報の書き込みに高い電圧が不要であるため、素子の劣化が起こりにくい。例えば、従来の不揮発性メモリのように、フローティングゲートへの電子の注入や、フローティングゲートからの電子の引き抜きを行わないため、絶縁体の劣化といった問題が生じない。即ち、本発明の一態様に係る半導体装置は、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性が飛躍的に向上した半導体装置である。さらに、トランジスタの導通状態、非導通状態によって、情報の書き込みが行われるため、高速な動作が可能となる。

＜ＣＰＵ＞
以下では、上述したトランジスタや上述した記憶装置などの半導体装置を含むＣＰＵについて説明する。

図２２は、上述したトランジスタを一部に用いたＣＰＵの一例の構成を示すブロック図である。

図２２に示すＣＰＵは、基板１１９０上に、ＡＬＵ１１９１（ＡＬＵ：Ａｒｉｔｈｍｅｔｉｃ ｌｏｇｉｃ ｕｎｉｔ、演算回路）、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、タイミングコントローラ１１９５、レジスタ１１９６、レジスタコントローラ１１９７、バスインターフェース１１９８、書き換え可能なＲＯＭ１１９９、およびＲＯＭインターフェース１１８９を有している。基板１１９０は、半導体基板、ＳＯＩ基板、ガラス基板などを用いる。ＲＯＭ１１９９およびＲＯＭインターフェース１１８９は、別チップに設けてもよい。もちろん、図２２に示すＣＰＵは、その構成を簡略化して示した一例にすぎず、実際のＣＰＵはその用途によって多種多様な構成を有している。例えば、図２２に示すＣＰＵまたは演算回路を含む構成を一つのコアとし、当該コアを複数含み、それぞれのコアが並列で動作するような構成としてもよい。また、ＣＰＵが内部演算回路やデータバスで扱えるビット数は、例えば８ビット、１６ビット、３２ビット、６４ビットなどとすることができる。

バスインターフェース１１９８を介してＣＰＵに入力された命令は、インストラクションデコーダ１１９３に入力され、デコードされた後、ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５に入力される。

ＡＬＵコントローラ１１９２、インタラプトコントローラ１１９４、レジスタコントローラ１１９７、タイミングコントローラ１１９５は、デコードされた命令に基づき、各種制御を行なう。具体的にＡＬＵコントローラ１１９２は、ＡＬＵ１１９１の動作を制御するための信号を生成する。また、インタラプトコントローラ１１９４は、ＣＰＵのプログラム実行中に、外部の入出力装置や、周辺回路からの割り込み要求を、その優先度やマスク状態から判断し、処理する。レジスタコントローラ１１９７は、レジスタ１１９６のアドレスを生成し、ＣＰＵの状態に応じてレジスタ１１９６の読み出しや書き込みを行なう。

また、タイミングコントローラ１１９５は、ＡＬＵ１１９１、ＡＬＵコントローラ１１９２、インストラクションデコーダ１１９３、インタラプトコントローラ１１９４、およびレジスタコントローラ１１９７の動作のタイミングを制御する信号を生成する。例えばタイミングコントローラ１１９５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、内部クロック信号ＣＬＫ２を上記各種回路に供給する。

図２２に示すＣＰＵでは、レジスタ１１９６に、メモリセルが設けられている。レジスタ１１９６のメモリセルとして、上述したトランジスタや記憶装置などを用いることができる。

図２２に示すＣＰＵにおいて、レジスタコントローラ１１９７は、ＡＬＵ１１９１からの指示に従い、レジスタ１１９６における保持動作の選択を行う。即ち、レジスタ１１９６が有するメモリセルにおいて、フリップフロップによるデータの保持を行うか、容量素子によるデータの保持を行うかを、選択する。フリップフロップによるデータの保持が選択されている場合、レジスタ１１９６内のメモリセルへの、電源電圧の供給が行われる。容量素子におけるデータの保持が選択されている場合、容量素子へのデータの書き換えが行われ、レジスタ１１９６内のメモリセルへの電源電圧の供給を停止することができる。

図２３は、レジスタ１１９６として用いることのできる記憶素子の回路図の一例である。記憶素子１２００は、電源遮断で記憶データが揮発する回路１２０１と、電源遮断で記憶データが揮発しない回路１２０２と、スイッチ１２０３と、スイッチ１２０４と、論理素子１２０６と、容量素子１２０７と、選択機能を有する回路１２２０と、を有する。回路１２０２は、容量素子１２０８と、トランジスタ１２０９と、トランジスタ１２１０と、を有する。なお、記憶素子１２００は、必要に応じて、ダイオード、抵抗素子、インダクタなどのその他の素子をさらに有していてもよい。

ここで、回路１２０２には、上述した記憶装置を用いることができる。記憶素子１２００への電源電圧の供給が停止した際、回路１２０２のトランジスタ１２０９のゲートにはＧＮＤ（０Ｖ）、またはトランジスタ１２０９がオフする電位が入力され続ける構成とする。例えば、トランジスタ１２０９のゲートが抵抗等の負荷を介して接地される構成とする。

スイッチ１２０３は、一導電型（例えば、ｎチャネル型）のトランジスタ１２１３を用いて構成され、スイッチ１２０４は、一導電型とは逆の導電型（例えば、ｐチャネル型）のトランジスタ１２１４を用いて構成した例を示す。ここで、スイッチ１２０３の第１の端子はトランジスタ１２１３のソースとドレインの一方に対応し、スイッチ１２０３の第２の端子はトランジスタ１２１３のソースとドレインの他方に対応し、スイッチ１２０３はトランジスタ１２１３のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１３の導通状態または非導通状態）が選択される。スイッチ１２０４の第１の端子はトランジスタ１２１４のソースとドレインの一方に対応し、スイッチ１２０４の第２の端子はトランジスタ１２１４のソースとドレインの他方に対応し、スイッチ１２０４はトランジスタ１２１４のゲートに入力される制御信号ＲＤによって、第１の端子と第２の端子の間の導通または非導通（つまり、トランジスタ１２１４の導通状態または非導通状態）が選択される。

トランジスタ１２０９のソースとドレインの一方は、容量素子１２０８の一対の電極のうちの一方、およびトランジスタ１２１０のゲートと電気的に接続される。ここで、接続部分をノードＭ２とする。トランジスタ１２１０のソースとドレインの一方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）に電気的に接続され、他方は、スイッチ１２０３の第１の端子（トランジスタ１２１３のソースとドレインの一方）と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）はスイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と電気的に接続される。スイッチ１２０４の第２の端子（トランジスタ１２１４のソースとドレインの他方）は電源電位ＶＤＤを供給することのできる配線と電気的に接続される。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）と、スイッチ１２０４の第１の端子（トランジスタ１２１４のソースとドレインの一方）と、論理素子１２０６の入力端子と、容量素子１２０７の一対の電極のうちの一方と、は電気的に接続される。ここで、接続部分をノードＭ１とする。容量素子１２０７の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０７の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。容量素子１２０８の一対の電極のうちの他方は、一定の電位が入力される構成とすることができる。例えば、低電源電位（ＧＮＤ等）または高電源電位（ＶＤＤ等）が入力される構成とすることができる。容量素子１２０８の一対の電極のうちの他方は、低電源電位を供給することのできる配線（例えばＧＮＤ線）と電気的に接続される。

なお、容量素子１２０７および容量素子１２０８は、トランジスタや配線の寄生容量等を積極的に利用することによって省略することも可能である。

トランジスタ１２０９のゲートには、制御信号ＷＥが入力される。スイッチ１２０３およびスイッチ１２０４は、制御信号ＷＥとは異なる制御信号ＲＤによって第１の端子と第２の端子の間の導通状態または非導通状態を選択され、一方のスイッチの第１の端子と第２の端子の間が導通状態のとき他方のスイッチの第１の端子と第２の端子の間は非導通状態となる。

トランジスタ１２０９のソースとドレインの他方には、回路１２０１に保持されたデータに対応する信号が入力される。図２３では、回路１２０１から出力された信号が、トランジスタ１２０９のソースとドレインの他方に入力される例を示した。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６によってその論理値が反転された反転信号となり、回路１２２０を介して回路１２０１に入力される。

なお、図２３では、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号は、論理素子１２０６および回路１２２０を介して回路１２０１に入力する例を示したがこれに限定されない。スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号が、論理値を反転させられることなく、回路１２０１に入力されてもよい。例えば、回路１２０１内に、入力端子から入力された信号の論理値が反転した信号が保持されるノードが存在する場合に、スイッチ１２０３の第２の端子（トランジスタ１２１３のソースとドレインの他方）から出力される信号を当該ノードに入力することができる。

また、図２３において、記憶素子１２００に用いられるトランジスタのうち、トランジスタ１２０９以外のトランジスタは、酸化物半導体以外の半導体でなる膜または基板１１９０にチャネルが形成されるトランジスタとすることができる。例えば、シリコン膜またはシリコン基板にチャネルが形成されるトランジスタとすることができる。また、記憶素子１２００に用いられるトランジスタ全てを、チャネルが酸化物半導体で形成されるトランジスタとすることもできる。または、記憶素子１２００は、トランジスタ１２０９以外にも、チャネルが酸化物半導体で形成されるトランジスタを含んでいてもよく、残りのトランジスタは酸化物半導体以外の半導体でなる層または基板１１９０にチャネルが形成されるトランジスタとすることもできる。

図２３における回路１２０１には、例えばフリップフロップ回路を用いることができる。また、論理素子１２０６としては、例えばインバータやクロックドインバータ等を用いることができる。

本発明の一態様に係る半導体装置では、記憶素子１２００に電源電圧が供給されない間は、回路１２０１に記憶されていたデータを、回路１２０２に設けられた容量素子１２０８によって保持することができる。

また、酸化物半導体にチャネルが形成されるトランジスタはオフ電流が極めて小さい。例えば、酸化物半導体にチャネルが形成されるトランジスタのオフ電流は、結晶性を有するシリコンにチャネルが形成されるトランジスタのオフ電流に比べて著しく低い。そのため、当該トランジスタをトランジスタ１２０９として用いることによって、記憶素子１２００に電源電圧が供給されない間も容量素子１２０８に保持された信号は長期間にわたり保たれる。こうして、記憶素子１２００は電源電圧の供給が停止した間も記憶内容（データ）を保持することが可能である。

また、スイッチ１２０３およびスイッチ１２０４を設けることによって、プリチャージ動作を行うことを特徴とする記憶素子であるため、電源電圧供給再開後に、回路１２０１が元のデータを保持しなおすまでの時間を短くすることができる。

また、回路１２０２において、容量素子１２０８によって保持された信号はトランジスタ１２１０のゲートに入力される。そのため、記憶素子１２００への電源電圧の供給が再開された後、容量素子１２０８によって保持された信号を、トランジスタ１２１０の状態（導通状態、または非導通状態）に変換して、回路１２０２から読み出すことができる。それ故、容量素子１２０８に保持された信号に対応する電位が多少変動していても、元の信号を正確に読み出すことが可能である。

このような記憶素子１２００を、プロセッサが有するレジスタやキャッシュメモリなどの記憶装置に用いることで、電源電圧の供給停止による記憶装置内のデータの消失を防ぐことができる。また、電源電圧の供給を再開した後、短時間で電源供給停止前の状態に復帰することができる。よって、プロセッサ全体、もしくはプロセッサを構成する一つ、または複数の論理回路において、短い時間でも電源停止を行うことができるため、消費電力を抑えることができる。

記憶素子１２００をＣＰＵに用いる例として説明したが、記憶素子１２００は、ＤＳＰ（Ｄｉｇｉｔａｌ Ｓｉｇｎａｌ Ｐｒｏｃｅｓｓｏｒ）、カスタムＬＳＩ、ＰＬＤ（Ｐｒｏｇｒａｍｍａｂｌｅ Ｌｏｇｉｃ Ｄｅｖｉｃｅ）等のＬＳＩ、ＲＦ−ＩＤ（Ｒａｄｉｏ Ｆｒｅｑｕｅｎｃｙ Ｉｄｅｎｔｉｆｉｃａｔｉｏｎ）にも応用可能である。

＜表示装置＞
以下では、本発明の一態様に係る表示装置の構成例について説明する。

［構成例］
図２４（Ａ）には、本発明の一態様に係る表示装置の上面図を示す。また、図２４（Ｂ）には、本発明の一態様に係る表示装置の画素に液晶素子を用いた場合における画素回路を示す。また、図２４（Ｃ）には、本発明の一態様に係る表示装置の画素に有機ＥＬ素子を用いた場合における画素回路を示す。

画素に用いるトランジスタは、上述したトランジスタを用いることができる。ここでは、ｎチャネル型のトランジスタを用いる例を示す。なお、画素に用いたトランジスタと、同一工程を経て作製したトランジスタを駆動回路として用いても構わない。このように、画素や駆動回路に上述したトランジスタを用いることにより、表示品位が高い、または／および信頼性の高い表示装置となる。

アクティブマトリクス型表示装置の一例を図２４（Ａ）に示す。表示装置の基板５０００上には、画素部５００１、第１の走査線駆動回路５００２、第２の走査線駆動回路５００３、信号線駆動回路５００４が配置される。画素部５００１は、複数の信号線によって信号線駆動回路５００４と電気的に接続され、複数の走査線によって第１の走査線駆動回路５００２、および第２の走査線駆動回路５００３と電気的に接続される。なお、走査線と信号線とによって区切られる領域には、それぞれ表示素子を有する画素が配置されている。また、表示装置の基板５０００は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）等の接続部を介して、タイミング制御回路（コントローラ、制御ＩＣともいう）に電気的に接続されている。

第１の走査線駆動回路５００２、第２の走査線駆動回路５００３および信号線駆動回路５００４は、画素部５００１と同じ基板５０００上に形成される。そのため、駆動回路を別途作製する場合と比べて、表示装置を作製するコストを低減することができる。また、駆動回路を別途作製した場合、配線間の接続数が増える。したがって、同じ基板５０００上に駆動回路を設けることで、配線間の接続数を減らすことができ、信頼性の向上、または／および歩留まりの向上を図ることができる。

〔液晶表示装置〕
また、画素の回路構成の一例を図２４（Ｂ）に示す。ここでは、ＶＡ型液晶表示装置の画素などに適用することができる画素回路を示す。

この画素回路は、一つの画素に複数の画素電極を有する構成に適用できる。それぞれの画素電極は異なるトランジスタに接続され、各トランジスタは異なるゲート信号で駆動できるように構成されている。これにより、マルチドメイン設計された画素の個々の画素電極に印加する信号を、独立して制御できる。

トランジスタ５０１６のゲート配線５０１２と、トランジスタ５０１７のゲート配線５０１３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能するソース電極またはドレイン電極５０１４は、トランジスタ５０１６とトランジスタ５０１７で共通に用いられている。トランジスタ５０１６とトランジスタ５０１７は上述したトランジスタを適宜用いることができる。これにより、表示品位が高い、または／および信頼性の高い液晶表示装置を提供することができる。

また、トランジスタ５０１６には、第１の画素電極が電気的に接続され、トランジスタ５０１７には、第２の画素電極が電気的に接続される。第１の画素電極と第２の画素電極とは、分離されている。なお、第１の画素電極及び第２の画素電極の形状としては、特に限定は無い。例えば、第１の画素電極は、Ｖ字状とすればよい。

トランジスタ５０１６のゲート電極はゲート配線５０１２と電気的に接続され、トランジスタ５０１７のゲート電極はゲート配線５０１３と電気的に接続されている。ゲート配線５０１２とゲート配線５０１３に異なるゲート信号を与えてトランジスタ５０１６とトランジスタ５０１７の動作タイミングを異ならせ、液晶の配向を制御することができる。

また、容量配線５０１０と、誘電体として機能するゲート絶縁体と、第１の画素電極または第２の画素電極と電気的に接続する容量電極とで容量素子を形成してもよい。

マルチドメイン構造は、一画素に第１の液晶素子５０１８と第２の液晶素子５０１９を備える。第１の液晶素子５０１８は第１の画素電極と対向電極とその間の液晶層とで構成され、第２の液晶素子５０１９は第２の画素電極と対向電極とその間の液晶層とで構成される。

なお、本発明の一態様に係る表示装置は、図２４（Ｂ）に示す画素回路に限定されない。例えば、図２４（Ｂ）に示す画素回路に新たにスイッチ、抵抗素子、容量素子、トランジスタ、センサー、または論理回路などを追加してもよい。

〔有機ＥＬ表示装置〕
画素の回路構成の他の一例を図２４（Ｃ）に示す。ここでは、有機ＥＬ素子を用いた表示装置の画素構造を示す。

有機ＥＬ素子は、発光素子に電圧を印加することにより、有機ＥＬ素子が有する一対の電極の一方から電子が、他方から正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、電子および正孔が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。

図２４（Ｃ）は、画素回路の一例を示す図である。ここでは１つの画素にｎチャネル型のトランジスタを２つ用いる例を示す。なお、ｎチャネル型のトランジスタには、上述したトランジスタを用いることができる。また、当該画素回路は、デジタル時間階調駆動を適用することができる。

適用可能な画素回路の構成およびデジタル時間階調駆動を適用した場合の画素の動作について説明する。

画素５０２０は、スイッチング用トランジスタ５０２１、駆動用トランジスタ５０２２、発光素子５０２４および容量素子５０２３を有する。スイッチング用トランジスタ５０２１は、ゲート電極が走査線５０２６に接続され、第１電極（ソース電極、ドレイン電極の一方）が信号線５０２５に接続され、第２電極（ソース電極、ドレイン電極の他方）が駆動用トランジスタ５０２２のゲート電極に接続されている。駆動用トランジスタ５０２２は、ゲート電極が容量素子５０２３を介して電源線５０２７に接続され、第１電極が電源線５０２７に接続され、第２電極が発光素子５０２４の第１電極（画素電極）に接続されている。発光素子５０２４の第２電極は共通電極５０２８に相当する。共通電極５０２８は、同一基板上に形成される共通電位線と電気的に接続される。

スイッチング用トランジスタ５０２１および駆動用トランジスタ５０２２は上述したトランジスタを用いることができる。これにより、表示品位の高い、または／および信頼性の高い有機ＥＬ表示装置となる。

発光素子５０２４の第２電極（共通電極５０２８）の電位は低電源電位に設定する。なお、低電源電位とは、電源線５０２７に供給される高電源電位より低い電位であり、例えばＧＮＤ、０Ｖなどを低電源電位として設定することができる。発光素子５０２４の順方向のしきい値電圧以上となるように高電源電位と低電源電位を設定し、その電位差を発光素子５０２４に印加することにより、発光素子５０２４に電流を流して発光させる。なお、発光素子５０２４の順方向電圧とは、所望の輝度とする場合の電圧を指しており、少なくとも順方向しきい値電圧を含む。

なお、容量素子５０２３は駆動用トランジスタ５０２２のゲート容量を代用することにより省略できる場合がある。駆動用トランジスタ５０２２のゲート容量については、チャネル形成領域とゲート電極との間で容量が形成されていてもよい。

次に、駆動用トランジスタ５０２２に入力する信号について説明する。電圧入力電圧駆動方式の場合、駆動用トランジスタ５０２２がオンまたはオフの二つの状態となるようなビデオ信号を、駆動用トランジスタ５０２２に入力する。なお、駆動用トランジスタ５０２２を線形領域で動作させるために、電源線５０２７の電圧よりも高い電圧を駆動用トランジスタ５０２２のゲート電極に与える。また、信号線５０２５には、電源線電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。

アナログ階調駆動を行う場合、駆動用トランジスタ５０２２のゲート電極に発光素子５０２４の順方向電圧に駆動用トランジスタ５０２２のしきい値電圧Ｖｔｈを加えた値以上の電圧をかける。なお、駆動用トランジスタ５０２２が飽和領域で動作するようにビデオ信号を入力し、発光素子５０２４に電流を流す。また、駆動用トランジスタ５０２２を飽和領域で動作させるために、電源線５０２７の電位を、駆動用トランジスタ５０２２のゲート電位より高くする。ビデオ信号をアナログとすることで、発光素子５０２４にビデオ信号に応じた電流を流し、アナログ階調駆動を行うことができる。

なお、本発明の一態様に係る表示装置は、図２４（Ｃ）に示す画素構成に限定されない。例えば、図２４（Ｃ）に示す画素回路にスイッチ、抵抗素子、容量素子、センサー、トランジスタまたは論理回路などを追加してもよい。

図２４で例示した回路に上述したトランジスタを適用する場合、低電位側にソース電極（第１の電極）、高電位側にドレイン電極（第２の電極）がそれぞれ電気的に接続される構成とする。さらに、制御回路等により第１のゲート電極の電位を制御し、第２のゲート電極にはソース電極に与える電位よりも低い電位など、上記で例示した電位を入力可能な構成とすればよい。

例えば、本明細書等において、表示素子、表示素子を有する装置である表示装置、発光素子および発光素子を有する装置である発光装置は、様々な形態を用いること、または様々な素子を有することができる。表示素子、表示装置、発光素子、又は発光装置は、例えば、ＥＬ素子（有機物及び無機物を含むＥＬ素子、有機ＥＬ素子、無機ＥＬ素子）、ＬＥＤ（白色ＬＥＤ、赤色ＬＥＤ、緑色ＬＥＤ、青色ＬＥＤなど）、トランジスタ（電流に応じて発光するトランジスタ）、電子放出素子、液晶素子、電子インク、電気泳動素子、グレーティングライトバルブ（ＧＬＶ）、プラズマディスプレイ（ＰＤＰ）、ＭＥＭＳ（マイクロ・エレクトロ・メカニカル・システム）を用いた表示素子、デジタルマイクロミラーデバイス（ＤＭＤ）、ＤＭＳ（デジタル・マイクロ・シャッター）、ＩＭＯＤ（インターフェアレンス・モジュレーション）素子、シャッター方式のＭＥＭＳ表示素子、光干渉方式のＭＥＭＳ表示素子、エレクトロウェッティング素子、圧電セラミックディスプレイ、カーボンナノチューブを用いた表示素子などの少なくとも一つを有している。これらの他にも、電気的または磁気的作用により、コントラスト、輝度、反射率、透過率などが変化する表示媒体を有していても良い。ＥＬ素子を用いた表示装置の一例としては、ＥＬディスプレイなどがある。電子放出素子を用いた表示装置の一例としては、フィールドエミッションディスプレイ（ＦＥＤ）または表面伝導型電子放出素子ディスプレイ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａｃｅ−ｃｏｎｄｕｃｔｉｏｎ Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ Ｄｉｓｐｌａｙ）などがある。液晶素子を用いた表示装置の一例としては、液晶ディスプレイ（透過型液晶ディスプレイ、半透過型液晶ディスプレイ、反射型液晶ディスプレイ、直視型液晶ディスプレイ、投射型液晶ディスプレイ）などがある。電子インク、または電気泳動素子を用いた表示装置の一例としては、電子ペーパーなどがある。なお、半透過型液晶ディスプレイや反射型液晶ディスプレイを実現する場合には、画素電極の一部、または、全部が、反射電極としての機能を有するようにすればよい。例えば、画素電極の一部、または、全部が、アルミニウム、銀、などを有するようにすればよい。さらに、その場合、反射電極の下に、ＳＲＡＭなどの記憶回路を設けることも可能である。これにより、さらに、消費電力を低減することができる。なお、ＬＥＤを用いる場合、ＬＥＤの電極や窒化物半導体の下に、グラフェンやグラファイトを配置してもよい。グラフェンやグラファイトは、複数の層を重ねて、多層膜としてもよい。このように、グラフェンやグラファイトを設けることにより、その上に、窒化物半導体、例えば、結晶を有するｎ型ＧａＮ半導体などを容易に成膜することができる。さらに、その上に、結晶を有するｐ型ＧａＮ半導体などを設けて、ＬＥＤを構成することができる。なお、グラフェンやグラファイトと、結晶を有するｎ型ＧａＮ半導体との間に、ＡｌＮを設けてもよい。なお、ＬＥＤが有するＧａＮ半導体は、ＭＯＣＶＤで成膜してもよい。ただし、グラフェンを設けることにより、ＬＥＤが有するＧａＮ半導体は、スパッタリング法で成膜することも可能である。

＜電子機器＞
本発明の一態様に係る半導体装置は、表示機器、パーソナルコンピュータ、記録媒体を備えた画像再生装置（代表的にはＤＶＤ：Ｄｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ等の記録媒体を再生し、その画像を表示しうるディスプレイを有する装置）に用いることができる。その他に、本発明の一態様に係る半導体装置を用いることができる電子機器として、携帯電話、携帯型を含むゲーム機、携帯データ端末、電子書籍端末、ビデオカメラ、デジタルスチルカメラ等のカメラ、ゴーグル型ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置（カーオーディオ、デジタルオーディオプレイヤー等）、複写機、ファクシミリ、プリンタ、プリンタ複合機、現金自動預け入れ払い機（ＡＴＭ）、自動販売機などが挙げられる。これら電子機器の具体例を図２５に示す。

図２５（Ａ）は携帯型ゲーム機であり、筐体９０１、筐体９０２、表示部９０３、表示部９０４、マイクロフォン９０５、スピーカー９０６、操作キー９０７、スタイラス９０８等を有する。なお、図２５（Ａ）に示した携帯型ゲーム機は、２つの表示部９０３と表示部９０４とを有しているが、携帯型ゲーム機が有する表示部の数は、これに限定されない。また、表示部９０３は、イメージセンサとして機能させることもできる。例えば、表示部９０３に掌や指で触れ、掌紋、指紋等を撮像することで、本人認証を行うことができる。また、表示部に近赤外光を発光するバックライトまたは近赤外光を発光するセンシング用光源を用いれば、指静脈、掌静脈などを撮像することもできる。

図２５（Ｂ）は携帯データ端末であり、第１筐体９１１、第２筐体９１２、第１表示部９１３、第２表示部９１４、接続部９１５、操作キー９１６等を有する。第１表示部９１３は第１筐体９１１に設けられており、第２表示部９１４は第２筐体９１２に設けられている。そして、第１筐体９１１と第２筐体９１２とは、接続部９１５により接続されており、第１筐体９１１と第２筐体９１２の間の角度は、接続部９１５により変更が可能である。第１表示部９１３における映像を、接続部９１５における第１筐体９１１と第２筐体９１２との間の角度にしたがって、切り替える構成としてもよい。また、第１表示部９１３および第２表示部９１４の少なくとも一方に、位置入力装置としての機能が付加された表示装置を用いるようにしてもよい。なお、位置入力装置としての機能は、表示装置にタッチパネルを設けることで付加することができる。または、位置入力装置としての機能は、フォトセンサーとも呼ばれる光電変換素子を表示装置の画素部に設けることでも、付加することができる。

図２５（Ｃ）はノート型パーソナルコンピュータであり、筐体９２１、表示部９２２、キーボード９２３、ポインティングデバイス９２４等を有する。

図２５（Ｄ）は電気冷凍冷蔵庫であり、筐体９３１、冷蔵室用扉９３２、冷凍室用扉９３３等を有する。

図２５（Ｅ）はビデオカメラであり、第１筐体９４１、第２筐体９４２、表示部９４３、操作キー９４４、レンズ９４５、接続部９４６等を有する。操作キー９４４およびレンズ９４５は第１筐体９４１に設けられており、表示部９４３は第２筐体９４２に設けられている。そして、第１筐体９４１と第２筐体９４２とは、接続部９４６により接続されており、第１筐体９４１と第２筐体９４２の間の角度は、接続部９４６により変更が可能である。表示部９４３における映像を、接続部９４６における第１筐体９４１と第２筐体９４２との間の角度にしたがって切り替える構成としてもよい。

図２５（Ｆ）は乗用車であり、車体９５１、車輪９５２、ダッシュボード９５３、ライト９５４等を有する。

なお、本実施の形態において、本発明の一態様について述べた。または、他の実施の形態において、本発明の一態様について述べる。ただし、本発明の一態様は、これらに限定されない。例えば、本発明の一態様として、ＭＯＳ型トランジスタに適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、別の素子、例えば、バイポーラ型トランジスタ、ダイオード、容量素子、ＭＯＳ型容量素子、または、サイリスタ、など適用してもよい。例えば、本発明の一態様として、界面準位の密度や、前記トランジスタの測定下限未満のゲート電圧を掃引したときに得られるドレイン電流などを評価項目として適用した場合の例を示したが、本発明の一態様は、これに限定されない。場合によっては、または、状況に応じて、本発明の一態様は、別の評価項目などに適用してもよい。

本実施例では、図９（Ａ）に示すトランジスタ３００において、トランジスタの界面準位の密度を評価し、その界面準位の密度からリーク電流を予測した。また、トランジスタ３００において、実際にリーク電流評価を行い、計算値と比較した。

トランジスタ３００を同一基板上に１３個作製し、リーク電流の評価はそれぞれのトランジスタに対して個々に行った。

はじめに、トランジスタ３００の断面構造について図９（Ａ）に示す。トランジスタ３００は、絶縁体３１０上の導電体３７５と、絶縁体３１０上、及び導電体３７５上の絶縁体３２０、絶縁体３２０上の半導体３３０と、半導体３３０ｂ上の導電体３４０および導電体３５０と、半導体３３０ｃ上の絶縁体３６０と、絶縁体３６０を介して半導体３３０と重なる領域を有する導電体３７０と、を有する。なお、半導体３３０は、半導体３３０ａ、半導体３３０ｂ、及び半導体３３０ｃが順に積層されている。また、導電体３７０は、導電体３７１、及び導電体３７２が順に積層されている。

なお、トランジスタ３００では、絶縁体３１０として膜厚５０ｎｍの酸化アルミニウム、導電体３７５として膜厚５０ｎｍのタングステン、絶縁体３２０として膜厚６０ｎｍの酸化窒化シリコンを用いた。また、半導体３３０としてＩｎ−Ｇａ−Ｚｎ酸化物を用い、半導体３３０ａの膜厚を４０ｎｍ、半導体３３０ｂの膜厚を２０ｎｍ、半導体３３０ｃの膜厚を５ｎｍとした。また、導電体３４０及び導電体３５０として膜厚１５０ｎｍのタングステン、絶縁体３６０として膜厚２０ｎｍの酸化窒化シリコン、導電体３７１として膜厚３０ｎｍの窒化チタン、導電体３７２として膜厚１３５ｎｍのタングステンを用いた。

図９（Ｂ）は、計算値を得るために仮定したトランジスタ６００の断面の模式図である。なお、実測で用いたトランジスタ３００と、同等の断面構造を有する。計算は、Ｓｉｌｖａｃｏ社デバイスシミュレータＡＴＬＡＳを用いた。また、計算に用いたパラメータは、表２に示す値を用いた。なお、Ｅｇはエネルギーギャップ、Ｎｃは伝導帯の実効状態密度、Ｎｖは価電子帯の実効状態密度を示す。

また、表には示していないが、導電体６４０および導電体６５０が、絶縁体６６０を介して導電体６７０と重なる領域の長さをそれぞれ０．２μｍとした。さらに、導電体６４０および導電体６５０と、半導体６３０ｂと、が重なる領域における半導体６３０ｂのドナー密度は５×１０^１８ｃｍ^−３とした。

次に、実施例試料１のトランジスタ３００において、Ｉｄ−Ｖｇ特性の測定を行った。なお、導電体３４０および導電体３５０と、導電体３７０と、の間の電圧（ゲート電圧Ｖｇ）を、−３Ｖから３Ｖまで０．１Ｖステップで掃引させた。

図１０に、ソース電圧Ｖｓ＝０Ｖ、ドレイン電圧Ｖｄ＝０．１Ｖ、バックゲート電圧Ｖｂｇ＝０Ｖにおける、計算によって得られたトラップ準位がない理想的なＩｄ−Ｖｇ特性と、トランジスタ３００における実測のＩｄ−Ｖｇ特性と、を示す。なお、トランジスタ３００の測定結果のうち、ドレイン電流Ｉｄの測定が容易な１×１０^−１３Ａ以上の値のみプロットした。

次に、Ｉｄ−Ｖｇ特性の実測値と計算値とから、半導体６３０ｃと絶縁体６６０との界面における浅い界面準位の密度Ｎ_ｉｔを導出し、最小自乗法を用いてガウス分布でフィッティングした。その結果、ピーク密度Ｎ_ｇａは１．１×１０^１３ｃｍ^−２・ｅＶ^−１、分布幅Ｗ_ｇａは０．３３ｅＶ、ピーク位置Ｅ_ｇａは０．１１ｅＶのフィッティング曲線が得られた。

次に、得られた界面準位のフィッティング曲線を、デバイスシミュレータを用いた計算にフィードバッグすることにより、Ｉｄ−Ｖｇ特性を逆算した結果を図２６に示す。図２６において、なお、ドレイン電圧Ｖｄは１．８Ｖの場合とする。

計算により得られたフィッティング曲線と、実測値のプロットはほぼ一致しており、さらには、測定が困難なドレイン電流Ｉｄが１×１０^−１３Ａ以下の値を求めることができた。なお、ゲート電圧Ｖｇが０Ｖのときのドレイン電流の値をＩｃｕｔ電流と呼ぶ。トランジスタ６００において、ドレイン電圧Ｖｄが１．８Ｖの場合、Ｉｃｕｔ電流は４．１×１０^−１８Ａと評価できた。

同様の手順を用いて、実施例試料２乃至１３について、それぞれ計算値により、Ｉｃｕｔ電流を求めた。その結果、実施例試料１乃至１３において、計算値により見積もったＩｃｕｔ電流の平均値として、６．２×１０^−１９が得られた。

一方、トランジスタ３００において、リーク電流を測定した。なお、リーク電流の測定は、５２０個の回路４００が形成されたモジュールを用いて、所望のモジュール３個に対して行った。図２７に示すトランジスタ４２０のゲートの電位が保持可能という特性を有することで、トランジスタ３００のリーク電流が測定された。また、リーク電流の測定は室温で行った。

回路４００は、トランジスタ３００と、トランジスタ４１０と、トランジスタ４２０と、容量素子４３０と、第１の配線４５０と、第２の配線４６０と、第３の配線４７０と、第４の配線４８０と、を有する。第１の配線４５０はトランジスタ３００のゲートと電気的に接続され、第２の配線４６０はトランジスタ４１０のゲートと電気的に接続される。また、第３の配線４７０はトランジスタ４２０のソース、またはドレインの一方と電気的に接続され、第４の配線４８０はトランジスタ３００のソース、またはドレインの一方、及びトランジスタ４１０のソース、またはドレインの一方に電気的に接続されている。そして、トランジスタ３００のソース、またはドレインの他方、およびトランジスタ４２０のゲートは、容量素子４３０の電極の一方と電気的に接続されている。

次に、リーク電流の測定について説明する。まず、第１の配線４５０の電位を、トランジスタ３００が導通状態となる電位にして、トランジスタ３００を導通状態とする。これにより、第４の配線４８０の電位が、トランジスタ４２０のゲート、および容量素子４３０の電極の一方と電気的に接続するノードＦＮに与えられる。即ち、トランジスタ４２０のゲートには、所定の電荷が与えられる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（Ｌｏｗレベル電荷、Ｈｉｇｈレベル電荷という。）のどちらかが与えられるものとする。その後、第１の配線４５０の電位を、トランジスタ３００が非導通状態となる電位とすることで、ノードＦＮに電荷が保持される。なお、本測定においては、保持電圧として、ゲート電圧Ｖｇを０Ｖ、バックゲート電圧Ｖｂｇを０Ｖとした。

ノードＦＮに電荷の保持を開始してから一定時間後に、第３の配線４７０に与えた読み出し回路電圧値（ＶＲＭともいう）に対し、トランジスタ４２０が導通するかどうかの確認を行った。

トランジスタ４２０が導通する場合、読み出し可能電圧値はノードＦＮの電位と、ほぼ等電位となる。また、ノードＦＮに保持されている電荷は、リーク電流により、時間経過とともに、減少する。そこで、読み出し回路電圧値（ＶＲＭ）として第３の配線４７０に電位を与え、導通した場合の読み出し可能電圧値の時間に対する変動を、図２８に示す。こうして得られた読み出し可能電圧値の時間依存性を測定することで、ノードＦＮの電位の時間変化を間接的に見積もった。得られたグラフに対し、式（７）をフィッティングすることにより、時定数を約１００ｈｒと求めることができた。

なお、式（７）において、ＡはノードＦＮの初期電位、τは時定数、ｔは経過時間とする。また、時定数τを用いてリーク電流は式（８）により求めることができる。

なお、式（８）において、Ｉｌｅａｋはリーク電流、Ｖｄはドレイン電圧、Ｃは容量素子の容量とする。また、今回測定したサンプルでは、容量Ｃは２０ｆＦのものを用いた。

上記手法を用いることにより、トランジスタ３００において、ドレイン電圧を１．８Ｖのとした場合、リーク電流が１．０×１０^−１９Ａと算出できた。

したがって、実施例試料１乃至１３において、計算値により見積もったＩｃｕｔ電流の平均値６．２×１０^−１９Ａに対し、ゲート電圧Ｖｇを０Ｖとした場合の測定による実測値のリーク電流は１．０×１０^−１９Ａとなり、桁が一致し、本評価が有効に用いることができることが示唆された。

１００ トランジスタ
１１０ 基板
１２０ 絶縁体
１３０ 半導体
１３０ａ 半導体
１３０ｂ 半導体
１３０ｃ 半導体
１４０ 導電体
１５０ 導電体
１６０ 絶縁体
１７０ 導電体
１７１ 導電体
１７２ 導電体
１７５ 導電体
１９０ 界面準位
１９１ 界面準位
２００ トランジスタ
２１０ 基板
２２０ 絶縁体
２３０ 半導体
２４０ 導電体
２５０ 導電体
２６０ 絶縁体
２７５ 導電体
３００ トランジスタ
３１０ 絶縁体
３２０ 絶縁体
３３０ 半導体
３３０ａ 半導体
３３０ｂ 半導体
３３０ｃ 半導体
３４０ 導電体
３５０ 導電体
３６０ 絶縁体
３７０ 導電体
３７１ 導電体
３７２ 導電体
３７５ 導電体
４００ 回路
４０２ 絶縁体
４１０ トランジスタ
４２０ トランジスタ
４３０ 容量素子
４５０ 配線
４６０ 配線
４７０ 配線
４８０ 配線
５００ トランジスタ
５３０ｂ 半導体
５３０ｃ 半導体
５４０ 導電体
５５０ 導電体
５６０ 絶縁体
５７０ 導電体
６００ トランジスタ
６３０ｂ 半導体
６３０ｃ 半導体
６４０ 導電体
６５０ 導電体
６６０ 絶縁体
６７０ 導電体
９０１ 筐体
９０２ 筐体
９０３ 表示部
９０４ 表示部
９０５ マイクロフォン
９０６ スピーカー
９０７ 操作キー
９０８ スタイラス
９１１ 筐体
９１２ 筐体
９１３ 表示部
９１４ 表示部
９１５ 接続部
９１６ 操作キー
９２１ 筐体
９２２ 表示部
９２３ キーボード
９２４ ポインティングデバイス
９３１ 筐体
９３２ 冷蔵室用扉
９３３ 冷凍室用扉
９４１ 筐体
９４２ 筐体
９４３ 表示部
９４４ 操作キー
９４５ レンズ
９４６ 接続部
９５１ 車体
９５２ 車輪
９５３ ダッシュボード
９５４ ライト
１１８９ ＲＯＭインターフェース
１１９０ 基板
１１９１ ＡＬＵ
１１９２ ＡＬＵコントローラ
１１９３ インストラクションデコーダ
１１９４ インタラプトコントローラ
１１９５ タイミングコントローラ
１１９６ レジスタ
１１９７ レジスタコントローラ
１１９８ バスインターフェース
１１９９ ＲＯＭ
１２００ 記憶素子
１２０１ 回路
１２０２ 回路
１２０３ スイッチ
１２０４ スイッチ
１２０６ 論理素子
１２０７ 容量素子
１２０８ 容量素子
１２０９ トランジスタ
１２１０ トランジスタ
１２１３ トランジスタ
１２１４ トランジスタ
１２２０ 回路
２１００ トランジスタ
２２００ トランジスタ
３００１ 配線
３００２ 配線
３００３ 配線
３００４ 配線
３００５ 配線
３２００ トランジスタ
３３００ トランジスタ
３４００ 容量素子
５０００ 基板
５００１ 画素部
５００２ 走査線駆動回路
５００３ 走査線駆動回路
５００４ 信号線駆動回路
５０１０ 容量配線
５０１２ ゲート配線
５０１３ ゲート配線
５０１４ ドレイン電極
５０１６ トランジスタ
５０１７ トランジスタ
５０１８ 液晶素子
５０１９ 液晶素子
５０２０ 画素
５０２１ スイッチング用トランジスタ
５０２２ 駆動用トランジスタ
５０２３ 容量素子
５０２４ 発光素子
５０２５ 信号線
５０２６ 走査線
５０２７ 電源線
５０２８ 共通電極
５１００ ナノ結晶
５１２０ 基板
５１６１ 領域

Claims (4)

1. ゲート電極、ゲート絶縁体、及び半導体を有するトランジスタにおいて、
   前記トランジスタのゲート電圧を掃引したときに得られるドレイン電流を測定し、
   前記トランジスタのトラップ準位を仮定しないゲート電圧を掃引した時に得られるドレイン電流値の計算値を算出し、
   前記測定の結果及び前記計算値より、前記ゲート絶縁体及び前記半導体の界面における浅い界面準位の密度を見積もり、
   前記浅い界面準位の密度を用いて、前記トランジスタの測定下限未満のゲート電圧を掃引したときに得られるドレイン電流を評価することを特徴とする半導体装置の評価方法。
2. ゲート電極、ゲート絶縁体、及び半導体を有するトランジスタにおいて、
   前記トランジスタのゲート電圧を掃引したときに得られる１×１０^−１３Ａ以上のドレイン電流を測定し、
   前記トランジスタのトラップ準位を仮定しないゲート電圧を掃引した時に得られるドレイン電流値の計算値を算出し、
   前記測定の結果及び前記計算値より、前記ゲート絶縁体及び前記半導体の界面における浅い界面準位の密度を見積もり、
   前記浅い界面準位の密度を用いて、前記トランジスタのゲート電圧を掃引したときに得られるドレイン電流が１×１０^−１３Ａ未満の値を評価することを特徴とする半導体装置の評価方法。
3. ゲート電極、ゲート絶縁体、及び半導体を有するトランジスタにおいて、
   前記トランジスタのゲート電圧を掃引したときに得られる１×１０^−１３Ａ以上のドレイン電流を測定し、
   前記トランジスタのトラップ準位を仮定しないゲート電圧を掃引した時に得られるドレイン電流値の計算値を算出し、
   前記測定の結果及び前記計算値を、下式に代入して、前記ゲート絶縁体及び前記半導体の界面における浅い界面準位の密度を導出し、
   前記浅い界面準位の密度を仮定したデバイス計算を行い、ゲート電圧を掃引した時に得られるドレイン電流値を導出し、
   前記トランジスタのゲート電圧を掃引したときに得られるドレイン電流が１×１０^−１３Ａ未満の値を評価することを特徴とする半導体装置の評価方法。
   
   （浅い界面準位の密度Ｎ_ｉｔ、界面における電位の変化量Δφ_ｉｔ、比例係数Ｃ_ｅｆｆ、実測の電圧Ｖｇの変化ΔＶ_ｅｘ、計算の電圧Ｖｇの変化ΔＶ_ｉｄである。）
4. 請求項１乃至請求項３のいずれか一において、
   前記半導体は、インジウム、亜鉛および元素Ｍ（元素Ｍはアルミニウム、ガリウム、イットリウムまたはスズ）から選ばれた一種以上を有する酸化物を有することを特徴とする半導体装置の評価方法。