JP5604560B2 - 半導体装置 - Google Patents

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Description

開示する発明は、半導体素子を利用した半導体装置およびその駆動方法に関するものであ
る。
半導体素子を利用した記憶装置は、電力の供給がなくなると記憶内容が失われる揮発性の
ものと、電力の供給がなくなっても記憶内容は保持される不揮発性のものとに大別される
。
揮発性記憶装置の代表的な例としては、ＤＲＡＭ（Ｄｙｎａｍｉｃ Ｒａｎｄｏｍ Ａｃ
ｃｅｓｓ Ｍｅｍｏｒｙ）がある。ＤＲＡＭは、記憶素子を構成するトランジスタを選択
してキャパシタに電荷を蓄積することで、情報を記憶する。
上述の原理から、ＤＲＡＭでは、情報を読み出すとキャパシタの電荷は失われるため、情
報の読み出しの度に、再度の書き込み動作が必要となる。また、記憶素子を構成するトラ
ンジスタにおいてはオフ状態でのソースとドレイン間のリーク電流（オフ電流）等によっ
て、トランジスタが選択されていない状況でも電荷が流出、または流入するため、データ
の保持期間が短い。このため、所定の周期で再度の書き込み動作（リフレッシュ動作）が
必要であり、消費電力を十分に低減することは困難である。また、電力の供給がなくなる
と記憶内容が失われるため、長期間の記憶の保持には、磁性材料や光学材料を利用した別
の記憶装置が必要となる。
揮発性記憶装置の別の例としてはＳＲＡＭ（Ｓｔａｔｉｃ Ｒａｎｄｏｍ Ａｃｃｅｓｓ
Ｍｅｍｏｒｙ）がある。ＳＲＡＭは、フリップフロップなどの回路を用いて記憶内容を
保持するため、リフレッシュ動作が不要であり、この点においてはＤＲＡＭより有利であ
る。しかし、フリップフロップなどの回路を用いているため、記憶容量あたりの単価が高
くなるという問題がある。また、電力の供給がなくなると記憶内容が失われるという点に
ついては、ＤＲＡＭと変わるところはない。
不揮発性記憶装置の代表例としては、フラッシュメモリがある。フラッシュメモリは、ト
ランジスタのゲート電極とチャネル形成領域との間にフローティングゲートを有し、当該
フローティングゲートに電荷を保持させることで記憶を行うため、データの保持期間は極
めて長く（半永久的）、揮発性記憶装置で必要なリフレッシュ動作が不要であるという利
点を有している（例えば、特許文献１参照）。
しかし、書き込みの際に生じるトンネル電流によって記憶素子を構成するゲート絶縁層が
劣化するため、所定回数の書き込みによって記憶素子が機能しなくなるという問題が生じ
る。この問題の影響を緩和するために、例えば、各記憶素子の書き込み回数を均一化する
手法が採られるが、これを実現するためには、複雑な周辺回路が必要になってしまう。そ
して、このような手法を採用しても、根本的な寿命の問題が解消するわけではない。つま
り、フラッシュメモリは、情報の書き換え頻度が高い用途には不向きである。
また、フローティングゲートに電荷を注入させるため、または、その電荷を除去するため
には、高い電圧が必要であり、また、そのための回路も必要である。さらに、電荷の注入
、または除去のためには比較的長い時間を要し、書き込み、消去の高速化が容易ではない
という問題もある。
特開昭５７−１０５８８９号公報
上述の問題に鑑み、開示する発明の一態様では、電力が供給されない状況でも記憶内容の
保持が可能で、かつ、書き込み回数にも制限が無い、新たな構造の半導体装置を提供する
ことを目的の一とする。
開示する発明では、トランジスタのオフ電流を十分に小さくすることができる材料、例え
ば、ワイドギャップ半導体である酸化物半導体材料を用いて半導体装置を構成する。トラ
ンジスタのオフ電流を十分に小さくすることができる半導体材料を用いることで、長期間
にわたって情報を保持することが可能である。
また、開示する発明では、例えば、ワイドギャップ半導体を用いて構成されたメモリセル
を含む半導体装置であって、メモリセルに書き込み用のトランジスタ、読み出し用のトラ
ンジスタおよび選択用のトランジスタを備えた半導体装置とする。
より具体的には、例えば次のような構成を採用することができる。
本発明の一態様は、書き込みワード線と、読み出しワード線と、ビット線と、ソース線と
、信号線と、複数のメモリセルでなるメモリセルアレイと、信号線と電気的に接続された
遅延回路を有する第１の駆動回路と、第２の駆動回路と、を有し、メモリセルの一は、第
１のゲート電極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域
を含む第１のトランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電
極、及び第２のチャネル形成領域を含む第２のトランジスタと、第３のゲート電極、第３
のソース電極、第３のドレイン電極、及び第３のチャネル形成領域を含む第３のトランジ
スタと、を有し、第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体
材料を含んで構成され、第１のゲート電極と、第２のドレイン電極とは電気的に接続され
て電荷が保持されるノードを構成し、第１のドレイン電極と、第３のソース電極とは電気
的に接続され、ソース線は、第１のソース電極と電気的に接続され、第１の駆動回路は、
ビット線を介して、第３のドレイン電極と電気的に接続され、また、遅延回路および信号
線を介して、第２のソース電極と電気的に接続され、第２の駆動回路は、読み出しワード
線を介して第３のゲート電極と電気的に接続され、また、書き込みワード線を介して、第
２のゲート電極と電気的に接続される半導体装置である。
また、本発明の別の一態様は、電源電位より高い電位が少なくとも与えられる書き込みワ
ード線と、読み出しワード線と、ビット線と、ソース線と、信号線と、複数のメモリセル
でなるメモリセルアレイと、信号線と電気的に接続された遅延回路を有する第１の駆動回
路と、第２の駆動回路と、電位変換回路と、を有し、メモリセルの一は、第１のゲート電
極、第１のソース電極、第１のドレイン電極、及び第１のチャネル形成領域を含む第１の
トランジスタと、第２のゲート電極、第２のソース電極、第２のドレイン電極、及び第２
のチャネル形成領域を含む第２のトランジスタと、第３のゲート電極、第３のソース電極
、第３のドレイン電極、及び第３のチャネル形成領域を含む第３のトランジスタと、を有
し、第１のチャネル形成領域は、第２のチャネル形成領域とは異なる半導体材料を含んで
構成され、第１のゲート電極と、第２のドレイン電極とは電気的に接続されて電荷が保持
されるノードを構成し、第１のドレイン電極と、第３のソース電極とは電気的に接続され
、ソース線は、第１のソース電極と電気的に接続され、第１の駆動回路は、ビット線を介
して、第３のドレイン電極と電気的に接続され、また、遅延回路および信号線を介して、
第２のソース電極と電気的に接続され、第２の駆動回路は、読み出しワード線を介して第
３のゲート電極と電気的に接続され、また、書き込みワード線を介して、第２のゲート電
極と電気的に接続され、電位変換回路は、第２の駆動回路に電源電位より高い電位を出力
する半導体装置である。
または、上記の半導体装置において、一方の電極は電荷が保持されるノードと電気的に接
続され、他方の電極はソース線と電気的に接続される、容量素子を有する構成としてもよ
い。
または、上記の半導体装置において、第２の駆動回路は、電位変換回路および書き込みワ
ード線と電気的に接続された昇圧用レベルシフタを有する構成としてもよい。
また、上記の半導体装置において、ビット線とソース線との間に、メモリセルの一を含む
複数のメモリセルが並列に接続される構成としてもよい。
または、上記の半導体装置において、第２のトランジスタの第２のチャネル形成領域は、
酸化物半導体を含む構成としてもよい。また、第３のチャネル形成領域は、第１のチャネ
ル形成領域と同じ半導体材料を含んで構成されてもよい。
なお、上記において、酸化物半導体を用いてトランジスタを構成することがあるが、開示
する発明はこれに限定されない。酸化物半導体と同等のオフ電流特性が実現できる材料、
例えば、炭化シリコンをはじめとするワイドギャップ材料（より具体的には、例えば、エ
ネルギーギャップＥｇが３ｅＶより大きい半導体材料）などを適用しても良い。
なお、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。
なお、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
酸化物半導体を用いたトランジスタはオフ電流が極めて小さいため、これを用いることに
より極めて長期にわたり記憶内容を保持することが可能である。つまり、リフレッシュ動
作が不要となるか、または、リフレッシュ動作の頻度を極めて低くすることが可能となる
ため、消費電力を十分に低減することができる。また、電力の供給がない場合（ただし、
電位は固定されていることが望ましい）であっても、長期にわたって記憶内容を保持する
ことが可能である。
また、開示する発明に係る半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁層の劣化といった問題が生じない。すなわち、開示する発明に係る半導体装置
では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信頼性
が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の書き
込みが行われるため、高速な動作も容易に実現しうる。また、情報を消去するための動作
が不要であるというメリットもある。
また、酸化物半導体以外の材料を用いたトランジスタは、十分な高速動作が可能であるた
め、これを、酸化物半導体を用いたトランジスタと組み合わせて用いることにより、半導
体装置の動作（例えば、情報の読み出し動作）の高速性を十分に確保することができる。
また、酸化物半導体以外の材料を用いたトランジスタにより、高速動作が要求される各種
回路（論理回路、駆動回路など）を好適に実現することが可能である。
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動
作が可能なトランジスタ）と、酸化物半導体を用いたトランジスタ（より広義には、十分
にオフ電流が小さいトランジスタ）とを一体に備えることで、これまでにない特徴を有す
る半導体装置を実現することができる。
半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置のタイミングチャート。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の回路図。 半導体装置の断面図および平面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の作製工程に係る断面図。 半導体装置の平面図。 半導体装置を用いた電子機器を説明するための図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性評価用回路図。 酸化物半導体を用いたトランジスタの特性評価用タイミングチャート。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。 酸化物半導体を用いたトランジスタの特性を示す図。 計算に用いたトランジスタの構造を示す断面図。 計算により求められたトランジスタの特性を示す図。
本発明の実施の形態の一例について、図面を用いて以下に説明する。但し、本発明は以下
の説明に限定されず、本発明の趣旨およびその範囲から逸脱することなくその形態および
詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は以下
に示す実施の形態の記載内容に限定して解釈されるものではない。
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
なお、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
（実施の形態１）
本実施の形態では、開示する発明の一態様に係る半導体装置の回路構成および動作につい
て、図１乃至図９を参照して説明する。なお、回路図においては、酸化物半導体を用いた
トランジスタであることを示すために、ＯＳの符号を併せて付す場合がある。
〈基本回路〉
はじめに、基本的な回路構成およびその動作について、図１を参照して説明する。図１（
Ａ）に示す半導体装置において、第１の配線（１ｓｔ Ｌｉｎｅ）とトランジスタ１６０
のソース電極（またはドレイン電極）とは、電気的に接続され、第２の配線（２ｎｄ Ｌ
ｉｎｅ）とトランジスタ１６６のドレイン電極（またはソース電極）とは、電気的に接続
されている。また、第３の配線（３ｒｄ Ｌｉｎｅ）とトランジスタ１６２のソース電極
（またはドレイン電極）とは、電気的に接続され、第４の配線（４ｔｈ Ｌｉｎｅ）と、
トランジスタ１６２のゲート電極とは、電気的に接続されている。そして、トランジスタ
１６０のゲート電極と、トランジスタ１６２のドレイン電極（またはソース電極）とは、
電気的に接続され、トランジスタ１６０のドレイン電極（またはソース電極）と、トラン
ジスタ１６６のソース電極（またはドレイン電極）とは、電気的に接続されている。また
、第５の配線（５ｔｈ Ｌｉｎｅ）と、トランジスタ１６６のゲート電極とは電気的に接
続されている。
ここで、トランジスタ１６２には、例えば、酸化物半導体を用いたトランジスタが適用さ
れる。酸化物半導体を用いたトランジスタは、オフ電流が極めて小さいという特徴を有し
ている。このため、トランジスタ１６２をオフ状態とすることで、トランジスタ１６０の
ゲート電極の電位を極めて長時間にわたって保持することが可能である。
なお、トランジスタ１６０、トランジスタ１６６については特に限定されない。情報の読
み出し速度を向上させるという観点からは、例えば、単結晶シリコンを用いたトランジス
タなど、スイッチング速度の高いトランジスタを適用するのが好適である。
また、図１（Ｂ）に示すように、トランジスタ１６０のゲート電極およびトランジスタ１
６２のドレイン電極（またはソース電極）と、電極の一方が電気的に接続されるように、
容量素子１６８を設けてもよい。容量素子１６８の電極の他方は、所定の電位が与えられ
ている。所定の電位とは、例えばＧＮＤなどである。また、容量素子１６８の電極の他方
は、第１の配線と電気的に接続されていてもよい。そして、容量素子１６８を設けること
により、トランジスタ１６０のゲート電極に多くの電荷を保持することができ、情報の保
持特性を向上させることができる。
図１（Ａ）に示す半導体装置では、トランジスタ１６０のゲート電極の電位が保持可能と
いう特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能である。
はじめに、情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、ト
ランジスタ１６２がオン状態となる電位にして、トランジスタ１６２をオン状態とする。
これにより、第３の配線の電位が、トランジスタ１６０のゲート電極に与えられる。すな
わち、トランジスタ１６０のゲート電極には、所定の電荷が与えられる（書き込み）。こ
こでは、異なる二つの電位を与える電荷（以下、低電位を与える電荷を電荷ＱＬ、高電位
を与える電荷を電荷ＱＨという）のいずれかが与えられるものとする。なお、異なる三つ
またはそれ以上の電位を与える電荷を適用して、記憶容量を向上させても良い。その後、
第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１
６２をオフ状態とすることにより、トランジスタ１６０のゲート電極に与えられた電荷が
保持される（保持）。
トランジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の
電荷は長時間にわたって保持される。
次に、情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状
態で、第５の配線に適切な電位（読み出し電位）を与え、トランジスタ１６６をオン状態
とすると、トランジスタ１６０のゲート電極に保持された電荷量に応じて、第２の配線は
異なる電位をとる。これは、書き込みにおいてＱＨが与えられた場合には、トランジスタ
１６０は「オン状態」となり、ＱＬが与えられた場合には、トランジスタ１６０は「オフ
状態」となるからである。よって、第２の配線の電位を見ることで、保持されている情報
を読み出すことができる。
なお、メモリセルをアレイ状に配置して用いる場合には、所望のメモリセルの情報のみを
読み出せることが必要になる。そこで、上述のように、情報に応じた電荷がゲート電極に
保持されたトランジスタ１６０と第２の配線との間に、第５の配線がゲート電極に接続さ
れたトランジスタ１６６を設けることが好ましい。このようにして、読み出し対象のメモ
リセルの第５の配線に適切な電位を与えてトランジスタ１６６をオン状態にし、読み出し
対象ではないメモリセルの第５の配線に対してトランジスタ１６６がオフ状態となるよう
な電位、例えば接地電位などを与えて、トランジスタ１６６をオフ状態にすればよい。こ
れにより、各メモリセルのトランジスタ１６０のゲート電極に保持された電荷によること
なく、読み出し対象ではないメモリセルのトランジスタ１６０と第２の配線の間に電気的
に接続される当該メモリセルのトランジスタ１６６を選択的にオフ状態とすることができ
る。よって、読み出し対象のメモリセルに接続された第２の配線の電位のみを見ることが
出来るので、メモリセルをアレイ状に配置しても、所望のメモリセルの情報のみを容易に
読み出すことができる。
次に、情報の書き換えについて説明する。情報の書き換えは、上記情報の書き込みおよび
保持と同様に行われる。つまり、第４の配線の電位を、トランジスタ１６２がオン状態と
なる電位にして、トランジスタ１６２をオン状態とする。これにより、第３の配線の電位
（新たな情報に係る電位）が、トランジスタ１６０のゲート電極に与えられる。その後、
第４の配線の電位を、トランジスタ１６２がオフ状態となる電位にして、トランジスタ１
６２をオフ状態とすることにより、トランジスタ１６０のゲート電極は、新たな情報に係
る電荷が与えられた状態となる。
このように、開示する発明に係る半導体装置は、再度の情報の書き込みによって直接的に
情報を書き換えることが可能である。このためフラッシュメモリなどにおいて必要とされ
る高電圧を用いてのフローティングゲートからの電荷の引き抜きが不要であり、消去動作
に起因する動作速度の低下を抑制することができる。つまり、半導体装置の高速動作が実
現される。
なお、トランジスタ１６２のドレイン電極（またはソース電極）は、トランジスタ１６０
のゲート電極と電気的に接続されることにより、不揮発性メモリ素子として用いられるフ
ローティングゲート型トランジスタのフローティングゲートと同等の作用を奏する。以下
において、トランジスタ１６２のドレイン電極（またはソース電極）とトランジスタ１６
０のゲート電極が電気的に接続される部位をノードＦＧと呼ぶ場合がある。トランジスタ
１６２がオフの場合、当該ノードＦＧは絶縁体中に埋設されたと見ることができ、ノード
ＦＧには電荷が保持される。酸化物半導体を用いたトランジスタ１６２のオフ電流は、シ
リコン半導体などで形成されるトランジスタの１０万分の１以下であるため、トランジス
タ１６２のリークによる、ノードＦＧに蓄積された電荷の消失を無視することが可能であ
る。つまり、酸化物半導体を用いたトランジスタ１６２により、電力の供給が無くても情
報の保持が可能な不揮発性の記憶装置を実現することが可能である。
例えば、トランジスタ１６２の室温（２５℃）でのオフ電流が１０ｚＡ（１ｚＡ（ゼプト
アンペア）は１×１０−２１Ａ）以下である場合には、１０４秒以上のデータ保持を行う
ことも可能である。なお、当該保持時間が、トランジスタ特性や容量値によって変動する
ことはいうまでもない。
また、開示する発明の半導体装置においては、従来のフローティングゲート型トランジス
タにおいて指摘されているゲート絶縁膜（トンネル絶縁膜）の劣化という問題が存在しな
い。つまり、従来問題とされていた、フローティングゲートへの電子の注入またはフロー
ティングゲートからの電子の引き抜きによるゲート絶縁膜の劣化という問題を解消するこ
とができる。これは、原理的な書き込み回数の制限が存在しないことを意味するものであ
る。また、従来のフローティングゲート型トランジスタにおいて書き込みや消去の際に必
要であった高電圧も不要である。
なお、半導体装置の記憶容量を大きくするためには、多値化の手法を採ることもできる。
例えば、メモリセルの一に３段階以上の情報を書き込む構成とすることで、２段階（１ビ
ット）の情報を書き込む場合と比較して記憶容量を増大させることができる。例えば、上
述のような、低電位を与える電荷ＱＬ、高電位を与える電荷ＱＨに加え、他の電位を与え
る電荷Ｑをトランジスタ１６０のゲート電極に与えることで、多値化を実現することがで
きる。この場合、比較的規模の大きい回路構成を採用しても十分な記憶容量を確保するこ
とができる。
〈応用例１〉
次に、図１に示す回路を応用したより具体的な回路構成および動作について、図２乃至図
５を参照して説明する。
図２（Ａ）及び図２（Ｂ）は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回
路図の一例である。図２中のメモリセル１７０の構成は、図１（Ｂ）と同様である。すな
わち、図１（Ｂ）における第１の配線が図２（Ｂ）におけるソース線ＳＬに相当し、図１
（Ｂ）における第２の配線が図２におけるビット線ＢＬに相当し、図１（Ｂ）における第
３の配線が図２における信号線Ｓに相当し、図１（Ｂ）における第４の配線が図２におけ
る書き込みワード線ＷＷＬに相当し、図１（Ｂ）における第５の配線が図２における読み
出しワード線ＲＷＬに相当する（図２（Ｂ）参照）。ただし、図２（Ａ）では、図１（Ｂ
）における第１の配線であるソース線ＳＬは省略している。
図２に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＷＷＬと、ｍ本
の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｎ本の信号
線Ｓと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメ
モリセルアレイと、ｎ本のビット線ＢＬおよびｎ本の信号線Ｓに接続する第１の駆動回路
１９０と、ｍ本の書き込みワード線ＷＷＬおよびｍ本の読み出しワード線ＲＷＬに接続す
る第２の駆動回路１９２と、を有する。ここで、各メモリセル１７０は、各ソース線ＳＬ
とビット線ＢＬとの間に並列に接続されている。また、第１の駆動回路１９０、および第
２の駆動回路１９２を、配線ＷＲＩＴＥおよび配線ＲＥＡＤによって接続する構成とする
のが好ましい。
その他、第２の駆動回路１９２には、アドレス選択信号線Ａ＿１乃至アドレス選択信号線
Ａ＿ｍが接続されている。アドレス選択信号線Ａ＿１乃至アドレス選択信号線Ａ＿ｍは、
メモリセルの行方向のアドレスを選択する信号を伝達する配線である。
図３に、図２に示す半導体装置における第１の駆動回路１９０及び第２の駆動回路１９２
の具体的構成の一例を示す。ただし、第１の駆動回路１９０及び第２の駆動回路１９２の
構成は、これに限られるものではない。
図３において、第１の駆動回路１９０は、入力端子と接続した制御回路２０２と、制御回
路２０２と接続した遅延回路２０４と、遅延回路２０４及び信号線Ｓと接続したバッファ
回路２０６と、ビット線と接続した読み出し回路２０８と、読み出し回路２０８からの信
号を出力する出力端子と、を有している。
また、図３において、第２の駆動回路１９２は、アドレス選択信号線Ａ＿１乃至アドレス
選択信号線Ａ＿ｍと接続したデコーダ２１０と、デコーダ２１０と接続した制御回路２１
２と、制御回路２１２および書き込みワード線ＷＷＬと接続したバッファ回路２１６と、
制御回路２１２および読み出しワード線ＲＷＬと接続したバッファ回路２１８と、を有し
ている。ここでは、第２の駆動回路１９２から書き込みワード線ＷＷＬおよび読み出しワ
ード線ＲＷＬに接地電位ＧＮＤまたは電源電位ＶＤＤが出力される。
図２に示す半導体装置において、データの書き込み、保持、および読み出しは、基本的に
図１の場合と同様である。つまり、具体的な書き込みの動作は以下のようになる。なお、
ここでは一例として、ノードＦＧに電位Ｖ１（電源電位ＶＤＤよりトランジスタ１６２の
しきい値分低い電位）または接地電位ＧＮＤのいずれかを与える場合について説明するが
、ノードＦＧに与える電位の関係はこれに限られない。また、ノードＦＧに電位Ｖ１を与
えた場合に保持されるデータをデータ”１”、ノードＦＧに接地電位ＧＮＤ（０Ｖ）を与
えた場合に保持されるデータをデータ”０”とする。
まず、書き込み対象のメモリセル１７０に接続される読み出しワード線ＲＷＬの電位をＧ
ＮＤとし、書き込みワード線ＷＷＬの電位をＶＤＤとしてメモリセル１７０を選択する。
メモリセル１７０にデータ”０”を書き込む場合には、信号線ＳにはＧＮＤを与え、メモ
リセル１７０にデータ”１”を書き込む場合には、信号線Ｓにはトランジスタ１６２にお
いて生じるしきい値分の電位の低下を考慮した電位を与える。
データの保持は、書き込みワード線ＷＷＬの電位を、接地電位ＧＮＤとすることにより行
われる。
書き込みワード線ＷＷＬには接地電位ＧＮＤが与えられているため、データ”１”とデー
タ”０”のいずれが書き込まれた場合でも、トランジスタ１６２はオフ状態となる。トラ
ンジスタ１６２のオフ電流は極めて小さいから、トランジスタ１６０のゲート電極の電荷
は長時間にわたって保持される。
データの読み出しは、読み出しワード線ＲＷＬの電位をＶＤＤとし、書き込みワード線Ｗ
ＷＬの電位をＧＮＤとして読み出し対象のメモリセル１７０を選択して行われる。ここで
、各メモリセル１７０には、データに応じた電荷がゲート電極に保持されたトランジスタ
１６０とビット線ＢＬとの間に、読み出しワード線ＲＷＬがゲート電極に接続されたトラ
ンジスタ１６６が設けられている。よって、読み出し対象ではないメモリセルに接続され
た読み出しワード線ＲＷＬの電位をＧＮＤとすることで、読み出し対象のメモリセル１７
０を容易に選択することができる。このように、データの読み出しの際の読み出しワード
線ＲＷＬの電位は、電位ＶＤＤまたは接地電位ＧＮＤとすればよいので、図２に示す半導
体装置において電位変換回路を設けたり、外部に別途電源を設ける必要がない。
読み出しワード線ＲＷＬの電位をＧＮＤからＶＤＤに上昇させると、トランジスタ１６６
のゲート電極の電位が上昇してしきい値以上となり、トランジスタ１６６はオン状態とな
る。
上述の読み出し動作により、メモリセル１７０にデータ”１”（電位Ｖ１）が書き込まれ
ている場合には、トランジスタ１６０がオン状態となり、ビット線ＢＬの電位が低下する
。また、データ”０”（接地電位ＧＮＤ）が書き込まれている場合には、トランジスタ１
６０がオフ状態となり、読み出し開始時のビット線ＢＬの電位が維持されるか、または上
昇する。
図４には、図２に係る半導体装置のより詳細な動作に係るタイミングチャートの例を示す
。タイミングチャート中のＲＥＡＤ、Ａ等の名称は、タイミングチャートに示す電位が与
えられる配線を示しており、同様の機能を有する配線が複数ある場合には、配線の名称の
末尾に＿１、＿２等を付すことで区別している。なお、ここでは説明を簡単にするため、
メモリセル１７０が２（行）×２（列）に配列された半導体装置を例に説明するが、開示
する発明はこれに限られない。
図４に示されるタイミングチャートは、全てのメモリセルにデータ”１”を書き込み（書
き込み１）、その後、書き込まれた全データを読み出し（読み出し１）、次に、第１行第
１列のメモリセルおよび第２行第２列のメモリセルにデータ”１”を書き込むと共に、第
１行第２列のメモリセルおよび第２行第１列のメモリセルにデータ”０”を書き込み（書
き込み２）、その後、書き込まれた全データを読み出す（読み出し２）場合の各配線の電
位の関係を示すものである。
書き込み１において、ＷＲＩＴＥを高電位とし、ＲＥＡＤを低電位として、第１の駆動回
路１９０および第２の駆動回路１９２をメモリセルへの書き込みが行える状態にする。第
２の駆動回路１９２は、Ａ＿１、Ａ＿２の電位に応じた行選択信号をＷＷＬに出力する。
ここでは、Ａ＿１、Ａ＿２が高電位の場合には対象の行が選択されることとする。また、
選択された行のＷＷＬは、高電位となり、ＲＷＬは、選択、非選択に関わらず低電位とな
る。
書き込み１においては、全てのメモリセルにデータ”１”を書き込むため、行選択のタイ
ミングに合わせて、Ｓ＿１およびＳ＿２を高電位とする。なお、Ｓ＿１およびＳ＿２の信
号入力期間は、ＷＷＬの信号入力期間と同期間、またはＷＷＬの信号入力期間より長くな
るようにする。または、Ｓ＿１およびＳ＿２の信号入力を、ＷＷＬの信号入力より遅らせ
る。Ｓ＿１およびＳ＿２の信号入力期間がＷＷＬの信号入力期間より短いと、メモリセル
への書き込みが不十分となる可能性があるためである。Ｓ＿１およびＳ＿２の信号入力期
間をＷＷＬの信号入力期間より長くするためには、Ｓ＿１やＳ＿２に遅延回路を接続して
、Ｓ＿１やＳ＿２の信号入力を、ＷＷＬの信号入力より遅らせることが好ましい。または
、Ｓ＿１やＳ＿２に接続されるバッファ回路を構成するトランジスタのチャネル長を、Ｗ
ＷＬに接続されるバッファ回路を構成するトランジスタのチャネル長より大きくして、Ｓ
＿１およびＳ＿２の信号入力を、ＷＷＬの信号入力より遅らせればよい。または、Ｓ＿１
やＳ＿２に接続されるバッファ回路を構成するトランジスタのチャネル幅を、ＷＷＬに接
続されるバッファ回路を構成するトランジスタのチャネル幅より小さくして、Ｓ＿１およ
びＳ＿２の信号入力を、ＷＷＬの信号入力より遅らせればよい。なお、ＢＬ＿１およびＢ
Ｌ＿２の電位は、書き込み時には問題とならない（高電位であっても良いし低電位であっ
ても良い）。
読み出し１においては、ＲＥＡＤを高電位とし、ＷＲＩＴＥを低電位として、第１の駆動
回路１９０および第２の駆動回路１９２をメモリセルからの読み出しが行える状態にする
。第２の駆動回路１９２は、Ａ＿１、Ａ＿２に応じた行選択信号をＲＷＬに出力する。こ
こでは、Ａ＿１、Ａ＿２が高電位の場合には対象の行が選択されることとする。また、選
択された行のＲＷＬは高電位となり、ＷＷＬは、選択、非選択に関わらず低電位となる。
上述の動作により、ＢＬ＿１およびＢＬ＿２には、選択された行のメモリセルに保持され
ているデータに応じた電位が与えられる。なお、Ｓ＿１およびＳ＿２の電位は、読み出し
時には問題とならない。
書き込み２における各配線の電位の関係は、書き込み１の場合と同様である。ただし、第
１行第１列のメモリセルおよび第２行第２列のメモリセルにデータ”１”を書き込むと共
に、第１行第２列のメモリセルおよび第２行第１列のメモリセルにデータ”０”を書き込
むために、行選択のタイミングに合わせて、Ｓ＿１およびＳ＿２を低電位または高電位と
する。
読み出し２における各配線の電位の関係は、読み出し１の場合と同様である。ＢＬ＿１お
よびＢＬ＿２には、選択された行のメモリセルに保持されているデータに応じた電位が与
えられることがわかる。
なお、上述の書き込み動作において、書き込みワード線ＷＷＬに入力される信号よりも信
号線Ｓに入力される信号を遅らせるためには、図５に示す遅延回路を、図３に示す第１の
駆動回路１９０内の遅延回路２０４として用い、信号線Ｓと接続することが好ましい。遅
延回路２０４と信号線Ｓとを接続することで、書き込みワード線ＷＷＬの電位の変化より
信号線Ｓの電位の変化を遅らせることができ、メモリセル１７０への情報の書き込みを十
分に行うことができる。
遅延回路として、例えば、図５（Ａ）に示すような偶数個のインバータ回路を直列に接続
した回路を用いることができる。または、図５（Ｂ）に示すように、直列に接続した偶数
個のインバータ回路の間に容量素子を付加した構成や、図５（Ｃ）に示すように、直列に
接続した偶数個のインバータ回路の間に抵抗を付加した構成としてもよい。または、図５
（Ｄ）に示すように、直列に接続した偶数個のインバータ回路の間に、抵抗および容量素
子を付加した構成としてもよい。さらに、図５（Ｅ）に示すように、直列に接続した偶数
個のインバータ回路の間に、アナログスイッチおよび容量素子を付加した構成としてもよ
い。ここで、アナログスイッチは常にオン状態としており、抵抗として機能する。また、
アナログスイッチは、寄生容量を有するので、さらに遅延効果を向上させることができる
。
または、上述の書き込み動作において、書き込みワード線ＷＷＬに入力される信号よりも
信号線Ｓに入力される信号を遅らせるために、第１の駆動回路１９０および第２の駆動回
路１９２に設けられるバッファ回路において、第２の駆動回路１９２が有するバッファ回
路のトランジスタのチャネル長よりも、第１の駆動回路１９０が有するバッファ回路のト
ランジスタのチャネル長を大きくしても良い。または、第１の駆動回路１９０および第２
の駆動回路１９２に設けられるバッファ回路において、第２の駆動回路１９２が有するバ
ッファ回路のトランジスタのチャネル幅よりも、第１の駆動回路１９０が有するバッファ
回路のトランジスタのチャネル幅を小さくしても良い。この場合にも、書き込みワード線
ＷＷＬの電位の変化より、信号線Ｓの電位の変化を遅らせることができ、メモリセル１７
０への書き込みミスを抑制することができる。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
〈応用例２〉
図２に示す回路構成とは異なる回路構成について、図６乃至図９を参照して説明する。
図６（Ａ）及び図６（Ｂ）は、（ｍ×ｎ）個のメモリセル１７０を有する半導体装置の回
路図の一例である。図６中のメモリセル１７０の構成は、図２と同様であるため、詳細な
説明は省略する。
図６に示す半導体装置は、ｍ本（ｍは２以上の整数）の書き込みワード線ＷＷＬと、ｍ本
の読み出しワード線ＲＷＬと、ｎ本（ｎは２以上の整数）のビット線ＢＬと、ｎ本の信号
線Ｓと、メモリセル１７０が縦ｍ個（行）×横ｎ個（列）のマトリクス状に配置されたメ
モリセルアレイと、電位変換回路１８０と、ｎ本のビット線ＢＬおよびｎ本の信号線Ｓに
接続する第１の駆動回路１９０と、ｍ本の書き込みワード線ＷＷＬおよびｍ本の読み出し
ワード線ＲＷＬに接続する第２の駆動回路１９２と、を有する。ここで、電位変換回路１
８０は、配線ＶＨＬによって第２の駆動回路１９２と接続され、第２の駆動回路１９２に
電源電位よりも高い電位（高電位：ＶＨ）を出力する。なお、本実施の形態では、配線Ｗ
ＲＩＴＥを電位変換回路１８０に接続することで、第１の駆動回路１９０の出力に合わせ
て電位を変換する構成としている。また、第１の駆動回路１９０、および第２の駆動回路
１９２を、配線ＷＲＩＴＥおよび配線ＲＥＡＤによって接続する構成とするのが好ましい
。
その他、第２の駆動回路１９２には、アドレス選択信号線Ａが接続されている。アドレス
選択信号線Ａは、メモリセルの行方向のアドレスを選択する信号を伝達する配線である。
図７に、図６に示す半導体装置における第１の駆動回路１９０及び第２の駆動回路１９２
の具体的構成の一例を示す。ただし、第１の駆動回路１９０及び第２の駆動回路１９２の
構成は、これに限られるものではない。
図７において、第１の駆動回路１９０は、入力端子と接続した制御回路２０２と、制御回
路２０２と接続した遅延回路２０４と、遅延回路２０４及び信号線Ｓと接続したバッファ
回路２０６と、ビット線と接続した読み出し回路２０８と、読み出し回路２０８からの信
号を出力する出力端子と、を有している。なお、遅延回路２０４については、図５に示す
回路と同様の回路を用いることができる。
また、図７において、第２の駆動回路１９２は、アドレス選択信号線Ａと接続したデコー
ダ２１０と、デコーダ２１０と接続した制御回路２１２と、制御回路２１２と接続した昇
圧用レベルシフタ２１４＿Ｈと、昇圧用レベルシフタ２１４＿Ｈおよび書き込みワード線
ＷＷＬと接続したバッファ回路２１６と、制御回路２１２および読み出しワード線ＲＷＬ
と接続したバッファ回路２１８と、を有している。第２の駆動回路１９２に含まれる昇圧
用レベルシフタ２１４＿Ｈは、電位変換回路１８０で変換された電位ＶＨを用いて信号の
振幅変換を行う。ここでは、書き込みワード線ＷＷＬにはＧＮＤまたはＶＨが出力され、
読み出しワード線ＲＷＬには、ＧＮＤまたはＶＤＤが出力される。
図６に示す半導体装置において、データの書き込み、保持、および読み出しは、図２の場
合と同様である。ただし、図６に示す構成においては、書き込みの際に、書き込みワード
線ＷＷＬの電位を電源電位より高い電位（ＶＨ）とすることができる。これにより、信号
線Ｓを介してノードＦＧに与えられる電位が、トランジスタ１６２でしきい値分低下させ
られることを防ぐことができる。このため、ノードＦＧに十分に高い電位（例えば、ＶＤ
Ｄ）を与えることができ、より長期間のデータ保持が可能になる。また、データの識別力
が向上する。
電位変換回路１８０には、昇圧回路などを用いることができる。図８に４段の昇圧を行う
昇圧回路の一例を示す。図８において、第１のトランジスタ１３００の入力端子（ここで
は、ソース端子またはドレイン端子であって、ゲート端子と接続されている端子をいう）
には電源電位ＶＤＤが供給される。第１のトランジスタ１３００の出力端子（ここでは、
ソース端子またはドレイン端子であって、ゲート端子と接続されていない端子をいう）に
は第２のトランジスタ１３１０の入力端子及び第１の容量素子１３５０の一方の端子が接
続されている。同様に、第２のトランジスタ１３１０の出力端子には第３のトランジスタ
１３２０の入力端子及び第２の容量素子１３６０の一方の端子が接続されている。以下、
同様であるため詳細な説明は省略するが、第ｎのトランジスタの出力端子には第ｎの容量
素子の一方の端子が接続されているということもできる（ｎ：自然数）。図８においては
、最終段のトランジスタの出力端子には、電源ＶＤＤと接続したトランジスタ１３９０が
接続されているが、この構成に限られない。例えば、接地電位ＧＮＤと接続した容量をさ
らに付加した構成としても良い。なお、図８においては、第５のトランジスタ１３４０の
出力が、昇圧回路の出力ＶＨとなる。
さらに、第２の容量素子１３６０の他方の端子及び第４の容量素子１３８０の他方の端子
には、クロック信号ＣＰ＿ＣＬＫが入力される。また、第１の容量素子１３５０の他方の
端子及び第３の容量素子１３７０の他方の端子には、クロック信号ＣＰ＿ＣＬＫを反転さ
せたクロック信号が入力される。すなわち、第２ｋの容量素子の他方の端子にはクロック
信号ＣＰ＿ＣＬＫが入力され、第２ｋ−１の容量素子の他方の端子にはその反転クロック
信号が入力されるといえる（ｋ：自然数）。もちろん、クロック信号ＣＰ＿ＣＬＫと反転
クロック信号とは、入れ替えて用いることができる。
クロック信号ＣＰ＿ＣＬＫがＬｏｗである場合、つまり反転クロック信号がＨｉｇｈであ
る場合には、第２の容量素子１３６０および第４の容量素子１３８０が充電される。反転
クロック信号と容量結合するノードＮ１およびノードＮ３の電位は、所定の電圧（クロッ
ク信号ＣＰ＿ＣＬＫのＨｉｇｈとＬｏｗの電位差に相当する電圧）分だけ引き上げられる
。一方で、クロック信号ＣＰ＿ＣＬＫと容量結合するノードＮ２およびノードＮ４の電位
は、所定の電圧分だけ引き下げられる。
これにより、第２のトランジスタ１３１０、第４のトランジスタ１３３０を通じて電荷が
移動し、ノードＮ２およびノードＮ４の電位が所定の値まで引き上げられる。
次にクロック信号ＣＰ＿ＣＬＫがＨｉｇｈになり、反転クロック信号がＬｏｗになると、
ノードＮ２及びノードＮ４の電位がさらに引き上げられる。一方で、ノードＮ１、ノード
Ｎ３の電位は、所定の電圧分だけ引き下げられる。
これにより、第１のトランジスタ１３００、第３のトランジスタ１３２０、第５のトラン
ジスタ１３４０を通じて電荷が移動し、その結果、ノードＮ１、ノードＮ３及びノードＮ
５の電位が所定の電位まで引き上げられることになる。このように、それぞれのノードに
おける電位がＶＮ５＝ＶＮ４（ＣＰ＿ＣＬＫ＝Ｈｉｇｈ）＞ＶＮ３（ＣＰ＿ＣＬＫ＝Ｌｏ
ｗ）＞ＶＮ２（ＣＰ＿ＣＬＫ＝Ｈｉｇｈ）＞ＶＮ１（ＣＰ＿ＣＬＫ＝Ｌｏｗ）＞ＶＤＤと
なることにより、昇圧が行われる。なお、昇圧回路の構成は、４段の昇圧を行うものに限
定されない。昇圧回路の段数は適宜変更することができる。なお、第１のトランジスタ１
３００、第２のトランジスタ１３１０、第３のトランジスタ１３２０、第４のトランジス
タ１３３０、第５のトランジスタ１３４０としてｎチャネル型トランジスタ、トランジス
タ１３９０としてｐチャネル型トランジスタを用いることができる。
なお、昇圧回路に用いるトランジスタとして、オフ電流特性の良好な酸化物半導体を含む
トランジスタを用いることにより、各ノードの電圧の保持時間を長くすることができる。
電位変換回路１８０で高電位へ変換された電位を用いて、第２の駆動回路１９２に含まれ
る昇圧用レベルシフタによって振幅変換した信号を、書き込みワード線ＷＷＬから各メモ
リセル１７０へと出力する。さらに、電位変換回路１８０で高電位へ変換された電位を用
いて、第１の駆動回路１９０に含まれる昇圧用レベルシフタによって振幅変換した信号を
、信号線Ｓから各メモリセル１７０へと出力する構成としてもよい。
図９（Ａ）及び図９（Ｂ）に、昇圧用レベルシフタの回路図の例を示す。図９（Ａ）に示
すレベルシフタの構成は、以下の通りである。第１のｐ型トランジスタ１２００のソース
端子と第３のｐ型トランジスタ１２３０のソース端子は、共に電位ＶＨを供給する電源に
電気的に接続している。第１のｐ型トランジスタ１２００のドレイン端子は、第２のｐ型
トランジスタ１２１０のソース端子と電気的に接続され、第３のｐ型トランジスタ１２３
０のドレイン端子は、第４のｐ型トランジスタ１２４０のソース端子と電気的に接続され
ている。第２のｐ型トランジスタ１２１０のドレイン端子は、第１のｎ型トランジスタ１
２２０のドレイン端子及び第３のｐ型トランジスタ１２３０のゲート端子に電気的に接続
され、第４のｐ型トランジスタ１２４０のドレイン端子は、第２のｎ型トランジスタ１２
５０のドレイン端子及び第１のｐ型トランジスタ１２００のゲート端子と電気的に接続さ
れている。また、第１のｎ型トランジスタ１２２０のソース端子と第２のｎ型トランジス
タ１２５０のソース端子には、共にＧＮＤ（＝０［Ｖ］）が与えられている。
図９（Ａ）において、入力信号（Ｉ）は、第２のｐ型トランジスタ１２１０のゲート端子
と、第１のｎ型トランジスタ１２２０のゲート端子とに入力され、入力信号の反転信号（
ＩＢ）は、第４のｐ型トランジスタ１２４０のゲート端子と、第２のｎ型トランジスタ１
２５０のゲート端子とに入力される。出力信号（Ｏ）は、第４のｐ型トランジスタ１２４
０のドレイン端子から取り出される。また、第２のｐ型トランジスタ１２１０のドレイン
端子から出力信号の反転信号（ＯＢ）を取り出すこともできる。
図９（Ａ）に示すレベルシフタの基本的な動作を説明する。入力信号（Ｉ）にＨｉｇｈが
入力されると、第１のｎ型トランジスタ１２２０が導通状態となるため、第３のｐ型トラ
ンジスタ１２３０のゲート端子に電位ＧＮＤが入力され、第３のｐ型トランジスタ１２３
０が導通状態となるとともに、出力信号の反転信号（ＯＢ）にはＬｏｗが出力され、この
ときの電位はＧＮＤとなる。一方、反転入力信号（ＩＢ）は、このときＬｏｗであるから
、第４のｐ型トランジスタ１２４０は導通状態となり、第２のｎ型トランジスタ１２５０
は非導通状態となる。ここで、第３のｐ型トランジスタ１２３０と第４のｐ型トランジス
タ１２４０が共に導通状態となるため、出力信号（Ｏ）にはＨｉｇｈが出力され、このと
きの電位はＶＨとなる。
入力信号（Ｉ）の電位がＬｏｗのときは、図９（Ａ）に示すレベルシフタが対称構造をと
ることから、上記と同様に理解でき、出力信号（Ｏ）からはＬｏｗが出力され、このとき
の電位は、ＧＮＤとなる。
このようにして、入力した信号に対して振幅を変換した出力信号（Ｏ）を得ることができ
る。
図９（Ｂ）は、図９（Ａ）とは異なる昇圧用レベルシフタの回路図の例を示す。図９（Ｂ
）に示すレベルシフタの構成は、以下の通りである。第１のｐ型トランジスタ１２６０の
ソース端子と第２のｐ型トランジスタ１２８０のソース端子は、共に電位ＶＨを供給する
電源に電気的に接続している。第１のｎ型トランジスタ１２７０のドレイン端子は、第１
のｐ型トランジスタ１２６０のドレイン端子及び第２のｐ型トランジスタ１２８０のゲー
ト端子に電気的に接続され、第２のｎ型トランジスタ１２９０のドレイン端子は、第２の
ｐ型トランジスタ１２８０のドレイン端子及び第１のｐ型トランジスタ１２６０のゲート
端子と電気的に接続されている。また、第１のｎ型トランジスタ１２７０のソース端子と
第２のｎ型トランジスタ１２９０のソース端子には、共にＧＮＤ（＝０［Ｖ］）が与えら
れている。
図９（Ｂ）において、入力信号（Ｉ）は、第１のｎ型トランジスタ１２７０のゲート端子
に入力され、入力信号の反転信号（ＩＢ）は、第２のｎ型トランジスタ１２９０のゲート
端子に入力される。出力信号（Ｏ）は、第２のｎ型トランジスタ１２９０のドレイン端子
から取り出される。また、第１のｎ型トランジスタ１２７０のドレイン端子から出力信号
の反転信号（ＯＢ）を取り出すこともできる。
図９（Ｂ）に示すレベルシフタの基本的な動作を説明する。入力信号（Ｉ）にＨｉｇｈが
入力されると、第１のｎ型トランジスタ１２７０は導通状態となるため、第２のｐ型トラ
ンジスタ１２８０のゲート端子に電位ＧＮＤが入力され、第２のｐ型トランジスタ１２８
０が導通状態となるとともに、出力信号の反転信号（ＯＢ）にはＬｏｗが出力され、この
ときの電位はＧＮＤとなる。一方、反転入力信号（ＩＢ）は、このときＬｏｗであるから
、第２のｎ型トランジスタ１２９０は非導通状態となる。ここで、第２のｐ型トランジス
タ１２８０が導通状態となるため、出力信号（Ｏ）にはＨｉｇｈが出力され、このときの
電位はＶＨとなる。
入力信号（Ｉ）の電位がＬｏｗのときは、図９（Ｂ）に示すレベルシフタが対称構造をと
ることから、上記と同様に理解でき、出力信号（Ｏ）からはＬｏｗが出力され、このとき
の電位は、ＧＮＤとなる。
このようにして、入力した信号に対して振幅を変換した出力信号（Ｏ）を得ることができ
る。
〈読み出し回路〉
次に、図３及び図７に示す半導体装置などに用いることができる読み出し回路２０８の一
例について図１０を用いて説明する。
図１０（Ａ）には、読み出し回路の概略を示す。当該読み出し回路は、トランジスタとセ
ンスアンプ回路を有する。
読み出し時には、端子Ａは読み出しを行うメモリセルが接続されたビット線ＢＬに接続さ
れる。また、トランジスタのゲート電極にはバイアス電位Ｖｂｉａｓが印加され、端子Ａ
の電位が制御される。
メモリセル１７０は、格納されるデータに応じて、異なる抵抗値を示す。具体的には、選
択したメモリセル１７０のトランジスタ１６０がオン状態の場合には低抵抗状態となり、
選択したメモリセル１７０のトランジスタ１６０がオフ状態の場合には高抵抗状態となる
。
メモリセルが高抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより高くなり、センス
アンプ回路は端子Ａの電位に対応する電位（データ”０”）を出力する。一方、メモリセ
ルが低抵抗状態の場合、端子Ａの電位が参照電位Ｖｒｅｆより低くなり、センスアンプ回
路は端子Ａの電位に対応する電位（データ”１”）を出力する。
このように、読み出し回路を用いることで、メモリセルからデータを読み出すことができ
る。なお、本実施の形態の読み出し回路は一例である。他の公知の回路を用いても良い。
また、読み出し回路は、プリチャージ回路を有しても良い。参照電位Ｖｒｅｆの代わりに
参照用メモリセルに接続されたビット線が接続される構成としても良い。
図１０（Ｂ）に、センスアンプ回路の一例である差動型センスアンプを示す。差動型セン
スアンプは、入力端子Ｖｉｎ（＋）とＶｉｎ（−）と出力端子Ｖｏｕｔを有し、Ｖｉｎ（
＋）とＶｉｎ（−）の差を増幅する。Ｖｉｎ（＋）＞Ｖｉｎ（−）であればＶｏｕｔは、
概ねＨｉｇｈ出力、Ｖｉｎ（＋）＜Ｖｉｎ（−）であればＶｏｕｔは、概ねＬｏｗ出力と
なる。
図１０（Ｃ）に、センスアンプ回路の一例であるラッチ型センスアンプを示す。ラッチ型
センスアンプは、入出力端子Ｖ１およびＶ２と、制御用信号Ｓｐ、Ｓｎの入力端子を有す
る。まず、信号ＳｐをＨｉｇｈ、信号ＳｎをＬｏｗとして、電源電位（Ｖｄｄ）を遮断す
る。そして、比較を行う電位をＶ１とＶ２に与える。その後、信号ＳｐをＬｏｗ、信号Ｓ
ｎをＨｉｇｈとして、電源電位（Ｖｄｄ）を供給すると、比較を行う電位Ｖ１ｉｎとＶ２
ｉｎがＶ１ｉｎ＞Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＨｉｇｈ、Ｖ２の出力はＬｏｗ
となり、Ｖ１ｉｎ＜Ｖ２ｉｎの関係にあれば、Ｖ１の出力はＬｏｗ、Ｖ２の出力はＨｉｇ
ｈとなる。このような関係を利用して、Ｖ１ｉｎとＶ２ｉｎの差を増幅することができる
。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態２）
本実施の形態では、開示する発明の一態様に係る半導体装置の構成およびその作製方法に
ついて、図１１乃至図１６を参照して説明する。
図１６は、図２（Ｂ）に示す回路に対応する半導体装置の平面レイアウトである。基板上
にトランジスタ１６０、トランジスタ１６６および容量素子１６８が設けられる。トラン
ジスタ１６０は、半導体層２２０と、第１のゲート絶縁層と、ゲート電極１１０ａと、ソ
ース線ＳＬとしても機能するソース電極またはドレイン電極２４２ａと、ソース電極また
はドレイン電極２４２ｂと、を含む。トランジスタ１６６は、半導体層２２０と、第１の
ゲート絶縁層と、読み出しワード線ＲＷＬとしても機能するゲート電極１１０ｂと、ソー
ス電極またはドレイン電極２４２ｂと、ビット線ＢＬとしても機能するソース電極または
ドレイン電極２４２ｃと、を含む。容量素子１６８は、第１の電極（導電性を有する半導
体層２２２）と、コンタクトホールを介してソース電極またはドレイン電極２４２ａと接
続される第２の電極（導電層２２４）と、誘電体として機能する第１のゲート絶縁層と、
を含む。
トランジスタ１６０、トランジスタ１６６および容量素子１６８上には、絶縁層が設けら
れ、該絶縁層上にトランジスタ１６２が設けられる。トランジスタ１６２は、書き込みワ
ード線ＷＷＬとして機能する配線２２６と導電層２４０を介して電気的に接続されたゲー
ト電極１４８ａと、酸化物半導体層１４４と、第２のゲート絶縁層と、コンタクトホール
を介してゲート電極１１０ａおよび半導体層２２２と電気的に接続されたソース電極１４
２ａと、信号線Ｓとして機能する配線１５６とコンタクトホールを介して電気的に接続さ
れたドレイン電極１４２ｂと、を含む。トランジスタ１６２上に絶縁層を設けるのが好ま
しい。
半導体層２２０、導電性を有する半導体層２２２は、後述する基板１００に用いる半導体
材料と同様の材料を用いることができる。また、ゲート電極１１０ａ、ゲート電極１１０
ｂは、後述するものと同様の材料を用いることができ、導電層２２４および配線２２６も
同様の材料を用いることができる。また、ゲート電極１４８ａは、後述するものと同様の
材料を用いることができる。また、酸化物半導体層１４４は、後述するものと同様の材料
を用いることができる。また、ソース電極１４２ａおよびドレイン電極１４２ｂは、後述
するものと同様の材料を用いることができ、ソース電極またはドレイン電極２４２ａ乃至
ソース電極またはドレイン電極２４２ｃ、導電層２４０も同様の材料を用いることができ
る。
以下に図１６に示す半導体装置を高集積化させた平面レイアウトを有する半導体装置につ
いて説明する。
〈半導体装置の断面構成および平面構成〉
図１１は、図２（Ｂ）に示す回路に対応する半導体装置を高集積化させた構成の一例であ
る。図１１（Ａ）には、半導体装置の断面を、図１１（Ｂ）には、半導体装置の平面を、
それぞれ示す。ここで、図１１（Ａ）は、図１１（Ｂ）のＡ１−Ａ２およびＢ１−Ｂ２に
おける断面に相当する。図１１（Ａ）および図１１（Ｂ）に示される半導体装置は、下部
に第１の半導体材料を用いたトランジスタ１６０およびトランジスタ１６６を有し、上部
に第２の半導体材料を用いたトランジスタ１６２を有するものである。ここで、第１の半
導体材料と第２の半導体材料とは異なる材料とすることが望ましい。例えば、第１の半導
体材料を酸化物半導体以外の半導体材料（シリコンなど）とし、第２の半導体材料を酸化
物半導体とすることができる。酸化物半導体以外の材料を用いたトランジスタは、高速動
作が容易である。一方で、酸化物半導体を用いたトランジスタは、その特性により長時間
の電荷保持を可能とする。
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのはいうまでもない。また、開示
する発明の技術的な本質は、情報を保持するために酸化物半導体のようなオフ電流を十分
に低減することが可能な半導体材料をトランジスタ１６２に用いる点にあるから、半導体
装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示す
ものに限定する必要はない。また、図１１に示す半導体装置は、トランジスタ１６０、ト
ランジスタ１６２およびトランジスタ１６６をトップゲート構造で形成しているが、半導
体装置に用いるトランジスタの構造はこれに限られるものではない。例えば、トランジス
タ１６２をボトムゲート構造で形成するようにしても良い。
図１１におけるトランジスタ１６０は、半導体材料（例えば、シリコンなど）を含む基板
１００に設けられたチャネル形成領域１１６ａと、チャネル形成領域１１６ａを挟むよう
に設けられた不純物領域１２０ａおよび不純物領域１２０ｂと、不純物領域１２０ａおよ
び不純物領域１２０ｂに接する金属化合物領域１２４ａおよび金属化合物領域１２４ｂと
、チャネル形成領域１１６ａ上に設けられたゲート絶縁層１０８ａと、ゲート絶縁層１０
８ａ上に設けられたゲート電極１１０ａと、を有する。なお、図において、明示的にはソ
ース電極やドレイン電極を有しない場合があるが、便宜上、このような状態を含めてトラ
ンジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係を説明するために
、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現することがある。
つまり、本明細書において、ソース電極との記載には、ソース領域が、ドレイン電極との
記載には、ドレイン領域が、含まれうる。
また、図１１におけるトランジスタ１６６もトランジスタ１６０と同様に、半導体材料（
例えば、シリコンなど）を含む基板１００に設けられたチャネル形成領域１１６ｂと、チ
ャネル形成領域１１６ｂを挟むように設けられた不純物領域１２０ｂおよび不純物領域１
２０ｃと、不純物領域１２０ｂおよび不純物領域１２０ｃに接する金属化合物領域１２４
ｂおよび金属化合物領域１２４ｃと、チャネル形成領域１１６ｂ上に設けられたゲート絶
縁層１０８ｂと、ゲート絶縁層１０８ｂ上に設けられたゲート電極１１０ｂと、を有する
。また、ゲート電極１１０ｂ上に導電層１４２ｃを設けることにより、トランジスタ１６
２のソース電極およびドレイン電極をエッチングなどにより形成する際に、ゲート電極１
１０ｂが同時にエッチングされることを防ぐことができる。
また、基板１００上にはトランジスタ１６０およびトランジスタ１６６を囲むように素子
分離絶縁層１０６が設けられており、トランジスタ１６０およびトランジスタ１６６を覆
うように絶縁層１３０が設けられている。なお、高集積化を実現するためには、図１１に
示すようにトランジスタ１６０およびトランジスタ１６６がサイドウォール絶縁層を有し
ない構成とすることが望ましい。一方で、トランジスタ１６０およびトランジスタ１６６
の特性を重視する場合には、ゲート電極１１０ａおよびゲート電極１１０ｂの側面にサイ
ドウォール絶縁層を設け、不純物濃度が異なる領域を含む不純物領域１２０ａ乃至不純物
領域１２０ｃを設けても良い。
図１１におけるトランジスタ１６２は、絶縁層１３０上に設けられたソース電極１４２ａ
およびドレイン電極１４２ｂと、ソース電極１４２ａおよびドレイン電極１４２ｂと電気
的に接続されている酸化物半導体層１４４と、ソース電極１４２ａ、ドレイン電極１４２
ｂ、酸化物半導体層１４４を覆うゲート絶縁層１４６と、ゲート絶縁層１４６上に酸化物
半導体層１４４と重畳するように設けられたゲート電極１４８ａと、を有する。
ここで、酸化物半導体層１４４は水素などの不純物が十分に除去されることにより、また
は、十分な酸素が供給されることにより、高純度化されたものであることが望ましい。具
体的には、例えば、酸化物半導体層１４４の水素濃度は５×１０１９ａｔｏｍｓ／ｃｍ３
以下、望ましくは５×１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａ
ｔｏｍｓ／ｃｍ３以下とする。なお、上述の酸化物半導体層１４４中の水素濃度は、二次
イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏ
ｓｃｏｐｙ）で測定されるものである。このように、水素濃度が十分に低減されて高純度
化され、十分な酸素の供給により酸素欠乏に起因するエネルギーギャップ中の欠陥準位が
低減された酸化物半導体層１４４では、キャリア濃度が１×１０１２／ｃｍ３未満、望ま
しくは、１×１０１１／ｃｍ３未満、より望ましくは１．４５×１０１０／ｃｍ３未満と
なる。例えば、トランジスタ１６２の室温（２５℃）でのオフ電流（ここでは、単位チャ
ネル幅（１μｍ）あたりの値）は１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２
１Ａ）以下、好ましくは１０ｚＡ以下、より好ましくは１ｚＡ以下、さらに好ましくは１
００ｙＡ以下とすることができる。また、トランジスタ１６２のオフ電流は、低ければ低
いほどよいが、トランジスタ１６２のオフ電流の下限値は１０−３０Ａであると見積もら
れる。このように、ｉ型化（真性化）または実質的にｉ型化された酸化物半導体を用いる
ことで、極めて優れたオフ電流特性のトランジスタ１６２を得ることができる。
なお、図１１のトランジスタ１６２では、微細化に起因して素子間に生じるリークを抑制
するために、島状に加工された酸化物半導体層１４４を用いているが、島状に加工されて
いない構成を採用しても良い。酸化物半導体層を島状に加工しない場合には、加工の際の
エッチングによる酸化物半導体層１４４の汚染を防止できる。
図１１における容量素子１６８は、ソース電極１４２ａ、酸化物半導体層１４４、ゲート
絶縁層１４６、および電極１４８ｂ、で構成される。すなわち、ソース電極１４２ａは、
容量素子１６８の一方の電極として機能し、電極１４８ｂは、容量素子１６８の他方の電
極として機能することになる。
なお、図１１の容量素子１６８では、酸化物半導体層１４４とゲート絶縁層１４６を積層
させることにより、ソース電極１４２ａと、電極１４８ｂとの間の絶縁性を十分に確保す
ることができる。ここで、電極１４８ｂには接地電位などが与えられるのが好ましい。も
ちろん、十分な容量を確保するために、酸化物半導体層１４４を有しない構成の容量素子
１６８を採用しても良い。さらに、容量が不要の場合は、容量素子１６８を設けない構成
とすることも可能である。
なお、トランジスタ１６２および容量素子１６８において、ソース電極１４２ａ、および
ドレイン電極１４２ｂの端部は、テーパー形状であることが好ましい。ソース電極１４２
ａ、ドレイン電極１４２ｂの端部をテーパー形状とすることにより、酸化物半導体層１４
４の被覆性を向上し、段切れを防止することができるためである。ここで、テーパー角は
、例えば、３０°以上６０°以下とする。なお、テーパー角とは、テーパー形状を有する
層（例えば、ソース電極１４２ａ）を、その断面（基板の表面と直交する面）に垂直な方
向から観察した際に、当該層の側面と底面がなす傾斜角を示す。
図１１に示す半導体装置では、トランジスタ１６２および容量素子１６８が、トランジス
タ１６０と重畳するように設けられている。このような、平面レイアウトを採用すること
により、高集積化が可能である。例えば、最小加工寸法をＦとして、メモリセルの占める
面積を１５Ｆ２〜２５Ｆ２とすることが可能である。
トランジスタ１６２および容量素子１６８の上には、絶縁層１５０が設けられており、絶
縁層１５０上には絶縁層１５２が設けられている。そして、ゲート絶縁層１４６、絶縁層
１５０、絶縁層１５２などに形成された開口には、電極１５４が設けられ、絶縁層１５２
上には電極１５４と接続する配線１５６が形成される。なお、図１１では電極１５４を用
いて、ドレイン電極１４２ｂと、配線１５６とを接続しているが、開示する発明はこれに
限定されない。例えば、配線１５６を直接、ドレイン電極１４２ｂに接触させても良い。
〈半導体装置の作製方法〉
次に、上記半導体装置の作製方法の一例について説明する。以下では、はじめに下部のト
ランジスタ１６０およびトランジスタ１６６の作製方法について図１２および図１３を参
照して説明し、その後、上部のトランジスタ１６２および容量素子１６８の作製方法につ
いて図１４および図１５を参照して説明する。
〈下部のトランジスタの作製方法〉
まず、半導体材料を含む基板１００を用意する（図１２（Ａ）参照）。半導体材料を含む
基板１００としては、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基
板、シリコンゲルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することがで
きる。ここでは、半導体材料を含む基板１００として、単結晶シリコン基板を用いる場合
の一例について示すものとする。なお、一般に「ＳＯＩ基板」は、絶縁表面上にシリコン
半導体層が設けられた構成の基板をいうが、本明細書等においては、絶縁表面上にシリコ
ン以外の材料からなる半導体層が設けられた構成の基板も含む概念として用いる。つまり
、「ＳＯＩ基板」が有する半導体層は、シリコン半導体層に限定されない。また、ＳＯＩ
基板には、ガラス基板などの絶縁基板上に絶縁層を介して半導体層が設けられた構成のも
のが含まれるものとする。
半導体材料を含む基板１００として、特に、シリコンなどの単結晶半導体基板を用いる場
合には、半導体装置の読み出し動作を高速化することができるため好適である。
基板１００上には、素子分離絶縁層を形成するためのマスクとなる保護層１０２を形成す
る（図１２（Ａ）参照）。保護層１０２としては、例えば、酸化シリコンや窒化シリコン
、酸窒化シリコンなどを材料とする絶縁層を用いることができる。なお、この工程の前後
において、トランジスタのしきい値電圧を制御するために、ｎ型の導電性を付与する不純
物元素やｐ型の導電性を付与する不純物元素を基板１００に添加してもよい。半導体がシ
リコンの場合、ｎ型の導電性を付与する不純物としては、例えば、リンや砒素などを用い
ることができる。また、ｐ型の導電性を付与する不純物としては、例えば、硼素、アルミ
ニウム、ガリウムなどを用いることができる。
次に、上記の保護層１０２をマスクとしてエッチングを行い、保護層１０２に覆われてい
ない領域（露出している領域）の、基板１００の一部を除去する。これにより他の半導体
領域と分離された半導体領域１０４が形成される（図１２（Ｂ）参照）。当該エッチング
には、ドライエッチングを用いるのが好適であるが、ウェットエッチングを用いても良い
。エッチングガスやエッチング液については被エッチング材料に応じて適宜選択すること
ができる。
次に、半導体領域１０４を覆うように絶縁層を形成し、半導体領域１０４に重畳する領域
の絶縁層を選択的に除去することで、素子分離絶縁層１０６を形成する（図１２（Ｃ）参
照）。当該絶縁層は、酸化シリコンや窒化シリコン、酸窒化シリコンなどを用いて形成さ
れる。絶縁層の除去方法としては、ＣＭＰ（化学的機械的研磨）などの研磨処理やエッチ
ング処理などがあるが、そのいずれを用いても良い。なお、半導体領域１０４の形成後、
または、素子分離絶縁層１０６の形成後には、上記保護層１０２を除去する。
次に、半導体領域１０４の表面に絶縁層を形成し、当該絶縁層上に導電材料を含む層を形
成する。
絶縁層は後のゲート絶縁層となるものであり、例えば、半導体領域１０４表面の熱処理（
熱酸化処理や熱窒化処理など）によって形成することができる。熱処理に代えて、高密度
プラズマ処理を適用しても良い。高密度プラズマ処理は、例えば、Ｈｅ、Ａｒ、Ｋｒ、Ｘ
ｅなどの希ガス、酸素、酸化窒素、アンモニア、窒素、水素などの混合ガスを用いて行う
ことができる。もちろん、ＣＶＤ法やスパッタリング法等を用いて絶縁層を形成しても良
い。当該絶縁層は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化ハフニウム、酸
化アルミニウム、酸化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘ
Ｏｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（
ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞
０、ｙ＞０））等を含む単層構造または積層構造とすることが望ましい。また、絶縁層の
厚さは、例えば、１ｎｍ以上１００ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とす
ることができる。
導電材料を含む層は、アルミニウムや銅、チタン、タンタル、タングステン等の金属材料
を用いて形成することができる。また、多結晶シリコンなどの半導体材料を用いて、導電
材料を含む層を形成しても良い。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッ
タリング法、スピンコート法などの各種成膜方法を用いることができる。なお、本実施の
形態では、導電材料を含む層を、金属材料を用いて形成する場合の一例について示すもの
とする。
その後、絶縁層および導電材料を含む層を選択的にエッチングして、ゲート絶縁層１０８
ａ、ゲート絶縁層１０８ｂ、ゲート電極１１０ａおよびゲート電極１１０ｂを形成する（
図１２（Ｃ）参照）。
次に、半導体領域１０４にリン（Ｐ）やヒ素（Ａｓ）などを添加して、チャネル形成領域
１１６ａ、チャネル形成領域１１６ｂおよび不純物領域１２０ａ乃至不純物領域１２０ｃ
を形成する（図１２（Ｄ）参照）。なお、ここではｎ型トランジスタを形成するためにリ
ンやヒ素を添加しているが、ｐ型トランジスタを形成する場合には、硼素（Ｂ）やアルミ
ニウム（Ａｌ）などの不純物元素を添加すればよい。ここで、添加する不純物の濃度は適
宜設定することができるが、半導体素子が高度に微細化される場合には、その濃度を高く
することが望ましい。
なお、ゲート電極１１０ａおよびゲート電極１１０ｂの周囲にサイドウォール絶縁層を形
成して、不純物元素が異なる濃度で添加された不純物領域を形成しても良い。
次に、ゲート電極１１０ａおよびゲート電極１１０ｂ、不純物領域１２０ａ乃至不純物領
域１２０ｃ等を覆うように金属層１２２を形成する（図１３（Ａ）参照）。当該金属層１
２２は、真空蒸着法やスパッタリング法、スピンコート法などの各種成膜方法を用いて形
成することができる。金属層１２２は、半導体領域１０４を構成する半導体材料と反応す
ることによって低抵抗な金属化合物となる金属材料を用いて形成することが望ましい。こ
のような金属材料としては、例えば、チタン、タンタル、タングステン、ニッケル、コバ
ルト、白金等がある。
次に、熱処理を施して、上記金属層１２２と半導体材料とを反応させる。これにより、不
純物領域１２０ａ乃至不純物領域１２０ｃに接する金属化合物領域１２４ａ乃至金属化合
物領域１２４ｃが形成される（図１３（Ａ）参照）。なお、ゲート電極１１０ａおよびゲ
ート電極１１０ｂとして多結晶シリコンなどを用いる場合には、ゲート電極１１０ａおよ
びゲート電極１１０ｂの金属層１２２と接触する部分にも、金属化合物領域が形成される
ことになる。
上記熱処理としては、例えば、フラッシュランプの照射による熱処理を用いることができ
る。もちろん、その他の熱処理方法を用いても良いが、金属化合物の形成に係る化学反応
の制御性を向上させるためには、ごく短時間の熱処理を実現できる方法を用いることが望
ましい。なお、上記の金属化合物領域は、金属材料と半導体材料との反応により形成され
るものであり、十分に導電性が高められた領域である。当該金属化合物領域を形成するこ
とで、電気抵抗を十分に低減し、素子特性を向上させることができる。なお、金属化合物
領域１２４ａ乃至金属化合物領域１２４ｃを形成した後には、金属層１２２は除去する。
次に、上述の工程により形成された各構成を覆うように、絶縁層１３０を形成する（図１
３（Ｂ）参照）。絶縁層１３０は、酸化シリコン、酸窒化シリコン、窒化シリコン、酸化
アルミニウム等の無機絶縁材料を含む材料を用いて形成することができる。特に、絶縁層
１３０に誘電率の低い（ｌｏｗ−ｋ）材料を用いることで、各種電極や配線の重なりに起
因する容量を十分に低減することが可能になるため好ましい。なお、絶縁層１３０には、
これらの材料を用いた多孔性の絶縁層を適用しても良い。多孔性の絶縁層では、密度の高
い絶縁層と比較して誘電率が低下するため、電極や配線に起因する容量をさらに低減する
ことが可能である。また、絶縁層１３０は、ポリイミド、アクリル等の有機絶縁材料を用
いて形成することも可能である。なお、絶縁層１３０は単層の構造としても良いし、２層
以上の積層構造としても良い。
以上により、半導体材料を含む基板１００を用いたトランジスタ１６０およびトランジス
タ１６６が形成される（図１３（Ｂ）参照）。このようなトランジスタ１６０およびトラ
ンジスタ１６６は、高速動作が可能であるという特徴を有する。このため、当該トランジ
スタを読み出し用のトランジスタおよび読み出し時のメモリセル選択用のトランジスタと
して用いることで、情報の読み出しを高速に行うことができる。
その後、トランジスタ１６２および容量素子１６８の形成前の処理として、絶縁層１３０
にＣＭＰ処理を施して、ゲート電極１１０ａおよびゲート電極１１０ｂの上面を露出させ
る（図１３（Ｃ）参照）。ゲート電極１１０ａおよびゲート電極１１０ｂの上面を露出さ
せる処理としては、ＣＭＰ処理の他にエッチング処理などを適用することも可能であるが
、トランジスタ１６２の特性を向上させるために、絶縁層１３０の表面は可能な限り平坦
にしておくことが望ましい。
なお、上記の各工程の前後には、さらに電極や配線、半導体層、絶縁層などを形成する工
程を含んでいても良い。例えば、配線の構造として、絶縁層および導電層の積層構造でな
る多層配線構造を採用して、高度に集積化した半導体装置を実現することも可能である。
〈上部のトランジスタの作製方法〉
次に、ゲート電極１１０ａおよびゲート電極１１０ｂ、絶縁層１３０などの上に導電層を
形成し、該導電層を選択的にエッチングして、ソース電極１４２ａ、ドレイン電極１４２
ｂおよび導電層１４２ｃを形成する（図１４（Ａ）参照）。
導電層は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法を用
いて形成することができる。また、導電層の材料としては、アルミニウム、クロム、銅、
タンタル、チタン、モリブデン、タングステンからから選ばれた元素や、上述した元素を
成分とする合金等を用いることができる。マンガン、マグネシウム、ジルコニウム、ベリ
リウム、ネオジム、スカンジウムのいずれか、またはこれらを複数組み合わせた材料を用
いてもよい。
導電層は、単層構造であっても良いし、２層以上の積層構造としてもよい。例えば、チタ
ン膜や窒化チタン膜の単層構造、シリコンを含むアルミニウム膜の単層構造、アルミニウ
ム膜上にチタン膜が積層された２層構造、窒化チタン膜上にチタン膜が積層された２層構
造、チタン膜とアルミニウム膜とチタン膜とが積層された３層構造などが挙げられる。な
お、導電層を、チタン膜や窒化チタン膜の単層構造とする場合には、テーパー形状を有す
るソース電極１４２ａおよびドレイン電極１４２ｂへの加工が容易であるというメリット
がある。
また、導電層は、導電性の金属酸化物を用いて形成しても良い。導電性の金属酸化物とし
ては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、酸化
インジウム酸化スズ合金（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、酸化
インジウム酸化亜鉛合金（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシ
リコン若しくは酸化シリコンを含有させたものを用いることができる。
導電層のエッチングは、形成されるソース電極１４２ａおよびドレイン電極１４２ｂの端
部が、テーパー形状となるように行うことが好ましい。ここで、テーパー角は、例えば、
３０°以上６０°以下であることが好ましい。ソース電極１４２ａおよびドレイン電極１
４２ｂの端部をテーパー形状となるようにエッチングすることにより、後に形成されるゲ
ート絶縁層１４６の被覆性を向上し、段切れを防止することができる。
上部のトランジスタのチャネル長（Ｌ）は、ソース電極１４２ａおよびドレイン電極１４
２ｂの下端部の間隔によって決定される。なお、チャネル長（Ｌ）が２５ｎｍ未満のトラ
ンジスタを形成する場合に用いるマスク形成の露光を行う際には、数ｎｍ〜数１０ｎｍと
波長の短い超紫外線（Ｅｘｔｒｅｍｅ Ｕｌｔｒａｖｉｏｌｅｔ）を用いるのが望ましい
。超紫外線による露光は、解像度が高く焦点深度も大きい。従って、後に形成されるトラ
ンジスタのチャネル長（Ｌ）を、１０ｎｍ以上１０００ｎｍ（１μｍ）以下とすることも
可能であり、回路の動作速度を高めることが可能である。また、微細化によって、半導体
装置の消費電力を低減することも可能である。
なお、ゲート電極１１０ｂ上に導電層１４２ｃを設けるようにすることにより、導電層の
エッチングの際に、ゲート電極１１０ｂが同時にエッチングされることを防ぐことができ
る。
なお、絶縁層１３０の上には、下地として機能する絶縁層を設けても良い。当該絶縁層は
、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。
次に、ソース電極１４２ａ、およびドレイン電極１４２ｂを覆うように酸化物半導体層を
形成した後、当該酸化物半導体層を選択的にエッチングして酸化物半導体層１４４を形成
する（図１４（Ｂ）参照）。
酸化物半導体層は、四元系金属酸化物であるＩｎ−Ｓｎ−Ｇａ−Ｚｎ−Ｏ系や、三元系金
属酸化物であるＩｎ−Ｇａ−Ｚｎ−Ｏ系、Ｉｎ−Ｓｎ−Ｚｎ−Ｏ系、Ｉｎ−Ａｌ−Ｚｎ−
Ｏ系、Ｓｎ−Ｇａ−Ｚｎ−Ｏ系、Ａｌ−Ｇａ−Ｚｎ−Ｏ系、Ｓｎ−Ａｌ−Ｚｎ−Ｏ系や、
二元系金属酸化物であるＩｎ−Ｚｎ−Ｏ系、Ｓｎ−Ｚｎ−Ｏ系、Ａｌ−Ｚｎ−Ｏ系、Ｚｎ
−Ｍｇ−Ｏ系、Ｓｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｍｇ−Ｏ系、Ｉｎ−Ｇａ−Ｏ系や、単元系金属
酸化物であるＩｎ−Ｏ系、Ｓｎ−Ｏ系、Ｚｎ−Ｏ系などを用いて形成することができる。
また、上記酸化物半導体にＩｎとＧａとＳｎとＺｎ以外の元素、例えばＳｉＯ２を含ませ
てもよい。
中でも、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料は、無電界時の抵抗が十分に高くオ
フ電流を十分に小さくすることが可能であり、また、電界効果移動度も高いため、半導体
装置に用いる半導体材料としては好適である。
Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体材料の代表例としては、ＩｎＧａＯ３（ＺｎＯ）
ｍ（ｍ＞０）で表記されるものがある。また、Ｇａに代えてＭを用い、ＩｎＭＯ３（Ｚｎ
Ｏ）ｍ（ｍ＞０）のように表記される酸化物半導体材料がある。ここで、Ｍは、ガリウム
（Ｇａ）、アルミニウム（Ａｌ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、マンガン（Ｍｎ）、
コバルト（Ｃｏ）などから選ばれた一の金属元素または複数の金属元素を示す。例えば、
Ｍとしては、Ｇａ、ＧａおよびＡｌ、ＧａおよびＦｅ、ＧａおよびＮｉ、ＧａおよびＭｎ
、ＧａおよびＣｏなどを適用することができる。なお、上述の組成は結晶構造から導き出
されるものであり、あくまでも一例に過ぎないことを付記する。
酸化物半導体層をスパッタ法で作製するためのターゲットとしては、Ｉｎ：Ｇａ：Ｚｎ＝
１：ｘ：ｙ（ｘは０以上、ｙは０．５以上５以下）の組成比で表されるものを用いるのが
好適である。例えば、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：２［ｍｏｌ数比］（ｘ
＝１、ｙ＝１）の組成比を有するターゲットなどを用いることができる。また、Ｉｎ２Ｏ
３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：１［ｍｏｌ数比］（ｘ＝１、ｙ＝０．５）の組成比を
有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：１：４［ｍｏｌ数比］（ｘ
＝１、ｙ＝２）の組成比を有するターゲットや、Ｉｎ２Ｏ３：Ｇａ２Ｏ３：ＺｎＯ＝１：
０：２［ｍｏｌ数比］（ｘ＝０、ｙ＝１）の組成比を有するターゲットを用いることもで
きる。
また、酸化物半導体としてＩｎ−Ｚｎ−Ｏ系の材料を用いる場合、用いるターゲットの組
成比は、原子数比で、Ｉｎ：Ｚｎ＝５０：１〜１：２（モル数比に換算するとＩｎ２Ｏ３
：ＺｎＯ＝２５：１〜１：４）、好ましくはＩｎ：Ｚｎ＝２０：１〜１：１（モル数比に
換算するとＩｎ２Ｏ３：ＺｎＯ＝１０：１〜１：２）、さらに好ましくはＩｎ：Ｚｎ＝１
５：１〜１．５：１（モル数比に換算するとＩｎ２Ｏ３：ＺｎＯ＝１５：２〜３：４）と
する。例えば、Ｉｎ−Ｚｎ−Ｏ系酸化物半導体の形成に用いるターゲットは、原子数比が
Ｉｎ：Ｚｎ：Ｏ＝Ｘ：Ｙ：Ｚのとき、Ｚ＞１．５Ｘ＋Ｙとする。
本実施の形態では、酸化物半導体層を、Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の金属酸化物ターゲット
を用いるスパッタ法により形成することとする。
金属酸化物ターゲット中の金属酸化物の相対密度は８０％以上、好ましくは９５％以上、
さらに好ましくは９９．９％以上である。相対密度の高い金属酸化物ターゲットを用いる
ことにより、緻密な構造の酸化物半導体層を形成することが可能である。
酸化物半導体層の形成雰囲気は、希ガス（代表的にはアルゴン）雰囲気、酸素雰囲気、ま
たは、希ガス（代表的にはアルゴン）と酸素との混合雰囲気とするのが好適である。具体
的には、例えば、水素、水、水酸基、水素化物などの不純物が、濃度１ｐｐｍ以下（望ま
しくは濃度１０ｐｐｂ以下）にまで除去された高純度ガス雰囲気を用いるのが好適である
。
酸化物半導体層の形成の際には、例えば、減圧状態に保持された処理室内に被処理物を保
持し、被処理物の温度が１００℃以上５５０℃未満、好ましくは２００℃以上４００℃以
下となるように被処理物を熱する。または、酸化物半導体層の形成の際の被処理物の温度
は、室温（２５℃±１０℃）としてもよい。そして、処理室内の水分を除去しつつ、水素
や水などが除去されたスパッタガスを導入し、上記ターゲットを用いて酸化物半導体層を
形成する。被処理物を熱しながら酸化物半導体層を形成することにより、酸化物半導体層
に含まれる不純物を低減することができる。また、スパッタによる損傷を軽減することが
できる。処理室内の水分を除去するためには、吸着型の真空ポンプを用いることが好まし
い。例えば、クライオポンプ、イオンポンプ、チタンサブリメーションポンプなどを用い
ることができる。また、ターボポンプにコールドトラップを加えたものを用いてもよい。
クライオポンプなどを用いて排気することで、処理室から水素や水などを除去することが
できるため、酸化物半導体層中の不純物濃度を低減できる。
酸化物半導体層の形成条件としては、例えば、被処理物とターゲットの間との距離が１７
０ｍｍ、圧力が０．４Ｐａ、直流（ＤＣ）電力が０．５ｋＷ、雰囲気が酸素（酸素１００
％）雰囲気、またはアルゴン（アルゴン１００％）雰囲気、または酸素とアルゴンの混合
雰囲気、といった条件を適用することができる。なお、パルス直流（ＤＣ）電源を用いる
と、ごみ（成膜時に形成される粉状の物質など）を低減でき、膜厚分布も均一となるため
好ましい。酸化物半導体層の厚さは、１ｎｍ以上５０ｎｍ以下、好ましくは１ｎｍ以上３
０ｎｍ以下、より好ましくは１ｎｍ以上１０ｎｍ以下とする。このような厚さの酸化物半
導体層を用いることで、微細化に伴う短チャネル効果を抑制することが可能である。ただ
し、適用する酸化物半導体材料や、半導体装置の用途などにより適切な厚さは異なるから
、その厚さは、用いる材料や用途などに応じて選択することもできる。
なお、酸化物半導体層をスパッタ法により形成する前には、アルゴンガスを導入してプラ
ズマを発生させる逆スパッタを行い、形成表面（例えば絶縁層１３０の表面）の付着物を
除去するのが好適である。ここで、逆スパッタとは、通常のスパッタにおいては、スパッ
タターゲットにイオンを衝突させるところを、逆に、処理表面にイオンを衝突させること
によってその表面を改質する方法のことをいう。処理表面にイオンを衝突させる方法とし
ては、アルゴン雰囲気下で処理表面側に高周波電圧を印加して、被処理物付近にプラズマ
を生成する方法などがある。なお、アルゴン雰囲気に代えて窒素、ヘリウム、酸素などに
よる雰囲気を適用してもよい。
その後、酸化物半導体層に対して、熱処理（第１の熱処理）を行うことが望ましい。この
第１の熱処理によって酸化物半導体層中の、過剰な水素（水や水酸基を含む）を除去し、
酸化物半導体層の構造を整え、エネルギーギャップ中の欠陥準位を低減することができる
。第１の熱処理の温度は、例えば、３００℃以上５５０℃未満、または４００℃以上５０
０℃以下とする。
熱処理は、例えば、抵抗発熱体などを用いた電気炉に被処理物を導入し、窒素雰囲気下、
４５０℃、１時間の条件で行うことができる。この間、酸化物半導体層は大気に触れさせ
ず、水や水素の混入が生じないようにする。
熱処理装置は電気炉に限られず、加熱されたガスなどの媒体からの熱伝導、または熱輻射
によって、被処理物を加熱する装置を用いても良い。例えば、ＧＲＴＡ（Ｇａｓ Ｒａｐ
ｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ Ｒａｐｉｄ Ｔｈｅ
ｒｍａｌ Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌ
）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドランプ
、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラン
プなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である。
ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。ガスとしては、アルゴン
などの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気体が
用いられる。
例えば、第１の熱処理として、熱せられた不活性ガス雰囲気中に被処理物を投入し、数分
間熱した後、当該不活性ガス雰囲気から被処理物を取り出すＧＲＴＡ処理を行ってもよい
。ＧＲＴＡ処理を用いると短時間での高温熱処理が可能となる。また、被処理物の耐熱温
度を超える温度条件であっても適用が可能となる。なお、処理中に、不活性ガスを、酸素
を含むガスに切り替えても良い。酸素を含む雰囲気において第１の熱処理を行うことで、
酸素欠損に起因するエネルギーギャップ中の欠陥準位を低減することができるためである
。
なお、不活性ガス雰囲気としては、窒素、または希ガス（ヘリウム、ネオン、アルゴン等
）を主成分とする雰囲気であって、水、水素などが含まれない雰囲気を適用するのが望ま
しい。例えば、熱処理装置に導入する窒素や、ヘリウム、ネオン、アルゴン等の希ガスの
純度を、６Ｎ（９９．９９９９％）以上、好ましくは７Ｎ（９９．９９９９９％）以上（
すなわち、不純物濃度が１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とする。
いずれにしても、第１の熱処理によって不純物を低減し、ｉ型（真性半導体）またはｉ型
に限りなく近い酸化物半導体層を形成することで、極めて優れた特性のトランジスタを実
現することができる。
ところで、上述の熱処理（第１の熱処理）には水素や水などを除去する効果があるから、
当該熱処理を、脱水化処理や、脱水素化処理などと呼ぶこともできる。当該脱水化処理や
、脱水素化処理は、酸化物半導体層の形成後やゲート絶縁層の形成後、ゲート電極の形成
後、などのタイミングにおいて行うことも可能である。また、このような脱水化処理、脱
水素化処理は、一回に限らず複数回行っても良い。
酸化物半導体層のエッチングは、上記熱処理の前、または上記熱処理の後のいずれにおい
て行っても良い。また、素子の微細化という観点からはドライエッチングを用いるのが好
適であるが、ウェットエッチングを用いても良い。エッチングガスやエッチング液につい
ては被エッチング材料に応じて適宜選択することができる。なお、素子におけるリークな
どが問題とならない場合には、酸化物半導体層を島状に加工しないで用いても良い。
次に、酸化物半導体層１４４に接するゲート絶縁層１４６を形成し、その後、ゲート絶縁
層１４６上において酸化物半導体層１４４と重畳する領域にゲート電極１４８ａを形成し
、ソース電極１４２ａと重畳する領域に電極１４８ｂを形成する（図１４（Ｃ）参照）。
ゲート絶縁層１４６は、ＣＶＤ法やスパッタ法等を用いて形成することができる。また、
ゲート絶縁層１４６は、酸化シリコン、窒化シリコン、酸窒化シリコン、酸化アルミニウ
ム、酸化タンタル、酸化ハフニウム、酸化イットリウム、酸化ガリウム、ハフニウムシリ
ケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムシリケート
（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））、窒素が添加されたハフニウムアルミネート（Ｈ
ｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、などを含むように形成するのが好適である。ゲート
絶縁層１４６は、単層構造としても良いし、積層構造としても良い。また、その厚さは特
に限定されないが、半導体装置を微細化する場合には、トランジスタの動作を確保するた
めに薄くするのが望ましい。例えば、酸化シリコンを用いる場合には、１ｎｍ以上１００
ｎｍ以下、好ましくは１０ｎｍ以上５０ｎｍ以下とすることができる。
しかし、ゲート絶縁層を薄くすると、トンネル効果などに起因するゲートリークが問題と
なる。ゲートリークの問題を解消するには、ゲート絶縁層１４６に、酸化ハフニウム、酸
化タンタル、酸化イットリウム、ハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞
０））、窒素が添加されたハフニウムシリケート（ＨｆＳｉｘＯｙ（ｘ＞０、ｙ＞０））
、窒素が添加されたハフニウムアルミネート（ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））、な
どの高誘電率（ｈｉｇｈ−ｋ）材料を用いると良い。ｈｉｇｈ−ｋ材料をゲート絶縁層１
４６に用いることで、電気的特性を確保しつつ、ゲートリークを抑制するために膜厚を大
きくすることが可能になる。なお、ｈｉｇｈ−ｋ材料を含む膜と、酸化シリコン、窒化シ
リコン、酸化窒化シリコン、窒化酸化シリコン、酸化アルミニウムなどのいずれかを含む
膜との積層構造としてもよい。
ゲート絶縁層１４６の形成後には、不活性ガス雰囲気下、または酸素雰囲気下で第２の熱
処理を行うのが望ましい。熱処理の温度は、２００℃以上４５０℃以下、望ましくは２５
０℃以上３５０℃以下である。例えば、窒素雰囲気下で２５０℃、１時間の熱処理を行え
ばよい。第２の熱処理を行うことによって、トランジスタの電気的特性のばらつきを軽減
することができる。また、ゲート絶縁層１４６が酸素を含む場合、酸化物半導体層１４４
に酸素を供給し、該酸化物半導体層１４４の酸素欠損を補填して、ｉ型（真性半導体）ま
たはｉ型に限りなく近い酸化物半導体層を形成することもできる。
なお、本実施の形態では、ゲート絶縁層１４６の形成後に第２の熱処理を行っているが、
第２の熱処理のタイミングはこれに限定されない。例えば、ゲート電極の形成後に第２の
熱処理を行っても良い。また、第１の熱処理に続けて第２の熱処理を行っても良いし、第
１の熱処理に第２の熱処理を兼ねさせても良いし、第２の熱処理に第１の熱処理を兼ねさ
せても良い。
上述のように、第１の熱処理と第２の熱処理の少なくとも一方を適用することで、酸化物
半導体層１４４を、その主成分以外の不純物が極力含まれないように高純度化することが
できる。
ゲート電極１４８ａおよび電極１４８ｂは、ゲート絶縁層１４６上に導電層を形成した後
に、当該導電層を選択的にエッチングすることによって形成することができる。ゲート電
極１４８ａおよび電極１４８ｂとなる導電層は、スパッタ法をはじめとするＰＶＤ法や、
プラズマＣＶＤ法などのＣＶＤ法を用いて形成することができる。詳細は、ソース電極１
４２ａなどの場合と同様であり、これらの記載を参酌できる。
次に、ゲート絶縁層１４６、ゲート電極１４８ａ、および電極１４８ｂ上に、絶縁層１５
０および絶縁層１５２を形成する（図１５（Ａ）参照）。絶縁層１５０および絶縁層１５
２は、ＰＶＤ法やＣＶＤ法などを用いて形成することができる。また、酸化シリコン、酸
窒化シリコン、窒化シリコン、酸化ハフニウム、酸化アルミニウム等の無機絶縁材料を含
む材料を用いて形成することができる。
なお、絶縁層１５０や絶縁層１５２には、誘電率の低い材料や、誘電率の低い構造（多孔
性の構造など）を用いることが望ましい。絶縁層１５０や絶縁層１５２の誘電率を低くす
ることにより、配線や電極などの間に生じる容量を低減し、動作の高速化を図ることがで
きるためである。
なお、本実施の形態では、絶縁層１５０と絶縁層１５２の積層構造としているが、開示す
る発明の一態様はこれに限定されない。１層としても良いし、３層以上の積層構造として
も良い。また、絶縁層を設けない構成とすることも可能である。
なお、上記絶縁層１５２は、その表面が平坦になるように形成することが望ましい。表面
が平坦になるように絶縁層１５２を形成することで、半導体装置を微細化した場合などに
おいても、絶縁層１５２上に、電極や配線などを好適に形成することができるためである
。なお、絶縁層１５２の平坦化は、ＣＭＰ（化学的機械的研磨）などの方法を用いて行う
ことができる。
次に、ゲート絶縁層１４６、絶縁層１５０、絶縁層１５２に、ドレイン電極１４２ｂにま
で達する開口を形成する（図１５（Ｂ）参照）。当該開口の形成は、マスクなどを用いた
選択的なエッチングにより行われる。
その後、上記開口に電極１５４を形成し、絶縁層１５２上に電極１５４に接する配線１５
６を形成する（図１５（Ｃ）参照）。
電極１５４は、例えば、開口を含む領域にＰＶＤ法やＣＶＤ法などを用いて導電層を形成
した後、エッチング処理やＣＭＰといった方法を用いて、上記導電層の一部を除去するこ
とにより形成することができる。
より具体的には、例えば、開口を含む領域にＰＶＤ法によりチタン膜を薄く形成し、ＣＶ
Ｄ法により窒化チタン膜を薄く形成した後に、開口に埋め込むようにタングステン膜を形
成する方法を適用することができる。ここで、ＰＶＤ法により形成されるチタン膜は、被
形成面の酸化膜（自然酸化膜など）を還元し、下部電極など（ここではドレイン電極１４
２ｂ）との接触抵抗を低減させる機能を有する。また、その後に形成される窒化チタン膜
は、導電性材料の拡散を抑制するバリア機能を備える。また、チタンや窒化チタンなどに
よるバリア膜を形成した後に、メッキ法により銅膜を形成してもよい。
なお、上記導電層の一部を除去して電極１５４を形成する際には、その表面が平坦になる
ように加工することが望ましい。例えば、開口を含む領域にチタン膜や窒化チタン膜を薄
く形成した後に、開口に埋め込むようにタングステン膜を形成する場合には、その後のＣ
ＭＰ処理によって、不要なタングステン、チタン、窒化チタンなどを除去すると共に、そ
の表面の平坦性を向上させることができる。このように、電極１５４を含む表面を平坦化
することにより、後の工程において、良好な電極、配線、絶縁層、半導体層などを形成す
ることが可能となる。
配線１５６は、スパッタ法をはじめとするＰＶＤ法や、プラズマＣＶＤ法などのＣＶＤ法
を用いて導電層を形成した後、当該導電層をパターニングすることによって形成される。
また、導電層の材料としては、アルミニウム、クロム、銅、タンタル、チタン、モリブデ
ン、タングステンから選ばれた元素や、上述した元素を成分とする合金等を用いることが
できる。マンガン、マグネシウム、ジルコニウム、ベリリウム、ネオジム、スカンジウム
のいずれか、またはこれらを複数組み合わせた材料を用いてもよい。詳細は、ソース電極
１４２ａなどと同様である。
以上により、高純度化された酸化物半導体層１４４を用いたトランジスタ１６２、および
容量素子１６８が完成する（図１５（Ｃ）参照）。
本実施の形態において示すトランジスタ１６２では、酸化物半導体層１４４が高純度化さ
れているため、その水素濃度は、５×１０１９ａｔｏｍｓ／ｃｍ３以下、望ましくは５×
１０１８ａｔｏｍｓ／ｃｍ３以下、より望ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下
である。また、酸化物半導体層１４４のキャリア密度は、一般的なシリコンウェハにおけ
るキャリア密度（１×１０１４／ｃｍ３程度）と比較して、十分に小さい値（例えば、１
×１０１２／ｃｍ３未満、より好ましくは、１．４５×１０１０／ｃｍ３未満）をとる。
そして、トランジスタ１６２のオフ電流も十分に小さくなる。例えば、トランジスタ１６
２の室温（２５℃）でのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）は
１００ｚＡ（１ｚＡ（ゼプトアンペア）は１×１０−２１Ａ）以下、好ましくは１０ｚＡ
以下、より好ましくは１ｚＡ以下、さらに好ましくは１００ｙＡ以下とすることができる
。また、トランジスタ１６２のオフ電流は、低ければ低いほどよいが、トランジスタ１６
２のオフ電流の下限値は１０−３０Ａであると見積もられる。
このように高純度化され、真性化された酸化物半導体層１４４を用いることで、トランジ
スタのオフ電流を十分に低減することが容易になる。そして、このようなトランジスタを
用いることで、極めて長期にわたり記憶内容を保持することが可能な半導体装置が得られ
る。
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
（実施の形態３）
本実施の形態では、上述の実施の形態で説明した半導体装置を電子機器に適用する場合に
ついて、図１７を用いて説明する。本実施の形態では、コンピュータ、携帯電話機（携帯
電話、携帯電話装置ともいう）、携帯情報端末（携帯型ゲーム機、音響再生装置なども含
む）、デジタルカメラ、デジタルビデオカメラ、電子ペーパー、テレビジョン装置（テレ
ビ、またはテレビジョン受信機ともいう）などの電子機器に、上述の半導体装置を適用す
る場合について説明する。
図１７（Ａ）は、ノート型のパーソナルコンピュータであり、筐体７０１、筐体７０２、
表示部７０３、キーボード７０４などによって構成されている。筐体７０１と筐体７０２
の少なくとも一には、先の実施の形態に示す半導体装置が設けられている。そのため、情
報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分
に低減されたノート型のパーソナルコンピュータが実現される。
図１７（Ｂ）は、携帯情報端末（ＰＤＡ）であり、本体７１１には、表示部７１３と、外
部インターフェイス７１５と、操作ボタン７１４等が設けられている。また、携帯情報端
末を操作するスタイラス７１２などを備えている。本体７１１内には、先の実施の形態に
示す半導体装置が設けられている。そのため、情報の書き込みおよび読み出しが高速で、
長期間の記憶保持が可能で、且つ消費電力が十分に低減された携帯情報端末が実現される
。
図１７（Ｃ）は、電子ペーパーを実装した電子書籍であり、電子書籍７２０は、筐体７２
１と筐体７２３の２つの筐体で構成されている。筐体７２１および筐体７２３には、それ
ぞれ表示部７２５および表示部７２７が設けられている。筐体７２１と筐体７２３は、軸
部７３７により接続されており、該軸部７３７を軸として開閉動作を行うことができる。
また、筐体７２１は、電源７３１、操作キー７３３、スピーカー７３５などを備えている
。筐体７２１、筐体７２３の少なくとも一には、先の実施の形態に示す半導体装置が設け
られている。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可
能で、且つ消費電力が十分に低減された電子書籍が実現される。
図１７（Ｄ）は、携帯電話機であり、筐体７４０と筐体７４１の２つの筐体で構成されて
いる。さらに、筐体７４０と筐体７４１は、スライドし、図１７（Ｄ）のように展開して
いる状態から重なり合った状態とすることができ、携帯に適した小型化が可能である。ま
た、筐体７４１は、表示パネル７４２、スピーカー７４３、マイクロフォン７４４、ポイ
ンティングデバイス７４６、カメラ用レンズ７４７、外部接続端子７４８などを備えてい
る。また、筐体７４０は、携帯電話機の充電を行う太陽電池セル７４９、外部メモリスロ
ット７５０などを備えている。ここで、表示パネル７４２はタッチパネル機能を備えてお
り、図１７（Ｄ）には映像表示されている複数の操作キー７４５を点線で示している。ま
た、アンテナは、筐体７４１に内蔵されている。筐体７４０と筐体７４１の少なくとも一
には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書き込みお
よび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減された携
帯電話機が実現される。
図１７（Ｅ）は、デジタルカメラであり、本体７６１、表示部７６７、接眼部７６３、操
作スイッチ７６４、表示部７６５、バッテリー７６６などによって構成されている。本体
７６１内には、先の実施の形態に示す半導体装置が設けられている。そのため、情報の書
き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減
されたデジタルカメラが実現される。
図１７（Ｆ）は、テレビジョン装置であり、テレビジョン装置７７０は、筐体７７１、表
示部７７３、スタンド７７５などで構成されている。テレビジョン装置７７０の操作は、
筐体７７１が備えるスイッチや、リモコン操作機７８０により行うことができる。筐体７
７１およびリモコン操作機７８０には、先の実施の形態に示す半導体装置が搭載されてい
る。そのため、情報の書き込みおよび読み出しが高速で、長期間の記憶保持が可能で、且
つ消費電力が十分に低減されたテレビジョン装置が実現される。
以上のように、本実施の形態に示す電子機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、消費電力を低減した電子機器が実現される。
本実施例では、高純度化された酸化物半導体を用いたトランジスタのオフ電流を求めた結
果について説明する。
まず、高純度化された酸化物半導体を用いたトランジスタのオフ電流が十分に小さいこと
を考慮して、チャネル幅Ｗが１ｍと十分に大きいトランジスタを用意してオフ電流の測定
を行った。チャネル幅Ｗが１ｍのトランジスタのオフ電流を測定した結果を図１８に示す
。図１８において、横軸はゲート電圧ＶＧ、縦軸はドレイン電流ＩＤである。ドレイン電
圧ＶＤが＋１Ｖまたは＋１０Ｖの場合、ゲート電圧ＶＧが−５Ｖから−２０Ｖの範囲では
、トランジスタのオフ電流は、検出限界である１×１０−１２Ａ以下であることがわかっ
た。また、トランジスタのオフ電流（ここでは、単位チャネル幅（１μｍ）あたりの値）
は１ａＡ／μｍ（１×１０−１８Ａ／μｍ）以下となることがわかった。
次に、高純度化された酸化物半導体を用いたトランジスタのオフ電流をさらに正確に求め
た結果について説明する。上述したように、高純度化された酸化物半導体を用いたトラン
ジスタのオフ電流は、測定器の検出限界である１×１０−１２Ａ以下であることがわかっ
た。そこで、特性評価用素子を作製し、より正確なオフ電流の値（上記測定における測定
器の検出限界以下の値）を求めた結果について説明する。
はじめに、電流測定方法に用いた特性評価用素子について、図１９を参照して説明する。
図１９に示す特性評価用素子は、測定系８００が３つ並列に接続されている。測定系８０
０は、容量素子８０２、トランジスタ８０４、トランジスタ８０５、トランジスタ８０６
、トランジスタ８０８を有する。トランジスタ８０４、トランジスタ８０５、トランジス
タ８０６、トランジスタ８０８には、高純度化された酸化物半導体を用いたトランジスタ
を適用した。
測定系８００において、トランジスタ８０４のソース端子およびドレイン端子の一方と、
容量素子８０２の端子の一方と、トランジスタ８０５のソース端子およびドレイン端子の
一方は、電源（Ｖ２を与える電源）に電気的に接続されている。また、トランジスタ８０
４のソース端子およびドレイン端子の他方と、トランジスタ８０８のソース端子およびド
レイン端子の一方と、容量素子８０２の端子の他方と、トランジスタ８０５のゲート端子
とは、電気的に接続されている。また、トランジスタ８０８のソース端子およびドレイン
端子の他方と、トランジスタ８０６のソース端子およびドレイン端子の一方と、トランジ
スタ８０６のゲート端子は、電源（Ｖ１を与える電源）に電気的に接続されている。また
、トランジスタ８０５のソース端子およびドレイン端子の他方と、トランジスタ８０６の
ソース端子およびドレイン端子の他方とは、電気的に接続され、出力端子となっている。
なお、トランジスタ８０４のゲート端子には、トランジスタ８０４のオン状態と、オフ状
態を制御する電位Ｖｅｘｔ＿ｂ２が供給され、トランジスタ８０８のゲート端子には、ト
ランジスタ８０８のオン状態と、オフ状態を制御する電位Ｖｅｘｔ＿ｂ１が供給される。
また、出力端子からは電位Ｖｏｕｔが出力される。
次に、上記の特性評価用素子を用いた電流測定方法について説明する。
まず、オフ電流を測定するために電位差を付与する初期期間の概略について説明する。初
期期間においては、トランジスタ８０８のゲート端子に、トランジスタ８０８をオン状態
とする電位Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０４のソース端子またはドレイン
端子の他方と電気的に接続されるノード（つまり、トランジスタ８０８のソース端子およ
びドレイン端子の一方、容量素子８０２の端子の他方、およびトランジスタ８０５のゲー
ト端子に電気的に接続されるノード）であるノードＡに電位Ｖ１を与える。ここで、電位
Ｖ１は、例えば高電位とする。また、トランジスタ８０４はオフ状態としておく。
その後、トランジスタ８０８のゲート端子に、トランジスタ８０８をオフ状態とする電位
Ｖｅｘｔ＿ｂ１を入力して、トランジスタ８０８をオフ状態とする。トランジスタ８０８
をオフ状態とした後に、電位Ｖ１を低電位とする。ここでも、トランジスタ８０４はオフ
状態としておく。また、電位Ｖ２は電位Ｖ１と同じ電位とする。以上により、初期期間が
終了する。初期期間が終了した状態では、ノードＡとトランジスタ８０４のソース端子及
びドレイン端子の一方との間に電位差が生じ、また、ノードＡとトランジスタ８０８のソ
ース端子及びドレイン端子の他方との間に電位差が生じることになるため、トランジスタ
８０４およびトランジスタ８０８には僅かに電荷が流れる。つまり、オフ電流が発生する
。
次に、オフ電流の測定期間の概略について説明する。測定期間においては、トランジスタ
８０４のソース端子またはドレイン端子の一方の端子の電位（つまりＶ２）、および、ト
ランジスタ８０８のソース端子またはドレイン端子の他方の端子の電位（つまりＶ１）は
低電位に固定しておく。一方で、測定期間中は、上記ノードＡの電位は固定しない（フロ
ーティング状態とする）。これにより、トランジスタ８０４に電荷が流れ、時間の経過と
共にノードＡに保持される電荷量が変動する。そして、ノードＡに保持される電荷量の変
動に伴って、ノードＡの電位が変動する。つまり、出力端子の出力電位Ｖｏｕｔも変動す
る。
上記電位差を付与する初期期間、および、その後の測定期間における各電位の関係の詳細
（タイミングチャート）を図２０に示す。
初期期間において、まず、電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオン状態となる
ような電位（高電位）とする。これによって、ノードＡの電位はＶ２すなわち低電位（Ｖ
ＳＳ）となる。なお、ノードＡに低電位（ＶＳＳ）を与えるのは必須ではない。その後、
電位Ｖｅｘｔ＿ｂ２を、トランジスタ８０４がオフ状態となるような電位（低電位）とし
て、トランジスタ８０４をオフ状態とする。そして、次に、電位Ｖｅｘｔ＿ｂ１を、トラ
ンジスタ８０８がオン状態となるような電位（高電位）とする。これによって、ノードＡ
の電位はＶ１、すなわち高電位（ＶＤＤ）となる。その後、Ｖｅｘｔ＿ｂ１を、トランジ
スタ８０８がオフ状態となるような電位とする。これによって、ノードＡがフローティン
グ状態となり、初期期間が終了する。
その後の測定期間においては、電位Ｖ１および電位Ｖ２を、ノードＡに電荷が流れ込み、
またはノードＡから電荷が流れ出すような電位とする。ここでは、電位Ｖ１および電位Ｖ
２を低電位（ＶＳＳ）とする。ただし、出力電位Ｖｏｕｔを測定するタイミングにおいて
は、出力回路を動作させる必要が生じるため、一時的にＶ１を高電位（ＶＤＤ）とするこ
とがある。なお、Ｖ１を高電位（ＶＤＤ）とする期間は、測定に影響を与えない程度の短
期間とする。
上述のようにして電位差を与え、測定期間が開始されると、時間の経過と共にノードＡに
保持される電荷量が変動し、これに従ってノードＡの電位が変動する。これは、トランジ
スタ８０５のゲート端子の電位が変動することを意味するから、時間の経過と共に、出力
端子の出力電位Ｖｏｕｔの電位も変化することとなる。
得られた出力電位Ｖｏｕｔから、オフ電流を算出する方法について、以下に説明する。
オフ電流の算出に先だって、ノードＡの電位ＶＡと、出力電位Ｖｏｕｔとの関係を求めて
おく。これにより、出力電位ＶｏｕｔからノードＡの電位ＶＡを求めることができる。上
述の関係から、ノードＡの電位ＶＡは、出力電位Ｖｏｕｔの関数として次式のように表す
ことができる。
Figure 0005604560
また、ノードＡの電荷ＱＡは、ノードＡの電位ＶＡ、ノードＡに接続される容量ＣＡ、定
数（ｃｏｎｓｔ）を用いて、次式のように表される。ここで、ノードＡに接続される容量
ＣＡは、容量素子８０２の容量と他の容量の和である。
Figure 0005604560
ノードＡの電流ＩＡは、ノードＡに流れ込む電荷（またはノードＡから流れ出る電荷）の
時間微分であるから、ノードＡの電流ＩＡは次式のように表される。
Figure 0005604560
このように、ノードＡに接続される容量ＣＡと、出力端子の出力電位Ｖｏｕｔから、ノー
ドＡの電流ＩＡを求めることができる。
以上に示す方法により、オフ状態においてトランジスタのソースとドレイン間を流れるリ
ーク電流（オフ電流）を測定することができる。
本実施例では、チャネル長Ｌ＝１０μｍ、チャネル幅Ｗ＝５０μｍの、高純度化した酸化
物半導体を用いてトランジスタ８０４、トランジスタ８０５、トランジスタ８０６、トラ
ンジスタ８０８を作製した。また、並列された各測定系８００において、容量素子８０２
の各容量値を、１００ｆＦ、１ｐＦ、３ｐＦとした。
なお、本実施例に係る測定では、ＶＤＤ＝５Ｖ、ＶＳＳ＝０Ｖとした。また、測定期間に
おいては、電位Ｖ１を原則としてＶＳＳとし、１０ｓｅｃから３００ｓｅｃの範囲ごとに
、１００ｍｓｅｃの期間だけＶＤＤとしてＶｏｕｔを測定した。また、素子に流れる電流
Ｉの算出に用いられるΔｔは、約３００００ｓｅｃとした。
図２１に、上記電流測定に係る経過時間Ｔｉｍｅと、出力電位Ｖｏｕｔとの関係を示す。
図２１より、時間の経過にしたがって、電位が変化している様子が確認できる。
図２２には、上記電流測定によって算出された室温（２５℃）におけるオフ電流を示す。
なお、図２２は、ソース−ドレイン電圧Ｖと、オフ電流Ｉとの関係を表すものである。図
２２から、ソース−ドレイン電圧が４Ｖの条件において、オフ電流は約４０ｚＡ／μｍで
あることが分かった。また、ソース−ドレイン電圧が３．１Ｖの条件において、オフ電流
は１０ｚＡ／μｍ以下であることが分かった。なお、１ｚＡは１０−２１Ａを表す。
さらに、上記電流測定によって算出された８５℃の温度環境下におけるオフ電流について
図２３に示す。図２３は、８５℃の温度環境下におけるソース−ドレイン電圧Ｖと、オフ
電流Ｉとの関係を表すものである。図２３から、ソース−ドレイン電圧が３．１Ｖの条件
において、オフ電流は１００ｚＡ／μｍ以下であることが分かった。
以上、本実施例により、高純度化された酸化物半導体を用いたトランジスタでは、オフ電
流が十分に小さくなることが確認された。
本実施例では、真性化された酸化物半導体を用いたトランジスタのオフ電流Ｉｏｆｆを詳
細に求めた結果について説明する。なお、計算には、ｓｅｎｔａｕｒｕｓ ｄｅｖｉｃｅ
（ｓｙｎｏｐｓｙｓ社製ＴＣＡＤソフト）を用いた。また、キャリア再結合モデルとして
、ＳＲＨモデルおよびＡｕｇｅｒ再結合モデルを用いた。
計算に用いたトランジスタの構造は、図２４のとおりである。図２４に示すトランジスタ
５６２は、絶縁層５４３（材質：酸化珪素）と、ソース電極５４２ａおよびドレイン電極
５４２ｂ（材質：窒化チタン）と、上記絶縁層５４３の上面、ソース電極５４２ａの上面
、およびドレイン電極５４２ｂの上面、の一部と接する酸化物半導体層５４４（材質：Ｉ
ｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体、厚さ：１０ｎｍ）と、酸化物半導体層５４４を覆
うゲート絶縁層５４６（材質：酸化ハフニウム、厚さ：１０ｎｍ）と、ゲート絶縁層５４
６上のゲート電極５４８（材質：タングステン）と、を有する。なお、酸化物半導体はｉ
型と仮定し、ドナー密度Ｎｄと真性キャリア密度ｎｉが等しいという条件の元で計算を行
った。
チャネル長Ｌとしては、５０ｎｍ、５００ｎｍの２条件を採用した。また、ソース電極５
４２ａとドレイン電極５４２ｂの間の電圧Ｖｄｓは、１Ｖとした。
計算に用いたパラメータは以下の通りである。
１．Ｉｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体（酸化物半導体層の材料）
バンドギャップＥｇ：３．１５ｅＶ、電子親和力χ：４．３ｅＶ、比誘電率：１５、電子
移動度：１０ｃｍ２／Ｖｓ
２．窒化チタン（ソース電極およびドレイン電極の材料）
仕事関数φＭ：３．９ｅＶ
３．酸化ハフニウム（ゲート絶縁層の材料）
比誘電率：１５
４．タングステン（ゲート電極の材料）
仕事関数φＭ：４．９ｅＶ
計算結果を図２５に示す。図２５において、横軸はゲート電圧ＶＧ（Ｖ）を、縦軸はドレ
イン電流ＩＤ（Ａ／μｍ）を、それぞれ示している。また、図中、太い線がチャネル長Ｌ
＝５００ｎｍの計算結果、細い線がチャネル長Ｌ＝５０ｎｍの計算結果を、それぞれ示し
ている。
図２５の計算結果により、チャネル長Ｌ＝５０ｎｍ、５００ｎｍの場合のいずれにおいて
も、オフ電流の下限値は１０−２９〜１０−３０（Ａ／μｍ）と見積もられることがわか
る。
なお、本実施例においては、図２４に示すトップゲート構造のトランジスタを用いて、真
性化された酸化物半導体を用いたトランジスタのオフ電流を計算したが、ボトムゲート構
造などの異なる構造のトランジスタにおいてもほぼ同様のオフ電流が得られる。
１００ 基板
１０２ 保護層
１０４ 半導体領域
１０６ 素子分離絶縁層
１０８ａ ゲート絶縁層
１０８ｂ ゲート絶縁層
１１０ａ ゲート電極
１１０ｂ ゲート電極
１１６ａ チャネル形成領域
１１６ｂ チャネル形成領域
１２０ａ 不純物領域
１２０ｂ 不純物領域
１２０ｃ 不純物領域
１２２ 金属層
１２４ａ 金属化合物領域
１２４ｂ 金属化合物領域
１２４ｃ 金属化合物領域
１３０ 絶縁層
１４２ａ ソース電極
１４２ｂ ドレイン電極
１４２ｃ 導電層
１４４ 酸化物半導体層
１４６ ゲート絶縁層
１４８ａ ゲート電極
１４８ｂ 電極
１５０ 絶縁層
１５２ 絶縁層
１５４ 電極
１５６ 配線
１６０ トランジスタ
１６２ トランジスタ
１６６ トランジスタ
１６８ 容量素子
１７０ メモリセル
１８０ 電位変換回路
１９０ 第１の駆動回路
１９２ 第２の駆動回路
２０２ 制御回路
２０４ 遅延回路
２０６ バッファ回路
２０８ 読み出し回路
２１０ デコーダ
２１２ 制御回路
２１４ 昇圧用レベルシフタ
２１６ バッファ回路
２１８ バッファ回路
２２０ 半導体層
２２２ 半導体層
２２４ 導電層
２２６ 配線
２４０ 導電層
２４２ａ ソース電極またはドレイン電極
２４２ｂ ソース電極またはドレイン電極
２４２ｃ ソース電極またはドレイン電極
５４２ａ ソース電極
５４２ｂ ドレイン電極
５４３ 絶縁層
５４４ 酸化物半導体層
５４６ ゲート絶縁層
５４８ ゲート電極
５６２ トランジスタ
７０１ 筐体
７０２ 筐体
７０３ 表示部
７０４ キーボード
７１１ 本体
７１２ スタイラス
７１３ 表示部
７１４ 操作ボタン
７１５ 外部インターフェイス
７２０ 電子書籍
７２１ 筐体
７２３ 筐体
７２５ 表示部
７２７ 表示部
７３１ 電源
７３３ 操作キー
７３５ スピーカー
７３７ 軸部
７４０ 筐体
７４１ 筐体
７４２ 表示パネル
７４３ スピーカー
７４４ マイクロフォン
７４５ 操作キー
７４６ ポインティングデバイス
７４７ カメラ用レンズ
７４８ 外部接続端子
７４９ 太陽電池セル
７５０ 外部メモリスロット
７６１ 本体
７６３ 接眼部
７６４ 操作スイッチ
７６５ 表示部
７６６ バッテリー
７６７ 表示部
７７０ テレビジョン装置
７７１ 筐体
７７３ 表示部
７７５ スタンド
７８０ リモコン操作機
８００ 測定系
８０２ 容量素子
８０４ トランジスタ
８０５ トランジスタ
８０６ トランジスタ
８０８ トランジスタ
１２００ 第１のｐ型トランジスタ
１２１０ 第２のｐ型トランジスタ
１２２０ 第１のｎ型トランジスタ
１２３０ 第３のｐ型トランジスタ
１２４０ 第４のｐ型トランジスタ
１２５０ 第２のｎ型トランジスタ
１２６０ 第１のｐ型トランジスタ
１２７０ 第１のｎ型トランジスタ
１２８０ 第２のｐ型トランジスタ
１２９０ 第２のｎ型トランジスタ
１３００ 第１のトランジスタ
１３１０ 第２のトランジスタ
１３２０ 第３のトランジスタ
１３３０ 第４のトランジスタ
１３４０ 第５のトランジスタ
１３５０ 第１の容量素子
１３６０ 第２の容量素子
１３７０ 第３の容量素子
１３８０ 第４の容量素子
１３９０ トランジスタ

Claims (7)

  1. 第１のトランジスタと、
    第２のトランジスタと、
    第３のトランジスタと、
    容量と、
    配線と、を有し、
    前記第１のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記容量の一方の電極と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記配線と電気的に接続され、
    前記容量の他方の電極は、前記配線と電気的に接続され、
    前記第１のトランジスタは、第１のチャネル形成領域を有し、
    前記第２のトランジスタは、第２のチャネル形成領域を有し、
    前記第３のトランジスタは、第３のチャネル形成領域を有し、
    前記第１のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域は、シリコンを有し、
    前記第３のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を有し、
    前記第３のトランジスタの、８５℃の温度環境とソース−ドレイン電圧が３．１Ｖの条件におけるチャネル幅あたりのオフ電流は、１００ｚＡ／μｍ以下であることを特徴とする半導体装置。
  2. 第１のトランジスタと、
    第２のトランジスタと、
    第３のトランジスタと、
    容量と、
    配線と、を有し、
    前記第１のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記容量の一方の電極と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記配線と電気的に接続され、
    前記容量の他方の電極は、前記配線と電気的に接続され、
    前記第１のトランジスタは、第１のチャネル形成領域を有し、
    前記第２のトランジスタは、第２のチャネル形成領域を有し、
    前記第３のトランジスタは、第３のチャネル形成領域を有し、
    前記第１のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域は、シリコンを有し、
    前記第３のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を有し、
    前記第３のトランジスタの、８５℃の温度環境とソース−ドレイン電圧が３．１Ｖの条件におけるチャネル幅あたりのオフ電流は、１００ｚＡ／μｍ以下であり、
    前記第３のトランジスタは、前記第１のトランジスタ及び前記第２のトランジスタよりも上方に位置することを特徴とする半導体装置。
  3. 第１のトランジスタと、
    第２のトランジスタと、
    第３のトランジスタと、
    容量と、
    配線と、を有し、
    前記第１のトランジスタのゲートは、前記第３のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのゲートは、前記容量の一方の電極と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの一方は、前記第２のトランジスタのソース又はドレインの一方と電気的に接続され、
    前記第１のトランジスタのソース又はドレインの他方は、前記配線と電気的に接続され、
    前記容量の他方の電極は、前記配線と電気的に接続され、
    前記第１のトランジスタは、第１のチャネル形成領域を有し、
    前記第２のトランジスタは、第２のチャネル形成領域を有し、
    前記第３のトランジスタは、第３のチャネル形成領域を有し、
    前記第１のチャネル形成領域は、シリコンを有し、
    前記第２のチャネル形成領域は、シリコンを有し、
    前記第３のチャネル形成領域は、高純度化され、真性化または実質的に真性化されたＩｎ−Ｇａ−Ｚｎ−Ｏ系の酸化物半導体を有し、
    前記第３のトランジスタの、８５℃の温度環境とソース−ドレイン電圧が３．１Ｖの条件におけるチャネル幅あたりのオフ電流は、１００ｚＡ／μｍ以下であり、
    前記第３のトランジスタのオフ電流は、前記第１のトランジスタのオフ電流の１０万分の１以下であり、
    前記第３のトランジスタのオフ電流は、前記第２のトランジスタのオフ電流の１０万分の１以下であることを特徴とする半導体装置。
  4. 請求項１乃至３のいずれか一項において、
    前記第１のトランジスタは、ｐ型トランジスタであり、
    前記第２のトランジスタは、ｐ型トランジスタであり、
    前記第３のトランジスタは、ｎ型トランジスタであることを特徴とする半導体装置。
  5. 請求項１乃至３のいずれか一項において、
    前記第１のトランジスタは、ｎ型トランジスタであり、
    前記第２のトランジスタは、ｎ型トランジスタであり、
    前記第３のトランジスタは、ｎ型トランジスタであることを特徴とする半導体装置。
  6. 請求項１乃至５のいずれか一項において、
    前記第３のチャネル形成領域は、水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下の領域を有することを特徴とする半導体装置。
  7. 請求項１乃至５のいずれか一項において、
    前記第３のチャネル形成領域は、水素濃度が５×１０１９ａｔｏｍｓ／ｃｍ３以下の領域を有し、
    前記第３のチャネル形成領域は、キャリア濃度が１×１０１２／ｃｍ３未満の領域を有することを特徴とする半導体装置。
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