JP2020201474A - フリップフロップと制御素子とを含む回路 - Google Patents

Abstract

【課題】シフトレジスタにおける誤動作の蓋然性を低減する。【解決手段】フリップフロップは、出力電界効果トランジスタと、出力電界効果トランジスタのゲートに高電位と低電位との一方を与えるように動作する第１電界効果トランジスタと、出力電界効果トランジスタのゲートに高電位と低電位との他方を与えるように動作する第２電界効果トランジスタと、を含む。制御素子は、第１電界効果トランジスタ及び第２電界効果トランジスタがオフの期間において、第１電界効果トランジスタ及び第２電界効果トランジスタの少なくとも一方におけるオフリーク電流とゲートに対して逆の方向に、ゲートと電源との間において電流を流すように動作する。【選択図】図５

Description

本開示は、フリップフロップと制御素子とを含む回路に関する。

スマートフォンやタブレット端末などで搭載されるモバイル表示装置に対して、消費電力を抑えるため、低周波駆動が提案されている。表示装置のフレーム周波数が低くなるにつれて、表示装置の消費電力は低下する。

モバイル表示装置としては、液晶表示装置（ＬＣＤ）やＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置が広く利用されている。これら表示装置は、走査線を駆動（選択）するためのシフトレジスタを含む。また、表示装置の素子（駆動ＴＦＴやＯＬＥＤ）の特性を測定し、その測定結果に基づきデータ信号を補正する、ＯＬＥＤ表示装置が知られている。このようなデータ信号の外部補償を行うＯＬＥＤ表示装置は、測定用の制御信号を出力するシフトレジスタを含む。

特開２００１−３５１５０３号公報 特開２００９−１４１３９６号公報

シフトレジスタにデータが入力されてから出力するまで間に、出力トランジタのゲートが接続されるノードを高電位（もしくは低電位）に変更する。このとき常に、高電位電源もしくは低電位電源のいずれかに電気的接続するためには、Ｎチャネル型トランジスタとＰチャネル型トランジスタの両方を使用するＣＭＯＳ(Ｃｏｍｐｌｅｍｅｎｔａｒｙ ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ)により、相補的に電源と接続する必要がある。

しかし、ＣＭＯＳは製造工程が多く、製造コストが高い。Ｎチャネル型トランジスタ、Ｐチャネル型トランジスタのいずれか、一方のチャネルのトランジスタで構成するシフトレジスタ回路は、製造コストが低いものの、出力トランジスタのゲートが接続されるノードが、電源電位が供給されないフローティング状態となる期間が存在する。フローティング状態のノードの電位は変化し得るため、シフトレジスタの動作が不安定になり、誤動作に至り得る。特に、上述のような低周波駆動において、フローティング期間が長くなり、誤動作の蓋然性が増加する。すなわち、従来の技術では、“低製造コスト”と“全期間に渡る回路の動作安定化”を両立できない。

本開示の一態様の回路は、複数段のシフトレジスタに含まれるフリップフロップと、
制御素子と、を含む。前記フリップフロップは、出力電界効果トランジスタと、前記出力電界効果トランジスタのゲートに高電位と低電位との一方を与えるように動作する第１電界効果トランジスタと、前記出力電界効果トランジスタのゲートに前記高電位と前記低電位との他方を与えるように動作する第２電界効果トランジスタと、を含む。前記制御素子は、前記第１電界効果トランジスタ及び前記第２電界効果トランジスタがオフの期間において、前記第１電界効果トランジスタ及び前記第２電界効果トランジスタの少なくとも一方におけるオフリーク電流と前記ゲートに対して逆の方向に、前記ゲートと電源との間において電流を流すように動作する。

本開示の一態様によれば、シフトレジスタにおける誤動作の蓋然性を低減できる。

ＯＬＥＤ表示装置の構成例を模式的に示す。 画素回路の構成例を示す。 比較例のフリップフロップの回路構成を模式的に示している。 図３に示す回路のタイミングチャートを示す。 実施形態１の回路構成例を示す。 実施形態１の回路のタイミングチャートと示す。 制御素子がトランジスタで構成されている回路構成を示す。 所定の導電性の関係を満たすトランジスタのパターンの例を示す。 実施形態１における制御素子の他の構成例を示す。 所定の導電性の関係を満たすトランジスタのパターンの例を示す。 制御素子及びフリップフロップを含む回路のシミュレーション結果を示す。 図３に示す比較例の回路構成において起こりえる出力信号の変化及びその原因となるノードの電位変化を示している。 実施形態２の制御素子及びフリップフロップを含むの回路の構成例を示す。 実施形態２の制御素子がトランジスタで構成されている回路構成を示す。 実施形態２の他の回路構成例を示す。 図１５が示す回路のタイミングチャートを示す。 実施形態３の回路構成例を示す。 図１７に示す回路のタイミングチャートを示す。 実施形態４の制御素子である電流源回路の構成例を示す。 シフトレジスタ内の４段のフリップフロップ及びそれらに対応する実施形態４の制御素子を示す。 図２０に示すフリップフロップの信号のタイミングチャートを示す。 制御素子とフリップフロップとの間に挿入される、実施形態５のスイッチ回路の構成例を示す。 実施形態５の、シフトレジスタ、スイッチ回路、及び制御素子を接続した回路構成例を示す。 実施形態６の、有機ＥＬパネルのブロック図を示す。 画素回路の制御信号Ｓ１、Ｓ２、Ｅｍのタイムチャートを示す。 Ｏｖｅｒｌａｐ Ｓｃａｎ ＶＳＲからの制御信号波形を示す。 Ｅｍｉｔ ＶＳＲからの制御信号波形を示す。 ＶＳＲの一段の回路図（１０Ｔ３Ｃ構成）の例を示す。 １０Ｔ３ＣＶＳＲ回路に入力されるクロック信号、ノードＮ１、Ｎ２を含むタイミングチャートを示す。 ７Ｔ１Ｃ回路の構成例を示す。 ７Ｔ１Ｃ回路における信号のタイミングチャートを示す。 複数行における７Ｔ１Ｃ画素回路のデータ書き込み及び閾値検出期間を示す。 ６Ｔ２Ｃ画素回路の構成例を示す。 ６Ｔ２Ｃ画素回路における信号のタイミングチャートを示す。 複数行における６Ｔ２Ｃ画素回路のデータ書き込み及び閾値検出期間を示す。 ６Ｔ２Ｃ画素回路の初期化期間（Ｉｎｉ.）における動作を模式的に示す。 ６Ｔ２Ｃ画素回路の閾値検出期間（Ｄｅｔｅｃｔ.）における動作を模式的に示す。 ６Ｔ２Ｃ画素回路のデータ書き込み期間（Ｐｒｏｇ.）における動作を模式的に示す。 ６Ｔ２Ｃ画素回路の発光期間（Ｅｍｉｔ.）における動作を模式的に示す。 ６Ｔ２Ｃ画素回路の動作のシミュレーション結果を示す。

以下、添付図面を参照して本発明の実施形態を説明する。本実施形態は本発明を実現するための一例に過ぎず、本発明の技術的範囲を限定するものではないことに注意すべきである。

＜概要＞
以下において、液晶表示装置（ＬＣＤ）やＯＬＥＤ（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ−Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）表示装置等の表示装置に適用することができるシフトレジスタの回路構成を説明する。以下に開示するシフトレジスタは、表示装置と異なる装置に適用することができる。

以下に説明するシフトレジスタを含む回路構成において、出力トランジスタのゲートに対して、オン状態のトランジスタを介して高電位及び低電位が供給されない期間が存在する。以下においてより具体的に説明するように、上記期間において、出力トランジスタのゲートに高電位又は低電位を与えるトランジスタにおけるオフリーク電流が、出力トランジスタのゲートの電位を変化させ、誤動作を引き起こし得る。

以下に説明する回路は、このオフリーク電流による出力トランジスタのゲート電位変化を低減するように、ゲートと特定の電源との間において電流を制御する。これにより、シフトレジスタの誤動作の蓋然性を低減できる。

基板上に形成されているシフトレジスタは、チャネルサイズを小さくして高集積を実現するために、一般に低温ポリシリコンＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）で構成されている。低温ポリシリコンＴＦＴは、オフリーク電流が大きい。また、低周波駆動において上記期間は長くなる。したがって、このような表示装置において、以下に開示の回路構成は特に効果的である。

以下において、図面を参照して実施形態を具体的に説明する。各図において共通の構成については同一の参照符号が付されている。説明をわかりやすくするため、図示した物の寸法、形状については、誇張して記載している場合もある。

＜実施形態１＞
［全体構成］
図１は、ＯＬＥＤ表示装置１０の構成例を模式的に示す。以下において、本開示の回路構成を適用する装置の例として、ＯＬＥＤ表示装置を説明するが、他の表示装置又は表示装置と異なる装置に、適用することができる。ＯＬＥＤ表示装置１０は、ＯＬＥＤ素子が形成されるＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）基板１００と、ＯＬＥＤ素子を封止する封止構造部２００と、を含む。

ＴＦＴ基板１００の表示領域１２５の外側のカソード電極形成領域１１４の周囲に、走査ドライバ１３１、素子測定用回路１３２、ドライバＩＣ１３４、デマルチプレクサ１３６が配置されている。走査ドライバ１３１はＴＦＴ基板１００の走査線を駆動する。素子測定用回路１３２は、有機発光素子やＴＦＴ等の素子特性を測定するために、測定制御線を駆動する。

ドライバＩＣ１３４は、ＦＰＣ（Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ）１３５を介して外部の機器と接続される。ドライバＩＣ１３４は、例えば、異方性導電フィルム（ＡＣＦ：Ａｎｉｓｏｔｒｏｐｉｃ Ｃｏｎｄｕｃｔｉｖｅ Ｆｉｌｍ）を用いて実装される。

ドライバＩＣ１３４は、走査ドライバ１３１及び素子測定用回路１３２に電源及びタイミング信号（制御信号）を与える。さらに、ドライバＩＣ１３４は、デマルチプレクサ１３６に、電源及びデータ信号を与える。デマルチプレクサ１３６は、ドライバＩＣ１３４の一つのピンの出力を、ｄ本（ｄは２以上の整数）のデータ線に順次出力する。デマルチプレクサ１３６は、ドライバＩＣ１３４からのデータ信号の出力先データ線を、走査期間内にｄ回切り替えることで、ドライバＩＣ１３４の出力ピン数のｄ倍のデータ線を駆動する。

［画素回路構成］
基板１００上には、複数の副画素のアノード電極にそれぞれ供給する電流を制御する複数の画素回路が形成されている。図２は、画素回路の構成例を示す。各画素回路は、駆動トランジスタ２１と、選択トランジスタ２２と、測定用トランジスタ２４と、保持容量（素子）Ｃ１とを含む。画素回路は、ＯＬＥＤ素子Ｅ１の発光を制御する。トランジスタは、電界効果トランジスタであり、より具体的にはＴＦＴである。

選択トランジスタ２２は副画素を選択するスイッチである。選択トランジスタ２２はｐチャネル型ＴＦＴであり、ゲート端子は、走査線１０６に接続されている。ソース端子は、データ線１０５に接続されている。ドレイン端子は、駆動トランジスタ２１のゲート端子に接続されている。

駆動トランジスタ２１はＯＬＥＤ素子Ｅ１の駆動用のトランジスタ（駆動ＴＦＴ）である。駆動トランジスタ２１はｐチャネル型ＴＦＴであり、そのゲート端子は選択トランジスタ２２のドレイン端子に接続されている。駆動トランジスタ２１のソース端子は電源線１０８（Ｖｄｄ）に接続されている。ドレイン端子は、ＯＬＥＤ素子Ｅ１のアノードに接続されている。駆動トランジスタ２１のゲート端子とソース端子との間に保持容量Ｃ１が形成されている。

測定用トランジスタ２４は、ｐチャネル型ＴＦＴであり、基準電圧供給線１１０とＯＬＥＤ素子Ｅ１のアノードとの電気的接続を制御する。測定用トランジスタ２４のゲートに測定制御線１０９から制御信号が供給されることによりこの制御が行われる。測定用トランジスタ２４は、駆動トランジスタ２１やＯＬＥＤ素子Ｅ１の特性を測定する目的で使用される。

次に、画素回路の動作を説明する。走査ドライバ１３１が走査線１０６に選択パルスを出力し、選択トランジスタ２２をオン状態にする。データ線１０５を介してドライバＩＣ１３４から供給されたデータ電圧は、保持容量Ｃ１に格納される。保持容量Ｃ１は、格納された電圧を、１フレーム期間を通じて保持する。保持電圧によって、駆動トランジスタ２１のコンダクタンスがアナログ的に変化し、駆動トランジスタ２１は、発光階調に対応した順バイアス電流をＯＬＥＤ素子Ｅ１に供給する。

測定用トランジスタ２４は、駆動トランジスタ２１の特性を測定する目的で使用できる。例えば、駆動トランジスタ２１を飽和領域、測定用トランジスタ２４を線形領域で動作するようにバイアス条件を選んで、電源線１０８（Ｖｄｄ）から基準電圧供給線１１０（Ｖｒｅｆ）に流れる電流を測定すれば、駆動トランジスタ２１の電圧・電流変換特性を正確に測定することができる。副画素間の駆動トランジスタ２１の電圧・電流変換特性の違いを補償するデータ信号を外部回路で生成すれば、均一性の高い表示画像を実現できる。

または、駆動トランジスタ２１をオフ状態にして測定用トランジスタ２４をリニア領域で動作させ、ＯＬＥＤ素子Ｅ１を発光させる電圧を基準電圧供給線１１０から印加すれば、ＯＬＥＤ素子Ｅ１の電圧・電流特性を正確に測定することができる。例えば、長時間の使用によってＯＬＥＤ素子Ｅ１が劣化した場合にも、その劣化量を補償するデータ信号を外部回路で生成すれば、長寿命化を実現できる。

図２の画素回路は例であって、画素回路は他の回路構成を有してよい。図２の画素回路はｐチャネル型ＴＦＴを使用しているが、画素回路はｎチャネル型ＴＦＴを使用してもよい。

走査ドライバ１３１及び素子測定用回路１３２は、それぞれ、走査線１０６及び測定制御線１０９を順次選択するためのシフトレジスタを含む。以下に説明するシフトレジスタは、走査ドライバ１３１及び素子測定用回路１３２の一方又は双方に適用することができる。

［シフトレジスタ回路構成］
図３は、複数段のシフトレジスタに含まれる比較例の１段のシフトレジスタ（フリップフロップ）の回路構成を模式的に示している。フリップフロップは、電界効果トランジスタ（以下単にトランジスタと呼ぶ）ＴＲ２、ＴＲ３、ＴＲ４、ＴＲ５、ＴＲ８、ＴＲ９を含み、これらはｐチャネル型ＴＦＴである。フリップフロップにおけるトランジスタは、オン／オフするスイッチとして動作する。

フリップフロップに対する入力は、高電源電位（高電位）ＶＧＨ、前段フリップフロップからの入力信号ＩＮ、及びクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３である。入力信号ＩＮ、及びクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３は、高電源電位ＶＧＨと等しい高電位（ハイレベル）Ｈ及び低電位（ローレベル）Ｌの間で切り替わる。シフトレジスタにおける高電位と低電位は一定の電位である。

出力トランジスタＴＲ８のドレインとトランジスタＴＲ９のソースとの間のノードＯＵＴが、順次転送されるデータを出力する。出力トランジスタＴＲ８のソースは、高電源電位ＶＧＨを与える電源線に接続されている。出力トランジスタＴＲ９のドレインには、クロック信号ＣＬＫ２が与えられる。出力トランジスタＴＲ８がＯＮの期間において、ノードＯＵＴは高電位Ｈを出力し、出力トランジスタＴＲ９がＯＮの期間において、ノードＯＵＴはクロック信号ＣＬＫ２を出力する。出力トランジスタＴＲ９がＯＮの期間において、クロック信号ＣＬＫ２は低電位Ｌである。

トランジスタＴＲ５（第１電界効果トランジスタの例）は、高電源電位ＶＧＨ（高電位Ｈ）を与える電源線と出力トランジスタＴＲ８のゲートとの間に接続されている。図３の例において、トランジスタＴＲ５のドレインはノードＮ１に接続されている。トランジスタＴＲ５のゲートには、前段フリップフロップからの入力信号ＩＮが与えられる。トランジスタＴＲ５は、入力信号ＩＮに従ってオン／オフし、オンの期間において出力トランジスタＴＲ８のゲートに高電源電位ＶＧＨ（高電位Ｈ）を与えて、出力トランジスタＴＲ８をオフにする。

トランジスタＴＲ４（第２電界効果トランジスタの例）は、出力トランジスタＴＲ８のゲートにクロック信号ＣＬＫ３を与える。図３の例において、トランジスタＴＲ４の一方のソース／ドレインとゲートが接続されている。トランジスタＴＲ４のもう一方のソース／ドレインはノードＮ１に接続されている。トランジスタＴＲ４のソース／ドレイン（ゲート）には、クロック信号ＣＬＫ３が与えられる。トランジスタＴＲ４は、低電位Ｌのクロック信号ＣＬＫ３を、出力トランジスタＴＲ８のゲート（ノードＮ１）に与えてオンにする。クロック信号ＣＬＫ３が高電位Ｈの場合にトランジスタＴＲ４はオフであり、クロック信号ＣＬＫ３が低電位Ｌの場合にトランジスタＴＲ４はオンである。

トランジスタＴＲ３は、高電源電位ＶＧＨ（高電位Ｈ）を与える電源線と出力トランジスタＴＲ９のゲートとの間に接続されている。図３の例において、トランジスタＴＲ３のドレインはノードＮ２に接続されている。トランジスタＴＲ３のゲートには、ノードＮ１（出力トランジスタＴＲ８のゲート）と同じ電位が与えられる。

トランジスタＴＲ３は、出力トランジスタＴＲ８と同様にオン／オフし、オンの期間において出力トランジスタＴＲ９のゲートに高電位Ｈを与えて、出力トランジスタＴＲ９をオフにする。

トランジスタＴＲ２は、出力トランジスタＴＲ９のゲートに前段フリップフロップからの入力信号ＩＮを与える。図３の例において、一方のトランジスタＴＲ２のソース／ドレインはノードＮ２に接続されている。もう一方のトランジスタＴＲ２のドレイン／ドレインには、入力信号ＩＮが与えられる。

トランジスタＴＲ２は、クロック信号ＣＬＫ１に従ってオン／オフし、オンの期間において出力トランジスタＴＲ９のゲートに、入力信号ＩＮを与える。トランジスタＴＲ２がオンの期間において、入力信号ＩＮにおける前段のフリップフロップからのデータ（低電位）を出力トランジスタＴＲ９に与える。

図４は、図３に示す回路のタイミングチャートを示す。まず、時刻Ｔ１における構成要素の動作を説明する。入力信号ＩＮが高電位Ｈから低電位Ｌに変化する。入力信号ＩＮ及びノードＯＵＴにおける出力信号（以下出力信号ＯＵＴとする）において、低電位Ｌが、転送されるデータの電位（「１」データ）であり、高電位Ｈはデータに対するベース電位（「０」データ）である。時刻Ｔ１から時刻Ｔ２の間において、前段のフリップフロップからデータ（入力信号ＩＮにおける低電位Ｌ）が入力される。

入力信号ＩＮの上記変化に応答して、トランジスタＴＲ５がオンになる。ノードＮ１の電位が、ＬからＨに変化する。出力トランジスタＴＲ８はオフになる。クロック信号ＣＬＫ３は低電位Ｌから高電位Ｈに変化し、トランジスタＴＲ４はオフになる。

ノードＮ１が低電位Ｌから高電位Ｈに変化するため、トランジスタＴＲ３はオフになる。クロック信号ＣＬＫ１が高電位Ｈから低電位Ｌに変化し、トランジスタＴＲ２はオンになる。入力信号ＩＮが高電位Ｈから低電位Ｌに変化し、ノードＮ２の電位は、高電位Ｈから低電位Ｌに変化する。クロック信号ＣＬＫ２は高電位Ｈである。出力トランジスタＴＲ９はオンになる。出力信号ＯＵＴは、高電位Ｈを維持する。

次に、時刻Ｔ２における構成要素の動作を説明する。入力信号ＩＮが低電位Ｌから高電位Ｈに変化する。トランジスタＴＲ５がオフになる。クロック信号ＣＬＫ３は高電位Ｈを維持し、トランジスタＴＲ４はオフのままである。ノードＮ１は、高電位Ｈであり、そしてフローティング状態である。クロック信号ＣＬＫ１は低電位Ｌから高電位Ｈに変化し、トランジスタＴＲ２はオフになる。

トランジスタＴＲ３はオフのままであり、ノードＮ２は低電位Ｌであり、そしてフローティング状態である。クロック信号ＣＬＫ２が高電位Ｈから低電位Ｌに変化する。ノードＮ２はフローティング状態であるので、その電位は低電位Ｌよりさらに低い電位（極低電位）ＬＬとなる（ブートストラップ回路）。出力トランジスタＴＲ９はオンのままである。出力信号ＯＵＴはクロック信号ＣＬＫ２と同様に、高電位Ｈから低電位Ｌに変化する。時刻Ｔ２からＴ３の期間において、当該フリップフロップは、転送するデータを表示領域１２５の信号線及び次段のフリップフロップに出力する。

次に、時刻Ｔ３における構成要素の動作を説明する。入力信号ＩＮは高電位Ｈを維持し、トランジスタＴＲ５はオフのままである。クロック信号ＣＬＫ１は高電位Ｈを維持し、トランジスタＴＲ２はオフのままである。

クロック信号ＣＬＫ３は、高電位Ｈから低電位Ｌに変化する。トランジスタＴＲ４はオンとなり、ノードＮ１は、高電位Ｈから低電位Ｌに変化する。出力トランジスタＴＲ８はオンとなり、出力信号ＯＵＴは低電位Ｌから高電位Ｈへ変化する。時刻Ｔ２から時刻Ｔ３が、データを出力する出力期間である。

クロック信号ＣＬＫ３の変化に応答して、トランジスタＴＲ３はオンとなり、ノードＮ２の電位は、極低電位ＬＬから高電位Ｈへ変化する。クロック信号ＣＬＫ２は低電位Ｌから高電位Ｈへ変化する。出力トランジスタＴＲ９はオフとなる。

次に、時刻Ｔ４における構成要素の動作を説明する。入力信号ＩＮは高電位Ｈを維持し、トランジスタＴＲ５はオフのままである。クロック信号ＣＬＫ３は低電位Ｌから高電位Ｈへ変化し、トランジスタＴＲ４はオフとなる。ノードＮ１は低電位Ｌであり、フローティング状態である。出力トランジスタＴＲ８及びトランジスタＴＲ３は、オンのままである。

クロック信号ＣＬＫ１は高電位Ｈから低電位Ｌへ変化し、トランジスタＴＲ２はオンとなる。入力信号ＩＮは高電位Ｈのままであり、ノードＮ２の電位は高電位Ｈのままである。出力トランジスタＴＲ９は、オフのままである。一方、時刻Ｔ１では入力信号ＩＮは低電位Ｌであり、ノードＮ２を高電位Ｈから低電位Ｌに変化するために、クロック信号ＣＬＫ１の入力が必須であるものの、この時刻Ｔ４ではクロック信号ＣＬＫ１を入力しても、ノードＮ２を高電位Ｈに維持するため、シフトレジスタの動作に支障が無い。

時刻Ｔ４から時刻Ｔ６の期間において、入力信号ＩＮ及びクロック信号ＣＬＫ３は高電位Ｈを維持する。そのため、トランジスタＴＲ５及びＴＲ４はオフのままであり、ノードＮ１はフローティング状態にある。また、時刻Ｔ４において、ノードＮ１の電位は低電位Ｌである。

そのため、トランジスタＴＲ５及びトランジスタＴＲ４の双方又は一方のオフリーク電流が、ノードＮ１に流入し得る。オフリーク電流により、ノードＮ１に結合されている出力トランジスタＴＲ８の容量が蓄積している電荷を放電し、ノードＮ１の電位は低電位Ｌから上昇する。これにより、出力トランジスタＴＲ８がオンからオフに誤動作し、出力信号ＯＵＴが変化し得る。

一般に、表示装置のシフトレジスタのトランジスタは、低温ポリシリコン（ＬＴＰＳ）を使用して形成されており、ＬＴＰＳのオフリーク電流は、サブピコアンペアレベルと高い。チャネル領域のポリシリコンが欠陥を含むなど膜質が良くない場合、さらにオフリーク電流は高くなる。また、オフリーク電流は温度上昇と共に増加し、高温環境で動作するシフトレジスタの動作不安定性要因となり得る。

図５は、本実施形態の回路構成例を示す。本実施形態の回路は、図３に示す比較例のフリップフロップの構成要素に加え、制御素子２１０を含み、オフリーク電流によるトランジスタＴＲ８のゲートの電荷の変化を抑制する。

制御素子２１０は、ノードＮ１（トランジスタＴＲ８のゲート）に対して、オフリーク電流と逆の方向に、ノードＮ１（トランジスタＴＲ８のゲート）と低電源電位ＶＧＬを与える低電位電源（線）との間において電流を流すように動作する。低電源電位ＶＧＬは、クロック信号の低電位Ｌと同じかそれ以下の電位である。制御素子２１０は、オフリーク電流よるトランジスタＴＲ８のゲートの保持電荷の変化を低減するように、ノードＮ１（トランジスタＴＲ８のゲート）と低電位電源との間を流れる電流を制御する。制御素子２１０は、例えば、走査ドライバ１３１、素子測定用回路１３２又はドライバＩＣ１３４に含まれている。

図６は、本実施形態の回路のタイミングチャートと示す。制御素子２１０以外の構成要素の動作は、図３及び４を参照して説明した比較例と同様である。上述のように、制御素子２１０は、オフリーク電流によるトランジスタＴＲ８のゲートの電荷の変化を抑制する。これにより、所定のフローティング電位をより長期間維持し、出力トランジスタＴＲ８及びシフトレジスタの誤動作の蓋然性を低くすることができる。

図７は、制御素子２１０がトランジスタＴＲ１０（第３電界効果トランジスタの例）で構成されている回路構成を示す。本例において、トランジスタＴＲ１０は、他のトランジスタと同様に、ｐチャネル型ＴＦＴである。したがって、当該回路の全てのトランジスタの導電型は同一である。トランジスタＴＲ１０のソースはノードＮ１と接続され、ドレインは低電位電源に接続されている。トランジスタＴＲ１０のゲートには、高電源電位ＶＧＨが与えられている。

トランジスタＴＲ１０のドレインに低電源電位ＶＧＬが与えられ、ソースにはノードＮ１と同じ電位が与えられる。低電源電位ＶＧＬは、クロック信号の低電位Ｌと同じかそれ未満の電位である。ノードＮ１の電位は、クロック信号の低電位Ｌと高電位Ｈとの間で変化する。したがって、トランジスタＴＲ１０は、常にオフである。

ノードＮ１（出力トランジスタＴＲ８のゲート）がフローティング状態期間の開始時刻Ｔ４において、ノードＮ１の電位はＬである。トランジスタＴＲ４及び／又はＴＲ５のオフリーク電流によってノードＮ１の電位が上昇すると、トランジスタＴＲ１０においてオフリーク電流が流れる。このように、トランジスタＴＲ１０によって出力トランジスタＴＲ９のゲートに流れる電流が低減し、ゲートに結合された容量の電荷を保持できる。

上述のように、トランジスタＴＲ５（第１電界効果トランジスタの例）は、時刻Ｔ１から時刻Ｔ２の第１の期間においてオンして、高電位を出力トランジスタＴＲ８のゲートに与える。トランジスタＴＲ５は、第１の期間に続く第２の期間（時刻Ｔ２から時刻Ｔ７）においてオフであり、第１の期間と第２の期間とを交互に繰り返す。トランジスタＴＲ４（第２電界効果トランジスタの例）は、第２の期間に含まれ、第２の期間より短い第３の期間（時刻Ｔ３から時刻Ｔ４、時刻Ｔ６から時刻Ｔ７）においてオンして、低電位を出力トランジスタＴＲ８のゲートに与える。トランジスタＴＲ１０は、第１の期間及び第２の期間において、低電位電源に電流を流すように動作する。

図６に示すように、時刻Ｔ１から時刻Ｔ３の期間において、ノードＮ１の電位は高電位Ｈである。トランジスタＴＲ１０に対して印加される電圧が、他の期間における電圧より高くなる。しかし、トランジスタＴＲ１０において、ドレイン電圧Ｖｄｓに対するドレイン電流Ｉｄｓは略一定（飽和特性）であるため、ドレインとソースの間の電圧が高くなっても、電流は一定と増えることは無く、消費電力増加を抑制することができる。

上述のように、温度上昇に伴い、トランジスタＴＲ４及びＴＲ５のオフリーク電流は増加し得る。本例において、制御素子２１０はトランジスタＴＲ１０で構成されている。トランジスタＴＲ１０におけるオフリーク電流は、温度に対してトランジスタＴＲ４及びＴＲ５と同様に変化する。すわなち、オフリーク電流の増加（変動）の影響が相殺される。したがって、温度上昇に伴う、シフトレジスタの誤動作を効果的に抑制することができる。

上述のように、トランジスタＴＲ１０は、トランジスタＴＲ４及び／又はＴＲ５からノードＮ１に流れる電流を、低電位電源に向けて流すことで、出力トランジスタＴＲ８のゲートに保持されている電荷の変化を抑制する。一例において、トランジスタＴＲ１０の導電性は、トランジスタＴＲ４の導電性とトランジスタＴＲ５の導電性の和以上である。

これにより、より効果的にトランジスタＴＲ４及び／又はＴＲ５からノードＮ１に流れる電流を、低電位電源に流すことができる。トランジスタＴＲ４及びＴＲ５を流れる高電位電源からノードＮ１へのリーク電流の総和と、トランジスタＴＲ１０を流れるノードＮ１から低電位電源への電流が吊りあうことで、出力トランジスタＴＲ８のゲートに流れる電流がゼロに近づき、ゲートにおける電荷の保持性が向上する。

図８は、上記導電性の関係を満たすトランジスタＴＲ４、ＴＲ５及びＴＲ１０のパターンの例を示す。トランジスタＴＲ４のドレイン電極Ｄ４はゲート電極Ｇ４と接続されており、クロック信号ＣＬＫ３が与えられる。ソース電極Ｓ４は、トランジスタＴＲ５のドレイン電極Ｄ５と接続されている。ここで、ゲート電極がポリシリコン膜（活性層）の下層側に位置するボトムゲート型トランジスタを例に記載しているが、ゲート電極が活性層の上層側に位置するトップゲート型トランジスタとしてもよい。

トランジスタＴＲ５のソース電極Ｓ５には、高電源電位ＶＧＨが与えられている。トランジスタＴＲ５のゲート電極Ｇ５には、入力信号ＩＮが与えられている。トランジスタＴＲ１０のソース電極Ｓ１０は、トランジスタＴＲ４のソース電極Ｓ４及びトランジスタＴＲ５のドレイン電極Ｄ５と接続されている。トランジスタＴＲ１０のドレイン電極Ｄ１０には、低電源電位ＶＧＬが与えられている。トランジスタＴＲ１０のゲート電極Ｇ１０には、高電源電位ＶＧＨが与えられている。

トランジスタＴＲ４は、チャネル長Ｌ４及びチャネル幅Ｗ４を有する。チャネル長Ｌ４及びチャネル幅Ｗ４は、ゲート電極Ｇ４とポリシリコン膜Ｐ４とが重なる領域で決まる。トランジスタＴＲ５は、チャネル長Ｌ５及びチャネル幅Ｗ５を有する。チャネル長Ｌ５及びチャネル幅Ｗ５は、ゲート電極Ｇ５とポリシリコン膜Ｐ５とが重なる領域で決まる。

トランジスタＴＲ１０は、チャネル長Ｌ１０及びチャネル幅Ｗ１０を有する。チャネル長Ｌ１０及びチャネル幅Ｗ１０は、ゲート電極Ｇ１０とポリシリコン膜Ｐ１０とが重なる領域で決まる。トランジスタの導電性は、チャネル幅／チャネル長で表わすことができる。したがって、Ｗ１０／Ｌ１０≧Ｗ４／Ｌ４＋Ｗ５／Ｌ５が成立する。

図９は、制御素子２１０の他の構成例を示す。制御素子２１０は、並列接続された複数のトランジスタで構成することができる。図９の例において、制御素子２１０は、ノードＮ１と低電位電源の間において並列に接続された二つのトランジスタＴＲ１０及びＴＲ１１で構成されている。トランジスタの数が増加することで、制御素子２１０の導電性を高めることができる。

一例において、トランジスタＴＲ１０及びＴＲ１１の導電性の和は、トランジスタＴＲ４の導電性とトランジスタＴＲ５の導電性の和以上である。図１０は、この導電性の関係を満たすトランジスタＴＲ４、ＴＲ５、ＴＲ１０及びＴＲ１１のパターンの例を示す。以下において、図８の構成例との差異を主に説明する。

トランジスタＴＲ１１（第３電界効果トランジスタの例）のゲート電極Ｇ１１、ソース電極Ｓ１１及びドレイン電極Ｄ１１は、それぞれ、トランジスタＴＲ１０のゲート電極Ｇ１０、ソース電極Ｓ１０及びドレイン電極Ｄ１０と接続されている。トランジスタＴＲ１１は、チャネル長Ｌ１１及びチャネル幅Ｗ１１を有する。チャネル長Ｌ１１及びチャネル幅Ｗ１１は、ゲート電極Ｇ１１とポリシリコン膜Ｐ１１とが重なる領域で決まる。したがって、Ｗ１０／Ｌ１０＋Ｗ１１／Ｌ１１≧Ｗ４／Ｌ４＋Ｗ５／Ｌ５が成立する。

図１１は、制御素子２１０及びフリップフロップを含む回路のシミュレーション結果を示す。図１１のグラフにおいて、縦軸はノードＮ１の電位を示し、横軸は時刻を示す。複数の線１７１から１７４は、それぞれ、ノードＮ１がフローティング状態である時刻Ｔ４から時刻Ｔ６において、制御素子２１０が流す異なる電流における、ノードＮ１の電位を示す。

線１７１から１７４は、それぞれ、制御素子２１０が流す電流が０ｐＡ、０.３ｐＡ、０．６ｐＡ、１．０ｐＡであるときの、ノードＮ１の電位を示す。電流０ｐＡは、制御素子２１０が存在しない比較例である。図１１のグラフから理解できるように、制御素子２１０が電流を流すことで、フローティング状態におけるノードＮ１の電に上昇を抑制することができる。

上記例において、制御素子２１０は１又は複数のトランジスタで構成されているが、制御素子２１０は他の回路要素、例えば、ポリシリコン膜などの抵抗素子で構成されていてもよい。トランジスタのリーク電流と同等の抵抗を有する抵抗素子が好ましい。
上述のように、全てのトランジスタが同一導電型であることで、効率的に基板上にトランジスタを形成することができる。

＜実施形態２＞
以下において、本実施形態のフリップフロップと制御素子とを含む回路の構成例を示す。本実施形態の回路は、データを出力している期間（出力信号ＯＵＴがＬの期間）における、フリップフロップの誤動作の蓋然性を低減する。これにより、制御線を選択する期間においてシフトレジスタの動作が安定し、選択期間を長くすることができる。

図１２は、図３に示す比較例の回路構成において起こりえる出力信号ＯＵＴの変化及びその原因となるノードＮ２の電位変化を示している。時刻Ｔ２から時刻Ｔ３の期間（出力期間）において、ノードＮ２はフローティング状態である。また、時刻Ｔ２において、ノードＮ２の電には極低電位ＬＬである。オフであるトランジスタＴＲ３（第１電界効果トランジスタの例）のソース電位は高電位Ｈ（高電源電位ＶＧＨ）である。また、オフであるトランジスタＴＲ２（第２電界効果トランジスタの例）のソース電位は、入力信号ＩＮの電位であり、高電位Ｈである。

したがって、トランジスタＴＲ３及びＴＲ２において、オフリーク電流が流れ得る。実施形態１において説明したように、オフリーク電流により、ノードＮ２に結合されている出力トランジスタＴＲ９の容量が保持している電荷を放電し、ノードＮ２の電位は極低電位ＬＬから上昇する。これにより、出力トランジスタＴＲ９がオンからオフに誤動作し、出力信号ＯＵＴが変化し得る。

図１３は、本実施形態の制御素子２２０及びフリップフロップを含む回路構成例を示す。制御素子２２０は、ノードＮ２に流れ込んだオフリーク電流を低電位電源に流すことで、トランジスタＴＲ９のゲートに保持されている電荷量の変化を抑制する。制御素子２２０の動作は、実施形態１における制御素子２１０の動作と略同様である。

図１４は、制御素子２２０がトランジスタＴＲ１２（第３電界効果トランジスタの例）で構成されている回路構成を示す。本例において、トランジスタＴＲ１２は、他のトランジスタと同様に、ｐチャネル型ＴＦＴである。したがって、本回路の全てのトランジスタの導電型は同一である。トランジスタＴＲ１２のソースはノードＮ２と接続され、ドレインは極低電位ＬＬ以下の極低電源電位ＶＧＬＬを与える極低電位電源に接続されている。トランジスタＴＲ１２のゲートには、高電源電位ＶＧＨが与えられている。

トランジスタＴＲ１２は、実施形態におけるトランジスタＴＲ１０の動作と同様に、常にオフ状態に制御され、オフリーク電流を流すことで、トランジスタＴＲ２及びＴＲ３を介してノードＮ２に流れる電流が、出力トランジスタＴＲ９のゲートに保持されている電荷量を変化させることを抑制する。

上述のように、トランジスタＴＲ３（第１電界効果トランジスタの例）は、時刻Ｔ１から時刻Ｔ３の期間（第４の期間）においてオフであり、その続く時刻Ｔ３から時刻Ｔ７（第５の期間）においてオンして高電位を出力トランジスタＴＲ９のゲートに与え、第４の期間と第５の期間とを交互に繰り返す。

トランジスタＴＲ３（第２電界効果トランジスタの例）は、第４の期間に含まれ第４の期間より短い第６の期間（時刻Ｔ１から時刻Ｔ２）、及び、第５の期間に含まれ第５の期間より短い期間（時刻Ｔ４から時刻Ｔ５）においてオンし、第６の期間において低電位を出力トランジスタＴＲ９のゲートに与える。トランジスタＴＲ１２は、第４の期間及び第５の期間において、極低電流源に電流を流すように動作する。

上述のように、フローティング状態である時刻Ｔ２からＴ３の期間において、ノードＮ２の電位は、クロック信号の低電位Ｌより低い、極低電位ＬＬまで低下する。このとき、トランジスタＴＲ２及びＴＲ３のソースとドレインとの間には、大きな電圧が印加されるため、オフリーク電流は高くなる。

このような大電圧はトランジスタＴＲ２及びＴＲ３の寿命を縮めることになる。また、制御素子２２０によってノードＮ２から電源に電流を流すために、極低電位ＬＬ以下の電源電位を与える電源を用意することが必要となる。

図１５は、本実施形態の他の回路構成例を示す。図１５の回路構成は、図１４の回路構成に加えて、リミッタトランジスタＴＲ７（リミッタ電界効果トランジスタの例）を含む。以下において、図１４の構成例との相違点を主に説明する。リミッタトランジスタＴＲ７は、出力トランジスタＴＲ９のゲートと、トランジスタＴＲ３のドレイン及びトランジスタＴＲ４のソースと、の間に配置されている。リミッタトランジスタＴＲ７のゲートには、低電源電位ＶＧＬが与えられている。本例において、低電源電位ＶＧＬは、クロック信号の低電位Ｌと等しい。

リミッタトランジスタＴＲ７は、時刻Ｔ２から時刻Ｔ３の期間（出力期間）においてオフであり、他の期間においてオンである。他の期間において、トランジスタＴＲ３又はＴＲ２から高電位又は低電位がノードＮ３に与えられている。

図１５において、出力トランジスタＴＲ９のゲートとリミッタトランジスタＴＲ７のソース／ドレインとが、ノードＮ２に接続されている。トランジスタＴＲ３のドレイン、トランジスタＴＲ２のソース、トランジスタＴＲ１２のソース、及びトランジスタＴＲ７の他方のソース／ドレインが、ノード３に接続されている。

図１６は、図１５が示す回路のタイミングチャートを示す。図６又は図１２が示す、リミッタトランジスタＴＲ７が存在しない回路のタイミングチャートと比較して、ノードＮ３が追加されており、他の点の電位変化は同様である。ノードＮ３の電位は、時刻Ｔ１から時刻Ｔ３の期間において低電位Ｌであり、他の期間において高電位Ｈである。

時刻Ｔ２において、ノードＮ２（出力トランジスタＴＲ９のゲート）の電位は、極低電位ＬＬに低下する。リミッタトランジスタＴＲ７のゲートには低電位Ｌ（低電源電位ＶＧＬ）が与えられており、オフである。そのため、ノードＮ３の電位は低電位Ｌに維持される。

上述のように、時刻Ｔ２から時刻Ｔ３の期間において、トランジスタＴＲ２又はＴＲ３におけるオフリーク電流によって、ノードＮ３の電位は上昇し得る。電流を制御するトランジスタＴＲ１２が存在しない場合、リミッタトランジスタＴＲ７がオンとなり、出力トランジスタＴＲ９のゲートの電荷（電位）を変化させ得る。上述のように、トランジスタＴＲ１２は、ノードＮ３に流れ込むオフリーク電流（の少なくとも一部）を極低電位電源に向けて流すことで、出力トランジスタＴＲ９の誤動作の蓋然性を低減できる。

また、トランジスタＴＲ２及びＴＲ３のソースとドレインとの間に印加される電圧は、ＶＧＨ−ＶＧＬであり、図１４に示す構成におけるＶＧＨ−ＶＧＬＬよりも小さい。このため、トランジスタＴＲ２及びＴＲ３におけるオフリーク電流が減少し、ノードＮ３における電位変化が小さくなる。また、トランジスタＴＲ２及びＴＲ３の寿命が延びるとともに、極低電源電位ＶＧＬＬを与える極低電位電源を用意することが不要となる。

なお、図９に示す例のように、制御素子２２０は、並列接続された複数のトランジスタを含むことができる。また、実施形態１において図８又は１０を参照した説明は、本実施形態に適用できる。

＜実施形態３＞
以下において、本実施形態のフリップフロップと制御素子とを含む回路の構成例を示す。本実施形態の回路は、ｎチャネル型のＴＦＴで構成されている。図１７は本実施形態の回路構成例を示し、実施形態１における図７の回路構成に対応する。本回路構成は、図７の回路構成におけるｐチャネル型トランジスタをｎチャネル型トランジスタに入れ替えることで得られる。図７及び図１７において、チャネル型のみ異なる二つのトランジスタには、同一符号が与えられている。

以下において、実施形態１との相違を主に説明する。フリップフロップに対する入力は、低電源電位（低電位）ＶＧＬ、前段フリップフロップからの入力信号ＩＮ、及びクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３である。入力信号ＩＮ、及びクロック信号ＣＬＫ１、ＣＬＫ２、ＣＬＫ３は、高電位Ｈ及び低電源電位ＶＧＬと等しい低電位Ｌの間で切り替わる。

出力トランジスタＴＲ８のソースは、低電源電位ＶＧＬを与える電源線に接続されている。出力トランジスタＴＲ８がＯＮの期間において、ノードＯＵＴは低電位Ｌを出力し、出力トランジスタＴＲ９がＯＮの期間において、ノードＯＵＴはクロック信号ＣＬＫ２を出力する。出力トランジスタＴＲ９がＯＮの期間において、クロック信号ＣＬＫ２は高電位Ｈである。

トランジスタＴＲ５（第１電界効果トランジスタの例）は、低電源電位ＶＧＬを与える電源線と出力トランジスタＴＲ８のゲートとの間に接続されている。トランジスタＴＲ５は、入力信号ＩＮに従ってオン／オフし、オンの期間において出力トランジスタＴＲ８のゲートに低電源電位ＶＧＬ（低電位Ｌ）を与えて、出力トランジスタＴＲ８をオフにする。

トランジスタＴＲ４（第２電界効果トランジスタの例）は、高電位Ｈのクロック信号ＣＬＫ３を、出力トランジスタＴＲ８のゲート（ノードＮ１）に与えてオンにする。クロック信号ＣＬＫ３が低電位Ｌの場合にトランジスタＴＲ４はオフであり、クロック信号ＣＬＫ３が高電位Ｈの場合にトランジスタＴＲ４はオンである。

トランジスタＴＲ３は、低電源電位ＶＧＬ（低電位Ｌ）を与える電源線と出力トランジスタＴＲ９のゲートとの間に接続されている。トランジスタＴＲ３は、出力トランジスタＴＲ８と同様にオン／オフし、オンの期間において出力トランジスタＴＲ９のゲートに低電位Ｌを与えて、出力トランジスタＴＲ９をオフにする。

トランジスタＴＲ２は、クロック信号ＣＬＫ１に従ってオン／オフし、オンの期間において出力トランジスタＴＲ９のゲートに、入力信号ＩＮを与える。トランジスタＴＲ２がオンの期間において、入力信号ＩＮにおける前段のフリップフロップからのデータ（高電位）を出力トランジスタＴＲ９に与える。

図１８は、図１７に示す回路のタイミングチャートである。図６のタイミングチャートと比較して、各点における高電位Ｈと低電位Ｌが逆になっている。他の点は同様であり、時刻Ｔ４から時刻Ｔ６の期間において、ノードＮ１はフローティング状態である。

図１７に戻って、トランジスタＴＲ４及びＴＲ５におけるオフリーク電流の向きは、実施形態１における図７の回路構成と逆であり、ノードＮ１から流れ出る。オフリーク電流による出力トランジスタＴＲ８のゲートの電荷（電位）の変化を低減するため、電流制御素子としてのトランジスタＴＲ１０（第３電界効果トランジスタの例）は、電源からノードＮ１に対して電流を与える。

図１７に示すように、トランジスタＴＲ１０のドレインは、高電源電位ＶＧＨを与える電源（線）に接続されている。高電源電位ＶＧＨは、クロック信号の高電位Ｈ以上である。トランジスタＴＲ１０のゲートには、低電源電位ＶＧＬ（低電位Ｌ）が与えられており、オフである。ノードＮ１の電位が、トランジスタＴＲ４及び／又はＴＲ５のオフリーク電流により高電位Ｈから低下すると、トランジスタＴＲ１０のオフリーク電流が、ノードＮ１に流入する。これにより、出力トランジスタＴＲ８のゲートに保持されている電荷の変化を低減できる。

実施形態１において説明した他の点について、ｎチャネル型トランジスタで構成された回路に適用できる。また、実施形態２で説明した回路を、ｎチャネル型トランジスタで構成することが可能である。実施形態２のｐ型チャネルトランジスタの回路に対して、与えられる高電位と低電位が逆となる。この点は、他の実施形態において同様である。

＜実施形態４＞
本実施形態のフリップフロップと制御素子とを含む回路を説明する。本実施形態のフリップフロップの回路構成例は、図５に示す構成例と同様である。本実施形態の制御素子は、電流源回路を構成する。図５に示すように、電流源回路である制御素子２１０がフリップフロップのノードＮ１と接続される。電流源回路は、例えば、ドライバＩＣ１３４に内蔵されて、電界効果トランジスタ（ＭＯＳＦＥＴ）などを使用して構成される。

図１９は、本実施形態の制御素子２１０である電流源回路の構成例を示す。オペアンプＯＰ１の非反転増幅端子（＋）がグランドに接続され、仮想接地（イマジナリショート）により、反転増幅端子（−）もグランド電位となる。抵抗Ｒ１に直流電圧Ｖ１が印加されて、抵抗Ｒ１に電流Ｉ２＝（直流電圧Ｖ１の電圧値）／（抵抗Ｒ１の抵抗値）が流れる。

オペアンプＯＰ１の反転増幅端子（−）が、抵抗Ｒ１及びトランジスタＴＲ１３のソース／ドレインに接続され、オペアンプＯＰ１の出力端子が、トランジスタＴＲ１３のゲートに接続されている。反転増幅端子（−）と非反転増幅端子（＋）間には電流が流れないので、抵抗Ｒ１に流れる全ての電流がトランジスタＴＲ１３のソースとドレインとの間に流れる。

直流電圧Ｖ１の電圧値と抵抗Ｒ１の抵抗値で計算される電流Ｉ２を維持するように、トランジスタＴＲ１３のゲート電圧が自動で調整される。すなわち、電流Ｉ２は、直流電圧Ｖ１の電圧値と抵抗Ｒ１の抵抗値によって任意の電流に設定可能である。

図２０に、シフトレジスタ内の４段のフリップフロップ及びそれらに対応する本実施形態の制御素子を示す。ドライバＩＣ１３４は、制御素子２１０Ａ〜２１０Ｄを含む。制御素子２１０Ａ〜２１０Ｄは、それぞれ、図１９に示すような電流源回路を構成する。図２１にフリップフロップＦＦ１〜ＦＦ４の信号のタイミングチャートを示す。
初段のフリップフロップＦＦ１のスタートパルスＳＴが入力されて、信号が次段に転送される。１水平期間ずつ信号がシフトして順次ＯＵＴ１〜ＯＵＴ４に出力される。フリップフロップ（シフトレジスタの一段）それぞれにドライバＩＣ１３４から制御素子２１０Ａ〜２１０Ｄが結線されており、フリップフロップ毎に電流を注入可能である。

フリップフロップを構成するトランジスタのリーク電流（図５参照）の大きさに応じて、電流源回路で電流値（第２の電流Ｉ２）を調整し、高精度にリーク電流を相殺できる。すなわち、パネル毎にリーク電流のばらつき影響を低減し、安定動作するシフトレジスタを有する高品質なパネルを提供可能である。

＜実施形態５＞
図２２は、制御素子２１０とフリップフロップとの間に挿入される、本実施形態のスイッチ回路３１０の構成例を示す。本実施形態のフリップフロップは、図４に示すタイミングチャートに従って動作する。図４に示すように、期間Ｔ４〜Ｔ６で、ノードＮ１の電位がフローティング状態となる。

図２２に示すように、スイッチ回路３１０は、ノードＮ１と制御素子２１０の間に、並列接続されている、ＣＬＫ１で制御されるスイッチ（トランジスタ）ＴＲ１４とＣＬＫ２で制御されるスイッチ（トランジスタ）ＴＲ１５とを含む。ＣＬＫ１又はＣＬＫ２がロウとなる期間Ｔ４〜Ｔ６で、スイッチＴＲ１４及びＴＲ１５が相補的にアクティブになり、ノードＮ１と制御素子２１０の間が電気的に導通されて、ノードＮ１を介して第２の電流が流れる。本実施形態は、第２の電流が不要な期間においては、スイッチ回路３１０で電流を遮断し、ノードＮ１がフローティング状態となる期間のみ、第２の電流を注入する。

このように、本実施形態は、制御素子２１０を追加することによって新たに生じる不要な消費電力を、抑制可能である。なお、本実形態は必ずしもフレーム毎でなくてもいい。また、シフトレジスタの全段のフリップフロップに接続する必要はない。段によっては間引いても、シフトレジスタ回路は正常動作し、適用したシフトレジスタ段数に応じて消費電力が変化するのみである。

図２３は、本実施形態の、シフトレジスタ、スイッチ回路、及び制御素子を接続した回路構成例を示す。図２３は、シフトレジスタ内の４段のフリップフロップＦＦ１〜ＦＦ４、それらに対応する制御素子２１０Ａ〜２１０Ｄ、及びフリップフロップと制御素子との間の導通を切り替えるスイッチ回路３１０Ａ〜３１０Ｄを含む。図２３はシフトレジスタの４段のフリップフロップＦＦ１〜ＦＦ４を示す。各フリップフロップにクロック信号ＣＬＫ１〜ＣＬＫ３が入力される。

制御素子２１０Ａ〜２１０Ｄは、本例において、ドライバＩＣ１３４内の構成されている。制御素子２１０Ａ〜２１０Ｄは、それぞれ、スイッチ回路３１０Ａ〜３１０Ｄを介して、フリップフロップＦＦ１〜ＦＦ４に接続される。スイッチ回路３１０Ａ〜３１０Ｄは、フリップフロップＦＦ１〜ＦＦ４を制御するクロック信号によって制御され、フリップフロップＦＦ１〜ＦＦ４のフローティング期間のみ、制御素子２１０ＡとフリップフロップＦＦ１〜ＦＦ４との間の電流が流れるように、動作する。これにより、
不要な消費電力を抑制することができる。

＜実施形態６＞
図２４は有機ＥＬパネルのブロック図を示す。副画素毎に画素回路６Ｔ２Ｃの繰り返しで画素アレイ４００が構成される。画素回路４１０は、トランジスタＰＴ１〜ＰＴ６と、容量Ｃ１及びＣ２で構成される。制御信号Ｓ１（ｎ）、Ｓ２（ｎ）、Ｅｍ（ｎ）により、駆動される。制御信号Ｓ２（ｎ）は、図２４におけるパネルの左側のＳｃａｎ ＶＳＲ（Ｖｅｒｔｉｃａｌ Ｓｈｉｆｔ Ｒｅｓｉｓｔｏｒ）４２０から供給され、画像データを書き込むトランジスタを制御する。ここで、ＶＳＲは、縦方向にデータを転送するシフトレジスタを示し、表示装置のゲートドライバがその一例である。制御信号Ｓ１（ｎ）はパネルの右側のＯｖｅｒｌａｐ Ｓｃａｎ ＶＳＲ４２２から供給される。

ここで、図２６のＯｖｅｒｌａｐ Ｓｃａｎ ＶＳＲは、データを転送する周期が１水平期間、パルス幅が６水平期間である。オーバラップは、アクティブなパルスが、隣接ライン間でオーバラップする事を特徴とし、データを転送する周期よりパルス幅が長い。一方、一般的なシフトレジスタは、データ転送周期とパルス幅が等しい。

また、制御信号Ｅｍ（ｎ）はパネルの右側のＥｍｉｔ ＶＳＲ４２４から供給される。Ｅｍｉｔ（エミッション）ＶＳＲが制御するスイッチ（トランジスタ）は、ＯＬＥＤ素子と正電源の間に直列に配置される。本スイッチが開のときＯＬＥＤ素子が発光し、閉の時に発光しない。９９％以上のデューティ比で発光するので、ほとんどの期間でエミッションＶＳＲはアクティブな信号を出力するのを特徴とし、スキャンＶＳＲとエミッションＶＳＲはアクティブなパルスの極性が逆極性である。

図２５は、画素回路の制御信号Ｓ１、Ｓ２、Ｅｍのタイムチャートを示す。図２６は、Ｏｖｅｒｌａｐ Ｓｃａｎ ＶＳＲ４２２からの制御信号波形を示す。図２６に示すように、制御信号ＳＴ、Ｓ１（ｎ）の信号波形は、ロウアクティブである。図２７は、Ｅｍｉｔ ＶＳＲ４２４からの制御信号波形を示す。図２７に示すように、制御信号Ｅｍ（ｎ）の信号波形は、ハイアクティブである。いずれの制御信号も、アクティブとなる期間が６水平期間と長いパルスを有する。

図２８は、ＶＳＲの一段の回路図（１０Ｔ３Ｃ構成）の例を示す。１０Ｔ３Ｃ回路は、Ｐ型電界効果トランジスタＰＴ１〜ＰＴ２０及び容量素子Ｃ１〜Ｃ３を含む。１０Ｔ３Ｃ回路は、入力パルスがロウアクティブの場合、出力もロウアクティブとなり、Ｏｖｅｒｌａｐ Ｓｃａｎ ＶＳＲ４２２に適用できる。また、入力パルスがハイアクティブの場合、出力もハイアクティブとなり、Ｅｍｉｔ ＶＳＲ４２４に適用できる。１０Ｔ３ＣＶＳＲ回路のノードＮ１に、制御素子２３０が接続される。制御素子２３０は、上記実施形態で説明したように動作する。

図２９に、１０Ｔ３ＣＶＳＲ回路に入力されるクロック信号、ノードＮ１、Ｎ２を含むタイミングチャートを示す。ノードＮ１がフローティング状態となる期間で時間経過と共に電位上昇する課題が生じる。本実施形態の制御素子２３０を接続するとこで電位上昇を抑制可能である。ｃｋ１、ｘｃｋ１の２クロック信号が与えられ、これらの周期は２水平期間である。入力信号ＩＮに対して、ｃｋ１が立ち下がるときに、Ｏｕｔ１がロウに立ち下がる。ｘｃｋ１、ｃｋ１は偶奇数段のＶＳＲにおいて接続を入れ替える。すなわち、ｘｃｋ１が立ち下がる際に、第２段のＶＳＲの出力Ｏｕｔ２（図示せず）がロウに立ち下がる。

ＯＬＥＤ素子を駆動する駆動トランジスタのしきい値電圧のばらつきを補正して階調を設定することにより、しきい値電圧のばらつきによる発光輝度のばらつきを防止し、低温ポリシリコントランジスタを使用する場合でも、高い画質を確保する手法が知られている。この種の表示装置に適用されるトランジスタは、ソースドレイン電流Ｉｄｓを次式により表すことができる。
Ｉｄｓ＝β／２・（Ｖｇｓ−Ｖｔｈ）²
β＝μ・Ｗ／Ｌ・Ｃｏｘ （１）

なおＶｇｓは、このトランジスタのゲートソース間電圧である。またμは移動度、Ｗはチャンネル幅、Ｌはチャンネル長、Ｃｏｘは単位面積当りのゲート絶縁膜の容量、Ｖｔｈはしきい値電圧である。従ってトランジスタのゲートソース間電圧Ｖｇｓを設定してソースドレイン電流ＩｄｓによりＯＬＥＤ素子を駆動する場合、ソースドレイン電流Ｉｄｓはトランジスタのしきい値電圧Ｖｔｈのばらつきの影響を受けてばらつく。その結果、ＯＬＥＤ素子の発光輝度もばらつくことになる。ここでソースドレイン電流Ｉｄｓ及びゲートソース間電圧ＶｇｓをＩｒｅｆ及びＶｒｅｆとおき、（１）式を変形すれば、次式の関係式を得ることができる。
Ｖｒｅｆ＝（Ｉｒｅｆ／（β／２））^１／２＋Ｖｔｈ （２）

従ってＯＬＥＤ素子の発光輝度を示す電圧Ｖｄａｔａとこの（２）式により示す電圧Ｖｒｅｆとの差分電圧（Ｖｄａｔａ−Ｖｒｅｆ）によりゲートソース間電圧Ｖｇｓを設定すれば、（１）式から次式の関係式を得ることができる。
Ｉｄｓ＝β／２・（Ｖｄａｔａ−Ｉｒｅｆ／（β／２））^１／２）^２ （３）

ここでこの（３）式においては、しきい値電圧Ｖｔｈの項が含まれていないことにより、しきい値電圧Ｖｔｈのばらつきによる発光輝度のばらつきを防止できることが判る。従って（２）式により表されるＯＬＥＤ素子を駆動するトランジスタの特性による一定電圧Ｖｒｅｆ、一定電流Ｉｒｅｆだけこのトランジスタのゲートソース間電圧Ｖｇｓ、ソースドレイン電流Ｉｄｓをバイアスさせれば、このトランジスタのしきい値電圧Ｖｔｈのばらつきによる発光輝度のばらつきを防止できることが判る。

ここでＩｒｅｆ＝０とおくと、（２）式からＶｒｅｆ＝Ｖｔｈとなり、（３）式は、Ｉｄｓ＝β／２・（Ｖｄａｔａ）²となる。この場合も、しきい値電圧Ｖｔｈのばらつきによる発光輝度のばらつきを防止できることが判る。この場合、単に、ゲートソース間電圧Ｖｇｓのバイアスによりトランジスタのしきい値電圧Ｖｔｈのばらつきによる発光輝度のばらつきを補正できることが判る。駆動トランジスタのしきい値電圧のばらつき補正は、この補正原理によるものである。

ただ、７Ｔ１Ｃ画素回路は閾値検出とデータ書き込みを同時に行う。図３０は、７Ｔ１Ｃ回路の構成例を示し、図３１は７Ｔ１Ｃ回路における信号のタイミングチャートを示す。図３０に示すように、７Ｔ１Ｃ画素回路は、ＯＬＥＤ素子の発光を制御するための７つのトランジスタＰＴ１〜ＰＴ７及び一つの容量（保持容量）Ｃｓｔで構成される。信号Ｓ１、Ｓ２及びＥｍは、初期化期間（Ｉｎｉ.）、閾値検出及びデータ書き込み期間（Ｄｅｔｅｃｔ.＆Ｐｒｏｇ.）、発光期間（Ｅｍｉｔ.）に渡り、図３１示す値ように変化する。

図３２は、複数行における７Ｔ１Ｃ画素回路のデータ書き込み及び閾値検出期間を示す。表示装置は画像データを異なるライン間でシェアできないため、７Ｔ１Ｃ画素回路のような一般的な画素回路では、データ書き込み期間が一水平期間内に制限される。そのため、閾値検出も一水平期間内に制限される。さらに、高解像度になるにつれて一水平期間が短くなるため、閾値検出が十分には行われない可能性がある。

一方、６Ｔ２Ｃ画素回路において、閾値検出とデータ書き込みが時分割される。図３３は、６Ｔ２Ｃ画素回路の構成例を示し、図３４は６Ｔ２Ｃ画素回路における信号のタイミングチャートを示す。図３３に示すように、６Ｔ２Ｃ画素回路は、ＯＬＥＤ素子の発光を制御するための６つのトランジスタＰＴ１〜ＰＴ６及び二つの容量素子Ｃ１及びＣ２で構成される。信号Ｓ１、Ｓ２及びＥｍは、初期化期間（Ｉｎｉ.）、閾値検出期間（Ｄｅｔｅｃｔ.）、データ書き込み期間（Ｐｒｏｇ.）、発光期間（Ｅｍｉｔ.）に渡り、図３４示すように変化する。

図３５は、複数行における６Ｔ２Ｃ画素回路の閾値検出期間及びデータ書き込み期間を示す。閾値検出期間及びデータ書き込み期間は分離されている。データ書き込み期間は一水平期間に制限されるものの、閾値検出期間は任意の長さに設定可能である。すなわち、複数の水平走査期間で十分な時間を確保して閾値電圧Ｖｔｈのばらつき補正処理を実行することができる。図３５に示すように、閾値検出期間は、１水平期間、２水平期間・・と、データ書き込み（映像サンプリング）期間の整数倍になる。

図３６Ａから３６Ｄは、図３４のタイミングチャートにおける、初期化期間（Ｉｎｉ.）、閾値検出期間（Ｄｅｔｅｃｔ.）、データ書き込み期間（Ｐｒｏｇ.）、発光期間（Ｅｍｉｔ.）の動作を模式的に示す。図３６Ａから３６Ｄは、閉のトランジスタ（スイッチ）を図示せず、模式的な等価回路を示す。

図３６Ａに示す初期化期間（Ｉｎｉ．）、において、トランジスタＰＴ２を除く全てのトランジスタがオンし、図中の矢印の通り電流が流れる。容量素子Ｃ１に保持された電圧が放電し、駆動トランジスタＰＴ１のゲートの電圧が初期化（リセット）される。また、正電源ＶｄｄからＶｒｓｔに向けて貫通電流が流れ、ＯＬＥＤのアノード電圧が初期化される。これらの両ノードともに電位が負電源Ｖｅｅ近くまで低下する。次の閾値検出期間のための準備と、発光期間以外の異常発光を防止する。

次に、図３６Ｂに示す閾値検出期間（Ｄｅｔｅｃｔ．）において、駆動トランジスタＰＴ１のドレインとゲートが接続されて、いわゆるダイオード接続となる。駆動トランジスタＰＴ１のゲートに保持された電荷は放電していき、流れる駆動トランジスタＰＴ１のドレイン電流も減少していく。十分に時間が経過すると、ドレイン電流が流れなくなり、駆動トランジスタＰＴ１のゲートソース間電圧が閾値電圧まで低下する。ソース電圧はＶｄｄであるのでゲート電圧はＶｄｄ＋Ｖｔｈとなる。

次に、図３６Ｃに示すデータ書き込み期間（Ｐｒｏｇ.）において、容量素子Ｃ２の左側にＶｄａｔａが印加され、その電位ＶｒｅｆからＶｄａｔａに遷移する。駆動トランジスタＰＴ１のゲートの電位は電荷保存測に則り、図中の数式で示す電位となる。この数式は駆動トランジスタの閾値電圧Ｖｔｈを含み、容量素子Ｃ１によって保持される。

次に、図３６Ｄを参照して、発光期間（Ｅｍｉｔ.）説明する。Ｖｇ、Ｖｓを駆動トランジスタＰＴ１（ＯＬＥＤ）の電流Ｉｏｌｅｄの数式に代入すると、Ｉｏｌｅｄの式にＶｔｈが含まれない。すなわち、ＩｏｌｅｄはＶｔｈに依存せず、データ電圧Ｖｄａｔａ等によって制御できる。Ｖｔｈがばらついても、電流のばらつきが無くなるので、ムラのない均一な発光が可能である。

シミュレーション結果を図３７に示す。上から順番に、信号Ｓ１、信号Ｓ２、信号Ｅｍを示す。一番下は駆動トランジスタゲート電位を示す。初期化期間では、駆動トランジスタゲート電位は負電源付近まで低下する。閾値検出期間では、駆動トランジスタゲート電位は、時間経過するにつれて徐々に上昇し、Ｖｄｄ＋Ｖｔｈに漸近する。データ書き込み期間では、駆動トランジスタゲート電位は、画像データ情報が書き込まれてＶｄａｔａに応じて変化する。発光期間では、駆動トランジスタゲート電位は、発光するときの値に固定される。

上述のように、画素回路は、当該行に割り当てられた水平走査期間において保持容量に画像データを書き込む動作を行う（データ書き込み期間）。画素回路は、当該行に先行する行に割り当てられた前の水平走査期間を利用して保持容量に閾値電圧をキャンセルするための電圧を書き込む補正動作を行う（閾値検出期間）。画素回路は、閾値検出期間とデータ書き込み期間を分離させる。閾値検出期間は、データ書き込み期間の整数倍である。

本明細書の制御素子は、Ｏｖｅｒｌａｐ Ｓｃａｎ ＶＳＲに適用可能である。オーバラップスキャンのように、パルス幅は一水平期間の整数倍になるような、パルス幅が長い信号を有する駆動にも、本実施形態を適用可能である。なお、オーバラップスキャンＶＳＲはＶＳＲの一形態であり、パルス幅の調整の回路構成は設計に依存する。

以上、本開示の実施形態を説明したが、本開示が上記の実施形態に限定されるものではない。当業者であれば、上記の実施形態の各要素を、本開示の範囲において容易に変更、追加、変換することが可能である。ある実施形態の構成の一部を他の実施形態の構成に置き換えることが可能であり、ある実施形態の構成に他の実施形態の構成を加えることも可能である。

１０ ＯＬＥＤ表示装置、１００ 基板、１０５ データ線、１０６ 走査線、１０８ 電源線、１０９ 測定制御線、１１０ 基準電圧供給線、１１４ カソード電極形成領域、１２５ 表示領域、１３１ 走査ドライバ、１３２ 素子測定用回路、１３６ デマルチプレクサ、２００ 封止構造部、２１０、２２０ 制御素子、ＣＬＫ１、ＣＬＫ２、ＣＬＫ３ クロック信号、１３４ ドライバＩＣ、ＩＮ 入力信号、ＯＵＴ 出力ノード、Ｌ４、Ｌ５、Ｌ１０、Ｌ１１ チャネル長、Ｎ１、Ｎ２、Ｎ３ ノード、Ｇ４、Ｇ５、Ｇ１０、Ｇ１１ ゲート電極、Ｄ４、Ｄ５、Ｄ１０、Ｄ１１ ドレイン電極、Ｓ４、Ｓ５、Ｓ１０、Ｓ１１ ソース電極、Ｐ４、Ｐ５、Ｐ１０、Ｐ１１ ポリシリコン膜、ＴＲ２〜ＴＲ５、ＴＲ７ トランジスタ、ＴＲ８、ＴＲ９ 出力トランジスタ、ＴＲ１０、ＴＲ１１、ＴＲ１２ 制御素子に含まれるトランジスタ、Ｗ４、Ｗ５、Ｗ１０、Ｗ１１ チャネル幅

Claims (15)

1. 複数段のシフトレジスタに含まれるフリップフロップと、
   制御素子と、を含み、
   前記フリップフロップは、
   出力電界効果トランジスタと、
   前記出力電界効果トランジスタのゲートに高電位と低電位との一方を与えるように動作する第１電界効果トランジスタと、
   前記出力電界効果トランジスタのゲートに前記高電位と前記低電位との他方を与えるように動作する第２電界効果トランジスタと、
   を含み、
   前記制御素子は、前記第１電界効果トランジスタ及び前記第２電界効果トランジスタがオフの期間において、前記第１電界効果トランジスタ及び前記第２電界効果トランジスタの少なくとも一方におけるオフリーク電流と前記ゲートに対して逆の方向に、前記ゲートと電源との間において電流を流すように動作する、回路。
2. 請求項１に記載の回路であって、
   前記制御素子は、オフ状態の一つの第３電界効果トランジスタで構成されている、
   回路。
3. 請求項２に記載の回路であって、
   前記第１電界効果トランジスタ、前記第２電界効果トランジスタ及び前記出力電界効果トランジスタの導電型は共通である、
   回路。
4. 請求項２に記載の回路であって、
   前記一つの第３電界効果トランジスタの導電性は、前記第１電界効果トランジスタ及び前記第２電界効果トランジスタの導電性の和以上である、
   回路。
5. 請求項１に記載の回路であって、
   前記制御素子は、前記ゲートと前記電源との間において並列接続されているオフ状態の複数の第３電界効果トランジスタを含む、
   回路。
6. 請求項５に記載の回路であって、
   前記複数の第３電界効果トランジスタの導電性の和は、前記第１電界効果トランジスタ及び前記第２電界効果トランジスタの導電性の和以上である、
   回路。
7. 請求項１に記載の回路であって、
   前記出力電界効果トランジスタは、転送されるデータの電位に対するベース電位を出力する、
   回路。
8. 請求項１に記載の回路であって、
   前記第１電界効果トランジスタは、
   第１の期間においてオンして前記一方の電位を前記出力電界効果トランジスタの前記ゲートに与え、
   前記第１の期間に続く第２の期間においてオフであり、前記第１の期間と前記第２の期間とを交互に繰り返し、
   前記第２電界効果トランジスタは、前記第２の期間に含まれ前記第２の期間より短い第３の期間においてオンして前記他方の電位を前記出力電界効果トランジスタの前記ゲートに与え、
   前記制御素子は、前記第１の期間及び前記第２の期間において、前記逆の方向に、前記ゲートと電源との間において電流を流すように動作する、
   回路。
9. 請求項１に記載の回路であって、
   前記出力電界効果トランジスタは、転送されるデータの電位を出力する、
   回路。
10. 請求項１に記載の回路であって、
    前記第１電界効果トランジスタは、
    第４の期間においてオフであり、
    前記第４の期間に続く第５の期間においてオンして前記一方の電位を前記出力電界効果トランジスタの前記ゲートに与え、前記第４の期間と前記第５の期間とを交互に繰り返し、
    前記第２電界効果トランジスタは、前記第４の期間に含まれ前記第４の期間より短い第６の期間においてオンして前記他方の電位を前記出力電界効果トランジスタの前記ゲートに与え、
    前記制御素子は、前記第４の期間及び前記第５の期間において、前記逆の方向に、前記ゲートと電源との間において電流を流すように動作する、
    回路。
11. 請求項１に記載の回路であって、
    前記第１電界効果トランジスタと前記ゲートの間であり、前記第２電界効果トランジスタと前記ゲートの間であり、前記制御素子と前記ゲートの間の位置に、リミッタ電界効果トランジスタをさらに含み、
    前記出力電界効果トランジスタは、前記高電位より高い電位と前記低電位より低い電位との一方が前記ゲートに与えられている出力期間において、データの電位を出力し、
    前記リミッタ電界効果トランジスタは、
    前記出力期間においてオフであり、
    前記第１電界効果トランジスタが、前記ゲートに前記高電位と前記低電位との前記一方を与えている期間においてオンであり、
    前記第２電界効果トランジスタが、前記ゲートに前記高電位と前記低電位との前記他方を与えている期間においてオンである、
    回路。
12. 請求項１に記載の回路であって、
    前記制御素子は、電流値を調整可能な電流源回路である、
    回路。
13. 請求項１に記載の回路であって、
    前記制御素子と前記フリップフロップとの間に、電流を開閉するスイッチ回路を含み、
    前記スイッチ回路は、前記フリップフロップを制御するクロック信号によって制御される、
    回路。
14. 請求項１に記載の回路であって、
    前記フリップフロップは、Ｏｖｅｒｌａｐ Ｓｃａｎ Ｖｅｒｔｉｃａｌ Ｓｈｉｆｔ Ｒｅｓｉｓｔｏｒ又はＥｍｉｔ Ｖｅｒｔｉｃａｌ Ｓｈｉｆｔ Ｒｅｓｉｓｔｏｒに含まれる、
    回路。
15. 請求項１に記載の回路であって、
    行に割り当てられた水平走査期に、保持容量に画像データを書き込む書き込み動作を行い、
    前記行に先行する行に割り当てられた前の水平走査期間を利用して、前記保持容量に閾値電圧をキャンセルするための電圧を書き込む補正動作を行い、
    前記補正動作の期間と前記書き込み動作の期間が分離され、
    前記補正動作の期間が、書き込み動作の期間の整数倍である、
    回路。