CN111009506B - 晶片封装体 - Google Patents

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Abstract

一种晶片封装体，包含基板、第一介电层、第一金属层、第二介电层、第二金属层与多个第一导电通道。第一介电层位于基板的下表面上。第一金属层位于第一介电层的下表面上。第一金属层具有多个第一区段，且第一区段的相邻两者之间有间隙。第二介电层位于第一金属层的下表面上与第一介电层的下表面上。第二金属层位于第二介电层的下表面上。第二金属层具有多个第二区段，第二区段分别对齐间隙，且每一第二区段的两侧缘分别与第一区段的相邻两者重叠。第一导电通道位于第二介电层中，且每一第一导电通道电性接触第一区段其中之一与第二区段其中之一。本发明的晶片封装体可利用第一区段与第二区段同时电性接触重布线层，以提升重布线层的稳固性。

Description

晶片封装体
技术领域
本发明有关于一种晶片封装体。
背景技术
一般而言，晶片封装体具有多层金属层与多层介电层。上下两层金属层的延伸方向是交叉的，例如上下两层金属层的延伸方向彼此垂直。上下两层金属层利用柱状的导电通道来互相电性连接，其中柱状的导电通道位于上下两层导电层的交叉位置，呈网格状(Mesh)。这样的配置方式，当晶片封装体制作硅通孔(Through silicon via；TSV)时，会蚀刻基板穿孔中的最上层介电层，使最上层金属层裸露，接着只能形成电性接触最上层金属层的重布线层。如此一来，重布线层与金属层的接触面积难以提升，容易分开。此外，在蚀刻穿孔中的最上层介电层时，其他下方的介电层可能会遭到上述蚀刻步骤而形成凹陷，使得后续形成的重布线层会陷入凹陷，造成弯折角度过大而容易断裂。
发明内容
本发明的一技术态样为一种晶片封装体。
根据本发明一实施方式，一种晶片封装体包含基板、第一介电层、第一金属层、第二介电层、第二金属层与多个第一导电通道。第一介电层位于基板的下表面上。第一金属层位于第一介电层的下表面上。第一金属层具有多个第一区段，且第一区段的相邻两者之间有间隙。第二介电层位于第一金属层的下表面上与第一介电层的下表面上。第二金属层位于第二介电层的下表面上。第二金属层具有多个第二区段，第二区段分别对齐间隙，且每一第二区段的两侧缘分别与第一区段的相邻两者重叠。第一导电通道位于第二介电层中，且每一第一导电通道电性接触第一区段其中之一与第二区段其中之一。
在本发明一实施方式中，上述第二区段的宽度大于间隙的宽度。
在本发明一实施方式中，上述第一区段、第二区段与第一导电通道朝相同方向延伸。
在本发明一实施方式中，上述第一区段、第二区段彼此平行。
在本发明一实施方式中，上述基板具有穿孔，此穿孔中没有第一介电层，且第一区段位于穿孔中。
在本发明一实施方式中，上述晶片封装体还包含重布线层。重布线层位于基板的上表面上、穿孔的壁面上与穿孔中的第一区段上。
在本发明一实施方式中，上述穿孔中没有第二介电层，第二区段分别位于穿孔中，且重布线层延伸至穿孔中的第二区段上。
在本发明一实施方式中，上述晶片封装体还包含第三介电层。第三介电层位于第二金属层的下表面上与第二介电层的下表面上。
在本发明一实施方式中，上述晶片封装体还包含第三金属层。第三金属层位于第三介电层的下表面上，第三金属层具有多个第三区段。第三区段分别对齐第一区段，且每一第三区段的两侧缘分别与第二区段的相邻两者重叠。
在本发明一实施方式中，上述晶片封装体还包含多个第二导电通道。第二导电通道位于第三介电层中，且每一第二导电通道电性接触第二区段其中之一与第三区段其中之一。
在本发明一实施方式中，上述晶片封装体还包含第四介电层。第四介电层位于第三金属层的下表面上与第三介电层的下表面上。
在本发明一实施方式中，上述晶片封装体还包含第四金属层。第四金属层位于第四介电层的下表面上。第四金属层具有多个第四区段。第四区段分别对齐第二区段，且每一第四区段的两侧缘分别与第三区段的相邻两者重叠。
在本发明一实施方式中，上述晶片封装体还包含多个第三导电通道。第三导电通道位于第四介电层中，且每一第三导电通道电性接触第三区段其中之一与第四区段其中之一。
在本发明一实施方式中，上述第四区段的宽度与第二区段的宽度相同。
在本发明一实施方式中，上述晶片封装体还包含第五介电层。第五介电层位于第四金属层的下表面上与第四介电层的下表面上。
在本发明一实施方式中，上述第三区段的宽度与第一区段的宽度相同。
在本发明上述实施方式中，由于第二金属层的第二区段对齐第一金属层的两相邻第一区段之间的间隙，因此第一金属层的第一区段与第二金属层的第二区段可视为错开(Staggered)设置。此外，每一第二区段的两侧缘分别与第一区段的相邻两者重叠，因此位于第二介电层中的第一导电通道可电性接触重叠的第一区段与第二区段，使得第一区段可经由第一导电通道电性连接第二区段。经由以上设计，当晶片封装体制作硅通孔时，会于基板形成穿孔并蚀刻穿孔中的第一介电层与第二介电层，接着可形成同时电性接触第一区段与第二区段的重布线层，因此能增加重布线层与金属层的接触面积，提升重布线层的稳固性，进而提升产品良率。另外，第二金属层的第二区段可作为上述蚀刻步骤的蚀刻停止层，避免其下方其他介电层遭到上述蚀刻步骤而形成凹陷，因此能防止后续形成的重布线层因弯折角度过大而断裂。
附图说明
图1绘示根据本发明一实施方式的晶片封装体的俯视图。
图2绘示图1的晶片封装体沿线段2-2的剖面图。
图3绘示图1的第一金属层的俯视图。
图4绘示图1的第一导电通道的俯视图。
图5绘示图1的第二金属层的俯视图。
图6绘示根据本发明一实施方式的晶片封装体的俯视图。
图7绘示图6的晶片封装体沿线段7-7的剖面图。
图8绘示图7的晶片封装体形成重布线层后的剖面图。
图9绘示根据本发明一实施方式的晶片封装体的剖面图，其剖面位置与图7相同。
图10绘示图9的晶片封装体形成重布线层后的剖面图。
其中，附图中符号的简单说明如下：
100、100a、100b：晶片封装体；110：基板；112：下表面；114：上表面；116：穿孔；118：壁面；120：第一介电层；122：下表面；130：第一金属层；132：第一区段；134：下表面；140：第二介电层；142：下表面；150：第二金属层；152：第二区段；154：侧缘；156：侧缘；158：下表面；160：第三介电层；162：下表面；170：第三金属层；172：第三区段；174：侧缘；176：侧缘；178：下表面；180：第四介电层；182：下表面；190：第四金属层；192：第四区段；194：侧缘；196：侧缘；198：下表面；220：第五介电层；2-2、7-7：线段；D：方向；d：间隙；V1：第一导电通道；V2：第二导电通道；V3：第三导电通道；W1、W2、W3：宽度。
具体实施方式
以下将以图式揭露本发明的多个实施方式，为明确说明起见，许多实务上的细节将在以下叙述中一并说明。然而，应了解到，这些实务上的细节不应用以限制本发明。也就是说，在本发明部分实施方式中，这些实务上的细节是非必要的。此外，为简化图式起见，一些熟知惯用的结构与元件在图式中将以简单示意的方式绘示。
图1绘示根据本发明一实施方式的晶片封装体100的俯视图。图2绘示图1的晶片封装体100沿线段2-2的剖面图。同时参阅图1与图2，晶片封装体100包含基板110、第一介电层120、第一金属层130、第二介电层140、第二金属层150与多个第一导电通道V1。为了让图1较为清楚且方便说明，位在基板110下方的第一金属层130、第二金属层150与第一导电通道V1以实线表示，且第一导电通道V1被绘示出。基板110的材质可包含硅，例如为硅基板。第一介电层120位于基板110的下表面112上。第一金属层130位于第一介电层120的下表面122上。第一金属层130具有多个第一区段132，且第一区段132的相邻两者之间有间隙d。第二介电层140位于第一金属层130的下表面134上与第一介电层120的下表面122上。第二金属层150位于第二介电层140的下表面142上。第二金属层150具有多个第二区段152，且第二区段152分别大致对齐间隙d，因此第一金属层130的第一区段132与第二金属层150的第二区段152可视为错开(Staggered)设置。每一第二区段152的两侧缘154、156分别与第一区段132的相邻两者重叠。也就是说，第二区段152的宽度W1大于间隙d的宽度W2。
此外，第一导电通道V1位于第二介电层140中，且每一第一导电通道V1电性接触第一区段132其中之一与第二区段152其中之一。在本实施方式中，第一导电通道V1的顶面电性接触第一区段132，第一导电通道V1的底面电性接触第二区段152。也就是说，第一导电通道V1位在第一区段132与第二区段152的重叠区域，且由第一区段132覆盖。
经由以上设计，由于第二区段152的两侧缘154、156分别与第一区段132的相邻两者重叠，因此位于第二介电层140中的第一导电通道V1可电性接触重叠的第一区段132与第二区段152，使得第一区段132可经由第一导电通道V1电性连接第二区段152。如此一来，当晶片封装体100制作硅通孔(Through silicon via；TSV)时，会于基板110形成穿孔并蚀刻穿孔中的第一介电层120与第二介电层140，接着可形成同时电性接触第一区段132与第二区段152的重布线层，因此能增加重布线层与金属层(即第一金属层130与第二金属层150)的接触面积，提升重布线层的稳固性，进而提升产品良率。另外，第二金属层150的第二区段152可作为上述蚀刻步骤的蚀刻停止层，避免其下方其他介电层遭到上述蚀刻步骤而形成凹陷，因此能防止后续形成的重布线层因弯折角度过大而断裂。
图3绘示图1的第一金属层130的俯视图。图4绘示图1的第一导电通道V1的俯视图。图5绘示图1的第二金属层150的俯视图。同时参阅图3至图5，当第一金属层130、第一导电通道V1与第二金属层150堆迭后，第一导电通道V1位于第一金属层130与第二金属层150之间。也就是说，第一导电通道V1位于第一区段132与第二区段152之间。第二金属层150的第二区段152的位置对应第一金属层130的间隙d的位置。此外，第一区段132与第二区段152彼此大致平行。第一区段132、第二区段152与第一导电通道V1皆朝相同方向D延伸。
请参阅图2，在本实施方式中，晶片封装体100还包含第三介电层160、第三金属层170与多个第二导电通道V2。第三介电层160位于第二金属层150的下表面158上与第二介电层140的下表面142上。第三金属层170位于第三介电层160的下表面162上，第三金属层170具有多个第三区段172。第三区段172分别大致对齐第一区段132，且每一第三区段172的两侧缘174、176分别与第二区段152的相邻两者重叠。第二导电通道V2位于第三介电层160中，且每一第二导电通道V2电性接触第二区段152其中之一与第三区段172其中之一。在本实施方式中，第三区段172的宽度与第一区段132的宽度大致相同，均为宽度W3。
此外，在本实施方式中，晶片封装体100还包含第四介电层180、第四金属层190、多个第三导电通道V3与第五介电层220。第四介电层180位于第三金属层170的下表面178上与第三介电层160的下表面162上。第四金属层190位于第四介电层180的下表面182上。第四金属层190具有多个第四区段192。第四区段192分别大致对齐第二区段152，且每一第四区段192的两侧缘194、196分别与第三区段172的相邻两者重叠。第三导电通道V3位于第四介电层180中，且每一第三导电通道V3电性接触第三区段172其中之一与第四区段192其中之一。在本实施方式中，第四区段192的宽度与第二区段152的宽度大致相同，均为宽度W1。第五介电层220位于第四金属层190的下表面198上与第四介电层180的下表面182上。
在本实施方式中，第三金属层170的结构与第一金属层130相似，第四金属层190的结构与第二金属层150相似，第二导电通道V2与第三导电通道V3的结构各与第一导电通道V1相似。
应了解到，已叙述过的元件连接关系与功效将不再重复赘述，合先叙明。在以下叙述中，将说明其他形式的晶片封装体。
图6绘示根据本发明一实施方式的晶片封装体100a的俯视图。图7绘示图6的晶片封装体100a沿线段7-7的剖面图。同时参阅图6与图7，晶片封装体100a包含基板110a、第一介电层120a、第一金属层130、第二介电层140、第二金属层150与多个第一导电通道V1。与图2实施方式不同的地方在于，基板110a具有穿孔116，穿孔116中没有第一介电层120a，且第一金属层130的第一区段132位于穿孔116中而裸露。图7晶片封装体100a的结构可由蚀刻图2的基板110与第一介电层120后产生。
图8绘示图7的晶片封装体100a形成重布线层230后的剖面图。晶片封装体100a还包含重布线层230。重布线层230位于基板110a的上表面114上、穿孔116的壁面118上与穿孔116中的第一区段132上。因此，重布线层230可经由第一金属层130的第一区段132电性连接其他金属层，如第二金属层150。
图9绘示根据本发明一实施方式的晶片封装体100b的剖面图，其剖面位置与图7相同。晶片封装体100b包含基板110a、第一介电层120a、第一金属层130、第二介电层140a、第二金属层150与多个第一导电通道V1。与图7实施方式不同的地方在于，基板110a的穿孔116中没有第二介电层140a，且第二金属层150的第二区段152位于穿孔116中而裸露。图9晶片封装体100b的结构可由蚀刻图7的第二介电层140后产生。然而，在一些实施方式中，在蚀刻图7的第一介电层120a时，图7穿孔116中的第二介电层140也可一并蚀刻去除，而得到图9的第二介电层140a。第二金属层150的第二区段152可作为上述蚀刻步骤的蚀刻停止层，避免其下方其他介电层(如第三介电层160)遭到上述蚀刻步骤而形成凹陷，因此能防止后续形成的重布线层因弯折角度过大而断裂。
图10绘示图9的晶片封装体100b形成重布线层230a后的剖面图。晶片封装体100b还包含重布线层230a。重布线层230a除了位于基板110a的上表面114上、穿孔116的壁面118上与穿孔116中的第一区段132上，重布线层还延伸至穿孔116中的第二区段152上。因此，重布线层230a可经由第一金属层130的第一区段132与第二金属层150的第二区段152电性连接其他金属层，如第三金属层170。在本实施方式中，重布线层230a同时电性接触第一区段132与第二区段152，因此能增加重布线层230a与金属层(即第一金属层130与第二金属层150)的接触面积，提升重布线层230a的稳固性，进而提升产品良率。
重布线层230a可由溅镀(Sputter)制程形成。第二金属层150的第二区段152可作为上述蚀刻步骤的蚀刻停止层，避免其下方其他介电层(如第三介电层160)遭到上述蚀刻步骤而形成凹陷，降低硅通孔的深宽比(Aspect ratio)，因此能防止重布线层230a因弯折角度过大而断裂，且能扩大溅镀制程的制程视窗(Process window)。
以上所述仅为本发明较佳实施例，然其并非用以限定本发明的范围，任何熟悉本项技术的人员，在不脱离本发明的精神和范围内，可在此基础上做进一步的改进和变化，因此本发明的保护范围当以本申请的权利要求书所界定的范围为准。

Claims (15)

1.一种晶片封装体，其特征在于，包含：
基板；
第一介电层，位于该基板的下表面上；
第一金属层，位于该第一介电层的下表面上，且具有多个第一区段，该多个第一区段的相邻两第一区段之间有间隙；
第二介电层，位于该第一金属层的下表面上与该第一介电层的下表面上；
第二金属层，位于该第二介电层的下表面上，且具有多个第二区段，该多个第二区段分别对齐该间隙，且每一第二区段的两侧缘分别与该多个第一区段的相邻两第一区段重叠；以及
多个第一导电通道，位于该第二介电层中，每一第一导电通道电性接触该多个第一区段其中之一与该多个第二区段其中之一，且该多个第一区段、该多个第二区段与该多个第一导电通道朝相同方向延伸。
2.根据权利要求1所述的晶片封装体，其特征在于，该多个第二区段的宽度大于该间隙的宽度。
3.根据权利要求1所述的晶片封装体，其特征在于，该多个第一区段与该多个第二区段彼此平行。
4.根据权利要求1所述的晶片封装体，其特征在于，该基板具有穿孔，该穿孔中没有该第一介电层，且该多个第一区段位于该穿孔中。
5.根据权利要求4所述的晶片封装体，其特征在于，还包含：
重布线层，位于该基板的上表面上、该穿孔的壁面上与该穿孔中的该多个第一区段上。
6.根据权利要求5所述的晶片封装体，其特征在于，该穿孔中没有该第二介电层，该多个第二区段分别位于该穿孔中，且该重布线层延伸至该穿孔中的该多个第二区段上。
7.根据权利要求1所述的晶片封装体，其特征在于，还包含：
第三介电层，位于该第二金属层的下表面上与该第二介电层的下表面上。
8.根据权利要求7所述的晶片封装体，其特征在于，还包含：
第三金属层，位于该第三介电层的下表面上，且具有多个第三区段，该多个第三区段分别对齐该多个第一区段，且每一该多个第三区段的两侧缘分别与该多个第二区段的相邻两第二区段重叠。
9.根据权利要求8所述的晶片封装体，其特征在于，还包含：
多个第二导电通道，位于该第三介电层中，每一该多个第二导电通道电性接触该多个第二区段其中之一与该多个第三区段其中之一。
10.根据权利要求8所述的晶片封装体，其特征在于，还包含：
第四介电层，位于该第三金属层的下表面上与该第三介电层的下表面上。
11.根据权利要求10所述的晶片封装体，其特征在于，还包含：
第四金属层，位于该第四介电层的下表面上，且具有多个第四区段，该多个第四区段分别对齐该多个第二区段，且每一该多个第四区段的两侧缘分别与该多个第三区段的相邻两第三区段重叠。
12.根据权利要求11所述的晶片封装体，其特征在于，还包含：
多个第三导电通道，位于该第四介电层中，每一该多个第三导电通道电性接触该多个第三区段其中之一与该多个第四区段其中之一。
13.根据权利要求11所述的晶片封装体，其特征在于，该多个第四区段的宽度与该多个第二区段的宽度相同。
14.根据权利要求11所述的晶片封装体，其特征在于，还包含：
第五介电层，位于该第四金属层的下表面上与该第四介电层的下表面上。
15.根据权利要求8所述的晶片封装体，其特征在于，该多个第三区段的宽度与该多个第一区段的宽度相同。
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