JPH04214628A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPH04214628A JPH04214628A JP41038790A JP41038790A JPH04214628A JP H04214628 A JPH04214628 A JP H04214628A JP 41038790 A JP41038790 A JP 41038790A JP 41038790 A JP41038790 A JP 41038790A JP H04214628 A JPH04214628 A JP H04214628A
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- JP
- Japan
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- wiring
- polysilicon
- layer
- surface portion
- oxide film
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 239000004065 semiconductor Substances 0.000 title claims description 14
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 239000010410 layer Substances 0.000 claims description 34
- 239000011229 interlayer Substances 0.000 claims description 13
- 238000002844 melting Methods 0.000 claims description 4
- 239000002184 metal Substances 0.000 claims description 4
- 229910052751 metal Inorganic materials 0.000 claims description 4
- 238000009413 insulation Methods 0.000 claims description 2
- 238000010030 laminating Methods 0.000 claims 1
- 150000002739 metals Chemical class 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 abstract description 36
- 229920005591 polysilicon Polymers 0.000 abstract description 36
- 238000000206 photolithography Methods 0.000 description 5
- 238000005530 etching Methods 0.000 description 4
- 238000000151 deposition Methods 0.000 description 3
- 238000009792 diffusion process Methods 0.000 description 3
- 230000008018 melting Effects 0.000 description 3
- 238000007796 conventional method Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 239000012535 impurity Substances 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical group [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
Landscapes
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【０００１】
【産業上の利用分野】この発明は半導体装置、特に多層
配線を有するものに関し、その配線構造の改良に関する
ものである。
配線を有するものに関し、その配線構造の改良に関する
ものである。
【０００２】
【従来の技術】図２（ａ），（ｂ） はそれぞれ従来方
法によって設計された半導体装置の平面及び断面を示す
図である。図に示すように、半導体基板１上にゲート酸
化膜２が形成され、その上に第１ポリシリコン膜３Ａ及
び高融点金属膜４が被着され、写真製版，エッチングに
よりパターニングされ、第１ゲート７が形成されている
。そしてＮ型不純物を基板１にイオン注入，拡散し、Ｎ
型拡散層５が形成され、さらにＣＶＤ法により層間酸化
膜６Ａがデポされている。さらに第２ポリシリコン層３
Ｂを層間酸化膜６Ａ上にデポし、写真製版，エッチング
によりパターニングして第２ポリシリコン配線８が形成
されている。層間酸化膜６Ｂをデポした後、第３ポリシ
リコン層３Ｃを写真製版して第３ポリシリコン配線９が
形成されている。
法によって設計された半導体装置の平面及び断面を示す
図である。図に示すように、半導体基板１上にゲート酸
化膜２が形成され、その上に第１ポリシリコン膜３Ａ及
び高融点金属膜４が被着され、写真製版，エッチングに
よりパターニングされ、第１ゲート７が形成されている
。そしてＮ型不純物を基板１にイオン注入，拡散し、Ｎ
型拡散層５が形成され、さらにＣＶＤ法により層間酸化
膜６Ａがデポされている。さらに第２ポリシリコン層３
Ｂを層間酸化膜６Ａ上にデポし、写真製版，エッチング
によりパターニングして第２ポリシリコン配線８が形成
されている。層間酸化膜６Ｂをデポした後、第３ポリシ
リコン層３Ｃを写真製版して第３ポリシリコン配線９が
形成されている。
【０００３】このとき第２ポリシリコン配線８及び第３
ポリシリコン配線９は、写真製版時のパターン形状の安
定性を考慮して下層ポリシリコン（第１ポリシリコン）
３上方に形成するよう設計されることが多かった。
ポリシリコン配線９は、写真製版時のパターン形状の安
定性を考慮して下層ポリシリコン（第１ポリシリコン）
３上方に形成するよう設計されることが多かった。
【０００４】
【発明が解決しようとする課題】従来の半導体装置は以
上のように構成されているので、パターンの微細化に伴
い、配線として用いられているポリシリコンの幅が狭く
なり、抵抗が上がるなどの問題点があった。
上のように構成されているので、パターンの微細化に伴
い、配線として用いられているポリシリコンの幅が狭く
なり、抵抗が上がるなどの問題点があった。
【０００５】この発明は上記のような問題点を解決する
ためになされたもので、微細化されても十分な配線幅を
有し、特別な素材を用いることなく低抵抗な配線構造を
有する半導体装置を得ることを目的とする。
ためになされたもので、微細化されても十分な配線幅を
有し、特別な素材を用いることなく低抵抗な配線構造を
有する半導体装置を得ることを目的とする。
【０００６】
【課題を解決するための手段】この発明に係る半導体装
置は、上記配線層の少なくとも最下層以外の配線層を、
その下側の層間絶縁膜上面部に形成された配線上面部と
、層間絶縁膜の側壁面上に形成された配線側面部とから
構成したものである。
置は、上記配線層の少なくとも最下層以外の配線層を、
その下側の層間絶縁膜上面部に形成された配線上面部と
、層間絶縁膜の側壁面上に形成された配線側面部とから
構成したものである。
【０００７】
【作用】この発明においては、少なくとも最下層以外の
上層配線は、下層配線層を覆う層間絶縁膜の上部から側
壁にかけて形成されているので、実質的な配線幅が広く
なる。
上層配線は、下層配線層を覆う層間絶縁膜の上部から側
壁にかけて形成されているので、実質的な配線幅が広く
なる。
【０００８】
【実施例】図１（ａ），（ｂ） はそれぞれ本発明の一
実施例による半導体装置の平面及び断面構造を示す図で
あり、図２と同一符号は同一または相当部分を示し、１
０は第３ポリシリコン配線であり、第２ポリシリコン配
線８上部から第１ゲート７の側壁に沿って残るように形
成されている。
実施例による半導体装置の平面及び断面構造を示す図で
あり、図２と同一符号は同一または相当部分を示し、１
０は第３ポリシリコン配線であり、第２ポリシリコン配
線８上部から第１ゲート７の側壁に沿って残るように形
成されている。
【０００９】次に製造方法について説明する。従来と同
様に半導体基板１上にゲート酸化膜２，第１ポリシリコ
ン膜３Ａ及び高融点金属膜４を被着し、写真製版，エッ
チングにより第１ゲート７を形成する。次にＮ型不純物
をイオン注入，拡散し、Ｎ型拡散層５を形成する。次に
従来と同様にＣＶＤ法により層間酸化膜６Ａ，第２ポリ
シリコン層３Ｂをデポし、写真製版，エッチングにより
第２ポリシリコン配線８を形成する。さらに従来と同様
にして層間酸化膜６Ｂをデポした後、その上にポリシリ
コン層３をデポして第３ポリシリコン配線１０を形成す
る。このとき第３ポリシリコン配線１０は、第１ゲート
７から層間酸化膜厚ｄ６Ａ＋ｄ６Ｂ＋第３ポリシリコン
層の膜厚ｄ３Ｃ以上はみ出る様に設計し、第３ポリシリ
コン配線１０を第２ポリシリコン配線８及び第１ゲート
７の側壁に沿って残るようにする。
様に半導体基板１上にゲート酸化膜２，第１ポリシリコ
ン膜３Ａ及び高融点金属膜４を被着し、写真製版，エッ
チングにより第１ゲート７を形成する。次にＮ型不純物
をイオン注入，拡散し、Ｎ型拡散層５を形成する。次に
従来と同様にＣＶＤ法により層間酸化膜６Ａ，第２ポリ
シリコン層３Ｂをデポし、写真製版，エッチングにより
第２ポリシリコン配線８を形成する。さらに従来と同様
にして層間酸化膜６Ｂをデポした後、その上にポリシリ
コン層３をデポして第３ポリシリコン配線１０を形成す
る。このとき第３ポリシリコン配線１０は、第１ゲート
７から層間酸化膜厚ｄ６Ａ＋ｄ６Ｂ＋第３ポリシリコン
層の膜厚ｄ３Ｃ以上はみ出る様に設計し、第３ポリシリ
コン配線１０を第２ポリシリコン配線８及び第１ゲート
７の側壁に沿って残るようにする。
【００１０】このように本実施例によれば、下地の段差
を利用し、上層のポリシリコン配線層１０を、下層のポ
リシリコン配線層８を覆う酸化膜６Ａのポリシリコン配
線層８上部から第１ゲート７及び第２ポリシリコン配線
８の段差部側壁にかけて形成したから、実質的に第３ポ
リシリコン配線１０の幅が広くなり、パターンが微細化
されても充分な配線幅を確保することがき、配線の低抵
抗化を図ることができる。
を利用し、上層のポリシリコン配線層１０を、下層のポ
リシリコン配線層８を覆う酸化膜６Ａのポリシリコン配
線層８上部から第１ゲート７及び第２ポリシリコン配線
８の段差部側壁にかけて形成したから、実質的に第３ポ
リシリコン配線１０の幅が広くなり、パターンが微細化
されても充分な配線幅を確保することがき、配線の低抵
抗化を図ることができる。
【００１１】なお上記実施例では３層ポリシリコン（シ
リサイド）構造の場合について説明したが、配線層の数
はこれに限られるものではなく、２層でも４層でも用い
ることができる。
リサイド）構造の場合について説明したが、配線層の数
はこれに限られるものではなく、２層でも４層でも用い
ることができる。
【００１２】また配線幅を下層の段差部側壁にかけて形
成する層は最上層のものに限られるものではなく、最下
層の配線層以外のものであれば他の配線層であってもよ
く、さらに複数箇所の配線に対して行ってもよい。
成する層は最上層のものに限られるものではなく、最下
層の配線層以外のものであれば他の配線層であってもよ
く、さらに複数箇所の配線に対して行ってもよい。
【００１３】
【発明の効果】以上のようにこの発明に係る半導体装置
によれば、上記配線層の少なくとも最下層以外の配線層
を、その下側の層間絶縁膜上面部に形成された配線上面
部と、層間絶縁膜の側壁面上に形成された配線側面部と
から構成したので、実質的な配線幅が拡がり、装置が微
細化された場合においても、十分な配線巾を確保するこ
とができ、配線抵抗の低減を図ることができるという効
果がある。
によれば、上記配線層の少なくとも最下層以外の配線層
を、その下側の層間絶縁膜上面部に形成された配線上面
部と、層間絶縁膜の側壁面上に形成された配線側面部と
から構成したので、実質的な配線幅が拡がり、装置が微
細化された場合においても、十分な配線巾を確保するこ
とができ、配線抵抗の低減を図ることができるという効
果がある。
【図面の簡単な説明】
【図１】この発明の一実施例による半導体装置を示す断
面及び平面図である。
面及び平面図である。
【図２】従来の半導体装置を示す断面及び平面図である
。
。
１ 半導体基板
２ ゲート酸化膜
３Ａ ポリシリコン
３Ｂ ポリシリコン
３Ｃ ポリシリコン
４ 高融点金属
５ Ｎ型拡散層
６Ａ 酸化膜
６Ｂ 酸化膜
７ 第１ゲート
８ 第２ポリシリコン配線
１０ 第３ポリシリコン配線
Claims (1)
- 【請求項１】 高融点金属からなる配線層を、絶縁膜
を介して積層してなる多層配線部を基板の配線領域上に
有する半導体装置において、上記配線層の少なくとも最
下層以外の配線層は、その下側の層間絶縁膜上面部に形
成された配線上面部と、上記層間絶縁膜の側壁面上に形
成された配線側面部とからなるものであることを特徴と
する半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41038790A JPH04214628A (ja) | 1990-12-12 | 1990-12-12 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP41038790A JPH04214628A (ja) | 1990-12-12 | 1990-12-12 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH04214628A true JPH04214628A (ja) | 1992-08-05 |
Family
ID=18519556
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP41038790A Pending JPH04214628A (ja) | 1990-12-12 | 1990-12-12 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH04214628A (ja) |
-
1990
- 1990-12-12 JP JP41038790A patent/JPH04214628A/ja active Pending
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