JPH0917792A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPH0917792A JPH0917792A JP16390495A JP16390495A JPH0917792A JP H0917792 A JPH0917792 A JP H0917792A JP 16390495 A JP16390495 A JP 16390495A JP 16390495 A JP16390495 A JP 16390495A JP H0917792 A JPH0917792 A JP H0917792A
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Abstract
(57)【要約】
【目的】多数のバンプ電極間の高さのバラツキを抑制
し、バンプ電極とパッド部間の電気抵抗を小にし、かつ
バンプ電極の上面を平坦にすることができる半導体装置
の製造方法を提供する。 【構成】半導体基板１の主面に設けられた絶縁膜２上に
内部配線用の導電膜３，４を形成する工程と、導電膜
３，４上に開口部５Ｋを有するレジストパータン５を形
成する工程と、導電膜３，４をメッキ電流経路として開
口部５Ｋにバンプ電極６をメッキにより形成する工程
と、しかる後、導電膜３，４をパターニングして内部配
線８，８Ｐを形成する工程とを有する。
し、バンプ電極とパッド部間の電気抵抗を小にし、かつ
バンプ電極の上面を平坦にすることができる半導体装置
の製造方法を提供する。 【構成】半導体基板１の主面に設けられた絶縁膜２上に
内部配線用の導電膜３，４を形成する工程と、導電膜
３，４上に開口部５Ｋを有するレジストパータン５を形
成する工程と、導電膜３，４をメッキ電流経路として開
口部５Ｋにバンプ電極６をメッキにより形成する工程
と、しかる後、導電膜３，４をパターニングして内部配
線８，８Ｐを形成する工程とを有する。
Description
【０００１】
【産業上の利用分野】本発明は半導体装置の製造方法に
係わり、特に外部接続電極部にバンプ電極を有する半導
体集積回路装置の製造方法に関する。
係わり、特に外部接続電極部にバンプ電極を有する半導
体集積回路装置の製造方法に関する。
【０００２】
【従来の技術】アルミ等の内部配線のパッド部にＡｕ／
Ｔｉ等の接着層を介して金等のバンプ電極を形成して外
部接続電極部とする半導体装置の従来技術の製造方法を
図３および図４を参照して説明する。
Ｔｉ等の接着層を介して金等のバンプ電極を形成して外
部接続電極部とする半導体装置の従来技術の製造方法を
図３および図４を参照して説明する。
【０００３】まず、半導体基板１の主面に絶縁膜２が形
成され、全面に内部配線用の膜厚約１μｍのアルミ膜３
を形成し、その上にフォトレジストパターン１７を形成
する（図３（Ａ））。次に、フォトレジストパターン１
７をマスクにしてアルミ膜３を選択的にエッチングして
パッド部１８Ｐを含む内部配線１８をアルミ膜３から形
成する（図３（Ｂ））。次に保護絶縁膜１９を成長し
（図３（Ｃ））、フォトリソグラフィーによりパッド部
１８Ｐの上面周辺部を除く上面中央部が露出するコンタ
クト孔１９Ｋを保護絶縁膜１９に形成する（図３
（Ｄ））。次に、Ａｕ／Ｔｉ（上が金膜、下がチタン膜
の積層膜）の接着層４を全面に被着する。内部配線は所
定の値に電気抵抗を低減するために１μｍと厚いアルミ
膜３にする必要があるが、この接着層４はアルミのパッ
ド部と金のバンプ電極との接着強度を得るためのもので
あるから、例えば２００ｎｍと薄い膜である（図３
（Ｅ））。次に、パッド部１８Ｐ上に開口部１５Ｋを有
する絶縁性のフォトレジストパターン１５を形成する
（図４（Ａ））。次に、薄い接着層４をメッキ電流経
路、すなわちメッキ電極として用いて金の部分メッキを
行なうことによりレジストパターン１５の開口部１５Ｋ
の内部に接着層４に被着する金のバンプ電極１４を形成
し（図４（Ｂ））、その後、レジストパターン１５を除
去し、レジストパターン下でメッキ電流経路として用い
た接着層４の部分を金のバンプ電極１４をマスクとして
除去し、金のバンプ電極１４がその下に残余している接
着層４を介してパッド部１８Ｐに接続した構成となる
（図４（Ｃ））。
成され、全面に内部配線用の膜厚約１μｍのアルミ膜３
を形成し、その上にフォトレジストパターン１７を形成
する（図３（Ａ））。次に、フォトレジストパターン１
７をマスクにしてアルミ膜３を選択的にエッチングして
パッド部１８Ｐを含む内部配線１８をアルミ膜３から形
成する（図３（Ｂ））。次に保護絶縁膜１９を成長し
（図３（Ｃ））、フォトリソグラフィーによりパッド部
１８Ｐの上面周辺部を除く上面中央部が露出するコンタ
クト孔１９Ｋを保護絶縁膜１９に形成する（図３
（Ｄ））。次に、Ａｕ／Ｔｉ（上が金膜、下がチタン膜
の積層膜）の接着層４を全面に被着する。内部配線は所
定の値に電気抵抗を低減するために１μｍと厚いアルミ
膜３にする必要があるが、この接着層４はアルミのパッ
ド部と金のバンプ電極との接着強度を得るためのもので
あるから、例えば２００ｎｍと薄い膜である（図３
（Ｅ））。次に、パッド部１８Ｐ上に開口部１５Ｋを有
する絶縁性のフォトレジストパターン１５を形成する
（図４（Ａ））。次に、薄い接着層４をメッキ電流経
路、すなわちメッキ電極として用いて金の部分メッキを
行なうことによりレジストパターン１５の開口部１５Ｋ
の内部に接着層４に被着する金のバンプ電極１４を形成
し（図４（Ｂ））、その後、レジストパターン１５を除
去し、レジストパターン下でメッキ電流経路として用い
た接着層４の部分を金のバンプ電極１４をマスクとして
除去し、金のバンプ電極１４がその下に残余している接
着層４を介してパッド部１８Ｐに接続した構成となる
（図４（Ｃ））。
【０００４】
【発明が解決しようとする課題】この従来のバンプ電極
形成方法では、メッキ電流経路に用いる金属膜として薄
い接着層４のみを用いているために、メッキ電流経路の
電気抵抗が高くなり、これにより半導体ウェーハの面内
でメッキ用電極接続部からの距離によって各バンプ電極
形成部へのメッキ電流のバラツキが生じやすく、その結
果バンプ電極の高さがバラツキやすく、多数の外部リー
ドを一括してそれぞれのバンプ電極にボンディングする
ギャングボンディングに支障をきたすという問題があ
る。
形成方法では、メッキ電流経路に用いる金属膜として薄
い接着層４のみを用いているために、メッキ電流経路の
電気抵抗が高くなり、これにより半導体ウェーハの面内
でメッキ用電極接続部からの距離によって各バンプ電極
形成部へのメッキ電流のバラツキが生じやすく、その結
果バンプ電極の高さがバラツキやすく、多数の外部リー
ドを一括してそれぞれのバンプ電極にボンディングする
ギャングボンディングに支障をきたすという問題があ
る。
【０００５】またメッキ形成用に用いた薄い接着層をバ
ンプ電極形成後にエッチング除去する際に、パッド部を
含む内部配線を保護する必要があるので、保護絶縁膜１
９の開口部１９Ｋはバンプ電極１４よりも小さくする必
要があり、そのためにパッド部１８Ｐとバンプ電極１４
との間で電気抵抗が大きくなり、またパッド部１８Ｐの
上面周辺に保護絶縁膜１９が延在することによる段差が
リプリカ状にバンプ電極１４の上面に反映して上面が凹
形状となってしまうから、外部リードとの接続強度が低
下する問題がある。
ンプ電極形成後にエッチング除去する際に、パッド部を
含む内部配線を保護する必要があるので、保護絶縁膜１
９の開口部１９Ｋはバンプ電極１４よりも小さくする必
要があり、そのためにパッド部１８Ｐとバンプ電極１４
との間で電気抵抗が大きくなり、またパッド部１８Ｐの
上面周辺に保護絶縁膜１９が延在することによる段差が
リプリカ状にバンプ電極１４の上面に反映して上面が凹
形状となってしまうから、外部リードとの接続強度が低
下する問題がある。
【０００６】したがって本発明の目的は、多数のバンプ
電極間の高さのバラツキを抑制し、バンプ電極とパッド
部間の電気抵抗を小にし、かつバンプ電極の上面を平坦
にすることができる半導体装置の製造方法を提供するこ
とである。
電極間の高さのバラツキを抑制し、バンプ電極とパッド
部間の電気抵抗を小にし、かつバンプ電極の上面を平坦
にすることができる半導体装置の製造方法を提供するこ
とである。
【０００７】
【課題を解決するための手段】本発明の特徴は、半導体
基板の主面に設けられた絶縁膜上に内部配線用の導電膜
を形成する工程と、前記導電膜上に開口部を有するレジ
ストパータンを形成する工程と、前記導電膜をメッキ電
流経路として前記開口部にバンプ電極をメッキにより形
成する工程と、しかる後、前記導電膜をパターニングし
て内部配線を形成する工程とを有する半導体装置の製造
方法にある。ここで前記導電膜は、内部配線主材料とな
る下層膜と前記下層膜より膜薄で下層膜と前記バンプ電
極との接着層となる上層膜とを有して構成されているこ
とができる。この場合、下層膜はアルミ膜であり、前記
下層膜はチタン膜上に金膜を積層した積層膜であり、前
記バンプ電極は金メッキにより形成された金バンプ電極
であることができる。また、前記導体膜の内部配線主材
料となる下層膜の膜厚は８００ｎｍ〜１２００ｎｍであ
り、前記導体膜の接着層となる上層膜の膜厚は１００ｎ
ｍ〜３００ｎｍであることが好ましい。さらに、前記下
層膜および上層膜は同一のチャンバー内で途中大気に晒
すことなく連続的にスパッタにより形成されることが好
ましい。
基板の主面に設けられた絶縁膜上に内部配線用の導電膜
を形成する工程と、前記導電膜上に開口部を有するレジ
ストパータンを形成する工程と、前記導電膜をメッキ電
流経路として前記開口部にバンプ電極をメッキにより形
成する工程と、しかる後、前記導電膜をパターニングし
て内部配線を形成する工程とを有する半導体装置の製造
方法にある。ここで前記導電膜は、内部配線主材料とな
る下層膜と前記下層膜より膜薄で下層膜と前記バンプ電
極との接着層となる上層膜とを有して構成されているこ
とができる。この場合、下層膜はアルミ膜であり、前記
下層膜はチタン膜上に金膜を積層した積層膜であり、前
記バンプ電極は金メッキにより形成された金バンプ電極
であることができる。また、前記導体膜の内部配線主材
料となる下層膜の膜厚は８００ｎｍ〜１２００ｎｍであ
り、前記導体膜の接着層となる上層膜の膜厚は１００ｎ
ｍ〜３００ｎｍであることが好ましい。さらに、前記下
層膜および上層膜は同一のチャンバー内で途中大気に晒
すことなく連続的にスパッタにより形成されることが好
ましい。
【０００８】
【作用】上記製造方法によれば、内部配線となる導電膜
をそのままメッキ電流経路として利用するのでその膜厚
は厚くなり、したがってメッキ電流経路の電気抵抗が低
くなるから半導体ウェーハ面内での多数のバンプ電極間
の高さのバラツキを小さくすることができる。
をそのままメッキ電流経路として利用するのでその膜厚
は厚くなり、したがってメッキ電流経路の電気抵抗が低
くなるから半導体ウェーハ面内での多数のバンプ電極間
の高さのバラツキを小さくすることができる。
【０００９】またバンプ電極の底部の保護絶縁膜の配設
は必要としないから、バンプ電極とパッド部との間の電
気抵抗が小となり、かつバンプ電極上面を平坦にするこ
とができる。
は必要としないから、バンプ電極とパッド部との間の電
気抵抗が小となり、かつバンプ電極上面を平坦にするこ
とができる。
【００１０】
【実施例】以下、図面を参照して本発明を説明する。図
１（Ａ）乃至図２（Ｄ）は本発明の実施例の半導体装置
の製造方法を工程順に示す断面図である。
１（Ａ）乃至図２（Ｄ）は本発明の実施例の半導体装置
の製造方法を工程順に示す断面図である。
【００１１】まず図１（Ａ）に示すように、半導体ウェ
ーハ状態の半導体基板１の主面に設けられたフィールド
絶縁膜等の絶縁膜２の全面上に、内部配線主材料となる
例えばアルミ膜３を膜厚１０００ｎｍにスパッタにより
成長する。すなわちこのアルミ膜３は内部配線用の導電
膜の下層膜であり、内部配線の低抵抗化およびメッキ電
流経路としての低抵抗化から８００ｎｍ以上の膜厚であ
ることが好ましく、一方、内部配線の微細パターンをパ
ターニングすることから１２００ｎｍ以下の膜厚である
ことが好ましい。
ーハ状態の半導体基板１の主面に設けられたフィールド
絶縁膜等の絶縁膜２の全面上に、内部配線主材料となる
例えばアルミ膜３を膜厚１０００ｎｍにスパッタにより
成長する。すなわちこのアルミ膜３は内部配線用の導電
膜の下層膜であり、内部配線の低抵抗化およびメッキ電
流経路としての低抵抗化から８００ｎｍ以上の膜厚であ
ることが好ましく、一方、内部配線の微細パターンをパ
ターニングすることから１２００ｎｍ以下の膜厚である
ことが好ましい。
【００１２】次に図１（Ｂ）に示すように、アルミ膜３
の全上面上に膜厚１００ｎｍのチタン膜をスパッタによ
り堆積し、チタン膜上に引き続き膜厚１００ｎｍの金膜
をスパッタにより堆積することによりＡｕ／Ｔｉの積層
構造の膜厚２００ｎｍの接着層４を形成する。チタン膜
はアルミ膜と良好な接着を行ない、金膜は後からその上
に形成する金バンプ電極と良好に接着するから、このチ
タン膜と金膜とから成る積層膜はバンプ電極とアルミ膜
との接着層となり、内部配線用の導電膜の上層膜であ
る。この接着層４は所定の接着強度を得るために１００
ｎｍ以上の膜厚であることが好ましく、一方本発明はメ
ッキ電流経路の低抵抗化の役目はアルミ膜３で行なうこ
とができるから接着層４は所定の接着力を得るだけであ
り、必要以上に厚くする必要はなく、パターニング性、
スパッタ工数、高価な金の消費量等を考慮してこの積層
膜の接着層４は３００ｎｍ以下の膜厚であることが好ま
しい。そして上記実施例のように接着層の内部では、下
のアルミ膜に当接するチタン膜の膜厚と上のバンプ電極
に当接する金膜の膜厚とは略同一の値である。
の全上面上に膜厚１００ｎｍのチタン膜をスパッタによ
り堆積し、チタン膜上に引き続き膜厚１００ｎｍの金膜
をスパッタにより堆積することによりＡｕ／Ｔｉの積層
構造の膜厚２００ｎｍの接着層４を形成する。チタン膜
はアルミ膜と良好な接着を行ない、金膜は後からその上
に形成する金バンプ電極と良好に接着するから、このチ
タン膜と金膜とから成る積層膜はバンプ電極とアルミ膜
との接着層となり、内部配線用の導電膜の上層膜であ
る。この接着層４は所定の接着強度を得るために１００
ｎｍ以上の膜厚であることが好ましく、一方本発明はメ
ッキ電流経路の低抵抗化の役目はアルミ膜３で行なうこ
とができるから接着層４は所定の接着力を得るだけであ
り、必要以上に厚くする必要はなく、パターニング性、
スパッタ工数、高価な金の消費量等を考慮してこの積層
膜の接着層４は３００ｎｍ以下の膜厚であることが好ま
しい。そして上記実施例のように接着層の内部では、下
のアルミ膜に当接するチタン膜の膜厚と上のバンプ電極
に当接する金膜の膜厚とは略同一の値である。
【００１３】さらに本実施例では、アルミ膜の後にパタ
ーニングしてから積層膜を形成するものではないから、
アルミ膜形成のスパッタ→チタン膜形成のスパッタ→金
膜形成のスパッタを同一のチャンバー内で途中で大気に
晒すことなく連続的に行なうから、工数が削減でき、さ
らに、アルミ膜表面に酸化膜が生成されないからアルミ
膜３と接着層４の下膜とチタン膜との接着強度が高ま
る。
ーニングしてから積層膜を形成するものではないから、
アルミ膜形成のスパッタ→チタン膜形成のスパッタ→金
膜形成のスパッタを同一のチャンバー内で途中で大気に
晒すことなく連続的に行なうから、工数が削減でき、さ
らに、アルミ膜表面に酸化膜が生成されないからアルミ
膜３と接着層４の下膜とチタン膜との接着強度が高ま
る。
【００１４】次に図１（Ｃ）に示すように、絶縁性のフ
ォトレジストを膜厚約１０μｍ〜３０μｍ塗布し、フォ
トリソグラフィーによりバンプ電極形成領域に開口部５
Ｋを設けたレジストパターン５を形成する。
ォトレジストを膜厚約１０μｍ〜３０μｍ塗布し、フォ
トリソグラフィーによりバンプ電極形成領域に開口部５
Ｋを設けたレジストパターン５を形成する。
【００１５】次に図１（Ｄ）に示すように、厚いアルミ
膜３とＡｕ／Ｔｉの薄い接着層４との導電膜をメッキ電
流経路として金の電気メッキを行ってフォトレジストパ
ターンの開口部内に高さが約５〜２５μｍ程度の金のバ
ンプ電極（突起電極）６を形成する。この実施例では、
内部配線の主材料となる厚いアルミ膜３を主としてメッ
キ電流経路に用いているから、このメッキ電流経路の電
気抵抗は低くなり、したがって各バンプ電極６間の高さ
のバラツキが低減される。さらに従来のような保護絶縁
膜は存在しないで、バンプ電極の全底面が導電膜の平坦
な上面に被着しているから両者間の電気抵抗は低減さ
れ、さらにバンプ電極６の上面も平坦なものとなる。
膜３とＡｕ／Ｔｉの薄い接着層４との導電膜をメッキ電
流経路として金の電気メッキを行ってフォトレジストパ
ターンの開口部内に高さが約５〜２５μｍ程度の金のバ
ンプ電極（突起電極）６を形成する。この実施例では、
内部配線の主材料となる厚いアルミ膜３を主としてメッ
キ電流経路に用いているから、このメッキ電流経路の電
気抵抗は低くなり、したがって各バンプ電極６間の高さ
のバラツキが低減される。さらに従来のような保護絶縁
膜は存在しないで、バンプ電極の全底面が導電膜の平坦
な上面に被着しているから両者間の電気抵抗は低減さ
れ、さらにバンプ電極６の上面も平坦なものとなる。
【００１６】次に図２（Ａ）に示すように、フォトレジ
ストパターン５を除去した後、新たにフォトレジストパ
ターン７を形成する。
ストパターン５を除去した後、新たにフォトレジストパ
ターン７を形成する。
【００１７】次に図２（Ｂ）に示すように、フォトレジ
ストパターン７をマスクにしてＡｕ／Ｔｉ積層膜の薄い
接着層４および配線主材料の厚いアルミ膜３を順次除去
して、バンプ電極６の全底面が被着するパッド部８Ｐを
有する内部配線８を、薄い接着層４を上面に被着したア
ルミ膜３から形成する。
ストパターン７をマスクにしてＡｕ／Ｔｉ積層膜の薄い
接着層４および配線主材料の厚いアルミ膜３を順次除去
して、バンプ電極６の全底面が被着するパッド部８Ｐを
有する内部配線８を、薄い接着層４を上面に被着したア
ルミ膜３から形成する。
【００１８】次に膜厚１μｍ程度の二酸化シリコン等の
保護膜９を全体に成長し（図２（Ｃ））、マスク材（図
示省略）をマスクにしてバンプ電極６の上面上および側
面上部上の保護膜９をエッチング除去し、マスク材を除
去して図２（Ｄ）に示す半導体装置となる。
保護膜９を全体に成長し（図２（Ｃ））、マスク材（図
示省略）をマスクにしてバンプ電極６の上面上および側
面上部上の保護膜９をエッチング除去し、マスク材を除
去して図２（Ｄ）に示す半導体装置となる。
【００１９】
【発明の効果】以上説明したように本発明によれば、内
部配線材料膜をパターニングして内部配線を形状形成す
る前にバンプ電極を形成するために、内部配線形成用の
低比抵抗で厚い金属膜をバンプ電極形成の際のメッキ電
流経路として利用できる。したがって本発明のメッキ電
流経路は、従来技術と比較して１／３程度にその電気抵
抗を低減させることがことができ、これにより半導体ウ
ェーハ面内に形成された多数のバンプ電極間の高さのバ
ラツキを、従来技術の±２０％程度から本発明では±１
０％程度に低減することができる。
部配線材料膜をパターニングして内部配線を形状形成す
る前にバンプ電極を形成するために、内部配線形成用の
低比抵抗で厚い金属膜をバンプ電極形成の際のメッキ電
流経路として利用できる。したがって本発明のメッキ電
流経路は、従来技術と比較して１／３程度にその電気抵
抗を低減させることがことができ、これにより半導体ウ
ェーハ面内に形成された多数のバンプ電極間の高さのバ
ラツキを、従来技術の±２０％程度から本発明では±１
０％程度に低減することができる。
【００２０】また、バンプ電極とパッド部との接続面積
が大きくとれるのでバンプ電極とパッド部間の接続抵抗
が、従来技術の約２Ω程度から本発明では約１Ω程度に
小さくすることができる。さらに、バンプ電極の下には
保護絶縁膜による段差が無いのでバンプ電極の上面（頂
部）の凹部形状段差を、従来技術の５００ｎｍ程度を本
発明ではほぼ零にすることができる。
が大きくとれるのでバンプ電極とパッド部間の接続抵抗
が、従来技術の約２Ω程度から本発明では約１Ω程度に
小さくすることができる。さらに、バンプ電極の下には
保護絶縁膜による段差が無いのでバンプ電極の上面（頂
部）の凹部形状段差を、従来技術の５００ｎｍ程度を本
発明ではほぼ零にすることができる。
【図１】本発明の実施例の半導体装置の製造方法を工程
順に示す断面図である。
順に示す断面図である。
【図２】図１の続きの工程を順に示す断面図である。
【図３】従来技術の半導体装置の製造方法を工程順に示
す断面図である。
す断面図である。
【図４】図３の続きの工程を順に示す断面図である。
【符号の説明】 １ 半導体基板 ２ 絶縁膜 ３ 内部配線の主材料となるアルミ膜 ４ Ａｕ／Ｔｉ積層膜の接着層 ５ レジストパターン ５Ｋ レジストパターンの開口部 ６ バンプ電極 ７ レジストパターン ８ 内部配線 ８Ｐ 内部配線のパッド部 ９ 保護膜 １５ レジストパターン １５Ｋ レジストパターンの開口部 １７ レジストパターン １８ 内部配線 １８Ｐ 内部配線のパッド部 １９ 保護絶縁膜 １９Ｋ 保護絶縁膜に形成されたコンタクト孔
Claims (5)
- 【請求項１】 半導体基板の主面に設けられた絶縁膜上
に内部配線用の導電膜を形成する工程と、前記導電膜上
に開口部を有するレジストパータンを形成する工程と、
前記導電膜をメッキ電流経路として前記開口部内にバン
プ電極をメッキにより形成する工程と、しかる後、前記
導電膜をパターニングして内部配線を形成する工程とを
有することを特徴とする半導体装置の製造方法。 - 【請求項２】 前記導電膜は、内部配線主材料となる下
層膜と、前記下層膜より膜薄で前記下層膜と前記バンプ
電極との接着層となる上層膜とを有して構成されている
ことを特徴とする請求項１記載の半導体装置の製造方
法。 - 【請求項３】 前記下層膜はアルミ膜であり、前記上層
膜はチタン膜上に金膜を積層した積層膜であり、前記バ
ンプ電極は金メッキにより形成された金のバンプ電極で
あることを特徴とする請求項２記載の半導体装置の製造
方法。 - 【請求項４】 前記導体膜の下層膜の膜厚は８００ｎｍ
〜１２００ｎｍであり、前記導体膜の上層膜の膜厚は１
００ｎｍ〜３００ｎｍであることを特徴とする請求項２
記載の半導体装置の製造方法。 - 【請求項５】 前記下層膜および上層膜は同一のチャン
バー内で途中大気に晒すことなく連続的にスパッタによ
り形成されることを特徴とする請求項２記載の半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7163904A JP2739842B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7163904A JP2739842B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0917792A true JPH0917792A (ja) | 1997-01-17 |
| JP2739842B2 JP2739842B2 (ja) | 1998-04-15 |
Family
ID=15783042
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7163904A Expired - Lifetime JP2739842B2 (ja) | 1995-06-29 | 1995-06-29 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2739842B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111640683A (zh) * | 2020-06-08 | 2020-09-08 | 厦门通富微电子有限公司 | 一种驱动芯片上凸块的制备方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02170434A (ja) * | 1988-12-22 | 1990-07-02 | Fuji Electric Co Ltd | バンプ電極を備える半導体集積回路装置 |
-
1995
- 1995-06-29 JP JP7163904A patent/JP2739842B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
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| JPH02170434A (ja) * | 1988-12-22 | 1990-07-02 | Fuji Electric Co Ltd | バンプ電極を備える半導体集積回路装置 |
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| CN111640683A (zh) * | 2020-06-08 | 2020-09-08 | 厦门通富微电子有限公司 | 一种驱动芯片上凸块的制备方法 |
| CN111640683B (zh) * | 2020-06-08 | 2022-03-29 | 厦门通富微电子有限公司 | 一种驱动芯片上凸块的制备方法 |
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|---|---|
| JP2739842B2 (ja) | 1998-04-15 |
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