JP2007208285A - キャパシタ構造の製造方法及びキャパシタ素子の製造方法 - Google Patents
キャパシタ構造の製造方法及びキャパシタ素子の製造方法 Download PDFInfo
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Abstract
【解決手段】キャパシタ構造の製造方法は、基板10上に下部電極膜71を形成する工程と、下部電極膜71上に絶縁膜72を形成する工程と、アースされた導電性部材であるクランプリング81を絶縁膜72の外周近傍の所定領域に接触させる工程と、スパッタ法によって絶縁膜72上、及び、絶縁膜72上とクランプリング81とを繋ぐ領域に上部電極膜73を形成する工程と、絶縁膜72からクランプリング81を引き離す工程と有する。このようにして、上部電極膜73を形成する際に、上部電極膜73に電子が到達し難くしているので、上部電極膜73に蓄積された電荷を原因とする絶縁膜72の静電破壊の発生率を低下させることができる。
【選択図】図12
Description
図1は、本発明の第1の実施形態に係るキャパシタ構造の製造方法における製造プロセス(その1)を概略的に示す要部断面図である。図1には、基板10上に下部電極膜21と絶縁膜22とが形成された状態が示されている。
図9から図11までは、本発明の第2の実施形態に係るキャパシタ構造の製造方法における製造プロセス(その1〜3)を概略的に示す要部断面図である。なお、図9から図11までにおいて、基板10は、上記第1の実施形態のものと同じである。
図12は、本発明の第3の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。図12には、スパッタ装置のステージ30上に置かれた基板10上に上部電極膜73を形成するプロセス(基板10の中央付近を省略した断面図)が示されている。
図15は、本発明の第4の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
図16は、本発明の第5の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
図17は、本発明の第6の実施形態に係るキャパシタ構造の製造方法における製造プロセスを概略的に示す断面図である。
18 回路素子の形成領域
20 MIMキャパシタ構造
20a MIMキャパシタ素子
21,51,71,91 AlCu膜(下部電極膜)
21a AlCu膜の周辺領域
22,52,72,92 SiON膜(絶縁膜)
22a 絶縁膜の外周近傍の部分
23,53,73,93 TiN膜(上部電極膜)
23a クランプリング上のTiN膜
30 スパッタ装置のステージ
31 クランプリング
32 プラズマ領域
33 ターゲット
35 負電位が印加されたサセプタ電極
40 電子の流れる経路
41 上部電極膜に衝突した電子
42 プラズマ領域から上部電極膜に向かう電子
53a 第2のクランプリング上のTiN膜
61 第1のクランプリング
61a 第1のクランプリングの下部突出部
62 第2のクランプリング
62a 第2のクランプリングの下部突出部
81 クランプリング
81a,81c,81d クランプリングの内壁
81b クランプリングの内壁のエッジ部
83 負電位が印加されたクランプリング
84 コリメータ
Claims (5)
- 基板上に下部電極膜を形成する工程と、
前記下部電極膜上に絶縁膜を形成する工程と、
アースされた導電性部材を前記絶縁膜の外周近傍の所定領域に接触させる工程と、
スパッタ法によって前記絶縁膜上、及び、前記絶縁膜上と前記導電性部材とを繋ぐ領域に上部電極膜を形成する工程と、
前記絶縁膜から前記導電性部材を引き離す工程と
を有することを特徴とするキャパシタ構造の製造方法。 - 前記下部電極膜を形成する工程が、スパッタ法によってAlCu膜を堆積させる工程を含むことを特徴とする請求項1に記載のキャパシタ構造の製造方法。
- 前記絶縁膜を形成する工程が、プラズマCVD法によってSiON膜、SiO2膜、及びSiN膜の中の少なくとも一つを堆積させる工程を含むことを特徴とする請求項1又は2のいずれかに記載のキャパシタ構造の製造方法。
- 前記上部電極膜を形成する工程が、スパッタ法によってTiN膜を堆積させる工程を含むことを特徴とする請求項1から3までのいずれかに記載のキャパシタ構造の製造方法。
- 前記請求項1から4までのいずれかに記載の製造方法によって基板上にキャパシタ構造を形成する工程と、
前記キャパシタ構造を構成する前記下部電極膜、前記絶縁膜、及び前記上部電極膜を部分的に除去し、残された前記下部電極膜、前記絶縁膜、及び前記上部電極膜で構成される1又は複数のキャパシタ素子を形成する工程と
を有することを特徴とするキャパシタ素子の製造方法。
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