JPH11158615A - スパッタリング装置及びそれを使用した半導体装置の製造方法 - Google Patents
スパッタリング装置及びそれを使用した半導体装置の製造方法Info
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- JPH11158615A JPH11158615A JP9326817A JP32681797A JPH11158615A JP H11158615 A JPH11158615 A JP H11158615A JP 9326817 A JP9326817 A JP 9326817A JP 32681797 A JP32681797 A JP 32681797A JP H11158615 A JPH11158615 A JP H11158615A
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
- H01J37/00—Discharge tubes with provision for introducing objects or material to be exposed to the discharge, e.g. for the purpose of examination or processing thereof
- H01J37/32—Gas-filled discharge tubes
- H01J37/34—Gas-filled discharge tubes operating with cathodic sputtering
- H01J37/3411—Constructional aspects of the reactor
- H01J37/3447—Collimators, shutters, apertures
-
- C—CHEMISTRY; METALLURGY
- C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
- C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
- C23C14/00—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material
- C23C14/22—Coating by vacuum evaporation, by sputtering or by ion implantation of the coating forming material characterised by the process of coating
- C23C14/34—Sputtering
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
- H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
- H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
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- H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table
- H01L21/2855—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic Table by physical means, e.g. sputtering, evaporation
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Abstract
(57)【要約】
【課題】 ゲート酸化膜の初期耐圧の劣化を防止するこ
とができるスパッタリング装置及びそれを使用した半導
体装置の製造方法を提供する。 【解決手段】 チャンバ１１内にウェハを載置するウェ
ハホルダ７が配置されており、ウェハホルダ７に載置さ
れたウェハ６上方には、ウェハ６と対向してＴｉターゲ
ット３が配置されている。更に、Ｔｉターゲット３上に
は、カソードマグネット２が配置されている。また、Ｔ
ｉターゲット３には、ＤＣ電源４が接続されている。そ
して、スパッタリングされた粒子がチャンバ１１の内壁
に付着することを防止するために、シールド５がＴｉタ
ーゲット３からウェハホルダ７まで覆うように設けられ
ている。このシールド５は接地されている。そして、シ
ールド５に接続され接地されたステンレス等の導電性材
料からなるチャージトラップ部材１がＴｉターゲット３
とウェハホルダ７との間に設置されている。
とができるスパッタリング装置及びそれを使用した半導
体装置の製造方法を提供する。 【解決手段】 チャンバ１１内にウェハを載置するウェ
ハホルダ７が配置されており、ウェハホルダ７に載置さ
れたウェハ６上方には、ウェハ６と対向してＴｉターゲ
ット３が配置されている。更に、Ｔｉターゲット３上に
は、カソードマグネット２が配置されている。また、Ｔ
ｉターゲット３には、ＤＣ電源４が接続されている。そ
して、スパッタリングされた粒子がチャンバ１１の内壁
に付着することを防止するために、シールド５がＴｉタ
ーゲット３からウェハホルダ７まで覆うように設けられ
ている。このシールド５は接地されている。そして、シ
ールド５に接続され接地されたステンレス等の導電性材
料からなるチャージトラップ部材１がＴｉターゲット３
とウェハホルダ７との間に設置されている。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲート酸化膜を有
する半導体装置の製造に好適なスパッタリング装置及び
そのスパッタリング装置を使用した半導体装置の製造方
法に関し、特に、酸化膜の初期耐圧の劣化を防止するス
パッタリング装置及びそれを使用した半導体装置の製造
方法に関する。
する半導体装置の製造に好適なスパッタリング装置及び
そのスパッタリング装置を使用した半導体装置の製造方
法に関し、特に、酸化膜の初期耐圧の劣化を防止するス
パッタリング装置及びそれを使用した半導体装置の製造
方法に関する。
【０００２】
【従来の技術】従来、素子の動作速度を向上させるた
め、トランジスタのゲート電極又は／及び拡散層領域の
表面に高融点金属のシリサイド層を形成する方法が行わ
れている。特に、このシリサイド層を自己整合的に形成
する方法がＵＳＰ−４８５５７９８に開示されている。
シリサイド層としてチタンシリサイド層を自己整合的に
形成する従来の方法について説明する。図８（ａ）乃至
（ｃ）及び９（ａ）乃至（ｄ）は従来のシリサイド層の
形成方法を工程順に示す断面図である。従来の方法にお
いては、先ず、図８（ａ）に示すように、半導体基板６
１の表面にフィールド酸化膜６２、ゲート酸化膜６３、
ノンドープの多結晶シリコン層６４、不純物拡散層６６
及びサイドウォール６５を順次形成する。
め、トランジスタのゲート電極又は／及び拡散層領域の
表面に高融点金属のシリサイド層を形成する方法が行わ
れている。特に、このシリサイド層を自己整合的に形成
する方法がＵＳＰ−４８５５７９８に開示されている。
シリサイド層としてチタンシリサイド層を自己整合的に
形成する従来の方法について説明する。図８（ａ）乃至
（ｃ）及び９（ａ）乃至（ｄ）は従来のシリサイド層の
形成方法を工程順に示す断面図である。従来の方法にお
いては、先ず、図８（ａ）に示すように、半導体基板６
１の表面にフィールド酸化膜６２、ゲート酸化膜６３、
ノンドープの多結晶シリコン層６４、不純物拡散層６６
及びサイドウォール６５を順次形成する。
【０００３】次に、図８（ｂ）に示すように、イオン注
入のための保護の酸化膜６７を全面に、例えばＣＶＤ法
により形成する。次いで、不純物イオン６８をイオン注
入することにより、半導体基板６１表面に拡散層６９を
形成する。このとき、多結晶シリコン層６４の表面にも
不純物イオン６８がイオン注入される。そして、９００
℃以上で熱処理を行うことにより、注入された不純物イ
オンを活性化させる。
入のための保護の酸化膜６７を全面に、例えばＣＶＤ法
により形成する。次いで、不純物イオン６８をイオン注
入することにより、半導体基板６１表面に拡散層６９を
形成する。このとき、多結晶シリコン層６４の表面にも
不純物イオン６８がイオン注入される。そして、９００
℃以上で熱処理を行うことにより、注入された不純物イ
オンを活性化させる。
【０００４】その後、図８（ｃ）に示すように、酸化膜
６７を除去し、拡散層６９上の自然酸化膜を除去する。
６７を除去し、拡散層６９上の自然酸化膜を除去する。
【０００５】次に、図９（ａ）に示すように、全面にＴ
ｉ膜７０を、例えばスパッタリング法により成膜する。
ｉ膜７０を、例えばスパッタリング法により成膜する。
【０００６】次いで、図９（ｂ）に示すように、７００
℃以下の不活性ガス雰囲気、例えば窒素雰囲気中で熱処
理することにより、高抵抗のＣ４９相のＴｉＳｉ2から
なる第１のＴｉシリサイド層７１を多結晶シリコン層６
４及び拡散層６９の露出した表面に自己整合的に形成す
る。
℃以下の不活性ガス雰囲気、例えば窒素雰囲気中で熱処
理することにより、高抵抗のＣ４９相のＴｉＳｉ2から
なる第１のＴｉシリサイド層７１を多結晶シリコン層６
４及び拡散層６９の露出した表面に自己整合的に形成す
る。
【０００７】次に、図９（ｃ）に示すように、未反応の
Ｔｉ膜７０を除去する。
Ｔｉ膜７０を除去する。
【０００８】その後、図９（ｄ）に示すように、８００
℃以上の熱処理を行うことにより、第１のＴｉシリサイ
ド層７１の領域に低抵抗のＣ５４相のＴｉＳｉ2からな
る第２のＴｉシリサイド層７２を形成している。多結晶
シリコン層６４及び第２のＴｉシリサイド層７２からゲ
ート電極が構成される。
℃以上の熱処理を行うことにより、第１のＴｉシリサイ
ド層７１の領域に低抵抗のＣ５４相のＴｉＳｉ2からな
る第２のＴｉシリサイド層７２を形成している。多結晶
シリコン層６４及び第２のＴｉシリサイド層７２からゲ
ート電極が構成される。
【０００９】上述のＴｉシリサイド層の形成方法におい
て、Ｔｉ膜７０を形成する際には、ＤＣマグネトロンス
パッタリング装置が一般的に使用される。このＤＣマグ
ネトロンスパッタリング装置について説明する。図１０
は従来のＤＣマグネトロンスパッタリング装置を示す模
式図である。従来のＤＣマグネトロンスパッタリング装
置においては、チャンバ９１内にウェハが載置されるウ
ェハホルダ８７が配置されている。ウェハホルダ８７は
電気的にフローティングの状態にある。ウェハホルダ８
７に載置されたウェハ８６上方には、ウェハ８６と対向
してＴｉターゲット８３が配置されている。ウェハ８６
とＴｉターゲット８３との間隔は約５０乃至１２０ｍｍ
である。更に、Ｔｉターゲット８３上には、カソードマ
グネット８２が配置されている。カソードマグネット８
２により、水平磁場及び垂直磁場がＴｉターゲット８３
近傍に形成される。また、Ｔｉターゲット８３には、Ｄ
Ｃ電源８４が接続されており、ＤＣ電源８４によりプラ
ズマ放電のために負の高電圧がＴｉターゲット８３に印
加される。そして、スパッタリングされた粒子がチャン
バ９１の内壁に付着することを防止するために、シール
ド８５がＴｉターゲット８３からウェハホルダ８７まで
覆うように設けられている。このシールド８５は接地さ
れている。また、シールド８５のＴｉターゲット８３近
傍の側壁には、プロセスガスであるＡｒガス８９の導入
口９２が設けられている。更に、ウェハホルダ８７に
は、Ａｒガス８９の導入口９０及びＡｒガス８９を加熱
する加熱ヒータ８８が設けられている。ウェハ８６は加
熱ヒータ８８で加熱されたＡｒガス８９により全面を均
一に加熱される。
て、Ｔｉ膜７０を形成する際には、ＤＣマグネトロンス
パッタリング装置が一般的に使用される。このＤＣマグ
ネトロンスパッタリング装置について説明する。図１０
は従来のＤＣマグネトロンスパッタリング装置を示す模
式図である。従来のＤＣマグネトロンスパッタリング装
置においては、チャンバ９１内にウェハが載置されるウ
ェハホルダ８７が配置されている。ウェハホルダ８７は
電気的にフローティングの状態にある。ウェハホルダ８
７に載置されたウェハ８６上方には、ウェハ８６と対向
してＴｉターゲット８３が配置されている。ウェハ８６
とＴｉターゲット８３との間隔は約５０乃至１２０ｍｍ
である。更に、Ｔｉターゲット８３上には、カソードマ
グネット８２が配置されている。カソードマグネット８
２により、水平磁場及び垂直磁場がＴｉターゲット８３
近傍に形成される。また、Ｔｉターゲット８３には、Ｄ
Ｃ電源８４が接続されており、ＤＣ電源８４によりプラ
ズマ放電のために負の高電圧がＴｉターゲット８３に印
加される。そして、スパッタリングされた粒子がチャン
バ９１の内壁に付着することを防止するために、シール
ド８５がＴｉターゲット８３からウェハホルダ８７まで
覆うように設けられている。このシールド８５は接地さ
れている。また、シールド８５のＴｉターゲット８３近
傍の側壁には、プロセスガスであるＡｒガス８９の導入
口９２が設けられている。更に、ウェハホルダ８７に
は、Ａｒガス８９の導入口９０及びＡｒガス８９を加熱
する加熱ヒータ８８が設けられている。ウェハ８６は加
熱ヒータ８８で加熱されたＡｒガス８９により全面を均
一に加熱される。
【００１０】次に、このように構成された従来のＤＣマ
グネトロンスパッタリング装置の動作について説明す
る。図１１は作動時の従来のＤＣマグネトロンスパッタ
リング装置を示す模式図である。先ず、従来のＤＣマグ
ネトロンスパッタリング装置の作動前には、チャンバ９
１内の真空度は約２×１０-8Ｔｏｒｒ以下とされる。次
に、プロセスガスであるＡｒガス８９が導入口９０及び
９２からシールド８５内に、チャンバ９１内の真空度が
１乃至３ｍＴｏｒｒ程度となるまで導入される。そし
て、Ｔｉターゲット８３に高電圧が印加されてプラズマ
放電が起こる。これにより、プラズマ中のＡｒ+イオン
９７が陰極であるＴｉターゲット８３に衝突し、Ｔｉ粒
子９８が叩き出される。そして、叩き出されたＴｉ粒子
９８がＴｉターゲット８３に対向するウェハ８６に堆積
されてＴｉ膜がウェハ８６の表面に成膜される。
グネトロンスパッタリング装置の動作について説明す
る。図１１は作動時の従来のＤＣマグネトロンスパッタ
リング装置を示す模式図である。先ず、従来のＤＣマグ
ネトロンスパッタリング装置の作動前には、チャンバ９
１内の真空度は約２×１０-8Ｔｏｒｒ以下とされる。次
に、プロセスガスであるＡｒガス８９が導入口９０及び
９２からシールド８５内に、チャンバ９１内の真空度が
１乃至３ｍＴｏｒｒ程度となるまで導入される。そし
て、Ｔｉターゲット８３に高電圧が印加されてプラズマ
放電が起こる。これにより、プラズマ中のＡｒ+イオン
９７が陰極であるＴｉターゲット８３に衝突し、Ｔｉ粒
子９８が叩き出される。そして、叩き出されたＴｉ粒子
９８がＴｉターゲット８３に対向するウェハ８６に堆積
されてＴｉ膜がウェハ８６の表面に成膜される。
【００１１】
【発明が解決しようとする課題】しかしながら、前述の
ＤＣマグネトロンスパッタリング装置を使用し前述のよ
うにして半導体装置を製造すると、ゲート電極及び基板
間で短絡が生じ所望のトランジスタ特性を得ることがで
きないという問題点がある。
ＤＣマグネトロンスパッタリング装置を使用し前述のよ
うにして半導体装置を製造すると、ゲート電極及び基板
間で短絡が生じ所望のトランジスタ特性を得ることがで
きないという問題点がある。
【００１２】ゲート電極及び基板間の短絡の原因はゲー
ト酸化膜の初期耐圧の劣化であり、ゲート酸化膜に電界
を印加したときに絶縁破壊を起こす電圧が真性の絶縁破
壊電界よりも著しく小さくなっている。通常真性の絶縁
破壊電界は、酸化膜厚にも依存するが、ゲート酸化膜の
厚さが１０ｎｍで約８乃至１０（ＭＶ／ｃｍ）である。
これに対し、前述の方法により製造された半導体装置で
の初期耐圧は約１乃至３（ＭＶ／ｃｍ）であった。この
初期耐圧の劣化はボロン等の不純物がドープされたＰ型
の多結晶シリコン層上にＴｉシリサイド層が形成された
ゲート電極下のゲート酸化膜において顕著に発生する。
ト酸化膜の初期耐圧の劣化であり、ゲート酸化膜に電界
を印加したときに絶縁破壊を起こす電圧が真性の絶縁破
壊電界よりも著しく小さくなっている。通常真性の絶縁
破壊電界は、酸化膜厚にも依存するが、ゲート酸化膜の
厚さが１０ｎｍで約８乃至１０（ＭＶ／ｃｍ）である。
これに対し、前述の方法により製造された半導体装置で
の初期耐圧は約１乃至３（ＭＶ／ｃｍ）であった。この
初期耐圧の劣化はボロン等の不純物がドープされたＰ型
の多結晶シリコン層上にＴｉシリサイド層が形成された
ゲート電極下のゲート酸化膜において顕著に発生する。
【００１３】本発明はかかる問題点に鑑みてなされたも
のであって、ゲート酸化膜の初期耐圧の劣化を防止する
ことができるスパッタリング装置及びそれを使用した半
導体装置の製造方法を提供することを目的とする。
のであって、ゲート酸化膜の初期耐圧の劣化を防止する
ことができるスパッタリング装置及びそれを使用した半
導体装置の製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明に係るスパッタリ
ング装置は、ウェハが載置されるウェハホルダと、この
ウェハホルダと対向して設置されたスパッタリング用タ
ーゲットとを有し、ゲート電極の形成予定領域及びソー
ス・ドレイン電極の形成予定領域からなる群から選択さ
れた少なくとも１種の領域に金属膜を形成するために使
用されるスパッタリング装置において、前記ウェハホル
ダと前記ターゲットとの間に設けられ接地されたチャー
ジトラップ部材を有することを特徴とする。
ング装置は、ウェハが載置されるウェハホルダと、この
ウェハホルダと対向して設置されたスパッタリング用タ
ーゲットとを有し、ゲート電極の形成予定領域及びソー
ス・ドレイン電極の形成予定領域からなる群から選択さ
れた少なくとも１種の領域に金属膜を形成するために使
用されるスパッタリング装置において、前記ウェハホル
ダと前記ターゲットとの間に設けられ接地されたチャー
ジトラップ部材を有することを特徴とする。
【００１５】本発明においては、ウェハが載置されるウ
ェハホルダとターゲットとの間に設置されたチャージト
ラップ部材が設けられているので、プラズマ中の電子が
ウェハに到達することが抑制され、これにより、ウェハ
に形成されたゲート酸化膜の初期耐圧の劣化が抑制され
る。
ェハホルダとターゲットとの間に設置されたチャージト
ラップ部材が設けられているので、プラズマ中の電子が
ウェハに到達することが抑制され、これにより、ウェハ
に形成されたゲート酸化膜の初期耐圧の劣化が抑制され
る。
【００１６】前記チャージトラップ部材は、前記ターゲ
ット側から前記ウェハホルダ側に貫通する穴を有するこ
とが望ましい。チャージトラップ部材に穴を設けること
により、ターゲットから叩き出された粒子が容易にウェ
ハに到達することができる。
ット側から前記ウェハホルダ側に貫通する穴を有するこ
とが望ましい。チャージトラップ部材に穴を設けること
により、ターゲットから叩き出された粒子が容易にウェ
ハに到達することができる。
【００１７】前記チャージトラップ部材は、ステンレス
により製造されていてもよい。
により製造されていてもよい。
【００１８】本発明に係る半導体装置の製造方法は、半
導体基板上のゲート電極の形成予定領域及びソース・ド
レイン拡散層の形成予定領域からなる群から選択された
少なくとも１種の領域に導電層を形成する工程と、スパ
ッタリング法により前記導電層上に金属膜を形成する工
程とを有する半導体装置の製造方法において、前記金属
膜を形成する工程は、スパッタリング用ターゲットと前
記半導体基板上の導電層との間に接地されたチャージト
ラップ部材を設け、前記ターゲットのスパッタリングに
より前記金属膜を形成する工程を有することを特徴とす
る。
導体基板上のゲート電極の形成予定領域及びソース・ド
レイン拡散層の形成予定領域からなる群から選択された
少なくとも１種の領域に導電層を形成する工程と、スパ
ッタリング法により前記導電層上に金属膜を形成する工
程とを有する半導体装置の製造方法において、前記金属
膜を形成する工程は、スパッタリング用ターゲットと前
記半導体基板上の導電層との間に接地されたチャージト
ラップ部材を設け、前記ターゲットのスパッタリングに
より前記金属膜を形成する工程を有することを特徴とす
る。
【００１９】前記導電層は、シリコンを含有していても
よい。
よい。
【００２０】また、前記金属膜は、Ｔｉ、Ｗ、Ｃｏ及び
Ｎｉからなる群から選択された１種の金属からなる金属
膜であり、前記導電層と前記金属膜とを反応させてシリ
サイド層を形成する工程を有することができる。
Ｎｉからなる群から選択された１種の金属からなる金属
膜であり、前記導電層と前記金属膜とを反応させてシリ
サイド層を形成する工程を有することができる。
【００２１】更に、前記チャージトラップ部材は、ステ
ンレスにより製造されていてもよい。
ンレスにより製造されていてもよい。
【００２２】
【発明の実施の形態】本願発明者等が前記課題を解決す
るために鋭意実験研究を重ねた結果、ＤＣスパッタリン
グ装置において、Ｔｉターゲットとウェハとの間にステ
ンレス等の導電性材料からなる網形状等のチャージトラ
ップ部材を配置することにより、ゲート酸化膜の初期耐
圧の劣化を防止することができることを見い出した。
るために鋭意実験研究を重ねた結果、ＤＣスパッタリン
グ装置において、Ｔｉターゲットとウェハとの間にステ
ンレス等の導電性材料からなる網形状等のチャージトラ
ップ部材を配置することにより、ゲート酸化膜の初期耐
圧の劣化を防止することができることを見い出した。
【００２３】従来のＤＣマグネトロンスパッタリング装
置において、プラズマ放電を起こさせると、図１１に示
すように、プラズマ中にＡｒ+イオン９７の他に電子９
９も存在する。また、Ａｒ+イオン９７がＴｉターゲッ
ト８３に衝突してＴｉ粒子９８を叩き出したときにも、
プラズマ中に極めて僅かではあるが電子９９が生成され
る。これらの電子９９はカソードマグネット８２により
形成された垂直磁場の影響で電気的にフローティングの
状態にあるウェハホルダ７７上に載置されているウェハ
８６に到達する。そして、この電子９９によりゲート酸
化膜にダメージが与えられ、これにより、初期耐圧が劣
化していることが判明した。
置において、プラズマ放電を起こさせると、図１１に示
すように、プラズマ中にＡｒ+イオン９７の他に電子９
９も存在する。また、Ａｒ+イオン９７がＴｉターゲッ
ト８３に衝突してＴｉ粒子９８を叩き出したときにも、
プラズマ中に極めて僅かではあるが電子９９が生成され
る。これらの電子９９はカソードマグネット８２により
形成された垂直磁場の影響で電気的にフローティングの
状態にあるウェハホルダ７７上に載置されているウェハ
８６に到達する。そして、この電子９９によりゲート酸
化膜にダメージが与えられ、これにより、初期耐圧が劣
化していることが判明した。
【００２４】この電子９９によるゲート酸化膜へのダメ
ージは、Ｔｉ膜がウェハ８６上に形成される前の僅かな
時間に起こっている。電子９９をウェハ８６に到達させ
ている垂直磁場を低減すればダメージを抑制することは
できるが、垂直磁場はマグネトロンスパッタリング法の
根幹であるため、垂直磁場のみを低減することは極めて
困難であるとともに、磁場を低減するとプラズマ放電を
生じさせることができなくなるという問題が生じる。
ージは、Ｔｉ膜がウェハ８６上に形成される前の僅かな
時間に起こっている。電子９９をウェハ８６に到達させ
ている垂直磁場を低減すればダメージを抑制することは
できるが、垂直磁場はマグネトロンスパッタリング法の
根幹であるため、垂直磁場のみを低減することは極めて
困難であるとともに、磁場を低減するとプラズマ放電を
生じさせることができなくなるという問題が生じる。
【００２５】以下、本発明の実施例に係るスパッタリン
グ装置について、添付の図面を参照して具体的に説明す
る。図１は本発明の実施例に係るスパッタリング装置を
示す模式図である。本実施例においては、チャンバ１１
内にウェハが載置されるウェハホルダ７が配置されてい
る。ウェハホルダ７は電気的にフローティングの状態に
ある。ウェハホルダ７に載置されたウェハ６上方には、
ウェハ６と対向してＴｉターゲット３が配置されてい
る。ウェハ６とＴｉターゲット３との間隔は約５０乃至
１２０ｍｍである。更に、Ｔｉターゲット３上には、カ
ソードマグネット２が配置されている。カソードマグネ
ット２により、水平磁場及び垂直磁場がＴｉターゲット
３近傍に形成される。また、Ｔｉターゲット３には、Ｄ
Ｃ電源４が接続されており、ＤＣ電源４によりプラズマ
放電のために負の高電圧がＴｉターゲット３に印加され
る。そして、スパッタリングされた粒子がチャンバ１１
の内壁に付着することを防止するために、シールド５が
Ｔｉターゲット３からウェハホルダ７まで覆うように設
けられている。このシールド５は接地されている。ま
た、ウェハホルダ７には、Ａｒガス９の導入口１０及び
Ａｒガス９を加熱する加熱ヒータ８が設けられている。
ウェハ６は加熱ヒータ８で加熱されたＡｒガス９により
全面を均一性良く加熱される。
グ装置について、添付の図面を参照して具体的に説明す
る。図１は本発明の実施例に係るスパッタリング装置を
示す模式図である。本実施例においては、チャンバ１１
内にウェハが載置されるウェハホルダ７が配置されてい
る。ウェハホルダ７は電気的にフローティングの状態に
ある。ウェハホルダ７に載置されたウェハ６上方には、
ウェハ６と対向してＴｉターゲット３が配置されてい
る。ウェハ６とＴｉターゲット３との間隔は約５０乃至
１２０ｍｍである。更に、Ｔｉターゲット３上には、カ
ソードマグネット２が配置されている。カソードマグネ
ット２により、水平磁場及び垂直磁場がＴｉターゲット
３近傍に形成される。また、Ｔｉターゲット３には、Ｄ
Ｃ電源４が接続されており、ＤＣ電源４によりプラズマ
放電のために負の高電圧がＴｉターゲット３に印加され
る。そして、スパッタリングされた粒子がチャンバ１１
の内壁に付着することを防止するために、シールド５が
Ｔｉターゲット３からウェハホルダ７まで覆うように設
けられている。このシールド５は接地されている。ま
た、ウェハホルダ７には、Ａｒガス９の導入口１０及び
Ａｒガス９を加熱する加熱ヒータ８が設けられている。
ウェハ６は加熱ヒータ８で加熱されたＡｒガス９により
全面を均一性良く加熱される。
【００２６】また、本実施例においては、シールド５に
接続され接地されたチャージトラップ部材１がＴｉター
ゲット３とウェハホルダ７との間に設置されている。チ
ャージトラップ部材１はステンレス等の導電性材料から
なり、Ｔｉターゲットから叩き出されたＴｉ粒子を通過
させること及びウェハ６上に形成されるＴｉ膜の均一性
を悪化させないことができれば、その形状は特に限定さ
れるものではない。また、その設置される高さも、Ｔｉ
ターゲット３とウェハホルダ７との間であれば、特に限
定されるものではない。図３（ａ）はチャージトラップ
部材の第１の例を示す平面図、（ｂ）は同じく正面図で
あり、（ｃ）はチャージトラップ部材の第２の例を示す
平面図、（ｄ）は同じく正面図であり、（ｅ）はチャー
ジトラップ部材の第３の例を示す平面図、（ｆ）は同じ
く正面図である。図３（ａ）及び（ｂ）に示すように、
チャージトラップ部材の第１の例は複数個の六角形の穴
１６ａが均一に形成された平板からなるコリメート形状
板１３である。また、第２の例は、図３（ｃ）及び
（ｄ）に示すように、導電性材料からなる線材が格子状
に張り巡らされた網１４である。第２の例においても、
穴１６ｂが線材間に形成されている。更に、第３の例
は、図３（ｅ）及び（ｆ）に示すように、中央部に穴１
６ｃを有するリング板１５である。これらの穴１６ａ、
１６ｂ及び１６ｃの形状及び深さは特に限定されるもの
ではない。
接続され接地されたチャージトラップ部材１がＴｉター
ゲット３とウェハホルダ７との間に設置されている。チ
ャージトラップ部材１はステンレス等の導電性材料から
なり、Ｔｉターゲットから叩き出されたＴｉ粒子を通過
させること及びウェハ６上に形成されるＴｉ膜の均一性
を悪化させないことができれば、その形状は特に限定さ
れるものではない。また、その設置される高さも、Ｔｉ
ターゲット３とウェハホルダ７との間であれば、特に限
定されるものではない。図３（ａ）はチャージトラップ
部材の第１の例を示す平面図、（ｂ）は同じく正面図で
あり、（ｃ）はチャージトラップ部材の第２の例を示す
平面図、（ｄ）は同じく正面図であり、（ｅ）はチャー
ジトラップ部材の第３の例を示す平面図、（ｆ）は同じ
く正面図である。図３（ａ）及び（ｂ）に示すように、
チャージトラップ部材の第１の例は複数個の六角形の穴
１６ａが均一に形成された平板からなるコリメート形状
板１３である。また、第２の例は、図３（ｃ）及び
（ｄ）に示すように、導電性材料からなる線材が格子状
に張り巡らされた網１４である。第２の例においても、
穴１６ｂが線材間に形成されている。更に、第３の例
は、図３（ｅ）及び（ｆ）に示すように、中央部に穴１
６ｃを有するリング板１５である。これらの穴１６ａ、
１６ｂ及び１６ｃの形状及び深さは特に限定されるもの
ではない。
【００２７】更に、本実施例においては、シールド５の
Ｔｉターゲット３近傍の側壁にプロセスガスであるＡｒ
ガス９の導入口１２が設けられている。導入口１２はチ
ャージトラップ部材１よりも上方にあること、つまり、
Ｔｉターゲット３とチャージトラップ部材１との間にあ
ることが望ましい。
Ｔｉターゲット３近傍の側壁にプロセスガスであるＡｒ
ガス９の導入口１２が設けられている。導入口１２はチ
ャージトラップ部材１よりも上方にあること、つまり、
Ｔｉターゲット３とチャージトラップ部材１との間にあ
ることが望ましい。
【００２８】次に、前述ように構成された本実施例の作
用について説明する。図２は作動時の本発明の実施例に
係るスパッタリング装置を示す模式図である。先ず、本
実施例に係るスパッタリング装置の作動前には、チャン
バ１内の真空度は約２×１０-8Ｔｏｒｒ以下とされる。
次に、プロセスガスであるＡｒガス９が導入口１０及び
１２からシールド５内に、チャンバ１内の真空度が１乃
至３ｍＴｏｒｒ程度となるまで導入される。このとき、
導入口１０から導入されたＡｒガス９は加熱ヒータ８に
より加熱された後、ウェハ６に接してウェハ６を均一に
加熱する。そして、ＤＣ電源４によりＴｉターゲット３
に負の高電圧が印加されてプラズマ放電が起こる。これ
により、プラズマ中のＡｒ+イオン１７が陰極であるＴ
ｉターゲット３に衝突し、Ｔｉ粒子１８が叩き出され
る。そして、叩き出されたＴｉ粒子１８がＴｉターゲッ
ト３に対向するウェハ６に堆積されてＴｉ膜がウェハ６
表面に成膜される。本実施例においては、プラズマ中に
存在する電子１９及びＴｉ粒子１８と同時に生成された
電子１９は、ウェハ６に到達する前に、接地されたチャ
ージトラップ部材１に到達する。このため、ウェハ６に
形成されたゲート酸化膜の初期耐圧の劣化が抑制され
る。
用について説明する。図２は作動時の本発明の実施例に
係るスパッタリング装置を示す模式図である。先ず、本
実施例に係るスパッタリング装置の作動前には、チャン
バ１内の真空度は約２×１０-8Ｔｏｒｒ以下とされる。
次に、プロセスガスであるＡｒガス９が導入口１０及び
１２からシールド５内に、チャンバ１内の真空度が１乃
至３ｍＴｏｒｒ程度となるまで導入される。このとき、
導入口１０から導入されたＡｒガス９は加熱ヒータ８に
より加熱された後、ウェハ６に接してウェハ６を均一に
加熱する。そして、ＤＣ電源４によりＴｉターゲット３
に負の高電圧が印加されてプラズマ放電が起こる。これ
により、プラズマ中のＡｒ+イオン１７が陰極であるＴ
ｉターゲット３に衝突し、Ｔｉ粒子１８が叩き出され
る。そして、叩き出されたＴｉ粒子１８がＴｉターゲッ
ト３に対向するウェハ６に堆積されてＴｉ膜がウェハ６
表面に成膜される。本実施例においては、プラズマ中に
存在する電子１９及びＴｉ粒子１８と同時に生成された
電子１９は、ウェハ６に到達する前に、接地されたチャ
ージトラップ部材１に到達する。このため、ウェハ６に
形成されたゲート酸化膜の初期耐圧の劣化が抑制され
る。
【００２９】次に、本発明の第１の実施例方法に係る半
導体装置の製造方法について説明する。図４（ａ）乃至
（ｄ）及び図５（ａ）乃至（ｃ）は本発明の第１の実施
例方法に係る半導体装置の製造方法を工程順に示す断面
図である。本実施例方法においては、先ず、図４（ａ）
に示すように、半導体基板３１の表面にフィールド酸化
膜３２、ゲート酸化膜３３、ノンドープの多結晶シリコ
ン層３４、不純物拡散層３６及びサイドウォール３５を
順次形成する。
導体装置の製造方法について説明する。図４（ａ）乃至
（ｄ）及び図５（ａ）乃至（ｃ）は本発明の第１の実施
例方法に係る半導体装置の製造方法を工程順に示す断面
図である。本実施例方法においては、先ず、図４（ａ）
に示すように、半導体基板３１の表面にフィールド酸化
膜３２、ゲート酸化膜３３、ノンドープの多結晶シリコ
ン層３４、不純物拡散層３６及びサイドウォール３５を
順次形成する。
【００３０】次に、図４（ｂ）に示すように、イオン注
入のための保護の酸化膜３７を全面に、例えばＣＶＤ法
により形成する。次いで、Ｐ型不純物として、浅い結合
を形成することが可能なＢＦ2 +イオン３８を加速電圧を
３０（ｋｅＶ）、ドーズ量を３×１０15（ｃｍ-2）とし
て、全面にイオン注入することにより、半導体基板３１
表面に拡散層３９を形成する。なお、ＢＦ2 +イオン１ｍ
ｏｌあたりの質量は４９ｇである。このとき、多結晶シ
リコン層３４の表面にもＢＦ2 +イオン３８がイオン注入
される。そして、ランプアニール装置を使用して１００
０℃で１０秒間の熱処理を行うことにより、注入された
ＢＦ2 +イオン３８を活性化させる。拡散層３９はソース
・ドレイン拡散層となる。
入のための保護の酸化膜３７を全面に、例えばＣＶＤ法
により形成する。次いで、Ｐ型不純物として、浅い結合
を形成することが可能なＢＦ2 +イオン３８を加速電圧を
３０（ｋｅＶ）、ドーズ量を３×１０15（ｃｍ-2）とし
て、全面にイオン注入することにより、半導体基板３１
表面に拡散層３９を形成する。なお、ＢＦ2 +イオン１ｍ
ｏｌあたりの質量は４９ｇである。このとき、多結晶シ
リコン層３４の表面にもＢＦ2 +イオン３８がイオン注入
される。そして、ランプアニール装置を使用して１００
０℃で１０秒間の熱処理を行うことにより、注入された
ＢＦ2 +イオン３８を活性化させる。拡散層３９はソース
・ドレイン拡散層となる。
【００３１】その後、図４（ｃ）に示すように、酸化膜
３７をＲＩＥ法により除去し、多結晶シリコン層３４及
び拡散層３９上の自然酸化膜を純水により１：１００の
比で希釈された希フッ酸を使用して除去する。
３７をＲＩＥ法により除去し、多結晶シリコン層３４及
び拡散層３９上の自然酸化膜を純水により１：１００の
比で希釈された希フッ酸を使用して除去する。
【００３２】次に、図４（ｄ）に示すように、全面に膜
厚が３０ｎｍのＴｉ膜４０を、図１に示す本発明の実施
例に係るスパッタリング装置を使用して前述の方法によ
り成膜する。このため、Ｔｉ膜４０の成膜中にゲート酸
化膜３３にダメージが与えられることはない。
厚が３０ｎｍのＴｉ膜４０を、図１に示す本発明の実施
例に係るスパッタリング装置を使用して前述の方法によ
り成膜する。このため、Ｔｉ膜４０の成膜中にゲート酸
化膜３３にダメージが与えられることはない。
【００３３】次いで、図５（ａ）に示すように、ランプ
アニール装置を使用して７００℃の窒素雰囲気中で３０
秒間熱処理することにより、高抵抗のＣ４９相のＴｉＳ
ｉ2からなる第１のＴｉシリサイド層４１を多結晶シリ
コン層３４及び拡散層３９の露出した表面に自己整合的
に形成する。
アニール装置を使用して７００℃の窒素雰囲気中で３０
秒間熱処理することにより、高抵抗のＣ４９相のＴｉＳ
ｉ2からなる第１のＴｉシリサイド層４１を多結晶シリ
コン層３４及び拡散層３９の露出した表面に自己整合的
に形成する。
【００３４】次に、図５（ｂ）に示すように、未反応の
Ｔｉ膜４０を除去する。
Ｔｉ膜４０を除去する。
【００３５】その後、図５（ｃ）に示すように、ランプ
アニール装置を使用して８５０℃で１０秒間、不活性ガ
ス雰囲気、例えば窒素雰囲気中で熱処理を行うことによ
り、第１のＴｉシリサイド層４１の領域に低抵抗のＣ５
４相のＴｉＳｉ2からなる第２のＴｉシリサイド層４２
を形成する。多結晶シリコン層３４及び第２のＴｉシリ
サイド層４２からゲート電極が構成される。
アニール装置を使用して８５０℃で１０秒間、不活性ガ
ス雰囲気、例えば窒素雰囲気中で熱処理を行うことによ
り、第１のＴｉシリサイド層４１の領域に低抵抗のＣ５
４相のＴｉＳｉ2からなる第２のＴｉシリサイド層４２
を形成する。多結晶シリコン層３４及び第２のＴｉシリ
サイド層４２からゲート電極が構成される。
【００３６】このようにして製造された半導体装置にお
いては、スパッタリング法によるＴｉ膜４０の成膜中
に、プラズマ中の電子及びＴｉターゲットからの２次電
子がＴｉターゲットとウェハとの間に設置されたチャー
ジトラップ部材に到達し、ウェハには到達しないので、
ゲート酸化膜３３へのダメージが防止される。これによ
り、ゲート酸化膜３３の初期耐圧の劣化が防止され、良
好なトランジスタ特性が得られる。
いては、スパッタリング法によるＴｉ膜４０の成膜中
に、プラズマ中の電子及びＴｉターゲットからの２次電
子がＴｉターゲットとウェハとの間に設置されたチャー
ジトラップ部材に到達し、ウェハには到達しないので、
ゲート酸化膜３３へのダメージが防止される。これによ
り、ゲート酸化膜３３の初期耐圧の劣化が防止され、良
好なトランジスタ特性が得られる。
【００３７】次に、本発明の第２の実施例方法に係る半
導体装置の製造方法について説明する。図６（ａ）乃至
（ｃ）並びに図７（ａ）及び（ｂ）は本発明の第２の実
施例方法に係る半導体装置の製造方法を工程順に示す断
面図である。本実施例方法においては、先ず、第１の実
施例方法と同様の工程により、図４（ｃ）に示す工程ま
でを行う。なお、図６（ａ）乃至（ｃ）並びに図７
（ａ）及び（ｂ）に示す第２の実施例方法において、図
４（ａ）乃至（ｄ）及び図５（ａ）乃至（ｃ）に示す第
１の実施例方法と同一物には同一符号を付して、その詳
細な説明は省略する。図４（ｃ）に示す工程の後、図６
（ａ）に示すように、全面に層間絶縁膜５１をＣＶＤ法
により形成する。層間絶縁膜５１は、例えばボロン若し
くはリンを含有するシリコン酸化膜又はこれらの不純物
を含有しないシリコン酸化膜である。
導体装置の製造方法について説明する。図６（ａ）乃至
（ｃ）並びに図７（ａ）及び（ｂ）は本発明の第２の実
施例方法に係る半導体装置の製造方法を工程順に示す断
面図である。本実施例方法においては、先ず、第１の実
施例方法と同様の工程により、図４（ｃ）に示す工程ま
でを行う。なお、図６（ａ）乃至（ｃ）並びに図７
（ａ）及び（ｂ）に示す第２の実施例方法において、図
４（ａ）乃至（ｄ）及び図５（ａ）乃至（ｃ）に示す第
１の実施例方法と同一物には同一符号を付して、その詳
細な説明は省略する。図４（ｃ）に示す工程の後、図６
（ａ）に示すように、全面に層間絶縁膜５１をＣＶＤ法
により形成する。層間絶縁膜５１は、例えばボロン若し
くはリンを含有するシリコン酸化膜又はこれらの不純物
を含有しないシリコン酸化膜である。
【００３８】次に、図６（ｂ）に示すように、通常のリ
ソグラフィ工程及びエッチング工程を行うことにより、
多結晶シリコン層３４及び拡散層３９上に選択的にコン
タクトホール５２を形成する。
ソグラフィ工程及びエッチング工程を行うことにより、
多結晶シリコン層３４及び拡散層３９上に選択的にコン
タクトホール５２を形成する。
【００３９】次いで、図６（ｃ）に示すように、全面に
膜厚が６０ｎｍのＴｉ膜５３ａを図１に示す本発明の実
施例に係るスパッタリング装置を使用して前述の方法に
より成膜する。その後、同一真空中でスパッタリング装
置内にＡｒガス及び窒素ガスを導入して反応性スパッタ
リング法により、膜厚が１００ｎｍのＴｉＮ膜５３ｂを
Ｔｉ膜５３ａ上に成膜する。これにより、Ｔｉ膜５３ａ
及びＴｉＮ膜５３ｂからなり多結晶シリコン層３４及び
拡散層３９に接続された金属配線５３が形成される。な
お、ＴｉＮ膜５３ｂは、図１に示す本発明の実施例に係
るスパッタリング装置以外のスパッタリング装置、例え
ば図１０に示すスパッタリング装置を使用して成膜され
てもよい。
膜厚が６０ｎｍのＴｉ膜５３ａを図１に示す本発明の実
施例に係るスパッタリング装置を使用して前述の方法に
より成膜する。その後、同一真空中でスパッタリング装
置内にＡｒガス及び窒素ガスを導入して反応性スパッタ
リング法により、膜厚が１００ｎｍのＴｉＮ膜５３ｂを
Ｔｉ膜５３ａ上に成膜する。これにより、Ｔｉ膜５３ａ
及びＴｉＮ膜５３ｂからなり多結晶シリコン層３４及び
拡散層３９に接続された金属配線５３が形成される。な
お、ＴｉＮ膜５３ｂは、図１に示す本発明の実施例に係
るスパッタリング装置以外のスパッタリング装置、例え
ば図１０に示すスパッタリング装置を使用して成膜され
てもよい。
【００４０】次に、図７（ａ）に示すように、全面にＣ
ＶＤ法によりタングステン層５４をコンタクトホール５
２内に埋設すると共に、全面に形成する。
ＶＤ法によりタングステン層５４をコンタクトホール５
２内に埋設すると共に、全面に形成する。
【００４１】そして、図７（ｂ）に示すように、通常の
パターニング工程を行うことにより、上層配線５５を形
成する。なお、上層配線は、層間絶縁膜５１の上面より
上方に位置するタングステン層５４をエッチング法又は
ＣＭＰ法により除去した後に、アルミニウム合金膜をス
パッタリング法により成膜してパターニングすることに
より形成されてもよい。
パターニング工程を行うことにより、上層配線５５を形
成する。なお、上層配線は、層間絶縁膜５１の上面より
上方に位置するタングステン層５４をエッチング法又は
ＣＭＰ法により除去した後に、アルミニウム合金膜をス
パッタリング法により成膜してパターニングすることに
より形成されてもよい。
【００４２】このようにして製造された半導体装置にお
いても、スパッタリング法によるＴｉ膜５３ａの成膜中
に、プラズマ中の電子及びＴｉターゲットからの２次電
子がＴｉターゲットとウェハとの間に設置されたチャー
ジトラップ部材に到達し、ウェハには到達しないので、
ゲート酸化膜３３へのダメージが防止される。これによ
り、ゲート酸化膜３３の初期耐圧の劣化が防止され、良
好なトランジスタ特性が得られる。
いても、スパッタリング法によるＴｉ膜５３ａの成膜中
に、プラズマ中の電子及びＴｉターゲットからの２次電
子がＴｉターゲットとウェハとの間に設置されたチャー
ジトラップ部材に到達し、ウェハには到達しないので、
ゲート酸化膜３３へのダメージが防止される。これによ
り、ゲート酸化膜３３の初期耐圧の劣化が防止され、良
好なトランジスタ特性が得られる。
【００４３】なお、本発明はＴｉ膜をスパッタリング法
により成膜する場合に限定されるものではなく、Ｗ、Ｃ
ｏ又はＮｉ等の高融点金属からなる膜、ＴｉＳｉ、ＷＳ
ｉ若しくはＣｏＳｉ等の高融点金属シリサイドからなる
膜、ＴｉＮ及びＴｉ若しくはＴｉＳｉ及びＴｉＮ等から
なるＴｉＮ膜を有する積層膜又はＡｌ若しくはＡｌ合金
からなる膜等をスパッタリング法により成膜する場合に
も有効である。
により成膜する場合に限定されるものではなく、Ｗ、Ｃ
ｏ又はＮｉ等の高融点金属からなる膜、ＴｉＳｉ、ＷＳ
ｉ若しくはＣｏＳｉ等の高融点金属シリサイドからなる
膜、ＴｉＮ及びＴｉ若しくはＴｉＳｉ及びＴｉＮ等から
なるＴｉＮ膜を有する積層膜又はＡｌ若しくはＡｌ合金
からなる膜等をスパッタリング法により成膜する場合に
も有効である。
【００４４】
【実施例】以下、本発明の実施例についてその比較例と
比較して具体的に説明する。
比較して具体的に説明する。
【００４５】先ず、実施例１として、第１の実施例方法
と同様の工程により、図１に示すスパッタリング装置を
使用して、図４（ｄ）に示す工程までを行った。また、
比較例２として、従来の工程により、図１０に示す従来
のスパッタリング装置を使用して、図９（ａ）に示す工
程までを行った。次に、実施例１及び比較例２につい
て、全面のＴｉ膜を純水により１：１００の比で希釈さ
れた希フッ酸を使用して除去した後、ゲート酸化膜の初
期耐圧を測定した。この結果を図１２（ａ）及び（ｂ）
並びに１３（ａ）及び（ｂ）に示す。図１２（ａ）は実
施例１における初期耐圧の値を示す模式図であり、
（ｂ）は横軸に初期耐圧をとり、縦軸に占有率をとって
実施例１における初期耐圧の分布を示すグラフ図であ
り、図１３（ａ）は比較例２における初期耐圧の値を示
す模式図であり、（ｂ）は横軸に初期耐圧をとり、縦軸
に占有率をとって比較例２における初期耐圧の分布を示
すグラフ図である。なお、図１２（ａ）及び１３（ａ）
中の数値は各位置における初期耐圧の測定結果を、単位
を（ＭＶ／ｃｍ）として、示している。
と同様の工程により、図１に示すスパッタリング装置を
使用して、図４（ｄ）に示す工程までを行った。また、
比較例２として、従来の工程により、図１０に示す従来
のスパッタリング装置を使用して、図９（ａ）に示す工
程までを行った。次に、実施例１及び比較例２につい
て、全面のＴｉ膜を純水により１：１００の比で希釈さ
れた希フッ酸を使用して除去した後、ゲート酸化膜の初
期耐圧を測定した。この結果を図１２（ａ）及び（ｂ）
並びに１３（ａ）及び（ｂ）に示す。図１２（ａ）は実
施例１における初期耐圧の値を示す模式図であり、
（ｂ）は横軸に初期耐圧をとり、縦軸に占有率をとって
実施例１における初期耐圧の分布を示すグラフ図であ
り、図１３（ａ）は比較例２における初期耐圧の値を示
す模式図であり、（ｂ）は横軸に初期耐圧をとり、縦軸
に占有率をとって比較例２における初期耐圧の分布を示
すグラフ図である。なお、図１２（ａ）及び１３（ａ）
中の数値は各位置における初期耐圧の測定結果を、単位
を（ＭＶ／ｃｍ）として、示している。
【００４６】図１２（ａ）及び（ｂ）に示すように、実
施例１においては、ほとんどの位置で初期耐圧は酸化膜
の真性絶縁破壊電界である８乃至１０（ＭＶ／ｃｍ）と
なっている。つまり、電子による酸化膜のダメージが抑
制されている。
施例１においては、ほとんどの位置で初期耐圧は酸化膜
の真性絶縁破壊電界である８乃至１０（ＭＶ／ｃｍ）と
なっている。つまり、電子による酸化膜のダメージが抑
制されている。
【００４７】一方、比較例２においては、図１３（ａ）
及び（ｂ）に示すように、初期耐圧が劣化して１乃至３
（ＭＶ／ｃｍ）となっている位置がドーナツ状に形成さ
れている。つまり、電子による酸化膜のダメージが大き
い。
及び（ｂ）に示すように、初期耐圧が劣化して１乃至３
（ＭＶ／ｃｍ）となっている位置がドーナツ状に形成さ
れている。つまり、電子による酸化膜のダメージが大き
い。
【００４８】
【発明の効果】以上詳述したように、本発明によれば、
スパッタリング装置中のプラズマ中に生成された電子が
電気的に接地されたチャージトラップ部材に到達するの
で、ウェハに形成された酸化膜には到達しない。このた
め、酸化膜の初期耐圧の劣化を防止して良好なトランジ
スタ特性を得ることができる。
スパッタリング装置中のプラズマ中に生成された電子が
電気的に接地されたチャージトラップ部材に到達するの
で、ウェハに形成された酸化膜には到達しない。このた
め、酸化膜の初期耐圧の劣化を防止して良好なトランジ
スタ特性を得ることができる。
【図１】本発明の実施例に係るスパッタリング装置を示
す模式図である。
す模式図である。
【図２】作動時の本発明の実施例に係るスパッタリング
装置を示す模式図である。
装置を示す模式図である。
【図３】（ａ）はチャージトラップ部材の第１の例を示
す平面図、（ｂ）は同じく正面図であり、（ｃ）はチャ
ージトラップ部材の第２の例を示す平面図、（ｄ）は同
じく正面図であり、（ｅ）はチャージトラップ部材の第
３の例を示す平面図、（ｆ）は同じく正面図である。
す平面図、（ｂ）は同じく正面図であり、（ｃ）はチャ
ージトラップ部材の第２の例を示す平面図、（ｄ）は同
じく正面図であり、（ｅ）はチャージトラップ部材の第
３の例を示す平面図、（ｆ）は同じく正面図である。
【図４】本発明の第１の実施例方法に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図５】同じく、本発明の第１の実施例方法を示す図で
あって、図４（ａ）乃至（ｄ）に示す工程の次工程を工
程順に示す断面図である。
あって、図４（ａ）乃至（ｄ）に示す工程の次工程を工
程順に示す断面図である。
【図６】本発明の第２の実施例方法に係る半導体装置の
製造方法を工程順に示す断面図である。
製造方法を工程順に示す断面図である。
【図７】同じく、本発明の第２の実施例方法を示す図で
あって、図６（ａ）乃至（ｃ）に示す工程の次工程を工
程順に示す断面図である。
あって、図６（ａ）乃至（ｃ）に示す工程の次工程を工
程順に示す断面図である。
【図８】従来のシリサイド層の形成方法を工程順に示す
断面図である。
断面図である。
【図９】同じく、従来のシリサイド層の形成方法を示す
図であって、図８（ａ）乃至（ｃ）に示す工程の次工程
を工程順に示す断面図である。
図であって、図８（ａ）乃至（ｃ）に示す工程の次工程
を工程順に示す断面図である。
【図１０】従来のＤＣマグネトロンスパッタリング装置
を示す模式図である。
を示す模式図である。
【図１１】作動時の従来のＤＣマグネトロンスパッタリ
ング装置を示す模式図である。
ング装置を示す模式図である。
【図１２】（ａ）は実施例１における初期耐圧の値を示
す模式図であり、（ｂ）は実施例１における初期耐圧の
分布を示すグラフ図である。
す模式図であり、（ｂ）は実施例１における初期耐圧の
分布を示すグラフ図である。
【図１３】（ａ）は比較例２における初期耐圧の値を示
す模式図であり、（ｂ）は比較例２における初期耐圧の
分布を示すグラフ図である。
す模式図であり、（ｂ）は比較例２における初期耐圧の
分布を示すグラフ図である。
１；チャージトラップ部材 ２、８２；カソードマグネット ３、８３；Ｔｉターゲット ４、８４；ＤＣ電源 ５、８５；シールド ６、８６；ウェハ ７、８７；ウェハホルダ ８、８８；加熱ヒータ ９、８９；Ａｒガス １０、１２、９０、９２；導入口 １１、９１；チャンバ １３；コリメート形状板 １４；網 １５；リング板 １６ａ、１６ｂ、１６ｃ；穴 １７、９７；Ａｒ+イオン １８、９８；Ｔｉ粒子 １９、９９；電子 ３１、６１；半導体基板 ３２、６２；フィールド酸化膜 ３３、６３；ゲート酸化膜 ３４、６４；多結晶シリコン層 ３５、６５；サイドウォール ３６、６６；不純物拡散層 ３７、６７；酸化膜 ３８；ＢＦ2 +イオン ３９、６９；拡散層 ４０、５３ａ、７０；Ｔｉ膜 ４１、４２、７１、７２；Ｔｉシリサイド層 ５１；層間絶縁膜 ５２；コンタクトホール ５３ｂ；ＴｉＮ膜 ５３；金属配線 ５４；タングステン層 ５５；上層配線 ６８；不純物イオン
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成１０年１０月２６日
【手続補正１】
【補正対象書類名】図面
【補正対象項目名】図８
【補正方法】変更
【補正内容】
【図８】
Claims (7)
- 【請求項１】 ウェハが載置されるウェハホルダと、こ
のウェハホルダと対向して設置されたスパッタリング用
ターゲットとを有し、ゲート電極の形成予定領域及びソ
ース・ドレイン電極の形成予定領域からなる群から選択
された少なくとも１種の領域に金属膜を形成するために
使用されるスパッタリング装置において、前記ウェハホ
ルダと前記ターゲットとの間に設けられ接地されたチャ
ージトラップ部材を有することを特徴とするスパッタリ
ング装置。 - 【請求項２】 前記チャージトラップ部材は、前記ター
ゲット側から前記ウェハホルダ側に貫通する穴を有する
ことを特徴とする請求項１に記載のスパッタリング装
置。 - 【請求項３】 前記チャージトラップ部材は、ステンレ
スにより製造されていることを特徴とする請求項１又は
２に記載のスパッタリング装置。 - 【請求項４】 半導体基板上のゲート電極の形成予定領
域及びソース・ドレイン拡散層の形成予定領域からなる
群から選択された少なくとも１種の領域に導電層を形成
する工程と、スパッタリング法により前記導電層上に金
属膜を形成する工程とを有する半導体装置の製造方法に
おいて、前記金属膜を形成する工程は、スパッタリング
用ターゲットと前記半導体基板上の導電層との間に接地
されたチャージトラップ部材を設け、前記ターゲットの
スパッタリングにより前記金属膜を形成する工程を有す
ることを特徴とする半導体装置の製造方法。 - 【請求項５】 前記導電層は、シリコンを含有すること
を特徴とする請求項４に記載の半導体装置の製造方法。 - 【請求項６】 前記金属膜は、Ｔｉ、Ｗ、Ｃｏ及びＮｉ
からなる群から選択された１種の金属からなる金属膜で
あり、前記導電層と前記金属膜とを反応させてシリサイ
ド層を形成する工程を有することを特徴とする請求項５
に記載の半導体装置の製造方法。 - 【請求項７】 前記チャージトラップ部材は、前記ター
ゲット側から前記半導体基板上の導電層側に貫通する穴
を有することを特徴とする請求項４乃至６に記載の半導
体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9326817A JPH11158615A (ja) | 1997-11-27 | 1997-11-27 | スパッタリング装置及びそれを使用した半導体装置の製造方法 |
| TW087119570A TW406304B (en) | 1997-11-27 | 1998-11-25 | Sputtering device and method of manufacturing semiconductor device having mos transistor using the same |
| KR1019980050554A KR100306689B1 (ko) | 1997-11-27 | 1998-11-25 | 스퍼터링장치및이것을이용한엠오에스트랜지스터를갖는반도체장치의제조방법 |
| CN98125146A CN1110841C (zh) | 1997-11-27 | 1998-11-26 | 溅射装置及用其制造半导体器件的方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9326817A JPH11158615A (ja) | 1997-11-27 | 1997-11-27 | スパッタリング装置及びそれを使用した半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11158615A true JPH11158615A (ja) | 1999-06-15 |
Family
ID=18192049
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9326817A Pending JPH11158615A (ja) | 1997-11-27 | 1997-11-27 | スパッタリング装置及びそれを使用した半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| JP (1) | JPH11158615A (ja) |
| KR (1) | KR100306689B1 (ja) |
| CN (1) | CN1110841C (ja) |
| TW (1) | TW406304B (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6586549B1 (en) | 1999-07-26 | 2003-07-01 | Nippon Shokubai Co., Ltd. | Water-absorbing composition and its use |
| JP2007208285A (ja) * | 2007-03-23 | 2007-08-16 | Oki Electric Ind Co Ltd | キャパシタ構造の製造方法及びキャパシタ素子の製造方法 |
| US20120103802A1 (en) * | 2010-10-27 | 2012-05-03 | Electronics And Telecommunications Research Institute | Thin film depositing apparatus |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1214459B1 (en) * | 1999-08-17 | 2009-01-07 | Tokyo Electron Limited | Pulsed plasma processing method and apparatus |
| US6802945B2 (en) | 2003-01-06 | 2004-10-12 | Megic Corporation | Method of metal sputtering for integrated circuit metal routing |
| KR20090131453A (ko) * | 2008-06-18 | 2009-12-29 | 주식회사 엔씰텍 | 스퍼터링 장치 및 이를 구비하는 멀티 챔버 |
| CN103046008B (zh) * | 2008-09-30 | 2015-04-01 | 佳能安内华股份有限公司 | 溅射方法 |
| CN103572244B (zh) * | 2012-07-19 | 2016-08-31 | 北京北方微电子基地设备工艺研究中心有限责任公司 | 薄膜沉积装置及薄膜沉积方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4855798A (en) * | 1986-12-19 | 1989-08-08 | Texas Instruments Incorporated | Semiconductor and process of fabrication thereof |
| JP2894279B2 (ja) * | 1996-06-10 | 1999-05-24 | 日本電気株式会社 | 金属薄膜形成方法 |
| JP3064252B2 (ja) * | 1997-06-27 | 2000-07-12 | 住友建機株式会社 | クレ−ンマストの折りたゝみ機構 |
-
1997
- 1997-11-27 JP JP9326817A patent/JPH11158615A/ja active Pending
-
1998
- 1998-11-25 TW TW087119570A patent/TW406304B/zh not_active IP Right Cessation
- 1998-11-25 KR KR1019980050554A patent/KR100306689B1/ko not_active IP Right Cessation
- 1998-11-26 CN CN98125146A patent/CN1110841C/zh not_active Expired - Fee Related
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6586549B1 (en) | 1999-07-26 | 2003-07-01 | Nippon Shokubai Co., Ltd. | Water-absorbing composition and its use |
| JP2007208285A (ja) * | 2007-03-23 | 2007-08-16 | Oki Electric Ind Co Ltd | キャパシタ構造の製造方法及びキャパシタ素子の製造方法 |
| US20120103802A1 (en) * | 2010-10-27 | 2012-05-03 | Electronics And Telecommunications Research Institute | Thin film depositing apparatus |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100306689B1 (ko) | 2001-11-30 |
| CN1218984A (zh) | 1999-06-09 |
| CN1110841C (zh) | 2003-06-04 |
| TW406304B (en) | 2000-09-21 |
| KR19990045544A (ko) | 1999-06-25 |
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