JP2753023B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2753023B2 JP2753023B2 JP5309289A JP5309289A JP2753023B2 JP 2753023 B2 JP2753023 B2 JP 2753023B2 JP 5309289 A JP5309289 A JP 5309289A JP 5309289 A JP5309289 A JP 5309289A JP 2753023 B2 JP2753023 B2 JP 2753023B2
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Description
【発明の詳細な説明】 産業上の利用分野 本発明は高集積度・高速の半導体装置の製造方法に関
するものである。
するものである。
従来の技術 半導体集積回路の高密度化につれて、かかる装置の高
速動作を維持するためにはゲート電極及びソース／ドレ
イン拡散層の低抵抗化が必要になっている。これを実現
し得る技術のひとつが、ゲート電極及びソース／ドレイ
ン拡散層の上層に高融点金属のシリサイド層を自己整合
的に固相反応により形成する技術（シリサイド化技術）
である。この方法では堆積された高融点金属と露出シリ
コン表面とのシリサイド化反応が均一に起りにくいとい
う難点があるが、これを解決するための方法として例え
ばアイ・イー・イー・イー・トランザクション オブ
エレクトロン デバイスイズ ED−31（1984年）第1329
頁から第1334頁（IEEE Trans.Electon Devices ED−31
（1984）pp1329−1334）に示されるように、高融点金属
を堆積した時点でシリコン基板との界面ミキシングをす
るため、ドーパントであるヒ素イオンあるいは非ドーパ
ントであるシリコンイオンを界面近傍に注入した後、シ
リサイド化のための熱処理を行うものである。ソース／
ドレイン領域及びゲート電極上に固相反応により高融点
金属シリサイド膜を形成する技術においては、これを大
規模集積回路に適用する限り、前記シリサイド膜形成
後、為される高温熱処理（例えば注入不純物の活性化や
層間絶縁膜のフローなど）を経ても膜の均一性が維持さ
れることが必要である。
速動作を維持するためにはゲート電極及びソース／ドレ
イン拡散層の低抵抗化が必要になっている。これを実現
し得る技術のひとつが、ゲート電極及びソース／ドレイ
ン拡散層の上層に高融点金属のシリサイド層を自己整合
的に固相反応により形成する技術（シリサイド化技術）
である。この方法では堆積された高融点金属と露出シリ
コン表面とのシリサイド化反応が均一に起りにくいとい
う難点があるが、これを解決するための方法として例え
ばアイ・イー・イー・イー・トランザクション オブ
エレクトロン デバイスイズ ED−31（1984年）第1329
頁から第1334頁（IEEE Trans.Electon Devices ED−31
（1984）pp1329−1334）に示されるように、高融点金属
を堆積した時点でシリコン基板との界面ミキシングをす
るため、ドーパントであるヒ素イオンあるいは非ドーパ
ントであるシリコンイオンを界面近傍に注入した後、シ
リサイド化のための熱処理を行うものである。ソース／
ドレイン領域及びゲート電極上に固相反応により高融点
金属シリサイド膜を形成する技術においては、これを大
規模集積回路に適用する限り、前記シリサイド膜形成
後、為される高温熱処理（例えば注入不純物の活性化や
層間絶縁膜のフローなど）を経ても膜の均一性が維持さ
れることが必要である。
発明が解決しようとする課題 しかし、かかる構成によればシリサイド膜形成時には
ミキシング注入を用いることにより均一性の良好な膜質
が得られるが、この後に為される高温熱処理（900℃以
上、30分間以上）の際にシリサイド膜が凝集することに
よって表面粗れが生じ、シリサイドの亀裂部では下地シ
リコン表面が露出するという問題があった。この傾向は
高融点金属シリサイド中最も低抵抗であり、シリコンと
の固相反応形成も比較的容易なチタンシリサイドにおい
て顕著である。
ミキシング注入を用いることにより均一性の良好な膜質
が得られるが、この後に為される高温熱処理（900℃以
上、30分間以上）の際にシリサイド膜が凝集することに
よって表面粗れが生じ、シリサイドの亀裂部では下地シ
リコン表面が露出するという問題があった。この傾向は
高融点金属シリサイド中最も低抵抗であり、シリコンと
の固相反応形成も比較的容易なチタンシリサイドにおい
て顕著である。
本発明は、上述の問題点に鑑みて試されたもので、シ
リサイド膜形成後に実用的な大規模集積回路製造上必要
とされる熱処理を経ても膜質と電気特性の劣化がなく、
それらの均一性も良好なシリサイド被膜を形成すること
ができる半導体装置の製造方法を提供することを目的と
する。
リサイド膜形成後に実用的な大規模集積回路製造上必要
とされる熱処理を経ても膜質と電気特性の劣化がなく、
それらの均一性も良好なシリサイド被膜を形成すること
ができる半導体装置の製造方法を提供することを目的と
する。
課題を解決するための手段 本発明は上述の課題を解決するため、シリコン基板の
ソース・ドレイン領域及び素子分離領域表面が露出した
状態で、金属ターゲットを用い希ガスを導入ガスとする
スパッタ法により、ソース・ドレイン領域表面上に金属
薄膜を形成した後、熱処理を行い、金属薄膜とソース・
ドレイン領域表面シリコン層の固相反応により金属シリ
サイド膜を形成するに際し、シリコン基板側に電圧を印
加させながら金属薄膜を形成することによって、ソース
・ドレイン領域表面に酸素と炭素を有する不純物が除去
された相互拡散シリコン層を形成させる構成を備えたも
のである。
ソース・ドレイン領域及び素子分離領域表面が露出した
状態で、金属ターゲットを用い希ガスを導入ガスとする
スパッタ法により、ソース・ドレイン領域表面上に金属
薄膜を形成した後、熱処理を行い、金属薄膜とソース・
ドレイン領域表面シリコン層の固相反応により金属シリ
サイド膜を形成するに際し、シリコン基板側に電圧を印
加させながら金属薄膜を形成することによって、ソース
・ドレイン領域表面に酸素と炭素を有する不純物が除去
された相互拡散シリコン層を形成させる構成を備えたも
のである。
また、シリコン基板側に印加する電圧として、高周波
電源を用いる構成を備えたものである。
電源を用いる構成を備えたものである。
作用 本発明は上記の構成により、金属堆積時に金属薄膜と
シリコン基板の界面にこれらの相互拡散層が形成され、
かつ、シリコン基板側に電圧を印加して、ソース・ドレ
イン領域表面の酸素と炭素を有する不純物を除去するた
め、熱処理により前記金属薄膜とシリコン界面における
シリサイド化固相反応が均一に進み、さらに形成さたシ
リサイド膜の耐熱性を高めることが可能となる。
シリコン基板の界面にこれらの相互拡散層が形成され、
かつ、シリコン基板側に電圧を印加して、ソース・ドレ
イン領域表面の酸素と炭素を有する不純物を除去するた
め、熱処理により前記金属薄膜とシリコン界面における
シリサイド化固相反応が均一に進み、さらに形成さたシ
リサイド膜の耐熱性を高めることが可能となる。
また、シリコン基板側に印加する電圧として、高周波
電源を用いることにより、基板に生じた自己バイアス成
分が強くなり、希ガスイオンの衝突が起こりやすくなる
結果、金属薄膜とシリコン基板の界面に相互拡散層が形
成されやすくなる。
電源を用いることにより、基板に生じた自己バイアス成
分が強くなり、希ガスイオンの衝突が起こりやすくなる
結果、金属薄膜とシリコン基板の界面に相互拡散層が形
成されやすくなる。
実施例 第１図（ａ）〜（ｄ）は発明の一実施例におけるチタ
ンシリサイド被膜をシリコン基板上に選択的に形成する
工程断面図である。第１図（ａ）において、１はシリコ
ン基板（100）であり、２は素子間分離用に形成された
酸化膜である。このシリコン基板１表面の自然酸化膜を
湿式除去した直後、真空槽内においてシリコン基板１全
面にチタン被膜をDCマグネトロンスパッタ法により堆積
するが、この際シリコン基板１側にも高周波電力源３
（13.56MHz,100w）により高周波バイアス印加を行った
（第１図（ｂ））。これによりシリコン基板１の表面に
はスパッタされたチタン原子が入射・堆積するとともに
導入ガスのアルゴンのイオンによる衝撃も加えられるた
め、堆積終了後にはチタン被膜（この場合35nm）４とシ
リコン基板１の界面にこれらの相互拡散層５が形成され
る（第１図（Ｃ））。次に窒素ガス導入が可能な短時ア
ニール装置により、825℃、60秒間の熱処理を行うこと
によりチタン被膜４のシリサイド化を行う。H2SO4 +H2O2
液により前記熱処理中に表面部分に形成された窒化チタ
ンを選択的に除去したところ第１図（ｄ）の如く、チタ
ンシリサシド膜６の分離酸化膜２の上への這い上がり
（横方向成長）がなく、チタンシリサイド膜６はシリコ
ン基板１上にのみ形成された。また第１図（ｂ）におけ
るチタンのスパッタ堆積を行う際に同時にシリコン基板
１側に高周波バイアスを印加する工程を処理するための
スパッタ装置概略図を第２図に示す。真空槽12の中にプ
レーナマグネトロン８に接するようにチタンターゲット
７が設置され、これに対向するようにシリコン基板１が
設置されている。真空槽12は主排気系10とアルゴンガス
導入系11を有している。スパッタ堆積を行う際にはチタ
ンターゲット７に負の直流高電圧が印加され陰極となり
チタン原子がスパッタされる。シリコン基板１側に高周
波電源３（13.56MHz,100w）により高周波バイアスが印
加されると、シリコン基板１には自己バイアス成分が生
じ、チタン原子が堆積されながらアルゴンイオンの衝突
が起こる構造になっている。
ンシリサイド被膜をシリコン基板上に選択的に形成する
工程断面図である。第１図（ａ）において、１はシリコ
ン基板（100）であり、２は素子間分離用に形成された
酸化膜である。このシリコン基板１表面の自然酸化膜を
湿式除去した直後、真空槽内においてシリコン基板１全
面にチタン被膜をDCマグネトロンスパッタ法により堆積
するが、この際シリコン基板１側にも高周波電力源３
（13.56MHz,100w）により高周波バイアス印加を行った
（第１図（ｂ））。これによりシリコン基板１の表面に
はスパッタされたチタン原子が入射・堆積するとともに
導入ガスのアルゴンのイオンによる衝撃も加えられるた
め、堆積終了後にはチタン被膜（この場合35nm）４とシ
リコン基板１の界面にこれらの相互拡散層５が形成され
る（第１図（Ｃ））。次に窒素ガス導入が可能な短時ア
ニール装置により、825℃、60秒間の熱処理を行うこと
によりチタン被膜４のシリサイド化を行う。H2SO4 +H2O2
液により前記熱処理中に表面部分に形成された窒化チタ
ンを選択的に除去したところ第１図（ｄ）の如く、チタ
ンシリサシド膜６の分離酸化膜２の上への這い上がり
（横方向成長）がなく、チタンシリサイド膜６はシリコ
ン基板１上にのみ形成された。また第１図（ｂ）におけ
るチタンのスパッタ堆積を行う際に同時にシリコン基板
１側に高周波バイアスを印加する工程を処理するための
スパッタ装置概略図を第２図に示す。真空槽12の中にプ
レーナマグネトロン８に接するようにチタンターゲット
７が設置され、これに対向するようにシリコン基板１が
設置されている。真空槽12は主排気系10とアルゴンガス
導入系11を有している。スパッタ堆積を行う際にはチタ
ンターゲット７に負の直流高電圧が印加され陰極となり
チタン原子がスパッタされる。シリコン基板１側に高周
波電源３（13.56MHz,100w）により高周波バイアスが印
加されると、シリコン基板１には自己バイアス成分が生
じ、チタン原子が堆積されながらアルゴンイオンの衝突
が起こる構造になっている。
第３図は第１図の工程により形成されたチタンシリサ
イド膜６のシート抵抗変化を各工程段階において示した
ものである。形成されたチタンシリサイド膜６の耐熱性
を評価するため、CVDシリコン酸化膜被覆付きのチタン
シリサイド膜６を窒素雰囲気中で900℃、30分間熱処理
を行った。この熱処理はシリコン系LSI工程における注
入不純物の活性化、層間絶縁膜のフローによる平坦化工
程を想定している。また本発明の特徴である金属スパッ
タ堆積時のシリコン基板１側への高周波バイアス印加を
行わずに形成したチタンシリサイド膜を従来法として本
発明の方法と比較を行った。第３図によれば本発明の製
造方法によるチタンシリサイド膜６は900℃、30分間の
熱処理を経てもシート抵抗の増大が従来法に比べて抑制
されていることがわかる。この結果をチタンシリサイド
膜６の膜質と対応させるために900℃、30分間の熱処理
後の表面走査顕微鏡写真を示したものが第４図である。
但し熱処理時の被膜CVD酸化膜をドライエッチング法に
より選択的に除去した後、観察を行った、第４図（ａ）
に示すように本発明の製造方法によるチタンシリサイド
膜６は900℃、30分間の熱処理を経ても膜質の劣化がな
いのに対し、第４図（ｂ）に示すように従来法ではチタ
ンシリサイド膜６の凝集による極端な膜質劣化が生じ、
下地のシリコン基板１の表面が露出している部分もあ
る。第３図，第４図の結果から900℃、30分間の熱処理
によって、従来法により形成されたチタンシリサイド膜
のシート抵抗が増大するのはこの膜質の凝集により劣化
するためであることがわかる。これに対して本発明の製
造方法によるチタンシリサイド膜６は上記の熱処理を経
ても、膜質の劣化とこれに伴うシート抵抗の増大が発生
しない。
イド膜６のシート抵抗変化を各工程段階において示した
ものである。形成されたチタンシリサイド膜６の耐熱性
を評価するため、CVDシリコン酸化膜被覆付きのチタン
シリサイド膜６を窒素雰囲気中で900℃、30分間熱処理
を行った。この熱処理はシリコン系LSI工程における注
入不純物の活性化、層間絶縁膜のフローによる平坦化工
程を想定している。また本発明の特徴である金属スパッ
タ堆積時のシリコン基板１側への高周波バイアス印加を
行わずに形成したチタンシリサイド膜を従来法として本
発明の方法と比較を行った。第３図によれば本発明の製
造方法によるチタンシリサイド膜６は900℃、30分間の
熱処理を経てもシート抵抗の増大が従来法に比べて抑制
されていることがわかる。この結果をチタンシリサイド
膜６の膜質と対応させるために900℃、30分間の熱処理
後の表面走査顕微鏡写真を示したものが第４図である。
但し熱処理時の被膜CVD酸化膜をドライエッチング法に
より選択的に除去した後、観察を行った、第４図（ａ）
に示すように本発明の製造方法によるチタンシリサイド
膜６は900℃、30分間の熱処理を経ても膜質の劣化がな
いのに対し、第４図（ｂ）に示すように従来法ではチタ
ンシリサイド膜６の凝集による極端な膜質劣化が生じ、
下地のシリコン基板１の表面が露出している部分もあ
る。第３図，第４図の結果から900℃、30分間の熱処理
によって、従来法により形成されたチタンシリサイド膜
のシート抵抗が増大するのはこの膜質の凝集により劣化
するためであることがわかる。これに対して本発明の製
造方法によるチタンシリサイド膜６は上記の熱処理を経
ても、膜質の劣化とこれに伴うシート抵抗の増大が発生
しない。
次に本発明の製造方法の主要工程であるシリコン基板
１側への高周波バイアス印加によって、シリコン基板１
と堆積膜との界面にどのような現象が発生するかを評価
するために不純物（酸素・炭素）濃度の深さ方向分布を
２次イオン質量分析法により測定した結果が第５図であ
る。但し、本実施例においては堆積膜としてチタン被膜
を用いているが、１次イオンビーム（セシウムイオン）
によるスパッタリングの際、被検表面の表面凹凸が激し
くなり、界面付近の濃度値の定量性に問題が生じる。そ
こでこの分析においては堆積膜としてシリコンターゲッ
トのスパッタリング堆積による非晶質シリコン膜を堆積
した。成膜にあたっては第２図に示したものと同一の装
置を用い、シリコン基板１側には電力200W,周波数13.56
MHzの高周波電力を印加し、シリコンターゲット側のス
パッタリングについてはプレーナマグネトロン法を直流
高電圧印加により行った。第５図により本発明の主要工
程であるシリコン基板１側への高周波電力印加によるシ
リコン基板側へのスパッタリングにより、界面付近の酸
素・炭素がともに減少していることがわかる。
１側への高周波バイアス印加によって、シリコン基板１
と堆積膜との界面にどのような現象が発生するかを評価
するために不純物（酸素・炭素）濃度の深さ方向分布を
２次イオン質量分析法により測定した結果が第５図であ
る。但し、本実施例においては堆積膜としてチタン被膜
を用いているが、１次イオンビーム（セシウムイオン）
によるスパッタリングの際、被検表面の表面凹凸が激し
くなり、界面付近の濃度値の定量性に問題が生じる。そ
こでこの分析においては堆積膜としてシリコンターゲッ
トのスパッタリング堆積による非晶質シリコン膜を堆積
した。成膜にあたっては第２図に示したものと同一の装
置を用い、シリコン基板１側には電力200W,周波数13.56
MHzの高周波電力を印加し、シリコンターゲット側のス
パッタリングについてはプレーナマグネトロン法を直流
高電圧印加により行った。第５図により本発明の主要工
程であるシリコン基板１側への高周波電力印加によるシ
リコン基板側へのスパッタリングにより、界面付近の酸
素・炭素がともに減少していることがわかる。
本発明の製造工程においてはチタン被膜４堆積直後に
これとシリコン基板１との界面にこれらの相互拡散層５
が形成され、このチタン被膜４のシリサイド化後の耐熱
性が向上することは、シリコン基板１側への高周波電力
印加とスパッタリングによりシリコン基板１表面の酸素
・炭素を含む不純物を除去するとともに、シリコン基板
１とチタン被膜４とのミキシングを行うことに起因する
と言える。
これとシリコン基板１との界面にこれらの相互拡散層５
が形成され、このチタン被膜４のシリサイド化後の耐熱
性が向上することは、シリコン基板１側への高周波電力
印加とスパッタリングによりシリコン基板１表面の酸素
・炭素を含む不純物を除去するとともに、シリコン基板
１とチタン被膜４とのミキシングを行うことに起因する
と言える。
上記実施例において説明した方法をMOSトランジスタ
のソース／ドレイン領域及びゲート電極上に用いると低
抵抗で大規模集積回路製造上必要とされる900℃程度の
熱処理を経ても膜質の劣化のないチタンシリサイド膜が
得られ、集積回路の高速動作性を高めることが可能であ
る。
のソース／ドレイン領域及びゲート電極上に用いると低
抵抗で大規模集積回路製造上必要とされる900℃程度の
熱処理を経ても膜質の劣化のないチタンシリサイド膜が
得られ、集積回路の高速動作性を高めることが可能であ
る。
なお本実施例ではシリコン基板側に高周波電力を印加
させながら金属チタンを堆積したが、低周波あるいは直
流電力を印加させながら金属チタンを堆積してもよいこ
とは言うまでもない。さらに本実施例において金属チタ
ンを堆積したが、これに限ることなく例えばコバルト、
タンタル、モリブデン、プラチナ、パラジウム等の金属
を用いても同様の効果が得られる。
させながら金属チタンを堆積したが、低周波あるいは直
流電力を印加させながら金属チタンを堆積してもよいこ
とは言うまでもない。さらに本実施例において金属チタ
ンを堆積したが、これに限ることなく例えばコバルト、
タンタル、モリブデン、プラチナ、パラジウム等の金属
を用いても同様の効果が得られる。
発明の効果 以上の説明から明らかなように本発明は、金属堆積時
に金属被膜とシリコン基板の界面にこれらの相互拡散層
が形成されるため、熱処理によるシリサイド化固相反応
が均一に進み、大規模集積回路製造上必要とされる熱処
理を経てもシリサイド膜の膜質と電気特性の劣化がな
く、均一性が良好な低抵抗シリサイド膜が形成可能とな
り、超微細な半導体装置の製造に大きく寄与するもので
ある。
に金属被膜とシリコン基板の界面にこれらの相互拡散層
が形成されるため、熱処理によるシリサイド化固相反応
が均一に進み、大規模集積回路製造上必要とされる熱処
理を経てもシリサイド膜の膜質と電気特性の劣化がな
く、均一性が良好な低抵抗シリサイド膜が形成可能とな
り、超微細な半導体装置の製造に大きく寄与するもので
ある。
第１図は本発明の一実施例における半導体装置の製造方
法を示す工程断面図、第２図は本発明の主要工程である
金属スパッタ堆積時にシリコン基板側にRFバイアスを印
加するためのスパッタ装置概略図、第３図は本発明と従
来法により形成したチタンシリサイド膜の各工程段階に
おけるシート抵抗変化を示す特性図、第４図は本発明と
従来法により形成したチタンシリサイド膜の900℃、30
分間の熱処理後の表面走査電子顕微鏡による粒子構造
図、第５図は本発明の一実施例におけるシリコン基板側
にRFバイアス印加を行いながら、非晶質シリコン膜をス
パッタ堆積した膜構造中の酸素・炭素の濃度−深さ特性
曲線図である。 １……シリコン基板、３……高周波電力源、４……チタ
ン被膜、５……相互拡散層、６……チタンシリサイド
膜、７……チタンターゲット、８……プレーナマグネト
ロン、９……直流電源。
法を示す工程断面図、第２図は本発明の主要工程である
金属スパッタ堆積時にシリコン基板側にRFバイアスを印
加するためのスパッタ装置概略図、第３図は本発明と従
来法により形成したチタンシリサイド膜の各工程段階に
おけるシート抵抗変化を示す特性図、第４図は本発明と
従来法により形成したチタンシリサイド膜の900℃、30
分間の熱処理後の表面走査電子顕微鏡による粒子構造
図、第５図は本発明の一実施例におけるシリコン基板側
にRFバイアス印加を行いながら、非晶質シリコン膜をス
パッタ堆積した膜構造中の酸素・炭素の濃度−深さ特性
曲線図である。 １……シリコン基板、３……高周波電力源、４……チタ
ン被膜、５……相互拡散層、６……チタンシリサイド
膜、７……チタンターゲット、８……プレーナマグネト
ロン、９……直流電源。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 ＦＩ Ｈ０１Ｌ 21/285 ３０１ Ｈ０１Ｌ 21/90 Ｃ (72)発明者 奥田 誠司 大阪府門真市大字門真1006番地 松下電 器産業株式会社内 (72)発明者 神前 隆 大阪府門真市大字門真1006番地 株式会 社松下テクノリサーチ内 (72)発明者 塚本 和芳 大阪府門真市大字門真1006番地 株式会 社松下テクノリサーチ内 (56)参考文献 特開 昭60−198814（ＪＰ，Ａ) 特開 昭62−50461（ＪＰ，Ａ) 特開 昭63−4062（ＪＰ，Ａ)
Claims (2)
- 【請求項１】シリコン基板のソース・ドレイン領域及び
素子分離領域表面が露出した状態で、金属ターゲットを
用い希ガスを導入ガスとするスパッタ法により、前記ソ
ース・ドレイン領域表面上に金属薄膜を形成する工程
と、その後熱処理を行い前記金属薄膜と前記ソース・ド
レイン領域表面シリコン層の固相反応により金属シリサ
イド膜を形成する工程とを有する半導体装置の製造方法
であって、前記金属薄膜を形成する工程において前記シ
リコン基板側に電圧を印加することによって、前記ソー
ス・ドレイン領域表面に酸素と炭素を有する不純物が除
去された相互拡散シリコン層を形成させることを特徴と
する半導体装置の製造方法。 - 【請求項２】シリコン基板側に電圧を印加させる方法と
して高周波電源を用いることを特徴とする特許請求の範
囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5309289A JP2753023B2 (ja) | 1989-03-06 | 1989-03-06 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5309289A JP2753023B2 (ja) | 1989-03-06 | 1989-03-06 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02231715A JPH02231715A (ja) | 1990-09-13 |
| JP2753023B2 true JP2753023B2 (ja) | 1998-05-18 |
Family
ID=12933140
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5309289A Expired - Fee Related JP2753023B2 (ja) | 1989-03-06 | 1989-03-06 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2753023B2 (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN111257391A (zh) * | 2020-04-01 | 2020-06-09 | 深圳南方德尔汽车电子有限公司 | 一种氢气传感器及其检测系统、制作方法 |
| CN114229968B (zh) * | 2021-11-22 | 2023-03-14 | 清华大学 | 电芬顿装置和处理污染物的方法 |
-
1989
- 1989-03-06 JP JP5309289A patent/JP2753023B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02231715A (ja) | 1990-09-13 |
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