KR101055944B1 - Ｆｅｔ 장치 내에서 낮은 결함 밀도를 가지는 니켈실리사이드를 형성하는 방법 및 장치 - Google Patents

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Abstract

동일한 공정 챔버 내에서 비방향성 및 방향성 금속(예: Ni) 피착 단계가 수행되는 방법 및 장치가 제공된다. 제1 플라스마는 물질을 표적으로부터 분리하기 위해 형성되고, 물질 내부의 이온 농도를 증가시키기 위하여 RF 생성기에 연결된 환형 전극(예: Ni 고리)의 내부에 제2 플라스마가 형성된다. 제2 플라스마가 존재하지 않고 기판이 전기적으로 바이어스되지 않은 상태에서 물질은 비방향성 피착되며 제2 플라스마가 존재하고 기판이 전기적으로 바이어스된 상태에서는 방향성 피착된다. 피착된 금속으로부터 형성된 니켈 실리사이드는 단지 방향성 공정으로만 피착된 금속으로부터 형성된 니켈 실리사이드보다 낮은 게이트 폴리실리콘 시트 저항을 가지고 더 낮은 밀도의 파이프 결함을 가질 수 있으며, 단지 비방향성 공정에 의해서 피착된 금속으로부터 형성된 니켈 실리사이드보다 낮은 소스/드레인 접촉 저항을 가진다.
방향성 피착, 비방향성 피착, 금속 실리사이드, 니켈 실리사이드, 소스/드레인 영역, 게이트 구조물

Description

ＦＥＴ 장치 내에서 낮은 결함 밀도를 가지는 니켈 실리사이드를 형성하는 방법 및 장치{METHOD AND APPARATUS FOR FORMING NICKEL SILICIDE WITH LOW DEFECT DENSITY IN FET DEVICES}
관련 출원에 대한 상호 참조
본 특허 문서는 "FET 장치 내에서 낮은 결함 밀도를 가지는 니켈 실리사이드를 형성하는 방법 및 장치"라는 명칭의 미국 특허 출원 11/163,038호 (2005년 10월 3일자)의 출원일의 우선권을 주장하며, 그 전체가 참조로서 본 명세서에 포함되어 있다.
기술 분야
본 발명은 첨단 반도체 장치의 제조에 관한 것이며, 특히 CMOS 집적 장치 내에서 고성능을 가지는 전계 효과 트랜지스터(field effect transistor: FET)의 제조 가능성의 향상에 관한 것으로서, FET 구조물에 니켈 실리사이드가 포함되는 발명이다.
공정 선폭의 감소에 따른 시트 저항의 증가를 막기 위하여 금속 실리사이드를 첨단 FET 장치의 제조에 사용하게 되었다. 특히, 게이트 구조물의 상단 부분에 있는 실리콘 및 게이트에 인접한 소스/드레인 영역의 실리콘 영역은 종종 실리사이 드로 변환된다. 통상적인 실리사이드화 공정에서 금속 층은 먼저 FET 구조물 위로 피착되고, 그 후 구조물이 어닐링되어 금속이 실리콘과 접촉해 있는 곳에 실리사이드를 형성시키고, 반응하지 않은 금속은 후속적으로 제거된다. 도 1A는 기판(1) 상에 형성되며 (게이트 절연체(13,14) 상에 게이트 물질(11,12)을 가지고) 게이트 물질의 측면에 스페이서(15,16)가 있는 한 쌍의 FET 게이트 구조물을 가지는 FET 구조물(10)을 도시한다. 블랭킷 금속 층(17)은 이 구조물 상에 피착되며 층(17) 및 게이트 물질(11,12) 및 기판의 소스/드레인 영역(2) 내의 실리콘은 열처리에 의해 결합될 것이다. 이렇게 도 1B 내에 도시된 바와 같은 실리사이드 영역(18)이 형성된다.
니켈 실리사이드는 다른 금속 실리사이드(예: 코발트 실리사이드)에 비하여 선폭의 감소에 따른 시트 저항 증가가 완만하다. 이런 이유 때문에, 니켈 실리사이드는 게이트 선폭이 65㎚ 이하인 FET 구조물의 제조에 사용할 실리사이드화 물질로 널리 주목 받고 있다. 고 저항 NiSi2 가 아닌, 저 시트 저항 상태 NiSi가 형성되도록 실리사이드화 열처리 공정 중의 온도가 제어된다.
불행히도, 전통적인 니켈 실리사이드 형성 공정은 이른바 파이프 결함(기판 내의 실리사이드가 의도와 다르게 외측으로 성장하는 현상, 특히 스페이서 밑에서 측벽으로 성장하는 현상)에 민감하다. 파이프(19)는 도 1B 내에 간략하게 도시되어 있다. 파이프 내의 물질은 NiSi이거나 NiSi2일 수 있다.
니켈 실리사이드의 파이프 결함은 어떤 유형의 금속 피착 공정이 사용되는지 에 의해 영향을 받는다고 알려져 있다. 피착 공정 (및 공정이 수행되는 도구)은 일반적으로 방향성(시준(collimated)) 또는 비방향성(비시준(non-collimated)) 중 하나이다. 각각의 피착 공정에 의해 결과 실리사이드는 서로 다른 윤곽(profile)을 갖게 된다. (스페이서(15, 16)가 높이 감축 에칭 또는 "풀다운" 공정을 거친 후에) 한 쌍의 게이트 상에 피착된 금속의 윤곽은 도 2A 및 2B에 도시된다. 금속 원자가 실질적으로 기판 표면에 수직한 직선 경로로 이동하는 시준 금속 피착 공정은, 게이트 구조물의 최상부 표면상에 금속 적층(buildup; 21)을 생성하고 (게이트들 사이에 위치한 표면을 포함하는) 기판 표면(21b) 상에 실질적으로 균일한 금속 피복을 형성하는데, 게이트 구조물의 측벽 상의 영역(21a)에는 오직 금속의 얇은 막만이 피착된다(도 2A). 반대로, 비시준 금속 피착 공정은 게이트 구조물의 최상부와 측면 양쪽 모두에 금속(22)을 적층시켜서, 영역 22a의 측벽 상의 금속 두께가 최상부 상의 금속 두께와 개략적으로 동일하게 된다(도 2B). 비시준 프로세스에서 게이트 구조물, 스페이서 및 게이트 구조물 최상부 상에 피착된 금속은 스페이스에 인접한 기판을 차폐(shadowing)시켜서, (예를 들어, 영역 22b 내의) 표면상의 금속 피복이 불완전하게 된다. 이 효과는 영역의 종횡비가 증가함에 따라 (예를 들어, 게이트 구조물들 사이의 거리가 감소함에 따라) 더 두드러지게 된다.
이 공정들을 거친 결과 형성된 실리사이드의 윤곽은 도 2C 및 2D 내에 도시되어 있다. 시준 피착 공정이 사용될 때 (도 2C 참조), 니켈 실리사이드(23)는, 게이트 구조물의 측면 상의 영역(23a)에서는 감소된 두께를 가지고 스페이서에 인접한 소스/드레인 영역(23b) 내에서는 균일한 피복 두께를 가진다. 반대로, 비시 준 공정이 사용될 때 (도 2D 참조), 니켈 실리사이드(24)는, 게이트의 측면 상의 영역(22a)에서 더 큰 두께를 가지지만 스페이스 근처의 영역(22b)에서의 피복이 빈약하다.
연구 결과 파이프 결함의 밀도는 피착 공정의 방향성화 정도(degree of directionality)에 영향을 받는다는 것이 밝혀졌다. 예를 들어, 비방향성(비시준) 공정 내에서 니켈을 피착할 때의 니켈 실리사이드 파이프 결함 밀도는 방향성(시준) 공정 내에서 유사한 두께의 니켈을 피착하는 경우보다 더 낮을 수 있다. 게다가, 이 분야의 수많은 작업자들은 비시준 금속 피착 후에 형성된 실리사이드가 시준 피착 공정 후에 형성된 실리사이드보다 약 30% 가량 낮은 게이트 폴리실리콘 시트 저항을 가지는 것에 주목해왔다. 이는 비시준 공정에서 게이트의 측면에 금속이 더 두껍게 피착되기 때문이다. 반면에, 비시준 금속 피착 공정에서는 소스/드레인 영역 내의 실리사이드 피복이 빈약하기 때문에, 그 영역 내에서의 접촉 저항은 높은 값을 갖게 된다.
따라서 시준 및 비시준 니켈 피착 공정의 장점을 조합하는 것이 매우 바람직하다. 특히, 게이트 구조물의 최상부 상에 비방향성 피착을 수행하고 소스/드레인 영역에 방향성 피착을 수행하는 것이 바람직하다. 한 가능한 접근은 두 단계에 걸쳐 니켈 피착을 수행하는 것으로서, (1)전통적인, 비시준 피착을 사용하여 공정 챔버 내에서 원하는 두께의 일부를 피착하고, (2)나머지 두께를 시준 피착을 사용하여 또 다른 챔버에서 (예를 들어, 어플라이드 머티어리얼스 사(Applied Materials, Inc.)에서 나온 어드밴스드 로우 프레셔 소스(Advanced Low Pressure Source) 도구 에서) 피착하는 것이다. 기판이 공기에 노출되지 않도록 두 공정 챔버가 연결될 필요가 있다. 장비 및 기판 처리의 증가 측면에서 볼 때, 이 해결책은 비용이 많이 든다.
FET 내의 NiSi 제조에 대한 잠재력을 실현하기 위해서, 결과 실리사이드의 시트 저항을 최소화하고 파이프 결함을 예방하도록 방향성 및 비방향성 공정 단계를 통합한 니켈 피착 공정 및 도구에 대한 요구가 있다.
본 발명은 기판상에 FET 장치를 제조하는 방법을 제공함으로써 상기에 기술된 요구를 충족하는데, 이 방법에서, 비방향성 공정을 통해 장치상에 금속을 피착하는 제1 단계 및 방향성 공정을 통해 장치상에 금속을 피착하는 제2 단계는 동일한 챔버에서 수행된다. 제1 단계에서 제1 플라스마가 공정 챔버 내에 형성되고, 제2 단계에서 제2 플라스마가 형성된다. 제2 플라스마는 RF 생성기에 연결된 (니켈 피착의 경우, 바람직하게는 Ni 고리인) 환형 전극의 내부에 형성된다. 제1 플라스마는 표적(target)으로부터 물질을 분리(remove)시키는 반면에, 제2 플라스마는 물질의 이온 농도를 증가시킨다. 전기적으로 바이어스될 수 있는 기판 홀더가 제공되어 이온들이 기판에 수직한 방향으로 유인되도록 한다.
피착된 금속으로부터 형성된 실리사이드(예: 니켈 실리사이드)는 FET 장치의 소스/드레인 영역 및/또는 게이트 구조물 내에 포함될 수 있다. 본 발명의 방법에 의해 형성된 실리사이드화 게이트(silicided gate)는 단지 방향성 공정으로만 피착된 금속으로부터 형성된 실리사이드화 게이트보다 낮은 유효 시트 저항을 가진다. 마찬가지로 본 발명에 따라 형성된 실리사이드화 소스/드레인 영역 또한 단지 비방향성 공정으로만 피착된 금속으로부터 형성된 실리사이드화 소스/드레인 영역보다 낮은 소스/드레인 접촉 저항을 가진다. 금속은 Ni를 사용하는 것이 바람직하지만, Ni, Ti, W, Mo, Co, Pt, Nb 중 임의의 것 또는 이들의 합금을 사용할 수 있다.
피착 공정은 금속 피착이 시준된 정도와 그에 따른 실리사이드 파이프 결함 밀도로서 특징지어진다.
본 발명의 또 다른 특징에 따르면, 상기에 기술된 공정을 수행하는 장치가 제공된다. 장치는 기판을 위한 홀더, 기판 홀더에 대향하도록 피착된 표적, 기판 홀더와 표적 사이에 배치된 환형 전극, 전극 내부에 제2 플라스마를 형성하기 위해 전극에 연결된 제1 RF 생성기 및 기판을 전기적으로 바이어스시키기 위해 기판 홀더에 연결된 제2 RF 생성기를 포함한다. 표적에서 얻은 물질(예: Ni)은 제2 플라스마도 없고 기판을 전기적으로 바이어스시키지도 않은 상태에서는 기판상에 비방향성 피착되며, 제2 플라스마를 갖추고 기판을 전기적으로 바이어스시킨 상태에서는 방향성 피착된다. 제2 플라스마는 물질의 이온 농도를 증가시키고, 기판을 바이어스 시키는 것에 의해 제2 플라스마로부터의 이온이 기판에 수직한 방향으로 진행하게 되어서, 물질은 기판상에 방향성 피착된다.
본 발명의 추가적인 특징에 따르면, 기판상에 형성된 구조물은 제1 및 제2 금속 실리사이드 영역을 포함한다. 제1 영역에서 금속 실리사이드는 구조물의 최상부 및 인접 측벽 상에 배치되고, 제2 영역에서 금속 실리사이드는 측벽에 인접한 기판상에 배치되어 금속 실리사이드의 표면이 측벽과 접촉하게 된다. 제2 영역 내의 금속 실리사이드 두께는 측벽에 가까워질수록 감소한다. 금속 실리사이드 영역은 비연속적일 수 있다.
제1 영역 내의 측벽 상의 금속 실리사이드 두께는 실질적으로 최상부의 두께와 동일할 수 있다. 제2 영역 내의 금속 실리사이드 두께는 제1 영역 내의 금속 실리사이드 두께보다 얇을 수 있다.
본 발명의 더 상세한 특징에 따르면, 기판상에 형성된 FET 게이트 구조물은 최상부 및 측벽, 측벽에 인접한 스페이서, 게이트 물질 최상부 상의 제1 금속 실리사이드 영역 및 스페이서와 접촉하고 있는 기판상의 제2 금속 실리사이드 영역을 가지는 게이트 물질의 일부를 포함할 수 있다. 제1 영역 및 제2 영역은 불연속적이고, 제2 영역의 금속 실리사이드 두께는 스페이서에 가까워질수록 감소한다.
도 1A는 실리사이드 형성 금속 층(a layer of silicide-forming metal)이 피착된 통상적인 FET 게이트 구조물 쌍의 단면도를 도시하는 개략도.
도 1B는 도 1의 게이트 구조물 내에 형성된 니켈 실리사이드를 도시하는 개략도.
도 2A는 시준 (방향성) 공정을 사용하여 게이트 구조물 쌍 위에 피착된 금속의 윤곽을 도시하는 도면.
도 2B는 비시준 (비방향성) 공정을 사용하여 게이트 구조물 쌍 위에 피착된 금속의 윤곽을 도시하는 도면.
도 2C는 시준 (방향성) 공정을 사용하여 금속을 피착한 후에 게이트 구조물 쌍 내에 형성된 실리사이드의 윤곽을 도시하는 도면.
도 2D는 비시준 (비방향성) 공정을 사용하여 금속을 피착한 후에 게이트 구조물 쌍 내에 형성된 실리사이드의 윤곽을 도시하는 도면.
도 3A는 본 발명의 일 실시예에 따라 수행된 피착 공정에 의해 게이트 구조물 쌍 상에 피착된 금속의 윤곽을 도시하는 도면.
도 3B는 도 3A에 도시된 금속 증착 후에 게이트 구조물 쌍 내에 형성된 실리사이드의 윤곽을 도시하는 도면.
도 4는 본 발명의 또 다른 실시예에 따른 금속 피착 장치를 도시하는 개략도.
본 발명에 따르는 니켈 피착 공정은 방향성 및 비방향성 피착 공정을 통합한 것이다. 도 3은 스페이서의 표면으로부터 니켈이 제거되고난 후에 피착된 니켈의 윤곽을 도시한다. 게이트 구조물의 최상부 및 측벽 상단부를 원하는 두께의 니켈(31)로 피복하는데 비방향성 피착이 사용되며, (특히 두 개의 인접하는 게이트 구조물들 사이의) 소스/드레인 영역 내의 금속이 충분한 두께를 가지는 것을 보장하는데 방향성 피착이 사용된다. 방향성 피착 결과, 소스/드레인 영역을 피복하고 있는 금속은 스페이서 표면과 만나서 이어지는 것에 주목할 것이다(도 2B 와 3A를 비교해보라). 비방향성 공정에서의 피착은 게이트들 사이의 기판상에서는 게이트 구조물의 최상부보다 효율이 떨어지기 때문에, 일반적으로 금속(32)의 두께는 금 속(31)의 두께보다 얇다.
도 3B는 도 3A의 니켈을 열처리한 결과 생성되는 실리사이드를 도시한다. 비방향성 피착은 게이트 측면 상에 두꺼운 실리사이드가 형성되는 것을 보장한다(영역(33a); 도 2D의 영역(24a)와 비교해보라). 방향성 피착의 수행 결과 소스/드레인 영역 내의 기판이 실리콘으로 피복된다(영역(34); 도 2C의 영역(23b)와 비교해보라). 방향성 피착량은 스페이서 근처에서 니켈 두께가 감소하도록 조절된다(도 3A의 영역(32a)). 그 결과 게이트 가장자리의 실리사이드의 두께가 감소하고(영역(34a); 도 2C와 비교해보라), 이로써 파이프 결함이 형성될 확률이 감소한다.
그러므로 본 발명에 따라 피착된 금속으로부터 형성된 실리사이드는 단지 방향성 공정으로만 피착된 금속으로부터 형성된 실리사이드보다 낮은 게이트 폴리실리콘 시트 저항을 가지고 더 낮은 밀도의 파이프 결함을 가진다. 또한, 본 발명에 따라 피착된 금속으로부터 형성된 실리사이드는 단지 비방향성 공정으로만 피착된 금속으로부터 형성된 실리사이드보다 낮은 소스/드레인 접촉 저항을 가진다.
본 발명을 따르는 공정이 수행될 수 있는 피착 챔버(100)가 도 4에 도시되어 있다(도 4는 기판의 중심을 관통하는 단면도이다). 금속 표적(40)은 기판 홀더(60)상에 위치한 기판(1) 위에 배치되는데, 최근의 제조 공정에서 기판은 일반적으로 직경 300㎜의 실리콘 웨이퍼이고 웨이퍼 척(chuck)에 고정된다. 표적은 DC 파워 서플라이(41)에 연결된다. 이 실시예에서, 표적(40)은 평면 니켈 표적이고 DC 파워 서플라이의 동작 범위는 500W-5㎾이다(돔형, 엎어진 컵 등과 같은 다른 유형의 표적 또한 사용될 수 있다). 플라스마(42)는 (통상적으로 Ar 가스로부터) 표적과 기판 사이에 형성되며, 표적에 플라스마 충격을 가함으로써 기판을 향해 이동할 물질이 분리된다. 따라서 일반적인 피착 도구 내에서처럼 기판상에 비방향성 피착이 일어난다.
표적과 기판 사이에 니켈 링(50)과 같은 환형 전극이 배치된다. 전극은 또한 니켈로 코팅된 스테인리스 스틸 또는 니켈 와이어 스크린 또는 니켈 실린더로 만들어질 수도 있다. 링(50)은 RF 생성기(51)에 연결되고, 생성기(51)가 동작할 때, 링 내부에 제2 플라스마(52)가 형성된다. RF 생성기(51)는 통상적으로 1-4 ㎒의 주파수를 가지고 200W-2000W 범위의 전력을 공급한다. 제2 플라스마(52)는 기판 표면으로 유인될 수 있는 양 니켈 이온의 밀도를 증가시키는 역할을 한다. 또한 링은 표적(40)으로부터 기판(1)으로 이동하는 Ni 원자를 시준시키는 구멍의 역할을 한다.
또 다른 RF 생성기(61)가 웨이퍼 척(60)에 연결되는데, 이 생성기는 니켈 이온(70)이 기판에 수직한 방향으로 유인되도록 웨이퍼를 바이어스시키는데 사용된다. RF 생성기(61)는 0-800W의 전력을 공급한다. RF 생성기(61)의 동작 주파수는 통상적으로 13.56㎒이지만 낮은 주파수(예: 약 2㎒)일 수도 있다.
통합된 니켈 피착 공정의 제1 단계에서, 생성기(51) 및 생성기(61)는 모두 꺼진다. 따라서, 도구는 기존 모드로 동작하고 게이트 구조물상에 비방향성 피착을 (특히, 게이트 구조물의 측벽의 피복을) 수행한다. 이 초기 금속 피착은 후속 단계에서 웨이퍼가 충전 손상에 의해 받는 영향을 감소시키는 역할을 한다.
피착 공정의 제2 단계에서, RF 생성기(51) 및 RF 생성기(61)는 모두 켜져서, 기판상에 방향성 피착이 이루어지도록 한다. 저압 피착 챔버에서, 금속 이온(70)이 직선 경로로 기판으로 유인되어서, 금속은 높은 종횡비를 갖는 구조로 (예를 들어, 트렌치의 바닥에 또는 인접하는 게이트들 사이의 기판 상에) 피착 된다는 것을 이해할 것이다. 방향성 피착에 의해 충분한 금속 피복을 얻을 수 있고, 따라서 게이트들 사이의 기판도 실리사이드로 충분하게 피복될 수 있다.
대안적으로, 공정의 시작 시점의 짧은 시간 동안 방향성 금속 피착이 수행되어, 비방향성 금속 피착이 시작되기 전에 스페이서 근처(예: 도 3A에 도시된 영역32a)를 확실하게 금속으로 피복할 수 있다.
도구에 대한 하나 이상의 동작 파라미터를 변화시킴으로써 공정을 최적화할 수 있다. 파라미터는 총 공정 시간, RF 생성기가 동작한 시간(방향성 피착 시간), 방향성 피착 시간 대 총 시간의 비율, 비방형성 및 방향성 피착 단계 중 어느 하나의 가스 압력 및 하나 이상의 RF 생성기에 의해 공급된 전력을 포함한다. 전체 공정은 가변적인 방향성 정도(즉 가변적인 금속 피착 시준도(degree of collimation))를 가짐으로써 실리사이드 파이프 결함 밀도에 영향을 주게 되는 것으로 생각될 수 있다. 또한 파이프 결함은 기판 온도, 피착된 합금의 조성 및 피착 후의 어닐링 조건에 영향을 받는다.
상기에 기술된 피착 공정은 특히 FET 게이트 구조물상의 피착에 적용될 수 있다. 더 일반적으로, 이 공정은 높은 종횡비를 가지는 형상(예: 깊이가 넓이의 두 배 이상이 넘는 트렌치)으로 피착되는 다양한 상황에 유리하게 사용될 수 있다. 피착의 시준도를 변화시킴으로써, 후속적으로 형성된 실리사이드의 파이프 결함 밀 도가 제어되면서 형상의 바닥이 금속으로 피복되는 것이 보장된다.
상기에 기술된 금속 피착 공정 및 도구는 니켈 실리사이드를 형성하기 위하여 니켈을 피착하는데 유리하게 사용될 수 있다. 공정 및 도구는 예를 들어 Ni 합금, Ti, W, Mo, Co, Pt, Nb 및 이들의 합금과 같은 다른 실리사이드 형성 금속에 적용되도록 구성될 수 있다.
본 발명은 특정 실시예의 관점에서 기술되었지만, 상기의 기술에 비추어 볼 때 다양한 대체, 수정 및 변형을 가하는 것이 당업자에 자명함을 명백하게 알 수 있다. 따라서 본 발명은, 본 발명과 청구 범위의 사상과 범주 내의 이러한 모든 대체, 수정 및 변형을 포함하고자 한다.

Claims (10)

  1. 기판상에 금속을 피착하는 방법으로서,
    상기 기판상에 금속을 비방향성 공정(non directional process)으로 피착하는 단계;
    상기 기판상에 금속을 방향성 공정(directional process)으로 피착하는 단계; 및
    후속하여 상기 금속 및 상기 피착된 금속 아래에 놓인 실리콘으로부터 실리사이드(silicide)를 형성하는 단계를 포함하고,
    상기 피착 단계들은 동일 공정 챔버 내에서 임의의 순서로 수행되는, 방법.
  2. 제1항에 있어서,
    상기 비방향성 공정으로 금속을 피착하는 단계는 제1 플라스마 영역에 플라스마를 형성하는 단계를 더 포함하고,
    상기 방향성 공정으로 금속을 피착하는 단계는 제2 플라스마 영역에 플라스마를 형성하는 단계를 더 포함하는, 방법.
  3. 제2항에 있어서,
    상기 방향성 공정으로 금속을 피착하는 단계는 상기 기판과 상기 기판에 대향하는 표적 사이에 배치된 환형 전극을 제공하는 단계를 더 포함하고, 상기 전극은 제1 RF 발생기에 연결되며;
    상기 제2 플라스마 영역은 상기 전극의 내부를 포함하는, 방법.
  4. 제2항 또는 제3항에 있어서,
    상기 제1 플라스마 영역 내의 플라스마에 의해 상기 기판에 대향하도록 배치된 표적으로부터 물질이 분리(remove)되고, 상기 제2 영역 내의 플라스마에 의해 상기 물질의 이온화가 이뤄지는, 방법.
  5. 제4항에 있어서,
    상기 기판은 기판 홀더 상에 배치되고, 상기 방향성 공정으로 금속을 피착하는 단계는 상기 기판을 전기적으로 바이어스 시키기 위해 상기 홀더에 연결된 제2 RF 생성기를 제공하는 단계를 더 포함하며, 그리함으로써 상기 제2 플라스마 영역으로부터의 이온이 상기 기판에 수직한 방향으로 상기 기판에 유도되는, 방법.
  6. 삭제
  7. 기판상에 형성된 구조물로서,
    금속 실리사이드 영역을 포함하고,
    제1 영역에서 상기 금속 실리사이드가 상기 구조물의 최상부 및 인접한 측벽 상에 배치되고,
    제2 영역에서 상기 제2 영역 내의 상기 금속 실리사이드의 상부 표면이 상기 기판의 상부 표면보다 높으며 상기 측벽의 표면에 접촉하도록 상기 금속 실리사이드가 상기 측벽에 인접한 상기 기판상에 배치되며,
    상기 제2 영역 내의 상기 금속 실리사이드의 상기 상부 표면의 높이는 상기 측벽으로부터의 거리가 가까워질수록 감소하는, 구조물.
  8. 제7항에 있어서,
    상기 제1 영역에서, 상기 측벽 상의 상기 금속 실리사이드의 두께는 상기 최상부상의 두께와 동일한, 구조물.
  9. 제7항 또는 제8항에 있어서,
    상기 제1 영역 내의 금속 실리사이드는 제1 두께에 의해 특징지어지고 상기 제2 영역 내의 금속 실리사이드는 상기 제1 두께보다 얇은 제2 두께에 의해 특징지어지는, 구조물.
  10. 기판상에 형성되는 FET 게이트 구조물로서,
    측벽 및 최상부를 가지는 게이트 물질 부분;
    상기 측벽에 인접한 스페이서;
    상기 게이트 물질의 최상부 상의 제1 금속 실리사이드 영역; 및
    상기 기판상에 있고 상기 스페이서와 접촉하는 제2 금속 실리사이드 영역을 포함하고, 상기 제2 금속 실리사이드 영역은 상기 기판의 상부 표면보다 높은 상부 표면을 가지며,
    상기 제1 영역 및 상기 제2 영역은 불연속적이고,
    상기 제2 영역 내의 상기 금속 실리사이드의 상기 상부 표면의 높이는 상기 스페이서로부터의 거리가 가까워질수록 감소하는, FET 게이트 구조물.
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