JP2000012852A - 半導体装置およびその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 ゲート電極の上には厚く、ソース・ドレイン
電極の上には薄くシリサイド層を形成した半導体装置お
よびその製造方法を提供する。 【解決手段】 ソース電極およびドレイン電極の形成さ
れた半導体基板と、側壁に絶縁膜の形成されたゲート電
極とを少なくとも具備し、ソース電極、ドレイン電極お
よびゲート電極の表面にシリサイド層が形成されてい
て、ゲート電極上に形成されたシリサイド層の厚さがソ
ース電極およびドレイン電極上に形成されたシリサイド
層よりも厚い半導体装置およびその製造方法。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、シリサイド層を備
えた半導体装置およびその製造方法に係り、特に、ゲー
ト電極上にシリサイド層を厚く形成した半導体装置およ
びその製造方法に関する。

【０００２】

【従来の技術】高密度ＭＯＳ（金属酸化膜半導体）型Ｆ
ＥＴ（電界効果型トランジスタ）のゲート電極として
は、ゲート電極と共にソース・ドレイン電極の形成がセ
ルフアラインで行えることから、ポリシリコンゲートが
用いられている。しかし、ポリシリコンだけでは、抵抗
値が高いため、ポリシリコン上にシリサイドを形成する
ポリサイドが用いられるようになってきている。シリサ
イドは、高融点で、耐酸化性があり、セルフアラインで
ゲート電極、ソース電極およびドレイン電極に形成する
ことができる。

【０００３】従来のシリサイドゲートを有する半導体装
置を図４に示す。通常のスパッタリングでは上部からメ
タル粒子が飛翔してくるため、ソース、ゲート、ドレイ
ン電極に一様の厚さでメタル層が堆積し、その後の熱処
理でほぼ同等一様の厚さでシリサイドが成膜する。

【０００４】しかしながら、最近では、ソース・ドレイ
ン拡散層の薄層化が進んでおり、その厚さは約０．２μ
ｍ以下にまで薄くなっている。そのため、このソース・
ドレイン拡散層の深さに比べてシリサイド層が厚く形成
されると、ソース・ドレインの接合部でジャンクション
リークを起こしやすくなる。従って、ソース・ドレイン
電極の上のシリサイド層は薄く広く成長させることが望
ましい。

【０００５】それに対し、ゲート抵抗を下げるため、ゲ
ート電極の上のシリサイド層は厚く成長させるのが望ま
しい。

【０００６】このように、シリサイド層を形成するにあ
たっては、ゲート電極には厚く、ソース・ドレイン電極
には薄く形成するのが望ましいが、従来の方法ではなか
なか実現することができなかった。

【０００７】もちろん、ゲート電極とソース・ドレイン
電極とのシリサイド化を別々に行えばよいのであるが、
そうすると、リソグラフィー工程が別になり、位置がず
れる可能性もでてくるばかりか、工程数が増えてその作
業は煩雑なものとなってしまい、現実的ではない。

【０００８】

【発明が解決しようとする課題】上述した通り、シリサ
イド層を、ゲート電極の上には厚く、ソース・ドレイン
電極の上には薄く形成された半導体装置が求められてお
り、また、この半導体装置を簡便に製造する方法も求め
られていた。

【０００９】本発明は、上記のような問題を解決するた
めになされたものであり、ゲート電極の上には厚く、ソ
ース・ドレイン電極の上には薄くシリサイド層を形成し
た半導体装置およびその製造方法を提供することを目的
とする。

【００１０】

【課題を解決するための手段】本発明の半導体装置は、
ソース電極およびドレイン電極の形成された半導体基板
と、側壁に絶縁膜の形成されたゲート電極とを少なくと
も具備する半導体装置であって、ソース電極、ドレイン
電極およびゲート電極の表面にシリサイド層が形成され
ていて、ゲート電極上に形成されたシリサイド層の厚さ
がソース電極およびドレイン電極上に形成されたシリサ
イド層よりも厚いことを特徴としている。

【００１１】本発明の半導体装置において、ゲートの側
壁絶縁膜はＳｉＯｘまたはＳｉＮｘからなる。

【００１２】本発明の半導体装置において、ゲート電極
は自己整合的に形成される。

【００１３】本発明におけるシリサイド層としては、Ｃ
ｏＳｉ₂ 、ＮｉＳｉ、ＴｉＳｉ₂ 、ＺｒＳｉ₂ 、ＨｆＳ
ｉ₂ 、ＴａＳｉ₂ 、ＰｔＳｉｘ等が挙げられる。

【００１４】本発明の半導体装置は、斜め上方に位置し
たメタルターゲットから所定の角度でスパッタリングす
ることによって、ゲート電極上および側壁には、ソース
・ドレイン電極よりも厚くメタル層が堆積する。ゲート
電極、ソース・ドレイン電極はシリコンであるため、金
属を成膜して熱処理することによってシリサイドが形成
されるが、ゲート電極の両側には絶縁膜である酸化膜が
形成されているため、シリサイド化が起こらない。この
ようにして、ゲート電極上には厚く、ソース・ドレイン
電極にはそれよりも薄くシリサイド層を形成することが
できる。

【００１５】本発明の半導体装置の製造方法は、半導体
基板上にゲート電極膜を形成してパターニングする工程
と、半導体基板および前記ゲート電極膜上に絶縁膜を形
成し、ゲート電極膜の両側壁以外の絶縁膜を除去する工
程と、両側壁に絶縁膜が残されたゲート電極の両側に位
置する半導体基板上に不純物を注入してソース電極およ
びドレイン電極を形成する工程と、ゲート、ソースおよ
びドレイン電極上にメタル膜を堆積する工程と、熱処理
によりメタル膜をシリサイド化する工程と、シリサイド
化しなかった余分なメタル膜を選択的に除去する工程と
を具備することを特徴としている。

【００１６】本発明の半導体装置の製造方法において、
ゲート電極上に形成されたシリサイド層の厚さがソース
電極および前記ドレイン電極上に形成されたシリサイド
層よりも厚い。

【００１７】本発明の半導体装置の製造方法において、
絶縁膜はＳｉＯｘまたはＳｉＮｘからなる。

【００１８】本発明の半導体装置の製造方法において、
ゲート電極は自己整合的に形成される。

【００１９】本発明の半導体装置の製造方法のシリサイ
ド層形成工程において、半導体基板の平行方向に対して
ｔａｎ^−１（Ｈ／Ｗ）以下（ここで、Ｈはゲート電極の
高さ、Ｗはソースまたはドレインの幅を表わす）の角度
でメタルターゲットからメタルが導入される。

【００２０】このシリサイド層形成工程において、メタ
ルターゲットは環状で、半導体基板の上方にて囲むよう
に位置している。もしくは、このシリサイド層形成工程
において、メタルターゲットは平板状で、半導体基板の
上方に位置している。

【００２１】本発明において、ターゲットは半導体基
板、すなわちウェハーよりも直径の大きな環状形状を有
している。また、ターゲットの位置は、ウェハーの上方
にあって、ターゲットの中心からの法線方向がウェハー
の中心を向くようにし、具体的には、ターゲットの中心
からの法線とウェハー表面との成す角度θがｔａｎ^−１
（Ｈ／Ｗ）以下（ここで、Ｈはゲート電極の高さ、Ｗは
ソース電極又はドレイン電極の幅を表わす）となるよう
に配置する。

【００２２】このように配置されたターゲットを用い
て、ウェハーを回転させながらメタル膜を堆積すると、
シャドー効果による影響を受けることなく、ゲート電
極、ゲート電極側壁の酸化膜および金属粒子の飛来する
側のソースまたはドレイン電極には金属粒子が堆積す
る。一方、反対側のドレインまたはソース電極はゲート
電極の影となってターゲットからの粒子は堆積しない。
従って、ゲート電極および側壁の酸化膜に選択的に金属
粒子を均一性良く厚く堆積させることができる。

【００２３】上述した通り、ターゲットには環状または
平板状がありいずれも本発明に用いることができるが、
平板状ターゲットを用いて、スパッタリングを両側から
行うと、上から見ると細長い形状のゲートにより厚く堆
積させることができる。また、環状ターゲットを用い
て、スパッタリングを行うと、または平板ターゲットで
ウェハーを回転させながらスパッタリングを行うと、タ
ーゲット材をより均一につけることができる。

【００２４】本発明に用いるスパッタリングターゲット
の構成成分としては、モリブデン（Ｍｏ）、タングステ
ン（Ｗ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、ハ
フニウム（Ｈｆ）、ニオブ（Ｎｂ）、タンタル（Ｔ
ａ）、バナジウム（Ｖ）、コバルト（Ｃｏ）、クロム
（Ｃｒ）およびニッケル（Ｎｉ）等の比抵抗の小さい金
属シリサイド薄膜の形成が可能な金属を単独または２種
類以上併用することができるが、中でも、Ｃｏ、Ｔｉ、
Ｚｒ、ＨｆおよびＴａ等の金属が好ましい。

【００２５】これらの金属は従来の電極配線材と比較し
て、比抵抗が小さく、高温における耐腐食性が高いた
め、そのシリサイドを半導体の電極配線に用いると、半
導体装置における演算が高速化し、また、半導体装置製
造時の薬品による腐食や高温処理による酸化を受けにく
いという利点を有する。

【００２６】本発明において用いるられるスパッタリン
グガスとしては、窒素ガス、アルゴンガス、あるいはこ
れらを２種類以上混合させたものが挙げられるが、通常
はアルゴンガスのみである。また、スパッタリング時の
圧力は０．０５〜１．０Ｐａ、印加パワーは２．０ｋＷ
程度が用いられる。

【００２７】本発明において用いられるスパッタリング
装置は特に限定されるものではないが、ダイオードスパ
ッタリング、三極スパッタリング、四極スパッタリン
グ、高周波スパッタリング、マグネトロンスパッタリン
グ等が挙げられる。

【００２８】本発明の半導体装置およびその製造方法
は、ＭＯＳ−ＦＥＴ、ＣＭＯＳ−ＦＥＴ等に主に適用さ
れるが特にこれに限られるものではない。

【００２９】

【発明の実施の形態】本発明の半導体装置について図１
を用いて以下に説明する。

【００３０】図１（ｅ）はシリサイド層が形成された本
発明の半導体装置の断面図である。シリコン半導体基板
上にゲート電極１、ソース電極２およびドレイン電極３
が形成されている。また、ゲート電極１の両側壁にはＳ
ｉＯ₂ からなる絶縁膜４が形成されている。ソース電極
２およびドレイン電極３上にはメタルシリサイド７が２
０ｎｍの厚さで形成されており、ゲート電極１上にはメ
タルシリサイド７が３５ｎｍの厚さで形成されている。

【００３１】この半導体装置の製造方法について、図１
（ａ）〜（ｅ）を用いて以下に説明する。

【００３２】まず、島状にパターニングされたシリコン
基板上に絶縁膜（図示せず）およびゲート電極１を形成
する。ソース・ドレイン電極２、３に不純物を１０¹⁷〜
１０¹⁹atoms/cm³ 程度の低濃度で導入した後、ＳｉＯ₂
膜４を成膜し、反応性イオンエッチング（ＲＩＥ）法な
どの異方性の高いエッチング法によりエッチングし、ゲ
ート電極１の側面近傍にのみこのＳｉＯ₂ 膜４を残す。
そして、この残したＳｉＯ₂ 膜４をマスクとして利用
し、１０²⁰〜１０²¹atoms/cm³ 程度の高濃度のイオンを
導入し、この不純物を活性化させてソース・ドレイン電
極２、３を完成する。

【００３３】次に、図１（ａ）に示すように、図中右側
から、スパッタターゲット（図示せず）からのメタル粒
子であるＣｏ（コバルト）５が角度θ（１０°）で飛翔
してくるようにしてメタル膜であるＣｏ膜６を形成して
いく。

【００３４】スパッタターゲットとしては、純度４Ｎ５
のＣｏターゲットを用いた。

【００３５】スパッタリングは、アルゴンを１００sccm
導入し、膜厚１０ｎｍになるよう調整した。スパッタリ
ングは、圧力０．３〜４Pa、印加パワー０．３ｋＷの条
件で約１００秒行った。

【００３６】すると、図１（ｂ）に示すように、Ｃｏ膜
６が図中右側に形成される。次に、図１（ｃ）に示すよ
うに左側からＣｏ膜６を形成する。

【００３７】尚、本実施例においては図３に示すリング
状スパッタターゲットを用いてスパッタリングを行っ
た。

【００３８】図１（ｄ）に示すようにゲート電極１、Ｓ
ｉＯ₂ 膜４およびソース・ドレイン電極２、３を覆うよ
うにＣｏ膜６が形成される。Ｃｏ粒子５を角度θで飛翔
させるため、ゲート電極１上には１０ｎｍ、ソース・ド
レイン電極２、３には６ｎｍ堆積する。すなわち、ゲー
ト電極１上には、ソース・ドレイン電極２、３より厚く
Ｃｏ粒子５が堆積する。ここで、適切な温度の熱処理を
行うと、図１（ｅ）に示すようなメタルシリサイドであ
るＣｏＳｉ₂ 膜７が形成される。このとき、ＳｉＯ₂ 膜
４はシリサイド化しないため、ＳｉＯ₂ 膜４上にはＣｏ
Ｓｉ₂ は成膜しない。

【００３９】図２は、本発明の環状ターゲットにより、
半導体基板上のソース・ドレイン電極およびゲート電極
にメタル粒子を飛翔させている断面図である。この環状
ターゲットの中心からの法線方向がウェハーの中心を向
くようにウェハーの上方に位置しており、角度θは、ｔ
ａｎ^−１（Ｈ／Ｗ）で表わされる。具体的にはＨが６０
０ｎｍ、Ｗが２μｍの時は角度θは１６．７°以下とな
る。

【００４０】図３は、本発明の平板状ターゲットによ
り、半導体基板上のソース・ドレイン電極およびゲート
電極にメタル粒子を飛翔させている断面図である。この
平板状ターゲットの中心からの法線方向がウェハーの中
心を向くようにウェハーの上方に位置しており、角度θ
は、ｔａｎ^−１（Ｈ／Ｗ）で表わされる。具体的にはＨ
が６００ｎｍ、Ｗが２μｍの時は角度θは１６．７°以
下となる。この平板状ターゲットはウェハー上方に固定
されているため、ウェハーを約２ＲＰＳの速度で回転さ
せてメタル層を形成する。

【００４１】

【発明の効果】本発明の半導体装置によれば、ゲート電
極の上には厚く、ソース・ドレイン電極の上には薄くシ
リサイド層が形成された構造を有する半導体装置が実現
できる。また、本発明の半導体装置の製造方法によれ
ば、半導体基板に対して斜め上方にスパッタリングター
ゲットを位置させて、メタル層を形成させるという簡便
な手段でゲート電極の上には厚く、ソース・ドレイン電
極の上には薄くシリサイド層を形成することができる。

【図面の簡単な説明】

【図１】本発明の半導体装置およびその製造方法を示す
図。

【図２】平板状スパッタリングターゲットによるスパッ
タリングを示す断面図。

【図３】環状スパッタリングターゲットによるスパッタ
リングを示す断面図。

【図４】従来の半導体装置の断面図。

───────────────────────────────────────────────────── フロントページの続き Ｆターム(参考） 4M104 AA01 BB01 BB20 BB21 BB22 BB24 BB25 BB26 BB27 BB28 CC01 CC05 DD04 DD37 DD84 EE09 EE17 FF14 5F040 DA01 DC01 EC01 EC04 EC07 EC13 EF02 EF11 EH02 FA03 FA05 FA07 FA19 FB02 FB04 FC00 FC19

Claims (10)

【特許請求の範囲】
1. 【請求項１】 ソース電極およびドレイン電極の形成さ
   れた半導体基板と、側壁に絶縁膜の形成されたゲート電
   極とを少なくとも具備する半導体装置であって、 前記ソース電極、前記ドレイン電極および前記ゲート電
   極の表面にシリサイド層が形成されていて、前記ゲート
   電極上に形成されたシリサイド層の厚さが前記ソース電
   極および前記ドレイン電極上に形成されたシリサイド層
   よりも厚いことを特徴とする半導体装置。
2. 【請求項２】 前記ゲートの側壁絶縁膜はＳｉＯｘまた
   はＳｉＮｘからなることを特徴とする請求項１記載の半
   導体装置。
3. 【請求項３】 前記ゲート電極は自己整合的に形成され
   たものであることを特徴とする請求項１記載の半導体装
   置。
4. 【請求項４】 半導体基板上にゲート電極膜を形成して
   パターニングする工程と、前記半導体基板および前記ゲ
   ート電極膜上に絶縁膜を形成し、前記ゲート電極膜の両
   側壁以外の前記絶縁膜を除去する工程と、前記両側壁に
   前記絶縁膜が残された前記ゲート電極の両側に位置する
   前記半導体基板上に不純物を注入してソース電極および
   ドレイン電極を形成する工程と、前記ゲート、ソースお
   よびドレイン電極上にメタル膜を堆積する工程と、熱処
   理により前記メタル膜をシリサイド化する工程と、シリ
   サイド化しなかった余分な前記メタル膜を選択的に除去
   する工程とを具備することを特徴とする半導体装置の製
   造方法。
5. 【請求項５】 前記ゲート電極上に形成されたシリサイ
   ド層の厚さが前記ソース電極および前記ドレイン電極上
   に形成されたシリサイド層よりも厚いことを特徴とする
   請求項４記載の半導体装置の製造方法。
6. 【請求項６】 前記絶縁膜はＳｉＯｘまたはＳｉＮｘか
   らなることを特徴とする請求項４記載の半導体装置の製
   造方法。
7. 【請求項７】 前記ゲート電極は自己整合的に形成され
   たものであることを特徴とする請求項４記載の半導体装
   置の製造方法。
8. 【請求項８】 前記シリサイド層形成工程において、前
   記半導体基板の平行方向に対してｔａｎ^−１（Ｈ／Ｗ）
   以下（ここで、Ｈはゲート電極の高さ、Ｗはソースまた
   はドレインの幅を表わす）の角度でメタルターゲットか
   らメタルが導入されることを特徴とする請求項４記載の
   半導体装置の製造方法。
9. 【請求項９】 前記メタルターゲットは環状で、前記半
   導体基板の上方にて囲むように位置していることを特徴
   とする請求項８記載の半導体装置の製造方法。
10. 【請求項１０】 前記メタルターゲットは平板状で、前
    記半導体基板の斜め上方に位置していることを特徴とす
    る請求項８記載の半導体装置の製造方法。