JP5106400B2 - Ｆｅｔデバイスにおいて低欠陥密度のニッケルシリサイドを形成するための方法及び装置 - Google Patents

Ｆｅｔデバイスにおいて低欠陥密度のニッケルシリサイドを形成するための方法及び装置 Download PDF

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Description

本発明は、先進的な半導体デバイスの製造に関し、特に、ニッケルシリサイドがＦＥＴ構造の中に含まれる、ＣＭＯＳ集積デバイス内の高性能電界効果トランジスタ（ＦＥＴ）の改良された製造性に関する。
金属シリサイドは、先進的なＦＥＴデバイスの製造において、処理する線幅が細くなるにつれて増大するシート抵抗を制限するために使用されるようになってきている。特に、ＦＥＴのゲート構造体の上部のシリコン及びゲートに隣接するソース／ドレイン領域内のシリコンの区域が、シリサイドに変換されることが多い。通常のシリサイド化プロセスにおいては、最初に金属層がＦＥＴ構造体の上に堆積され、その後、その構造体はアニールされて、金属がシリコンと接触する場所でシリサイドの形成が引き起こされ、未反応金属がその後で取り除かれる。図１は、基板１上に形成され、一対のＦＥＴゲート構造体（ゲート誘電体１３、１４上にゲート材料１１、１２を有する）を有し、ゲート材料の両側にスペーサ１５、１６を備えたＦＥＴ構造体１０を示す。ブランケット金属層１７が構造体上に堆積され、熱処理によって、層１７中の金属をゲート材料１１、１２及び基板のソース／ドレイン領域２の中のシリコンと化合させることになる。このようにして、シリサイド材料１８の領域が図２に示されるように形成される。
ニッケルシリサイドは、他の金属シリサイド（例えば、コバルトシリサイド）と比べて、線幅が細くなることによるシート抵抗の上昇がそれほどひどくない。そのため、ニッケルシリサイドは、ゲート線幅が６５ｎｍ以下のＦＥＴ構造体の製造において、最適なシリサイド材料であると広く考えられている。シリサイド化熱処理プロセスにおける温度は、高抵抗のＮｉＳｉ２ではなく、低シート抵抗相のＮｉＳｉが形成されるように制御される。
残念ながら、従来のニッケルシリサイド形成プロセスは、いわゆるパイプ欠陥と称される基板内でのシリサイドの望ましくない外向きの成長、特にスペーサ下の横方向への成長を起こしやすい。パイプ１９は、図２に図式的に示される。パイプ中の材料は、ＮｉＳｉ又はＮｉＳｉ２のいずれかであり得る。
ニッケルシリサイドにおけるパイプ欠陥の密度は、使用される金属堆積プロセスの種類によって影響を受けることが知られている。堆積プロセス（及びその中でプロセスが実行されるツール）は、一般に方向性（コリメート）又は無方向性（非コリメート）のどちらかである。それぞれの堆積プロセスは、結果として得られるシリサイドの輪郭（プロファイル）が全く異なる。一対のゲート上に堆積された金属（スペーサ１５、１６が高さ低減エッチング又は「プルダウン」プロセスを受けた後の）の輪郭が、図３及び図４に示される。コリメート金属堆積プロセスは、金属原子が基板表面に対して実質的に垂直な直線経路で進み、ゲート構造体の頂面上での金属２１の盛り上がり（build-up）と、基板表面（ゲート間の表面を含む）上での実質的に均一な金属被覆２１ｂを生じさせ、ゲート構造体の側壁上の領域２１ａでは薄い金属層しか堆積されない（図３）。対照的に、非コリメート金属堆積プロセスは、金属２２をゲート構造体の頂部及び側部の両方に堆積させるので、領域２２ａの側壁上の金属の厚さは、ゲートの頂部上の金属の厚さとほぼ同じになる（図４）。非コリメート・プロセスでは、ゲート構造体、スペーサ、及びゲート構造体の頂部に堆積された金属はスペーサに近接する基板に影を作るので、表面上の（例えば領域２２ｂにおける）金属被覆が不完全になる場合がある。この効果は、領域のアスペクト比が増大するに従って（例えば、ゲート構造体間の距離が減少するに従って）、より顕著になる。
これらのプロセスの結果として形成されるシリサイドの輪郭が、図５及び図６に示される。コリメート堆積プロセスが使用された場合（図５参照）、ニッケルシリサイド２３は、ゲート構造体の両側の領域２３ａにおいて厚さが小さく、ソース／ドレイン領域２３ｂにおいてスペーサに隣接した均一な被覆を有する。対照的に、非コリメート堆積プロセスが使用された場合（図６参照）、ニッケルシリサイド２４は、ゲートの側部上の領域２４ａにおいてより大きい厚さを有するが、スペーサに隣接する領域２４ｂの被覆（カバレッジ）は不十分である。
研究によって、パイプ欠陥の密度は堆積プロセスの方向性の程度によって影響されることが示されている。例えば、無方向性（非コリメート）プロセスでのＮｉの堆積は、方向性（コリメート）プロセスでの同じ厚さのニッケルの堆積よりも、ニッケルシリサイドパイプ欠陥密度が低くなる場合がある。さらに、本分野の多くの研究者達は、非コリメート金属堆積後に形成されるシリサイドは、コリメート堆積プロセス後に形成されるシリサイドと比べて約３０％低いゲート・ポリシリコンのシート抵抗を有することに注目している。このことは、非コリメート・プロセスにおいてゲート側部に堆積される金属の厚さの方がより大きいことに起因する。その一方で、非コリメート金属堆積プロセスにおいて、ソース／ドレイン領域内の不十分なシリサイド被覆は、その領域における高い接触抵抗をもたらす。
従って、コリメート及び非コリメート・ニッケル堆積プロセスの最良の特徴を組み合わせることが、非常に望ましい。具体的には、ゲート構造体の頂部では無方向性の堆積を用いる一方で、ソース／ドレイン領域内では方向性の堆積を用いることが望ましい。１つの可能な手法は、（１）従来の非コリメート・プロセスを用いるプロセス・チャンバ内で所望の厚さのうちの一部を堆積し、（２）コリメート・プロセスを用いる別のチャンバ内で（例えば、Ａｐｐｌｉｅｄ Ｍａｔｅｒｉａｌｓ、Ｉｎｃ．のＡｄｖａｎｃｅｄ Ｌｏｗ Ｐｒｅｓｓｕｒｅ Ｓｏｕｒｃｅツール内で）残りの厚さを堆積させる、２つのステップでニッケル堆積を行うことである。この２つのプロセス・チャンバは、基板が空気に露出しないように連結される必要がある。この解決法は、装置及び基板の取り扱いの増大の両方の点で費用がかかる。
ＦＥＴ製造におけるＮｉＳｉに対してこの可能性を実現するために、方向性及び無方向性のプロセス・ステップを統合し、その結果、得られるシリサイドが最小限のシート抵抗を有し、かつパイプ欠陥を回避する、ニッケル堆積プロセス及びツールが必要とされる。
本発明は、無方向性プロセスでデバイス上に金属を堆積する第１のステップと、方向性プロセスでデバイス上に金属を堆積する第２のステップの２つのプロセス・ステップが同一のチャンバ内で実行される、基板上にＦＥＴデバイスを作成する方法を提供することにより、上述の必要性に対処する。第１のステップにおいて、第１のプラズマがプロセス・チャンバ内に形成され、第２のステップにおいて、第２のプラズマが形成される。第２のプラズマはＲＦ発生器に連結された環状電極（ニッケル堆積の場合には、好ましくはＮｉリング環）の内側で形成される。第１のプラズマは、ターゲットから材料を取り出させ（to be removed）、一方で第２のプラズマは材料のイオン密度を増大させる。基板ホルダが設けられ、これには電気的にバイアスをかけられる場合もあり、その結果、イオンは基板に対して垂直な方向で基板に引き寄せられる。
堆積金属から形成されたシリサイド（例えばＮｉＳｉ）は、ＦＥＴデバイスのゲート構造体及び／又はソース／ドレイン領域内に含まれ得る。本発明の方法によって形成されたシリサイド化ゲートは、方向性プロセスのみで堆積された金属から形成されるシリサイド化ゲートよりも低い実効シート抵抗を有する。本発明に従って形成されたシリサイド化ソース／ドレイン領域は、同様に、無方向性プロセスのみで堆積された金属から形成されるシリサイド化ソース／ドレイン領域よりも低いソース／ドレイン接触抵抗を有する。金属は、好ましくはＮｉであるが、Ｎｉ、Ｔｉ、Ｗ、Ｍｏ、Ｃｏ、Ｐｔ、Ｎｂ又はそれらの合金のいずれかであってもよい。
堆積プロセスは、金属堆積のコリメーションの程度によって特徴づけることができ、シリサイドパイプ欠陥密度はそれに従う。
本発明の別の態様によれば、上述のプロセスを実行するための装置が提供される。この装置は、基板のためのホルダと、基板ホルダに対向して配置されたターゲットと、基板ホルダとターゲットとの間に配置された環状電極と、電極の内側に第２のプラズマを形成するための、電極に接続された第１のＲＦ発生器と、基板に電気的にバイアスをかけるための、基板ホルダに接続された第２のＲＦ発生器とを備える。ターゲット（例えばＮｉ）からの材料は、第２のプラズマが存在しない場合、かつ基板に電気的にバイアスがかけられていない場合に、基板上に無方向性で堆積され、第２のプラズマが存在する条件下、及び基板に電気的にバイアスがかけられている条件下で、基板上に方向性の堆積をされる。第２のプラズマは、材料のイオン密度を増大させ、基板のバイアスは、イオンを第２のプラズマから基板に垂直な方向で移動させ、それにより基板上で材料の方向性の堆積を生じさせる。
本発明の付加的な態様によれば、基板上に形成された構造体は、金属シリサイドの第１及び第２の領域を含む。第１の領域において、金属シリサイドは、構造体の頂部上、及び隣接する側壁上に配置され、第２の領域において、金属シリサイドは、金属シリサイドの表面が側壁に接触するように、側壁に隣接する基板上に配置される。第２の領域の金属シリサイドの厚さは、側壁からの距離が減少するにつれて減少する。金属シリサイドの両領域は、不連続であり得る。第１の領域の側壁上の金属シリサイドの厚さは、頂部上の厚さと実質的に等しい。第２の領域内の金属シリサイドの厚さは、第１の領域内の金属シリサイドの厚さより小さい場合がある。
本発明のさらなる態様によれば、基板上に形成されたＦＥＴゲート構造体は、頂部及び側壁を有するゲート材料の部分と、側壁に隣接するスペーサと、ゲート材料の頂部上の金属シリサイドの第１領域と、基板上で、かつスペーサに接触する金属シリサイドの第２領域とを含む。第１領域と第２領域とは不連続であり、第２領域内の金属シリサイドの厚さは、スペーサからの距離が減少するにつれて減少する。
本発明によるニッケル堆積プロセスは、方向性及び無方向性堆積プロセスを統合する。図７は、ニッケルがスペーサの表面から取り除かれた後の、堆積されたニッケルの輪郭を示す。ゲート構造体の頂部及び側壁上部を所望の厚さのニッケル３１で覆うために、無方向性堆積が用いられ、ソース／ドレイン領域内の金属３２が（特に２つの隣接するゲート構造体間で）適切な厚さを有することを保証するために、方向性堆積が用いられる。方向性堆積の結果として、ソース／ドレイン領域を覆う金属がスペーサの表面に接触し、その表面に連続するようになることに、注目すべきである（図４と図７を対比）。無方向性プロセスでの堆積は、ゲート構造体の頂部よりもゲート間の基板上での効率の方が低いため、金属３２の厚さは一般に金属３１の厚さより小さい。
図８は、図７のニッケルの熱処理後に得られるシリサイドを示す。無方向性堆積は、ゲートの側部上での厚いシリサイドの形成を保証する（領域３３ａ。図６の領域２４ａと比較）。方向性堆積は、ソース／ドレイン領域における基板のシリサイド被覆をもたらす（領域３４。図５の領域２３ｂと比較）。方向性堆積の量は、スペーサに隣接するニッケルの厚さが低減されるように、制御される（図７中の領域３２ａ）。これにより、ゲートの縁部において厚さが低減されたシリサイドが得られ（領域３４ａ。図５と比較）、そのことが、次に、パイプ欠陥が形成される可能性の低下につながる。
従って、本発明によって堆積された金属から形成されるシリサイドは、方向性プロセスのみで堆積された金属堆積から形成されるシリサイドよりも、ゲート・ポリシリコンの低シート抵抗と、低密度のパイプ欠陥とを有する。さらに、本発明によって堆積された金属から形成されるシリサイドは、無方向性プロセスのみで堆積された金属から形成されるシリサイドよりも低いソース／ドレイン接触抵抗を有する。
本発明によるプロセスをその中で実施することができる堆積チャンバ１００は、図９に図式的に示される。（図９は、基板の中心を通る断面図である。）金属ターゲット４０は、基板ホルダ６０上に位置する基板１の上方に位置決めされ、現在の製造では、基板は、一般に直径３００ｍｍのシリコン・ウエハであり、ウエハ・チャックで保持される。ターゲットは、ＤＣ電源４１に接続される。この実施形態において、ターゲット４０は、平面状のニッケル・ターゲットであり、ＤＣ電源は、５００Ｗ〜５ｋＷの範囲である。（ドーム形、倒立カップ形等のような異なる形状のターゲットを使用することもできる。）プラズマ４２が、ターゲットと基板との間に（典型的にはＡｒガスから）形成され、ターゲットのプラズマ衝撃により、基板に向かって移動する材料が取り出される。無方向性堆積は、従来の堆積手段の場合と同様に、このようにして基板上で生じる。
ニッケル環５０のような環状電極が、ターゲットと基板との間に位置決めされる。この電極は、Ｎｉで被覆されたステンレス鋼で作られた環であってもよく、又はニッケルワイヤのスクリーン）若しくはＮｉシリンダであってもよい。環５０は、ＲＦ発生器５１に接続され、発生器５１が作動しているとき、第２のプラズマ５２が、環の内側で形成される。ＲＦ発生器５１は、通常１ＭＨｚから４ＭＨｚまでの周波数を有し、２００Ｗ〜２０００Ｗの範囲の電力を供給する。第２のプラズマ５２は、基板表面に引き寄せられることができるニッケル陽イオンの密度を増大させる働きをする。環は、ターゲット４０から基板１へと移動するＮｉ原子をコリメートするためのアパーチャ（開口部）としての役目も果たす。
別のＲＦ発生器６１がウエハ・チャック６０に接続され、この発生器は、ニッケルイオン７０が基板に対して垂直な方向で基板へ引き寄せられるようにウエハにバイアスをかけるために使用される。ＲＦ発生器６１は、０〜８００Ｗの範囲の電力を供給する。ＲＦ発生器６１の作動周波数は、通常１３．５６ＭＨｚであるが、数ＭＨｚ（例えば約２ＭＨｚ）の場合もある。
統合されたニッケル堆積プロセスの第１ステップにおいて、発生器５１及び６１は共に停止している。従って、このツールは従来のモードで作動し、ゲート構造体上で無方向性堆積（特に、ゲート構造体の側壁の被覆）を生じさせる。この初期金属堆積は、その後のステップにおいてウエハがチャージング・ダメージを受けにくくさせる役目も果たす。
堆積プロセスの第２のステップにおいて、発生器５１及び６１は共に作動しており、基板上に金属の方向性堆積を生じさせる。低圧の堆積チャンバ内では、金属イオン７０は直線経路で基板へ引き寄せられ、そのため金属は高アスペクト比の構造体として（例えば、トレンチの底部又は隣接するゲート間の基板表面上に）堆積されることができることが理解されるであろう。方向性堆積は、ゲート間の基板上に適切な金属被覆をもたらし、従って適切なシリサイド被覆をもたらす。
代替的に、無方向性金属堆積が開始する前に、スペーサ近くの金属被覆（例えば図７に示される領域３２ａ）を保証するために、方向性金属堆積をプロセスの初期に短時間実行してもよい。
このプロセスは、ツールの１つ又は複数の動作パラメータを変えることによって最適化することができる。これらのパラメータは、総プロセス時間、ＲＦ発生器を作動させる時間（方向性堆積時間）、総時間に対する方向性堆積時間の比率、無方向性又は方向性堆積ステップのいずれかにおけるガス圧、及び１つ又は複数のＲＦ発生器によって供給される電力を含む。全体としてのプロセスは、様々な程度の方向性（又は様々な程度の金属堆積のコリメーション）を有するものとして捉えることができ、このことが、次に、シリサイドのパイプ欠陥密度に影響を及ぼすことになる。パイプ欠陥密度は、基板温度、堆積された合金の組成、及び堆積後のアニール条件によっても影響を受ける。
上述の堆積プロセスは、特にＦＥＴゲート構造体上の堆積に対して適用可能である。より典型的には、このプロセスは、金属が高アスペクト比の構造体（例えば、トレンチの深さがその幅の約２倍以上大きいトレンチ）内で堆積される様々な状況において、有利に用いることができる。堆積のコリメーションの程度を変えることによって、構造体の底部が金属で覆われることを保証する一方で、その後で形成されるシリサイドにおけるパイプ欠陥密度が制御される。
上述の金属堆積プロセス及びツールは、ニッケルシリサイドを形成する目的でニッケルを堆積するのに有利に用いることができる。プロセス及びツールは、他のシリサイド形成金属、例えばＮｉ合金、Ｔｉ、Ｗ、Ｍｏ、Ｃｏ、Ｐｔ、Ｎｂ及びそれらの合金に適合させることができることが理解されるであろう。
本発明を特定の実施形態に関して説明してきたが、前述の説明を考慮して、多くの代替、改変、及び変形が当業者に自明であろうことは、明白である。従って、本発明は、本発明の範囲及び精神、並びに前述の特許請求の範囲内の全てのそのような代替、改変、及び変形を含むことが意図される。
シリサイド形成金属の層が上に堆積された、一対の一般的なＦＥＴ構造体の断面の概略図である。 図１のゲート構造体の中に形成され、パイプ欠陥が存在する、ニッケルシリサイドの概略図である。 コリメート（方向性）プロセスを用いて一対のゲート構造体上に堆積された金属の輪郭を示す。 非コリメート（無方向性）プロセスを用いて一対のゲート構造体上に堆積された金属の輪郭を示す。 コリメート（方向性）プロセスを用いた金属堆積の後で一対のゲート構造体内に形成されたシリサイドの輪郭を示す。 非コリメート（無方向性）プロセスを用いた金属堆積の後で一対のゲート構造体内に形成されたシリサイドの輪郭を示す。 堆積プロセスが本発明の一実施形態に従って実施され、一対のゲート構造体上に堆積される金属の輪郭を示す。 図７に示された金属堆積の後で一対のゲート構造体内に形成されるシリサイドの輪郭を示す。 本発明の別の実施形態による、金属堆積装置の概略図である。
符号の説明
１：基板
２：ソース／ドレイン領域
１０：ＦＥＴ構造体
１１、１２：ゲート材料
１３、１４：ゲート誘電体
１５、１６：スペーサ
１７：ブランケット金属層
１８：シリサイド
１９：パイプ
２１、２２、３１、３２：金属
２３、２４、３３、３４：シリサイド
１００：チャンバ
４０：ターゲット
４１：ＤＣ電源
４２、５２：プラズマ
５０：環状電極
５１、６１：ＲＦ発生器
６０：基板ホルダ

Claims (24)

  1. 基板上に金属を堆積する方法であって、
    第１のプラズマ領域でのＤＣ放電により無方向性プロセスで前記基板上に金属を堆積するステップと、
    前記金属のターゲットと前記基板の間に配置された前記金属で被覆されるかまたは前記金属で形成される環状電極が形成する第２のプラズマ領域でのＲＦ放電および前記基板をバイアスした状態でのＲＦ放電を使用する方向性プロセスで、前記基板上に金属を堆積するステップと
    を含み、
    前記堆積ステップのそれぞれは、同一のプロセス・チャンバ内で任意の順序で実行される、方法。
  2. 前記無方向性プロセスで金属を堆積する前記ステップは、第１のプラズマ領域内でプラズマを形成することを更に含み、
    前記方向性プロセスで金属を堆積する前記ステップは、第２のプラズマ領域内でプラズマを形成することを更に含む、請求項１に記載の方法。
  3. 前記方向性プロセスで金属を堆積する前記ステップは、前記基板と該基板に対向するターゲットとの間に配置された環状電極を準備することを更に含み、前記電極は第１のＲＦ発生器に接続され、
    前記第２のプラズマ領域は、前記電極の内側を含む、請求項２に記載の方法。
  4. 前記第１のプラズマ領域内のプラズマは、前記基板に対向して配置されたターゲットから材料を取り出させ、前記第２のプラズマ領域内のプラズマは、前記材料をイオン化させる、請求項２に記載の方法。
  5. 前記基板は基板ホルダ上に配置され、前記方向性プロセスで金属を堆積する前記ステップは、前記基板に電気的にバイアスをかけるために前記ホルダに接続された第２のＲＦ発生器を準備することを更に含み、それにより前記第２のプラズマ領域からのイオンは、前記基板に対して垂直な方向で該基板に引き寄せられる、請求項４に記載の方法。
  6. 続いて、シリサイドを前記金属と堆積された該金属の下にあるシリコンとから形成するステップを更に含む、請求項１に記載の方法。
  7. 前記シリサイドは、前記基板上に形成されるＦＥＴデバイスのシリサイド化ゲートの一部分である、請求項６に記載の方法。
  8. 前記シリサイド化ゲートは、方向性プロセスのみで堆積された金属から形成されるシリサイドゲートよりも低い実効シート抵抗を有する、請求項７に記載の方法。
  9. 前記方法は、金属堆積のコリメーションの程度によって特徴づけられ、前記シリサイドを含むデバイスは、前記コリメーションの程度に従うパイプ欠陥密度を有する、請求項６に記載の方法。
  10. 前記ＦＥＴデバイスは、シリサイド化ソース／ドレイン領域を含み、前記シリサイド化ソース／ドレイン領域は、無方向性プロセスのみで堆積された金属から形成されるシリサイド化ソース／ドレイン領域よりも低いソース／ドレイン接触抵抗を有する、請求項７に記載の方法。
  11. 前記方法は、堆積された金属の厚さによって特徴づけられ、
    前記シリサイドは前記基板上に形成されるＦＥＴデバイスの一部分であり、前記ＦＥＴデバイスはゲート構造体を含み、
    前記シリサイドは、前記ゲート構造体の側部上で、方向性プロセスのみで堆積された同じ厚さの金属から形成されるシリサイドよりも大きな厚さを有する、請求項６に記載の方法。
  12. 前記方法は、堆積された金属の厚さによって特徴づけられ、
    前記シリサイドは前記基板上に形成されるＦＥＴデバイスの一部分であり、前記ＦＥＴデバイスはゲート構造体を含み、
    前記シリサイドは、前記ゲート構造体の上部において、方向性プロセスのみで堆積された同じ厚さの金属から形成されるシリサイドよりも大きな容積を有する、請求項６に記載の方法。
  13. 前記金属は、Ｎｉ、Ｔｉ、Ｗ、Ｍｏ、Ｃｏ、Ｐｔ、Ｎｂ及びそれらの合金から成る群から選択される、請求項１に記載の方法。
  14. 基板上に金属を堆積するための装置であって、
    基板のためのホルダと、
    前記基板ホルダに対向して配置されるターゲットであって、第１のプラズマ領域内のプラズマからの衝撃により前記ターゲットから取り出された材料は前記基板上に堆積される、ターゲットと、
    前記基板ホルダと前記ターゲットとの間に配置され、かつ前記金属で被覆されるかまたは前記金属で形成されて第２のプラズマ領域を形成する環状電極と、
    前記電極の内側の第２のプラズマ領域内にプラズマを形成するための、該電極に接続された第１のＲＦ発生器と、
    前記基板に電気的にバイアスをかけるための、前記基板ホルダに接続された第２のＲＦ発生器と、
    を備え、
    前記材料は、前記第２のプラズマ領域内のプラズマ形成がない場合、及び前記基板に電気的にバイアスがかけられていない場合に、前記基板上に無方向性の堆積をされ、
    前記材料は、前記第２のプラズマ領域内でプラズマが形成される条件下、及び前記基板に電気的にバイアスがかけられている条件下で、前記基板上に方向性の堆積をされる、装置。
  15. 前記第２のプラズマ領域内の前記プラズマは、前記材料のイオン密度を増大させる、請求項１４に記載の装置。
  16. 前記基板のバイアスは、イオンを前記第２のプラズマ領域から該基板に垂直な方向で移動させ、それにより該基板上で前記材料の方向性の堆積を生じさせる、請求項１４に記載の装置。
  17. 前記電極は、環状の形状を有し、前記電極は、前記ターゲットから基板へ向かって移動する材料をコリメートする、請求項１４に記載の装置。
  18. 請求項１〜１３のいずれか１項に記載された方法により形成される構造体であって、
    基板上に形成された構造体であって、金属シリサイドの領域を含み、
    第１の領域において、前記金属シリサイドは、前記構造体の頂部上、及びそこに隣接した側壁上に配置され、
    第２の領域において、前記金属シリサイドは、前記第２の領域内の前記金属シリサイドの表面が前記側壁の表面に接触するように、該側壁に隣接する前記基板上に配置され、
    前記第２の領域の前記金属シリサイドの厚さは、前記側壁からの距離が減少するにつれて減少し、前記金属シリサイドの両領域は、不連続である、構造体。
  19. 前記第１の領域において、前記側壁上の前記金属シリサイドの厚さは、前記頂部上の厚さと実質的に等しい、請求項１８に記載の構造体。
  20. 前記第１の領域内の前記金属シリサイドは、第１の厚さによって特徴づけられ、前記第２領域内の前記金属シリサイドは、前記第１の厚さより小さい第２の厚さによって特徴づけられる、請求項１８に記載の構造体。
  21. 請求項１〜１３のいずれか１項に記載された方法により形成される構造体であって、
    基板上に形成されたＦＥＴゲート構造体であって、
    頂部及び側壁を有するゲート材料の部分と、
    前記側壁に隣接するスペーサと、
    前記ゲート材料の頂部上の金属シリサイドの第１の領域と、
    前記基板の上で、かつ前記スペーサに接触する金属シリサイドの第２の領域と
    を含み、
    前記第１の領域と第２の領域とは不連続であり、
    前記第２の領域内の前記金属シリサイドの厚さは、前記スペーサからの距離が減少するにつれて減少する、ＦＥＴゲート構造体。
  22. 前記第１の領域内の前記金属シリサイドは、第１の厚さによって特徴づけられ、前記第２の領域内の前記金属シリサイドは、前記第１の厚さより小さい第２の厚さによって特徴づけられる、請求項２１に記載のＦＥＴゲート構造体。
  23. 前記スペーサは、前記側壁の下部に隣接し、前記金属シリサイドの前記第１の領域は、該側壁の上部を含む、請求項２１に記載のＦＥＴゲート構造体。
  24. 前記第１の領域において、前記側壁上の前記金属シリサイドの厚さは、前記頂部上の厚さと実質的に等しい、請求項２１に記載のＦＥＴゲート構造体。
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