WO2005101472A1 - 半導体集積回路装置の製造方法 - Google Patents

半導体集積回路装置の製造方法 Download PDF

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film
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semiconductor integrated
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Yukihiro Suzuki
Ken Okutani
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Renesas Technology Corp.
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    • H01L29/7833—Field effect transistors with field effect produced by an insulated gate with lightly doped drain or source extension, e.g. LDD MOSFET's; DDD MOSFET's

Definitions

  • the present invention relates to a technology for manufacturing a semiconductor integrated circuit device, and particularly to a technology effective when applied to a salicide (SALICIDE: Self Aligned Silicide) process using a metal film formed by a sputtering method. It is.
  • SALICIDE Self Aligned Silicide
  • Cobalt is used to cool silicon substrates at temperatures lower than the temperature at which cobalt (CoSi) is formed.
  • a cobalt-silicon (Co Si) film or cobalt silicide (Co Si) is formed at the interface between cobalt and silicon.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 9-69497
  • Patent Document 2 US Pat. No. 5,780,361
  • the temperature of the substrate including the silicon region is adjusted to any temperature up to a force of 200 ° C up to 400 ° C, and the upper surface of the silicon region is subjected to collimate sputtering or Long Throw.
  • a metal film is formed by a sputtering method, a protective film is continuously formed on the upper surface of the metal film, and then a heat treatment is performed on the metal film, the protective film, and the silicon region to form a silicide film on the silicon region.
  • a forming technique is described in Japanese Patent Application Laid-Open No. 2003-158091 (Patent Document 3). This corresponds to US Patent Application Publication No. 2003Z096491 (Patent Document 4).
  • Patent Document 5 Japanese Patent Application Laid-Open No. H10-121234 (Patent Document 5) describes a technique for eliminating the asymmetry of film formation by increasing the force as it approaches a peripheral portion.
  • Patent Document 6 a technique of changing the aperture of a collimator in the radial direction in order to secure flatness of a film is disclosed in Japanese Patent Application Laid-Open No. H11-200029.
  • Patent Document 7 discloses a technique for using a snuttering device having a collimator for forming cobalt silicide and the like.
  • Patent document 1 JP-A-9-69497
  • Patent Document 2 US Pat. No. 5,780,361
  • Patent Document 3 JP 2003-158091A
  • Patent Document 4 U.S. Patent Application Publication No. 2003Z096491
  • Patent Document 5 JP-A-10-121234
  • Patent Document 6 JP-A-11-200029
  • Patent Document 7 JP 08-031769 A
  • the refractory metal film is formed on a semiconductor wafer (hereinafter simply referred to as a wafer) by, for example, a collimated sputtering method.
  • a plate called a collimator with a large number of control holes is installed between the target and the wafer, and only the components perpendicular to the wafer of sputter particles that have sputtered from the target in various directions are taken out. This is a technology for forming a film, which can reduce damage to the wafer due to electron charging.
  • a high-melting point metal film for example, a cobalt (Co) film is formed by a collimated sputtering method
  • the thickness distribution of the cobalt film on the wafer surface is affected by the collimator. Becomes thicker at the periphery of wafer
  • the thickness of the cobalt silicide film formed by the silicide reaction largely depends on the thickness of the cobalt film before the silicide reaction. Therefore, the uneven thickness distribution of the cobalt film appears as an uneven thickness distribution of the cobalt silicide film, and the thickness distribution of the cobalt silicide film in the wafer surface becomes thicker at the center of the wafer. In the periphery of Become thin. However, the distance between the cobalt silicide film and the interface of the pn junction becomes short at the center of the wafer where the cobalt silicide film is formed thickly, causing an increase in the leakage current at the pn junction.
  • An object of the present invention is to provide a technique capable of improving the uniformity of film thickness distribution in a wafer surface of a film formed by a sputtering method.
  • One of the inventions of the present application is that a collimator provided with a large number of control holes is provided between a substrate and a target, and the target is sputtered to form a second collimator on a main surface of the substrate at a relatively high temperature.
  • the method includes the step of depositing one film, and changes the aspect ratio of a large number of control holes in one collimator according to the film thickness distribution of the first film.
  • a method of manufacturing a semiconductor integrated circuit device including the following steps:
  • a collimator provided with a number of control holes is provided between a substrate and a target, and the target is sputtered to form a first film on a main surface of the substrate at a relatively high temperature. The process of being deposited,
  • collimator comprises:
  • the aspect ratio of the plurality of control holes is changed according to the thickness distribution of the first film.
  • the aspect ratio force of the plurality of control holes is continuously reduced toward a peripheral portion of a central portion of the collimator.
  • the aspect ratio force of the plurality of control holes is continuously increased toward a peripheral portion of a central portion of the collimator.
  • the aspect ratio of the plurality of control holes is set to be the smallest!
  • the value divided by the ratio is the peripheral range centered at 0.8.
  • the number of the control holes is the smallest, and the aspect ratio is the largest of the number of the control holes.
  • the value divided by the aspect ratio is between 0.7 and 0.9.
  • the temperature of the substrate is 300 ° C. or higher.
  • the temperature of the substrate is 350 ° C. or more.
  • the temperature of the substrate is 400 ° C. or higher.
  • a material of the collimator is aluminum, an aluminum alloy, stainless steel, or titanium, or the surface of the collimator is made of aluminum. Or stainless steel or titanium coated with an aluminum alloy.
  • the sputtering is a highly directional sputtering method.
  • the method for manufacturing a semiconductor integrated circuit device according to any one of the above items 1 to 15, further includes the following steps:
  • step (b) after the step (a), performing a first heat treatment on the main surface of the substrate at a first temperature to cause a reaction between the substrate and the first film;
  • step (d) After the step (c), a step of performing a second heat treatment on the main surface of the substrate at a second temperature higher than the first temperature.
  • the method for manufacturing a semiconductor integrated circuit device according to item 16 further includes the following steps.
  • step (e) performing a third heat treatment on the main surface of the substrate at a third temperature lower than the first temperature before the step (b).
  • the first film is a cobalt film.
  • the thickness of the first film deposited on the substrate is in a range of 7 nm to 10 nm. .
  • the thickness of the first film deposited on the substrate is in a range of 5 nm to 15 nm. . 21. In the method for manufacturing a semiconductor integrated circuit device according to any one of the above items 1 to 18, the thickness of the first film deposited on the substrate is in a range of 3 nm to 20 nm. .
  • the first film is a nickel film or a nickel-cobalt alloy film.
  • step (f) a step of depositing a second film having an oxidation preventing function on the first film before the step (b).
  • the second film is a titanium nitride film, a tungsten nitride film, or a tantalum nitride film.
  • step (g) a step of sequentially depositing a second film and a third film having an oxidation preventing function on the first film before the step (b).
  • the second film is a titanium nitride film
  • the third film is a titanium film
  • a method of manufacturing a semiconductor integrated circuit device including the following steps:
  • step (f) After the step (e), a step of converting the second silicide film into a third silicide film containing cobalt disilicide (CoSi) as a main component by a second heat treatment.
  • CoSi cobalt disilicide
  • the first temperature range is not less than 300 degrees Celsius and less than 450 degrees Celsius.
  • the first temperature range is 350 degrees Celsius or more and less than 450 degrees Celsius.
  • the first temperature range is 400 degrees Celsius or more and less than 450 degrees Celsius.
  • the first temperature range is not less than 300 degrees Celsius and less than 400 degrees Celsius.
  • the collimator can be used upside down every time the amount of adhesion is near the limit of strain. Can be.
  • the aperture ratio of the collimator decreases due to an increase in the amount of adhesion after alternate use of force, the collimator itself needs to be cleaned or regenerated.
  • a process such as blasting the conoreto attached to the surface of stainless steel together with the underlying aluminum by blasting or the like is effective as a regeneration process in terms of dust generation and prevention of consumption of the base material.
  • the base material is titanium, dust generation can be relatively reduced even without aluminum coating. Titanium also has the advantage of being more resistant to deformation than stainless steel. Further, aluminum or the like may be coated on the titanium base material).
  • the aspect ratio change rate of the collimator is less than 98% and 50% or more.
  • an aperture ratio of a portion of the collimator facing the wafer is 85% or more.
  • the base material of the collimator includes stainless steel as a main component.
  • the aspect ratio change rate of the collimator is less than 95% and 65% or more.
  • the aspect ratio change rate of the collimator is less than 90% and 70% or more.
  • the aspect ratio change rate of the collimator is less than 85% and 75% or more.
  • the thickness of the partition wall of the collimator is less than 3 mm and not less than 0.3 mm (strength with respect to deformation of the collimator. High is effective for securing the aperture ratio).
  • the thickness of the partition wall of the collimator is less than 2 mm and 0.5 mm or more.
  • the thickness of the partition wall of the collimator is less than 1.5 mm and 0.7 mm or more.
  • the size of the plurality of openings is (the size of the opening is a distance between opposing partition walls. Dimensionally the distance between sides), less than 20mm, more than 5mm (in order to secure the cobalt deposition rate of lOnmZ or more which is generally required for mass production, and microscopic deposition uniformity It is necessary to ensure that this does not preclude lower deposition rates).
  • the size of the plurality of openings is less than 15 mm and 7 mm or more.
  • a method of manufacturing a semiconductor integrated circuit device including the following steps:
  • step (d) After the step (c), performing a first heat treatment while controlling the temperature of the first main surface of the wafer within a second temperature range of 400 ° C. or more and less than 600 ° C. Process;
  • a second heat treatment is performed in a state where the temperature of the first main surface of the wafer is controlled within a third temperature range of not less than 600 degrees Celsius and less than 850 degrees Celsius. Process.
  • the first temperature range is 350 degrees Celsius or more and less than 450 degrees Celsius.
  • the first temperature range is not less than 400 degrees Celsius and less than 450 degrees Celsius.
  • the first temperature range is 300 ° C. or more and less than 400 ° C.
  • the collimator is substantially rotationally symmetric, and is vertically arranged with respect to a plane of symmetry perpendicular to the axis to be rotated. It is almost plane symmetric.
  • the plurality of openings are regular hexagons having substantially the same opening area, and are substantially hexagonal. They are arranged to form a close-packed lattice.
  • the aspect ratio change rate of the collimator is less than 98% and 50% or more.
  • the partition walls of the plurality of openings of the collimator are formed in a straight line connecting the center of the wafer and the center of the cobalt target. , Are substantially parallel.
  • an aperture ratio of a portion of the collimator opposed to the wafer is 85% or more.
  • the base material has a base material other than aluminum as a main component
  • the surface of the collimator has aluminum-palladium. It has a coating layer as a main component.
  • the base material of the collimator is mainly made of stainless steel.
  • the aspect ratio change rate of the collimator is less than 95% and 65% or more.
  • the aspect ratio change rate of the collimator is less than 90% and 70% or more.
  • the aspect ratio change rate of the collimator is less than 85% or more than 75%.
  • the thickness of the partition wall of the collimator is less than 3 mm and 0.3 mm or more.
  • the thickness of the partition wall of the collimator is less than 2 mm and 0.5 mm or more.
  • the thickness of the partition wall of the collimator is less than 1.5 mm and 0.7 mm or more.
  • the size of the plurality of openings is (the size of the openings is a distance between opposing partition walls. The dimension is the distance between sides), less than 20 mm, and more than 5 mm. 40. In the method for manufacturing a semiconductor integrated circuit device according to any one of Items 22 to 38, the size of the plurality of openings is less than 15 mm and 7 mm or more.
  • the contour of the principal surface of the collimator is a second-order or higher-order curved surface.
  • a method of manufacturing a semiconductor integrated circuit device including the following steps:
  • a mechanical collimator having a large number of openings with non-uniform aspect ratios the base material of which has a coating layer whose main component is other than aluminum and whose main component is aluminum.
  • collimated sputtering in which an object is interposed between the wafer and a target mainly composed of cobalt or nickel, cobalt or nickel is deposited on the element isolation region on the first main surface of the wafer and on the silicon surface of the source and drain regions.
  • a low-resistance silicide layer having a small leakage current at a pn junction can be formed.
  • FIG. 1 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 2 is an essential part cross sectional view of a semiconductor substrate, showing an example of a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 3 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 4 is a schematic sectional view of a sputtering apparatus used for forming a cobalt film according to an embodiment of the present invention.
  • FIG. 5 shows a collimator used in a sputtering apparatus according to an embodiment of the present invention, wherein (a) is a schematic plan view, and (b) is a schematic view taken along line aa ′ of FIG. It is sectional drawing.
  • FIG. 6 is a view illustrating a case where a cobalt film according to an embodiment of the present invention is formed by a sputtering method.
  • FIG. 4 is a process sequence diagram showing an example of a change over time of a wafer temperature, an argon gas flow rate, and a DC power.
  • FIG. 7 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating an example of a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 8 is a graph showing the relationship between the sheet resistance defect rate of a polycrystalline silicon film having a cobalt silicide layer formed thereon and the surface temperature of a wafer when depositing a cobalt film.
  • FIG. 9 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 10 (a) shows an in-wafer film thickness distribution table showing the in-wafer film thickness distribution of a cobalt film formed on a dummy wafer, and (b) shows a measurement position on the wafer It is a schematic plan view.
  • FIG. 11 (a) is an in-wafer film thickness distribution table showing the in-wafer film thickness distribution of a cobalt silicide layer formed by a silicide reaction, and (b) is a measurement position on the wafer.
  • FIG. 12 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 13 is a fragmentary cross-sectional view of a semiconductor substrate, illustrating another example of a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 14 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating an example of a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 15 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating an example of a method for manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 16 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating an example of a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIG. 17 is a cross-sectional view of a principal part of a semiconductor substrate, illustrating an example of a method of manufacturing a semiconductor integrated circuit device according to an embodiment of the present invention.
  • FIGS. 18 (a) and (b) are cross-sectional views of a collimator according to an embodiment of the present invention, and (c) is a cross-sectional view of a collimator studied by the present inventors.
  • the present invention can be applied to a wafer having a diameter of about 300 mm, a wafer having a diameter of about 300 mm, and a wafer having a diameter larger or smaller than that described for a wafer having a diameter (diameter) of about 200 mm for convenience.
  • the number of elements when referring to the number of elements (including the number, numerical value, amount, range, etc.), the number is particularly limited, and the number is limited to a specific number in principle. Except in the case where the number is limited, the number is not limited to the specific number but may be a specific number or more.
  • constituent elements are not necessarily required unless otherwise specified and in cases where it is deemed essential in principle. It's not essential, it's not necessary!
  • the axial direction perpendicular to and substantially the same as the axial direction of the main surface of c (for example, when the device surface of the wafer is turned downward, laterally, or obliquely during sputtering, gravity It goes without saying that it is no longer in the opposite direction.)
  • semiconductor integrated circuit device refers to only a device formed on a silicon single crystal wafer, and a device formed on a SOI (Silicon On Insulator) substrate unless otherwise specified. As well as those made on other substrates such as TFT (Thin Film Transistor) liquid crystal. Similarly, when referring to a wafer, unless otherwise specified, an SOI substrate that can be formed only of a silicon single crystal wafer, or a substantially disk-shaped or rectangular integrated circuit substrate for producing a TFT liquid crystal or the like. Shall be included.
  • silicon for a silicon substrate surface portion
  • a so-called polysilicon electrode, or the like silicon is used as necessary unless otherwise specified or otherwise clearly specified.
  • amorphous surface silicon and microcrystalline silicon that are not limited to typical polycrystalline silicon are also included. Shall be included. This is because, in general, polysilicon may be amorphous at the beginning of its formation, and this is a force that usually changes to polysilicon in a narrow sense by a subsequent heat treatment. This is because it is difficult to identify.
  • CMOS Complementary Metal Oxide Semiconductor
  • the gate insulating film is not limited to the oxide film.
  • a material in which a silicon nitride film, which is a non-oxidized film-based inorganic insulating film, is used as a gate insulating film is included. This is the same for “metal” and “semiconductor”.
  • the present invention is not limited to this, and may be selected on the source and drain regions. It also includes an elevated source drain method for forming an epitaxial silicon layer or the like. On the other hand, there is an advantage that the process can be greatly simplified by forming it directly substantially as in the embodiment. Note that the term “direct” does not exclude a treatment layer, an intervening layer, and the like having a small thickness.
  • MIS FET Metal Insulator Semiconductor Field Effect Transistor
  • pMIS p-channel MIS'FET
  • nMIS nMIS.
  • This embodiment is applied to a CMOS type integrated circuit (including a non-oxidized silicon-based high-k gate insulating film), and the manufacturing method thereof is shown in FIGS. It will be described in order of use.
  • a semiconductor substrate (hereinafter, referred to as a substrate or wafer) 1 made of a p-type single crystal silicon having a specific resistance of about 110 ⁇ cm, for example.
  • the element isolation groove 2 is formed by etching the substrate 1 in the element isolation region, and then an oxide silicon film 3 is deposited on the substrate 1 including the inside of the element isolation groove 2 by a CVD (Chemical Vapor Deposition) method. Subsequently, unnecessary silicon oxide film 3 outside element isolation trench 2 is polished and removed by CMP (Chemical Mechanical Polishing).
  • CVD Chemical Vapor Deposition
  • boron (B) is ion-implanted into a part of the substrate 1 and phosphorus (P) is ion-implanted into the other part, thereby forming a p-type well 4 and an n-type well 5.
  • the substrate 1 is subjected to steam oxidation to form a gate oxide film 6 on each surface of the P-type well 4 and the n-type well 5.
  • a gate electrode 7 is formed on each of the p-type cell 4 and the n-type cell 5 (a so-called dual-gate CMOS or CMIS (a so-called dual-gate CMOS or CMIS (a so-called dual-gate CMOS or CMIS (a so-called dual-gate CMOS or CMIS (a so-called dual-gate CMOS or CMIS (a so-called dual-gate CMOS or CMIS (a so-called dual-gate CMOS or CMIS (
  • Gate electrode 7 In order to form it, for example, a polycrystalline silicon film is formed on the gate oxide film 6 by a CVD method (in practice, it is often in an amorphous state at the time of deposition, but is polycrystallized by any subsequent heat treatment. For the sake of convenience, unless otherwise specified, these are also referred to as “polycrystalline silicon”), and then phosphorus is ion-implanted into the polycrystalline silicon film on the p-type well 4, and n After boron ions are implanted into the polycrystalline silicon film on the upper part of the mold well 5, the polycrystalline silicon film is patterned by dry etching using a resist pattern as a mask.
  • an n-type semiconductor region 8 having a low impurity concentration is formed by ion-implanting phosphorus or arsenic (As) into the p-type well 4, and boron is ion-implanted into the n-type well 5.
  • a P- type semiconductor region 9 having a low impurity concentration is formed.
  • the silicon nitride film deposited on the substrate 1 by the CVD method is anisotropically etched to form sidewalls 10 on the sidewalls of the gate electrode 7 and Expose the surface of l (n-type semiconductor region 8, p-type semiconductor region 9).
  • an n + type semiconductor region (source, drain) 11 having a high impurity concentration is formed by ion-implanting phosphorus or arsenic into the p-type well 4, and boron is ion-implanted into the n-type well 5.
  • a P + type semiconductor region (source, drain) 12 having a high impurity concentration is formed.
  • junction depth of the pn junction of the n + semiconductor region 11 (the interface where the n + semiconductor region 11 and the p-type well 4 are in contact) (the surface force of the substrate 1 in the thickness direction of the substrate 1 up to the above pn junction) Depth) and the junction depth of the pn junction (the interface between the p + semiconductor region 12 and the n-type well 5) of the p + semiconductor region 12 are in the range of 50 nm to 300 nm.
  • the gate electrode 7 and the surfaces of the source and the drain are formed by the following method.
  • a cobalt silicide layer is formed. This is a so-called salicide method, in which silicidation on the gate electrode and on the source and drain is performed in a self-aligned manner by utilizing the separating action of the side wall of the gate electrode.
  • This method has an advantage that silicide can be simultaneously performed on the gate electrode and low resistance can be obtained.
  • a polymetal gate electrode or In the case of (silicon electrode) the gate electrode is covered with an insulating film before depositing the cobalt film because it is not subjected to silicidation since the metal is further reduced in resistance on the gate electrode. Need to be kept.
  • FIG. 4 is a schematic sectional view of a DC magnetron sputtering apparatus used for forming a cobalt film.
  • the sputtering apparatus 100 includes a vacuum vessel 102 that forms a sputtering chamber 101, and the sputtering chamber 101 is evacuated by a vacuum pump such as a cryopump or a dry pump.
  • a loading / unloading port 103 for loading / unloading the wafer 1 is provided in the sputtering chamber 101, and the loading / unloading port 103 is configured to be opened and closed by a gate valve 104.
  • a gas supply pipe 106 for supplying an inert (and large) mass for generating ions and supplying an argon (Ar) gas 105 as a discharge gas is inserted into the sputtering chamber 101.
  • a backing plate 107 is provided at the upper opening of the vacuum vessel 102 so as to seal the sputtering chamber 101, and a target 108 is exchangeably mounted in contact with the knocking plate 107.
  • the target 108 is formed by sputtering with argon ions to eject the composition and form a nottering film on the wafer 1 which is a substrate to be processed.
  • the cobalt purity of the target 108, excluding nonmetallic impurities, is 99.99% by weight or more, and more preferably 99.999% by weight or more.
  • the cobalt target is described in International Patent Publication WO98Z42009 pamphlet of Nishihara et al. This corresponds to US Pat. No. 6,693,001 (issued February 17, 2004).
  • a lift 109 is installed at the bottom of the vacuum vessel 102 in a vertically upward direction, and an electrostatic chuck 110 having a heating mechanism is supported on the lift 109 so as to move up and down.
  • the electrostatic chuck 110 is configured to hold the wafer 1 on the upper surface and to heat the wafer 1.
  • a power supply for applying a DC voltage or a high-frequency voltage is electrically connected between the electrostatic chuck 110 and the backing plate 107.
  • a lower shield 111 Under the electrostatic chuck 110, a lower shield 111 is provided, and a sputtering chamber is provided.
  • An upper shield 112 is disposed above the 101 so as to surround a region directly below the target 108, and is held at an upper end opening of the vacuum vessel 102.
  • the lower shield 111 and the upper shield 112 are made of stainless steel or aluminum or the like, and are configured to surround the target 108 to prevent fine particles sputtered from the target 108 from adhering to the inner wall of the sputtering chamber 101. Have been.
  • a disk-shaped magnet plate 113 for holding plasma is arranged horizontally concentrically with the sputtering chamber 101, and the magnet plate 113 is arranged on the center line of the sputtering chamber 101.
  • the rotation shaft 114 is configured to rotate.
  • a collimator 115 is erected so as to traverse the target 108 and the wafer 1 horizontally at predetermined height positions with respect to the target 108 and the wafer 1, respectively.
  • FIG. 5 (a) is a schematic plan view of the collimator
  • FIG. 5 (b) is a schematic cross-sectional view taken along line a of FIG. 5 (a).
  • the collimator 115 includes a main body 116 formed in a disk shape larger than the wafer 1, and the main body 116 has a large number of hexagonal control holes 117 penetrating in the thickness direction.
  • the products are arranged so as to be substantially uniform over the entire surface, and all the control holes 117 are provided at predetermined intervals and substantially in parallel with each other. Many control holes 117 are formed by cutting or the like.
  • a high melting point metal film or a metal alloy such as aluminum, an aluminum alloy, stainless steel, or titanium can be used as a material of the collimator 115.
  • the base material is made of a high melting point metal or metal alloy such as stainless steel or titanium, and the surface is blasted (blasting the blast material to the base material with compressed air or continuously projecting with a rotor blade, After a surface treatment technology to remove surface dirt), the coating is sprayed using aluminum or an aluminum alloy (metal, ceramic, etc. melted by a heat source such as combustion gas, arc, plasma, etc. is sprayed onto the product to form a coating). You can also use the collimator 115, which has a coating technology.
  • the main body 116 of the collimator 115 also has a central portion whose force is gradually thinned toward the peripheral portion.
  • the upper surface and the lower surface of the main body 116 have outwardly convex shaped surfaces vertically symmetrically. I have.
  • the aspect ratio of a large number of control holes 117 (hole depth dZ The diameter w) of the collimator 115 also decreases continuously at the central portion of the collimator 115 toward the peripheral portion.
  • the aspect ratio of the outermost control hole 117 of the main body 116 is 1, the appropriate aspect ratio of the control hole 117 located at the center of the main body 116 is considered to be, for example, 1.05 to 1.5.
  • the range suitable for mass production is 1.15 to 1.35, and the peripheral range with a center value of 1.25 is considered to be the most suitable.
  • the value (ApZAc) obtained by dividing the aspect ratio Ap of the outermost control hole 117 of the main body 116 by the aspect ratio Ac of the control hole 117 located at the center of the main body 116 (ApZAc) is, for example, 0.65 to 0.95. It is considered to be a range (although it is not limited to this range depending on other conditions).
  • a range suitable for mass production is considered to be 0.7 to 0.9, but a peripheral range centered at 0.8 is considered to be the most suitable.
  • the oblique component cobalt atoms collide with the inner peripheral surface of the control hole of the collimator and are trapped, and only the vertical component cobalt atoms reach the wafer.
  • This is slower than the sputtering method, and the rate of the slowdown depends on the aspect ratio of the control hole provided in the collimator. That is, as the aspect ratio of the control hole provided in the collimator increases, the film forming speed decreases. Therefore, by making the aspect ratio of the control hole provided in the center of the collimator larger than the aspect ratio of the control hole provided in the periphery of the collimator, the deposition rate of the conore film in the wafer surface can be improved. Can be made substantially uniform.
  • the aspect ratio of the control hole located at the periphery of the collimator is smaller than that of the control hole located at the center, the amount of cobalt atoms passing through the control hole located at the periphery is reduced.
  • the thickness distribution of the cobalt film in the wafer surface can be controlled uniformly over the entire wafer because the amount of cobalt atoms is larger than the amount of cobalt atoms passing through the wafer.
  • the aspect ratio of many control holes of the collimator that was insufficient at the periphery of the wafer was set so that the collimator could eliminate the cobalt film deposited on the wafer in response to the non-uniform film thickness on the wafer surface. Is done.
  • the hole depth d is 12.5 mm.
  • This type of collimator is called a biconvex lens collimator. This is almost symmetrical in the upper, lower, left, and right directions (it goes without saying that it is not limited to such a target shape). This is done for the following reasons. By repeating the sputtering, a cobalt film is rapidly deposited on the target side of the collimator. In this state, since the collimator is deformed, the collimator is used upside down every several sputtering processes in order to balance the upper and lower volume films.
  • the aperture ratio of the opening (the area of the opening is divided by the area of the upper surface of the wafer based on the orthogonal projection of the collimator onto the wafer surface) (Or its percentage), it is desirable to remove the deposited cobalt film by cleaning the collimator when the deposited cobalt film thickness becomes about 0.2 mm.
  • the deposition rate is reduced from 1Z6 to 1Z8 as compared with sputtering without a collimator, ie, non-collimated sputtering.
  • the partition walls should be almost vertical and the opening rate of the collimator should be 80% or more. (Approximately 91% in this embodiment). Also, in order to achieve such a high aperture ratio, a hexagonal close-packed lattice array in which the shape of the unit aperture is almost a regular hexagon (when considering the uniformity of deposition as a whole, It is desirable that the sizes be almost the same. (The same applies to nickel silicide as well.)
  • the diameter of the wafer is about 200 mm
  • the diameter of the target is about 330 mm
  • the diameter of the entire collimator opening (control hole) is about 315 mm
  • the minimum distance between the target surface and the collimator is 46 mm. It goes without saying that the dimensions are not limited to these values. It is desirable that the thickness of the control holes, that is, the partition walls that separate the individual openings, be around 1 mm on an average basis. Also, considering the deformation during use, 0. 7mm or more is suitable for mass production. Nearest in the aspect ratio (A) of the opening near the center
  • the wafer 1 is washed, and thereafter, the wafer 1 is heated to, for example, 200 ° C. in a processing chamber different from the sputtering chamber 101 of the sputtering apparatus 100.
  • the wafer 1 is loaded into the sputtering chamber 101 of the sputtering apparatus 100 from the loading / unloading port 103, and delivered to the upper surface of the electrostatic chuck 110.
  • the sputtering chamber 101 is evacuated to a predetermined pressure in advance.
  • the electrostatic chuck 110 is raised by the lift 109, and the wafer 1 placed on the upper surface of the electrostatic chuck 110 is set at a preset height.
  • an argon gas 105 as a discharge gas is supplied to the sputtering chamber 101 from the gas supply pipe 106 until the sputtering chamber 101 reaches a predetermined pressure.
  • the flow rate of the argon gas 105 is, for example, 15 to 150 sccm.
  • the temperature of the wafer 1 also gradually rises and is set to a predetermined temperature, for example, 420 ° C.
  • a DC voltage or a high-frequency voltage is applied between the target 108 and the wafer 1 by the backing plate 107 and the electrostatic chuck.
  • the magnetic plate 113 is rotated by the rotating shaft 114 while being applied through the terminal 110.
  • the DC power when a DC voltage is applied is set, for example, to 500 W to 2000 W, and the flow rate of the argon gas is set to 15 to 40 sccm.
  • the pressure of the argon atmosphere is, for example, 0.4 to 2 Pa (not limited to this range), and the target distance (the shortest distance between the target 108 and the wafer 1 during operation) is , For example, 90 mm.
  • the target 108 is sputtered by argon ions, and cobalt particles are sputtered from the target 108 as sputtered particles.
  • the cobalt particles struck out of the target 108 fly in the direction of the wafer 1, pass through a number of control holes 117 of the collimator 115, and adhere to the wafer 1.
  • a cobalt film (first film) 13 is deposited on the main surface (integrated circuit forming surface) of the substrate (wafer) 1.
  • the film thickness of the cobalt film 13 is considered to be, for example, 3 nm to 20 nm in an appropriate range (it is not limited to this range depending on other conditions).
  • the range suitable for mass production is considered to be 5 nm to 15 nm, but the peripheral range from 7 nm to 10 ⁇ m with 8.5 nm as the central value is considered to be the most suitable. If the thickness of the cobalt film 13 is thinner than 3 nm, the effect of low resistance resistance is not sufficiently obtained because the thickness of the cobalt silicide layer formed by the silicide reaction is as thin as about 10.5 nm.
  • the thickness of the cobalt film 13 When the thickness of the cobalt film 13 is larger than 20 nm, the thickness of the cobalt silicide layer formed by the silicide reaction becomes about 70 nm, and the junction depth of the pn junction, for example, becomes deeper than 50 nm. May increase.
  • the cobalt film 13 is deposited at a temperature of 300 ° C. or higher, preferably 350 ° C. or higher, more preferably 400 ° C. or higher (and lower than 450 ° C.).
  • the temperature of the anode 1 was 420 ° C.
  • the temperature means the surface temperature of the wafer 1 in the sputtering chamber 101 (the main surface on the integrated circuit formation side).
  • FIG. 8 shows an example of the relationship between the sheet resistance failure rate of a polycrystalline silicon film having a cobalt silicide layer formed thereon and the surface temperature of a wafer when a cobalt film is deposited.
  • the cobalt silicide layer was formed under the same conditions, and the polycrystalline silicon film was doped with the same concentration of n-type impurities.
  • the thickness of the cobalt film is 7, 9, and 11 nm, and the width of the polycrystalline silicon film is 55 nm.
  • the sheet resistance failure rate of the silicide-doped polycrystalline silicon film decreases, and becomes approximately 20% or less at 400 ° C or higher.
  • the cobalt film is formed at a relatively high temperature, the cobalt and the source and drain regions are formed while forming the film.
  • the interface between the cobalt film and the silicon in the source and drain regions reacts with the silicon (polycrystalline silicon) to make the interface flat, and conoreto silicide formed by the subsequent silicide reaction Poor sheet resistance of the layer can be reduced.
  • the interface between the cobalt film and single-crystal silicon Ueno
  • the sheet resistance of the cobalt silicide layer can be reduced.
  • electrostatic chuck 110 is used for holding and heating wafer 1. Since the electrostatic chuck 110 has good adhesion to the wafer 1, it has good temperature control and temperature distribution characteristics. However, even with the use of the electrostatic chuck 110, a temperature difference of about 30 ° C. is generated between the surface temperature of the wafer 1 and the surface temperature of the wafer 1. It is necessary to set the temperature of the hook 110 to about 450 ° C. Not only the electrostatic chuck 110 but also another type of chuck, for example, a mechanical clamp may be used. However, even if a mechanical clamp is used, a temperature difference of about 70 to 80 ° C. is generated between the surface temperature of the wafer 1 and the surface temperature of the wafer 1 as in the case of the electrostatic chuck 110. In order to reach about C, it is necessary to set the temperature of the mechanical clamp to about 490-500 ° C.
  • the above-described sputtering operation is stopped, and a heat treatment (hold annealing; third heat treatment) of wafer 1 is performed in an argon atmosphere.
  • a heat treatment hold annealing; third heat treatment
  • the interface between the source / drain (n + type semiconductor region 11, p + type semiconductor region 12) formed on the substrate 1 and the cobalt film 13 and the gate electrode 7 made of a polycrystalline silicon film are formed.
  • a dicobalt silicide (Co Si) layer 16a is formed on the interface between the silicon oxide layer and the conoreto film 13.
  • the heat treatment be performed at a low temperature (third temperature) such that the entire film is not converted into a silicide layer, for example, a temperature range of 300 ° C. or more and less than 450 ° C. (surface temperature of wafer 1).
  • the heat treatment was performed while maintaining the surface temperature of the wafer 1 at, for example, 420 ° C. and setting the flow rate of the argon gas to 15 force / 40 sccm. This heat treatment is carried from the sputtering chamber 101. It can be done after it is issued, or it can be omitted.
  • wafer 1 is naturally cooled. Thereafter, the lift 109 is lowered, and the wafer 1 held by the electrostatic chuck 110 is returned to the loading / unloading position. Subsequently, the wafer 1 on which the film has been formed is carried out of the sputtering chamber 101. After that, it is cooled to about 50 ° C. or lower in a processing chamber different from the sputtering chamber 101, and is carried out of the sputtering apparatus 100.
  • FIG. 10 (a) shows the in-wafer film thickness distribution showing the in-wafer film thickness distribution of a cobalt film formed on a dummy wafer (an actual integrated circuit pattern is formed on a wafer).
  • FIG. 3B is a schematic plan view showing measurement positions on the wafer.
  • a plurality of control holes according to the present embodiment are formed using a collimator (uniform aspect collimator) in which the aspect ratio is set to 1 to 1.25 from the outside to the center.
  • 4 shows a film thickness distribution in a wafer surface. The cobalt film is formed by the sputtering apparatus 100 described above.
  • the thickness of the cobalt film at the center of the wafer tends to be larger than that at the periphery, and the uniformity of the film thickness distribution in the wafer surface is ⁇ 3.1%. You. In contrast, in the collimator according to the present embodiment, the tendency of the cobalt film thickness to increase at the central portion of the wafer is eliminated, and the uniformity of the film thickness distribution on the wafer surface is improved to ⁇ 0.8%. .
  • FIG. 11A is an in-wafer film thickness distribution table showing the in-wafer film thickness distribution of the cobalt silicide layer formed by the silicide reaction
  • FIG. FIG. 4 is a schematic plan view showing an upper measurement position.
  • Fig. 11 (a) shows the formation of a cobalt film using a collimator (vertical symmetric convex lens type collimator) in which the aspect ratio of many control holes according to the present embodiment is set to 1 to 1.25 from the outside to the center. Then, using a collimator in which the thickness distribution of the cobalt silicide layer formed by the silicidation reaction in the wafer surface and the aspect ratio of a large number of control holes studied by the present inventors were uniformly set throughout.
  • a collimator vertical symmetric convex lens type collimator
  • Cobalt silicide formed by forming a cobalt film and using this to form a silicide reaction 3 shows a film thickness distribution of a layer in a wafer surface.
  • the cobalt film is formed by the sputtering device 100 described above.
  • a cobalt silicide layer is formed on the polycrystalline silicon film under the same conditions, and the polycrystalline silicon film is doped with the same concentration of n-type impurities or p-type impurities.
  • the thickness of the cobalt silicide layer at the center of the wafer tends to be larger than that at the periphery, and the uniformity of the film thickness distribution within the wafer surface is ⁇ 6.11. %.
  • the collimator (vertical symmetric convex lens type collimator) according to the present embodiment the tendency of the thickness of the cobalt silicide layer to increase at the central portion of the wafer is eliminated, and the uniformity of the film thickness distribution in the wafer surface is eliminated. Is improved to ⁇ 2.6%. From FIGS. 10 and 11, it is clear that the thickness of the cobalt film is directly reflected on the thickness of the cobalt silicide layer.
  • titanium nitride having a thickness of about 10 to 20 nm is formed on the cobalt film 13.
  • TiN film (second film) 14 is deposited.
  • the titanium nitride film 14 is used as an oxidation barrier film that prevents the surface of the cobalt film 13 from being oxidized in the process of forming the cobalt silicide layer.
  • a metal nitride compound film such as a tungsten nitride (WN) film or a tantalum nitride (TaN) film can be used as the oxidation barrier film.
  • the deposition of the titanium nitride film 14 is performed at such a low temperature that the silicide reaction between the substrate 1 and the cobalt film 13 deposited on the surface of the substrate 1 proceeds rapidly.
  • a titanium (Ti) film (third film) 15 having a thickness of about 5 lOnm may be deposited on the titanium nitride film 14. Since the titanium nitride film 14 becomes a columnar crystal by the heat treatment, it is presumed that the cobalt film 13 which transmits oxygen and does not sufficiently function as an oxidation preventing film is slightly oxidized. Therefore, a titanium film 15 is formed on the surface of the titanium nitride film 14, and the effect of preventing the cobalt film 13 from oxidizing is improved by using the oxygen trapping effect of the titanium film 15.
  • the titanium nitride film 14 (or a laminated film of the titanium nitride film 14 and the titanium film 15) is not deposited.
  • the wafer 1 can be moved without being exposed to the outside air, so that the oxidation-resistant barrier film is used.
  • Function as titanium nitride film 1 4 (or a laminated film of the titanium nitride film 14 and the titanium film 15) is not necessarily required.
  • the wafer 1 is subjected to a heat treatment (first annealing; first heat treatment) in a non-oxidizing gas atmosphere, as shown in FIG. )
  • a heat treatment first annealing; first heat treatment
  • a non-oxidizing gas atmosphere as shown in FIG.
  • a silicide layer containing a as a main component into a cobalt monosilicide (CoSi) layer 16b.
  • the silicide reaction proceeds rapidly at the interface between the source and drain (the n + type semiconductor region 11 and the p + type semiconductor region 12) and the cobalt film 13 and at the interface between the gate electrode 7 and the cobalt film 13.
  • (CoSi) layer is converted into a silicide layer 16b whose main component is a temperature that does not substantially generate cobalt disilicide (CoSi).
  • the surface temperature of the wafer 1 is set to, for example, 450 ° C. in a nitrogen gas atmosphere, and a heat treatment of, for example, an RTA (Rapid Thermal Anneal) method is performed for 90 seconds.
  • RTA Rapid Thermal Anneal
  • the wafer 1 is mixed with ammonia (NH 2) and hydrogen peroxide (H 2 O 2).
  • the titanium nitride film 14 (or the laminated film of the titanium nitride film 14 and the titanium film 15) is removed by wet etching using a 3 2 2 mixed solution, and then a mixed solution of hydrochloric acid (HC1) and hydrogen peroxide is removed. Unused cobalt film 13 is removed by etching. If the titanium nitride film 14 (or the laminated film of the titanium nitride film 14 and the titanium film 15) is not deposited on the conorelet film 13, the mixed acid (phosphoric acid (HPO), nitric acid (HNO), and acetic acid (CHCOOH )) And hydrogen peroxide
  • HPO phosphoric acid
  • HNO nitric acid
  • CHCOOH acetic acid
  • Unreacted cobalt film 13 is removed by wet etching using the mixed solution.
  • the wafer 1 is subjected to a heat treatment (second annealing; second heat treatment) in a non-oxidizing gas atmosphere, thereby obtaining the cobalt monosilicide (CoSi) as shown in FIG.
  • the silicide layer mainly composed of the layer 16b is converted to a cobalt disilicide (CoSi) layer 16.
  • the heat treatment is desirably performed at a temperature higher than the first annealing (second temperature), specifically, in a temperature range of 600 ° C. or more and less than 850 ° C. (surface temperature of the wafer 1).
  • the surface temperature of the wafer 1 is set to, for example, 745 ° C. in a nitrogen gas atmosphere, and the RTA heat treatment is performed, for example, for 30 seconds.
  • the process of forming a silicide layer for depositing cobalt at a relatively low temperature is described in Japanese Patent Application No. 2002-361700 (filed on Feb. 13, 2002) by Ichinose et al. This corresponds to U.S. Application No. 10Z733377 (US The filing date is December 12, 2003).
  • the thickness of the cobalt disilicide layer formed by the silicide reaction is about 3.5 times the thickness of the cobalt film ⁇ (Silicon VLSI Technology, James D. Plummer et. Al, Department of Electrical Engineering Stanford University (See Table 5) . If the thickness of the Connold film 13 is 10 nm, the thickness of the cobalt disilicide layer 16 is about 35 nm. In the present embodiment, the source and the drain (the n + type semiconductor region 11, The junction depth of the pn junction of the p + type semiconductor region 12) is about 50 to 300 nm, and the cobalt silicide layer 16 does not reach the pn junction.
  • the distance from the cobalt disilicide layer 16 to the pn junction is about 10 nm or more.
  • the thickness of the cobalt disilicide layer 16 is also non-uniform. For this reason, in the region where the cobalt film 13 is formed thick, the cobalt disilicide layer 16 becomes thicker than the designed value, and approaches or contacts the pn junction to generate a leak current.
  • the cobalt disilicide layer 16 having a uniform thickness is formed in the wafer surface.
  • the distance from the silicide layer 16 to the pn junction can be ensured, and leakage current at the pn junction can be prevented.
  • the cobalt disilicide (CoSi) layer 16 is the main component at the interface between
  • a silicide layer is formed to complete nMISQn and pMISQp.
  • a silicon nitride film 17 and an oxidized silicon film 18 are deposited on the substrate 1 by a CVD method, and then a source and a drain (the n + type semiconductor region 11, the p + type semiconductor region) are deposited.
  • a source and a drain are deposited.
  • the silicon oxide film 18 and the silicon nitride film 17 on each of the regions 12 are dry-etched to form contact holes 19, tungsten (W) is formed on the silicon oxide film 18 including the inside of the contact holes 19.
  • the wiring 20 is formed.
  • a wiring plug filling the contact hole is formed by dry etching or CMP.
  • a titanium film and a titanium nitride film are sequentially formed by a sputtering method.
  • Aluminum and copper (a metal wiring material containing aluminum as a main component) are deposited and deposited by sputtering in an inert atmosphere such as nitrogen at a temperature of, for example, about 300 ° C.
  • An aluminum alloy film is formed as a wiring metal film, and a laminated wiring layer is formed.
  • the aspect ratio of the multiple control holes 117 provided in the collimator 115 is continuously increased from the periphery to the center of the collimator 115.
  • the amount of cobalt atoms passing through the control holes 117 located at the periphery of the collimator 115 can be controlled to be larger than the number of cobalt atoms passing through the control holes 117 located at the center, so that the The film thickness distribution of the cobalt film 13 can be made uniform throughout.
  • a cobalt film 13 is formed on the wafer 1 at a temperature range of 300 ° C or more, and the interface between the cobalt film 13 and the substrate 1 is formed at the same time.
  • the thickness of the cobalt disilicide layer 16 formed by the silicide reaction in the wafer surface can be made more uniform, and the pn junction It is possible to prevent an increase in leakage current of the portion.
  • a low-resistance cono-ret disilicide layer 16 can be formed by a silicide reaction.
  • the thickness of the cobalt film 13 in the range of 3 nm to 2 Onm, the effect of lowering the resistance by the cobalt disilicide layer 16 formed by the silicide reaction can be obtained. Also, the thickness of the cobalt disilicide layer 16 can be made shallower than the pn junction, thereby preventing an increase in leak current.
  • the shape of the collimator 115 is gradually reduced from the thick central portion to the peripheral portion, and the aspect ratio of the large number of control holes 117 is adjusted to the central force of the collimator 115.
  • a film is formed on the wafer 1 Force that uniformly controls the thickness distribution of the cobalt film 13 on the wafer surface of the cobalt film 13
  • the aspect ratio in accordance with the tendency of the thickness distribution of the cobalt film 13 on the wafer surface on the wafer 1 Is also good.
  • the shape of the collimator 115 should be
  • the central part force is made gradually thicker toward the peripheral part, and the upper and lower surfaces of the main body 116 are concavely outwardly symmetrical, like a concave lens (vertical symmetric concave lens collimator).
  • the aspect ratio of the large number of control holes 117 continuously increases toward the central portion of the collimator 115 and the periphery thereof, and the film thickness distribution of the cobalt film 13 formed on the wafer 1 in the wafer surface becomes uniform. Can be controlled.
  • FIG. 18 is a cross-sectional view of the lens-type collimator according to the present embodiment and various collimators studied by the present inventors.
  • the uniform aspect collimator 130 shown in Fig. 18 (c) studied by the present inventors has a substantially uniform thickness, and has a large number of control holes 131 with an aspect ratio of, for example, one. I have.
  • the collimator 115 according to the present embodiment is thicker at the center and gradually thinner toward the peripheral portion of the central portion, as shown in FIG. It has a number of control holes 117 that vary continuously from 1 to 1.25 towards the center.
  • the collimator 120 according to the present embodiment has a large number of pieces that continuously change from 1.25 to 1 from the outside to the center, for example, from the outside to the center by gradually increasing the force at the center, which is thin at the center, toward the periphery.
  • a control hole 121 is provided.
  • the aspect ratio of the large number of control holes 117 is not continuously reduced or increased from the center to the periphery of the collimator 115, and is adjusted according to the thickness of the cobalt film 13 required on the wafer 1. Adjustments may be made to reduce or increase the aspect ratio of some areas, or the area force may be continuously reduced or increased around its periphery.
  • the surface of the target 108 is shaved non-uniformly, so that the film thickness distribution or the film forming speed of the cobalt film 13 in the wafer surface gradually changes as the sputtering is continued. Therefore, a plurality of collimators 115 having a large number of control holes 117 whose aspect ratio is adjusted according to the shaving state of the target 108 are prepared, and the shaving of the target 108 is prepared. Sputtering may be performed by changing the collimator 115 according to the state. Thus, it is possible to suppress a variation in the film thickness distribution or the film forming speed of the cobalt film 13 in the wafer surface caused by the abrasion of the target 108.
  • a collimator 115 having a large number of control holes 117 whose aspect ratio is adjusted according to the temperature distribution of the heat treatment may be used (that is, the first annealing).
  • a non-uniform aspect ratio collimator to provide a cobalt deposition distribution that offsets the temperature distribution within the wafer).
  • the force using cobalt film 13 for forming the silicide layer is not limited to this.
  • a nickel (Ni) film or a cobalt nickel (CoNi) alloy film is used. You may.
  • the nickel film becomes a nickel monosilicide (NiSi) layer by a silicide reaction, and the thickness of the nickel disilicide layer is about 2.3 times the thickness of the nickel film.
  • the cobalt nickel film becomes a cobalt disilicide (CoSi) layer by a silicide reaction.
  • cobalt nickel film for example, a Co content of 98% and a Ni content of 2% can be used, but a little nickel is contained as an impurity in the cobalt disilicide layer.
  • nickel addition technology PCT International Publication WO00Zl7939 by Shimadzu et al. (International publication date: March 30, 2000) is strong.
  • the first annealing and the second annealing are performed by using an RTA apparatus other than the sputtering apparatus 100, for example, by using a single-wafer multi-chamber sputtering apparatus. May be.
  • an oxidation-resistant barrier film (a titanium nitride film 14 or a laminated film of the titanium nitride film 14 and the titanium film 15) is essential. is not.
  • processing at different processing temperatures increases the power throughput performed in another apparatus or another chamber of the same apparatus.
  • a DC magnetron sputtering apparatus is used as an example.
  • the present invention is not limited to this, and another collimation sputtering apparatus may be used.
  • a technique may be used in which the magnet of the magnetron sputtering apparatus is devised (magnetic field change control) so that the deposited film distribution becomes uniform.
  • the present invention is applied to a method of manufacturing any semiconductor integrated circuit device having a silicide layer formed by a salicide process described when applied to a method of manufacturing a CMOS integrated circuit. be able to. Furthermore, the present invention is applied to all film forming techniques such as forming a film on a printed wiring board, forming a film on a liquid crystal panel in a method of manufacturing a liquid crystal display device, or forming a film on a magnetic disk or compact disk. This comes out.
  • the method for manufacturing a semiconductor integrated circuit device of the present invention is suitable for being applied to a salicide process for forming a silicide layer using a metal film formed by sputtering.

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Abstract

　コリメータ１１５の本体１１６を中央部から周辺部にかけて徐徐に薄くして、本体１１６に設けられる多数個の制御孔１１７のアスペクト比をコリメータ１１５の中央から外側にかけて連続的に小さくする。このコリメータ１１５をウエハとターゲットとの間に設置し、３００°C以上に加熱されたウエハの上に膜厚１０ｎｍ程度のコバルト膜を堆積し、続いてコバルト膜の上に窒化シリコン膜を堆積した後、シリサイド反応によりコバルトダイシリサイド層を形成する。

Description

明 細 書
半導体集積回路装置の製造方法
技術分野
[0001] 本発明は、半導体集積回路装置の製造技術に関し、特に、スパッタリング法によつ て形成された金属膜を用いたサリサイド（SALICIDE： Self Aligned Silicide)プロセスに 適用して有効な技術に関するものである。
背景技術
[0002] コバルトを二珪ィ匕コバルト (CoSi )が形成される温度より低!、温度でシリコン基板を
2
加熱しながら堆積し、あるいは、次いで真空を破ることなく真空ァニールを行うことで、 コバルトとシリコンとの界面に珪化ニコバルト（Co Si)膜あるいはー珪化コバルト（Co
2
Si)膜を形成し、その後、熱処理を行ってニ珪化コバルト (CoSi )膜を形成する技術
2
が日本特開平 9 69497号公報 (特許文献 1)に記載されている。これには対応米国 特許第 5780361号明細書 (特許文献 2)がある。
[0003] また、シリコン領域を含む基板の温度を 200°C力 400°Cまでのいずれかの温度に 調節し、かつ、シリコン領域の上面にコリメート（Colimate)スパッタリング法またはロン グスロー（Long Throw)スパッタリング法を用いて金属膜を形成し、連続して、金属膜 の上面に保護膜を形成した後、金属膜、保護膜およびシリコン領域に対して熱処理 を施して、シリコン領域上にシリサイド膜を形成する技術が日本特開 2003— 158091 号公報 (特許文献 3)に記載されている。これには対応米国特許出願公開第 2003Z 096491号明細書 (特許文献 4)がある。
[0004] また、金属膜を形成するスパッタリング法において、互いに平行に設置されるターゲ ットと基板との間に、セルの隔壁を斜めとするコリメータを設置し、その角度をコリメ一 タの中心部力 周辺部に近づくに伴って大きくなるように構成することにより、成膜の 非対称性をなくす技術が日本特開平 10 - 121234号公報 (特許文献 5)に記載され ている。
[0005] さらに、一般的なスパッタリング技術において、成膜の平坦性を確保するために、コ リメータの開口度を動径方向にお!、て変化させる技術が特開平 11—200029号公報 (特許文献 6)に開示されている。
[0006] また、コバルトシリサイド形成等のために、コリメータを有するスノッタリング装置を使 用する技術が特開平 08— 031769号公報 (特許文献 7)に開示されている。
特許文献 1：特開平 9— 69497号公報
特許文献 2：米国特許第 5780361号明細書
特許文献 3 :特開 2003—158091号公報
特許文献 4:米国特許出願公開第 2003Z096491号明細書
特許文献 5 :特開平 10— 121234号公報
特許文献 6：特開平 11—200029号公報
特許文献 7 :特開平 08-031769号公報
発明の開示
発明が解決しょうとする課題
[0007] 高融点金属のシリサイド化合物の形成については、以下に説明する種々の技術的 課題が存在する。
[0008] 高融点金属膜は、例えばコリメートスパッタリング法により半導体ウェハ（以下、単に ウェハと言う）上に成膜される。コリメートスパッタリング法は、多数個の制御孔が設け られたコリメータと呼ばれる板をターゲットとウェハとの間に設置し、ターゲットから種 々の方向に飛び出したスパッタ粒子のウェハに垂直な成分だけを取り出して成膜す る技術であり、電子のチャージングによるウェハへのダメージを低減することができる
[0009] し力しながら、コリメートスパッタリング法によって高融点金属膜、例えばコバルト (C o)膜を形成した場合、コリメータの影響もあり、ウェハ面内のコバルト膜の膜厚分布が ウェハの中央部において厚ぐウェハの周辺部において薄くなる傾向で不均一となり
、またばらつきも大きくなるという問題が生じた。
[0010] シリサイド反応により形成されるコバルトシリサイド膜の厚さは、シリサイド反応前のコ バルト膜の膜厚に依存する割合が大きい。このため、コバルト膜の膜厚分布の不均 一は、コバルトシリサイド膜の膜厚分布の不均一となって現れ、ウェハ面内のコバルト シリサイド膜の膜厚分布がウェハの中央部において厚ぐウェハの周辺部において 薄くなる。ところが、コバルトシリサイド膜が厚く形成されたウェハの中央部では、コバ ルトシリサイド膜と pn接合部の界面との距離が短くなり、 pn接合部におけるリーク電 流の増加を引き起こしてしまう。
[0011] ウェハ上に成膜するコバルト膜の厚さを薄くして、ウェハの中央部においてもコバ ルトシリサイド膜と pn接合部の界面との距離を充分に保つことを検討したが、特に、ゥ ェハの周辺部において、コバルトシリサイド膜の膜厚が薄くなることによる抵抗の増加 がみられ、コバルトシリサイド膜を用いた低抵抗ィ匕の利点を生かすことができな 、。
[0012] 本発明の目的は、スパッタリング法により形成される膜のウェハ面内の膜厚分布均 一性を向上させることのできる技術を提供することにある。
[0013] 本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添 付図面から明らかになるであろう。
課題を解決するための手段
[0014] 本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、 次のとおりである。
[0015] 本願発明の一つは、多数個の制御孔が設けられたコリメータが基板とターゲットとの 間に設置され、ターゲットがスパッタリングされて、相対的に高い温度の基板の主面 上に第 1の膜が堆積される工程を含み、 1枚のコリメータの中で、多数個の制御孔の アスペクト比を第 1の膜の膜厚分布に対応して変化させる。
[0016] 本願に開示されたその他の発明の特徴を項に分けて簡単に記載するとすれば以 下のごとくである。
1.以下の工程を含む半導体集積回路装置の製造方法：
(a)多数個の制御孔が設けられたコリメータが基板とターゲットとの間に設置され、前 記ターゲットがスパッタリングされて、相対的に高い温度の前記基板の主面上に第 1 の膜が堆積される工程、
ここで、前記コリメータは、以下を有する：
前記多数個の制御孔のアスペクト比を前記第 1の膜の膜厚分布に対応して変化させ る。
2.前記項 1記載の半導体集積回路装置の製造方法において、前記多数個の制御 孔のアスペクト比が、連続的に変化している。
3.前記項 1または 2記載の半導体集積回路装置の製造方法において、前記多数個 の制御孔のアスペクト比力 前記コリメータの中央部力 周辺部にかけて連続的に小 さくなる。
4.前記項 1または 2記載の半導体集積回路装置の製造方法において、前記多数個 の制御孔のアスペクト比力 前記コリメータの中央部力 周辺部にかけて連続的に大 きくなる。
5.前記項 1から 4のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記多数個の制御孔の最も小さいアスペクト比を 1とすると、前記多数個の制御 孔の最も大きいアスペクト比は 1.25を中心値とする周辺範囲である。
6.前記項 1から 4のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記多数個の制御孔の最も小さいアスペクト比を 1とすると、前記多数個の制御 孔の最も大きいアスペクト比は 1.15から 1.35の範囲である。
7.前記項 1から 4のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記多数個の制御孔の最も小さいアスペクト比を 1とすると、前記多数個の制御 孔の最も大きいアスペクト比は 1.05から 1.5の範囲である。
8.前記項 1から 7のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記多数個の制御孔の最も小さ!、アスペクト比を前記多数個の制御孔の最も大 きいアスペクト比で割った値は、 0.8を中心値とする周辺範囲である。
9.前記項 1から 7のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記多数個の制御孔の最も小さ!、アスペクト比を前記多数個の制御孔の最も大 き 、アスペクト比によって割った値は、 0.7から 0.9である。
10.前記項 1から 7のいずれか一つに記載の半導体集積回路装置の製造方法にお V、て、前記多数個の制御孔の最も小さ!/、アスペクト比を前記多数個の制御孔の最も 大きいアスペクト比によって割った値は、 0.65から 0.95である。
11.前記項 1から 10のいずれか一つに記載の半導体集積回路装置の製造方法に おいて、前記基板の温度は 300°C以上である。
12.前記項 1から 10のいずれか一つに記載の半導体集積回路装置の製造方法に おいて、前記基板の温度は 350°C以上である。
13.前記項 1から 10のいずれか一つに記載の半導体集積回路装置の製造方法に おいて、前記基板の温度は 400°C以上である。
14.前記項 1から 13のいずれか一つに記載の半導体集積回路装置の製造方法に おいて、前記コリメータの材質は、アルミニウム、アルミニウム合金、ステンレス鋼また はチタン、ある 、はその表面をアルミニウムまたはアルミニウム合金でコーティングし たステンレス鋼またはチタンである。
15.前記項 1から 14のいずれか一つに記載の半導体集積回路装置の製造方法に おいて、前記スパッタリングは、高指向性スパッタリング法である。
16.前記項 1から 15のいずれか一つに記載の半導体集積回路装置の製造方法は、 さらに以下の工程を含む：
(b)前記工程 (a)の後、前記基板の主面に対して第 1の温度で第 1の熱処理を実行 することにより、前記基板と前記第 1の膜とを反応させる工程；
(c)前記工程 (b)の後、前記第 1の膜の未反応部分を除去する工程；
(d)前記工程 (c)の後、前記基板の主面に対して前記第 1の温度よりも高い第 2の温 度で第 2の熱処理を実行する工程。
17.前記項 16記載の半導体集積回路装置の製造方法は、さらに以下の工程を含む
(e)前記工程 (b)の前に、前記基板の主面に対して前記第 1の温度よりも低い第 3の 温度で第 3の熱処理を実行する工程。
18.前記項 1から 17のいずれか一つに記載の半導体集積回路装置の製造方法に おいて、前記第 1の膜はコバルト膜である。
19.前記項 1から 18のいずれか一つに記載の半導体集積回路装置の製造方法に おいて、前記基板に堆積される前記第 1の膜の膜厚は、 7nmから 10nmの範囲であ る。
20.前記項 1から 18のいずれか一つに記載の半導体集積回路装置の製造方法に おいて、前記基板に堆積される前記第 1の膜の膜厚は、 5nmから 15nmの範囲であ る。 21.前記項 1から 18のいずれか一つに記載の半導体集積回路装置の製造方法に おいて、前記基板に堆積される前記第 1の膜の膜厚は、 3nmから 20nmの範囲であ る。
22.前記項 1から 21のいずれか一つに記載の半導体集積回路装置の製造方法に おいて、前記第 1の膜は、ニッケル膜またはニッケルコバルト合金膜である。
23.前記項 16記載の半導体集積回路装置の製造方法において、さらに以下の工程 を含む：
(f)前記工程 (b)の前に、前記第 1の膜の上に酸ィ匕防止機能を有する第 2の膜を堆 積する工程。
24.前記項 23記載の半導体集積回路装置の製造方法において、前記第 2の膜は 窒化チタン膜、窒化タングステン膜または窒化タンタル膜である。
25.前記項 16記載の半導体集積回路装置の製造方法において、さらに以下の工程 を含む：
(g)前記工程 (b)の前に、前記第 1の膜の上に酸ィ匕防止機能を有する第 2の膜およ び第 3の膜を順次堆積する工程。
26.前記項 25記載の半導体集積回路装置の製造方法において、前記第 2の膜は 窒化チタン膜、前記第 3の膜はチタン膜である。
更に、本願に開示されたその他の発明の特徴を項に分けて簡単に記載するとすれ ば以下のごとくである。
1.以下の工程を含む半導体集積回路装置の製造方法：
(a)ウェハの第 1主面に素子分離領域を形成することによって、それによつて囲まれ たシリコン能動領域を区画する工程；
(b)前記シリコン能動領域上にゲート絶縁膜を介して、両側にサイドウォールスべ一 サを有するゲート電極を形成することにより、ソース'ドレイン領域を区画する工程；
(c)不均一なアスペクト比の多数個の開口を有する機械的なコリメータを前記ウェハ とコバルトターゲット間に介在させたコリメートスパッタリングによって、前記ウェハの前 記第 1主面の前記素子分離領域、前記ソース'ドレイン領域のシリコン表面、前記ゲ ート電極の前記サイドウォールスぺーサ、および前記ゲート電極の上面を構成するポ リシリコン表面上 (ポリシリコンゲート電極上に高融点金属層を有するポリメタルゲート 、およびソース ·ドレインの熱処理後にゲート絶縁膜およびゲート電極を形成するダマ シンゲート、リプレースメントゲート等では、ポリシリコン上のシリサイドィ匕は必須ではな いか、または不要である）に、前記ウェハの前記第 1主面の温度を、前記シリコン表面 および前記ポリシリコン表面にぉ 、てダイコバルトシリサイド (Co Si)を主要な成分と
2
する第 1のシリサイド膜が形成され、実質的にコバルトモノシリサイド (CoSi)を主要な 成分とするシリサイド膜が形成されない第 1の温度範囲内に制御した状態で、コバル ト膜を形成する工程 (ニッケルシリサイドプロセスの場合にお！、ても、ほぼ同様である）
(d)第 1の熱処理により、前記第 1のシリサイド膜を、コバルトモノシリサイドを主要な成 分とする第 2のシリサイド膜に転換させる工程；
(e)前記工程 (d)の後、前記コバルト膜の未反応部分を除去する工程；
(f)前記工程 (e)の後、第 2の熱処理により、前記第 2のシリサイド膜を、コバルトダイ シリサイド (CoSi )を主要な成分とする第 3のシリサイド膜に転換させる工程。
2
2.項 1記載の半導体集積回路装置の製造方法において、前記第 1の温度範囲は摂 氏 300度以上、 450度未満である。
3.項 1記載の半導体集積回路装置の製造方法において、前記第 1の温度範囲は摂 氏 350度以上、 450度未満である。
4.項 1記載の半導体集積回路装置の製造方法において、前記第 1の温度範囲は摂 氏 400度以上、 450度未満である。
5.項 1記載の半導体集積回路装置の製造方法において、前記第 1の温度範囲は摂 氏 300度以上、 400度未満である。
6.項 1から 5のいずれか一つに記載の半導体集積回路装置の製造方法において、 前記コリメータはほぼ回転対称 (コリメータの全体としての対称性にっ 、て言及すると きは、上下のプロファイルすなわち輪郭の形状についてであり、その他の内部構造す なわち、開口形状、隔壁形状等を除く。本願のその他の部分において同じ)であり、 且つ、前記回転対象の軸に垂直な対称面に対して上下にほぼ面対称である (機械 的なコリメータを使用するコリメートスパッタリング技術では、コリメータのターゲット側 に集中的にコバルトが付着する結果、熱ひずみまたは応力のアンバランス等によりコ リメータが変形する問題がある。これに対して、コリメータの外形プロファイルを上下面 対称かつ垂直な回転軸に対して回転対称にしておくことによって、付着量がひずみ の限界付近になるたびに、コリメータを上下反転して使用することができる。こうして、 交互に何度力使用した後に、付着量の増加によって、コリメータの開口率が低下した ときは、コリメータ自体を洗浄または再生する必要がある。すなわち、ステンレス鋼の 表面についたコノ レトを下地のアルミニウムごとブラスト処理等によりはがす等の処理 が発塵、母材の消耗防止等の観点力も再生処理として有効である。また、母材チタン にすると、アルミニウム被覆なしでも、比較的発塵を少なくできる。また、チタンはステ ンレス鋼よりも変形に強いメリットがある。また、チタン母材上にアルミニウム等をコート してもよい)。
7.項 1から 6のいずれか一つに記載の半導体集積回路装置の製造方法において、 前記多数個の開口は、ほぼ同一の開口面積を有する正六角形であり、ほぼ六方最 密格子を形成するように配列されている（ミクロな、すなわち、開口のセルの大きさの 程度の距離での均一な堆積特性と高！、開口率を確保するためには、開口のセルの 2 次元的幾何学形状は充填可能な四角形、長方形、正方形、ひし形、正六角形等をと る必要があるが、強度、微視的均一性の点で主に正六角形力 なる六方最密充填格 子類似の構造力 Sもっとも好適である)。
8.項 1から 7のいずれか一つに記載の半導体集積回路装置の製造方法において、 前記コリメータのアスペクト比変化率は 98%未満、 50%以上である。
9.項 1から 8のいずれか一つに記載の半導体集積回路装置の製造方法において、 前記コリメータの前記多数個の開口の隔壁は、前記ウェハの中心と前記コバルトター ゲットの中心を結ぶ直線に、ほぼ平行である（高い開口率を確保するのに有効である )。
10.項 1から 9のいずれか一つに記載の半導体集積回路装置の製造方法において 、前記コリメータの前記ウェハと対抗する部分の開口率は、 85%以上である。
11.項 1から 10の 、ずれか一つに記載の半導体集積回路装置の製造方法にぉ 、 て、前記コリメータは、その母材がアルミニウム以外を主要な成分とし、表面にアルミ -ゥムを主要な成分とするコーティング層を有する。
12.項 1から 11のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータは、その母材がステンレス鋼を主要な成分とする。
13.項 1から 12のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータのアスペクト比変化率は 95%未満、 65%以上である。
14.項 1から 12のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータのアスペクト比変化率は 90%未満、 70%以上である。
15.項 1から 12のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータのアスペクト比変化率は 85%未満、 75%以上である。
16.項 1から 15のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータの隔壁の厚さは、 3mm未満、 0. 3mm以上である（コリメータの変 形に対する強度と高 、開口率を確保するために有効である）。
17.項 1から 15のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータの隔壁の厚さは、 2mm未満、 0. 5mm以上である。
18.項 1から 15のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータの隔壁の厚さは、 1. 5mm未満、 0. 7mm以上である。
19.項 1から 18のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記多数個の開口の大きさは（開口の大きさとは、対向する隔壁間の距離である 。 2次元的には辺間距離である）、 20mm未満、 5mm以上である（量産に一般的に 必要とされる lOnmZ分以上のコバルト堆積速度を確保するために、及び微視的な 堆積均一性を確保するために必要である。なお、これ以下の堆積速度を排除するも のではない）。
20.項 1から 18のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記多数個の開口の大きさは、 15mm未満、 7mm以上である。
21.項 1から 20の 、ずれか一つに記載の半導体集積回路装置の製造方法にぉ 、 て、前記コリメータの主面の輪郭は 2次以上の高次曲面（多数の直線部分で近似した ものを含む)である（直線的なプロファイルでは膜厚分布の不均一等を十分高精度で 補償できないことがある。一方、中心力も周辺への直線的なプロファイルのときは、コ リメータの加工が容易であるメリットがある)。
22.以下の工程を含む半導体集積回路装置の製造方法：
(a)ウェハの第 1主面に素子分離領域を形成することによって、それによつて囲まれ たシリコン能動領域を区画する工程；
(b)前記シリコン能動領域上にゲート絶縁膜を介して、両側にサイドウォールスべ一 サを有するゲート電極を形成することにより、ソース'ドレイン領域を区画する工程；
(c)不均一なアスペクト比の多数個の開口を有する機械的なコリメータを前記ウェハ とコバルトターゲット間に介在させたコリメートスパッタリングによって、前記ウェハの前 記第 1主面の前記素子分離領域、前記ソース'ドレイン領域のシリコン表面、前記ゲ ート電極の前記サイドウォールスぺーサ、および前記ゲート電極の上面を構成するポ リシリコン表面上に、前記ウェハの前記第 1主面の温度を、摂氏 300度以上、 450度 未満の第 1の温度範囲内に制御した状態で、コバルト膜を形成する工程；
(d)前記工程 (c)の後、前記ウェハの前記第 1主面の温度を、摂氏 400度以上、 600 度未満の第 2の温度範囲内に制御した状態で、第 1の熱処理を施す工程；
(e)前記工程 (d)の後、前記コバルト膜の未反応部分を除去する工程；
(f)前記工程 (e)の後、前記ウェハの前記第 1主面の温度を、摂氏 600度以上、 850 度未満の第 3の温度範囲内に制御した状態で、第 2の熱処理を施す工程。
23.項 22記載の半導体集積回路装置の製造方法において、前記第 1の温度範囲 は摂氏 350度以上、 450度未満である。
24.項 22記載の半導体集積回路装置の製造方法において、前記第 1の温度範囲 は摂氏 400度以上、 450度未満である。
25.項 22記載の半導体集積回路装置の製造方法において、前記第 1の温度範囲 は摂氏 300度以上、 400度未満である。
26.項 22から 25のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータはほぼ回転対称であり、且つ、前記回転対象の軸に垂直な対称面 に対して上下にほぼ面対称である。
27.項 22から 26のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記多数個の開口は、ほぼ同一の開口面積を有する正六角形であり、ほぼ六方 最密格子を形成するように配列されて ヽる。
28.項 22から 27のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータのアスペクト比変化率は 98%未満、 50%以上である。
29.項 22から 28のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータの前記多数個の開口の隔壁は、前記ウェハの中心と前記コバルト ターゲットの中心を結ぶ直線に、ほぼ平行である。
30.項 22から 29のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータの前記ウェハと対抗する部分の開口率は、 85%以上である。
31.項 22から 30の 、ずれか一つに記載の半導体集積回路装置の製造方法にぉ ヽ て、前記コリメータは、その母材がアルミニウム以外を主要な成分とし、表面にアルミ -ゥムを主要な成分とするコーティング層を有する。
32.項 22から 31のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータは、その母材がステンレス鋼を主要な成分とする。
33.項 22から 32のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータのアスペクト比変化率は 95%未満、 65%以上である。
34.項 22から 32のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータのアスペクト比変化率は 90%未満、 70%以上である。
35.項 22から 32のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータのアスペクト比変化率は 85%未満、 75%以上である。
36.項 22から 35のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータの隔壁の厚さは、 3mm未満、 0. 3mm以上である。
37.項 22から 35のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータの隔壁の厚さは、 2mm未満、 0. 5mm以上である。
38.項 22から 35のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記コリメータの隔壁の厚さは、 1. 5mm未満、 0. 7mm以上である。
39.項 22から 38のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記多数個の開口の大きさは（開口の大きさとは、対向する隔壁間の距離である 。 2次元的には辺間距離である）、 20mm未満、 5mm以上である。 40.項 22から 38のいずれか一つに記載の半導体集積回路装置の製造方法におい て、前記多数の開口の大きさは、 15mm未満、 7mm以上である。
41.項 22から 40の 、ずれか一つに記載の半導体集積回路装置の製造方法にぉ 、 て、前記コリメータの主面の輪郭は 2次以上の高次曲面である。
42.以下の工程を含む半導体集積回路装置の製造方法：
(a)不均一なアスペクト比の多数個の開口を有する機械的なコリメータであって、その 母材がアルミニウム以外を主要な成分とし、表面にアルミニウムを主要な成分とするコ 一ティング層を有するものをウェハとコバルトまたはニッケルを主要な成分とするター ゲット間に介在させたコリメートスパッタリングによって、前記ウェハの第 1主面の素子 分離領域、およびソース'ドレイン領域のシリコン表面上に、コバルトまたはニッケルを 主要な成分とするメタル膜を形成する工程。
発明の効果
[0018] 本願において開示される発明のうち、代表的なものによって得られる効果を簡単に 説明すれば以下のとおりである。
[0019] コリメートスパッタリング法により成膜されたコバルト膜を用いて、 pn接合部における リーク電流が少なぐかつ低抵抗のシリサイド層を形成することができる。
図面の簡単な説明
[0020] [図 1]本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す 半導体基板の要部断面図である。
[図 2]本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す 半導体基板の要部断面図である。
[図 3]本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す 半導体基板の要部断面図である。
[図 4]本発明の一実施の形態であるコバルト膜の形成に用いるスパッタリング装置の 概略断面図である。
[図 5]本発明の一実施の形態であるスパッタリング装置に使用されるコリメータを示し 、（a)は、概略平面図、（b)は、同図（a)の a— a' 線における概略断面図である。
[図 6]本発明の一実施の形態であるコバルト膜をスパッタリング法により形成する際の ウェハ温度、アルゴンガス流量および DCパワーの時間変化の一例を示すプロセス シーケンス図である。
圆 7]本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す 半導体基板の要部断面図である。
[図 8]コバルトシリサイド層を形成した多結晶シリコン膜のシート抵抗不良率とコバルト 膜を堆積する際のウェハの表面温度との関係を示す図である。
圆 9]本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す 半導体基板の要部断面図である。
[図 10] (a)は、ダミーウェハ上に形成されたコバルト膜のウェハ面内における膜厚分 布を示すウェハ面内の膜厚分布表、（b)は、そのウェハ上の測定位置を示す概略平 面図である。
[図 11] (a)は、シリサイド反応により形成されたコバルトシリサイド層のウェハ面内にお ける膜厚分布を示すウェハ面内の膜厚分布表、（b)は、そのウェハ上の測定位置を 示す概略平面図である。
圆 12]本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す 半導体基板の要部断面図である。
圆 13]本発明の一実施の形態である半導体集積回路装置の製造方法の他の例を示 す半導体基板の要部断面図である。
圆 14]本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す 半導体基板の要部断面図である。
圆 15]本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す 半導体基板の要部断面図である。
圆 16]本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す 半導体基板の要部断面図である。
圆 17]本発明の一実施の形態である半導体集積回路装置の製造方法の一例を示す 半導体基板の要部断面図である。
[図 18] (a)および (b)は、本発明の一実施の形態であるコリメータの断面図、（c)は、 本発明者らが検討したコリメータの断面図である。 発明を実施するための最良の形態
[0021] 以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態 を説明するための全図において、同一の部材には原則として同一の符号を付し、そ の繰り返しの説明は省略する。
[0022] さらに、以下の実施の形態では便宜上その必要があるときは、複数のセクションまた は実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに 無関係なものではなぐ一方は他方の一部または全部の変形例、詳細、補足説明な どの関係にある。
[0023] また、本願では便宜上、径（直径）が約 200mmのウェハについて説明する力 径 が約 300mmのウエノ、、それよりも径大きいものまたは小さいものに適用できることは 言うまでもない。
[0024] また、以下の実施の形態において、要素の数など (個数、数値、量、範囲などを含 む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定さ れる場合などを除き、その特定の数に限定されるものではなぐ特定の数以上でも以 下でもよい。
[0025] また、以下の実施の形態において、その構成要素（要素ステップなどを含む）は、特 に明示した場合および原理的に明らかに必須であると考えられる場合などを除き、必 ずしも必須のものではな 、ことは 、うまでもな!/、。
[0026] 同様に、以下の実施の形態において、構成要素などの形状、位置関係などに言及 するときは、特に明示した場合および原理的に明らかにそうでないと考えられる場合 などを除き、実質的にその形成などに近似または類似するものなどを含むものとする 。たとえば、正六角形といっても、幾何学的に完全なもののみでなぐそれに近似した ものを含む。このことは上記数値および範囲についても同様である。
[0027] また、便宜上、位置関係について言及するときは、図 4のような配置を前提として、 説明するが、たとえば、「上または上面」といっても、重力の反対方向という意味では なぐ概念的にウェハのデバイス面 (主に半導体集積回路、または半導体素子を作る 主面）の方向を上とするものである。従って、これに関連して「垂直」というときは、特に 明示した場合および原理的に明らかに必須であると考えられる場合などを除き、ゥェ ハの主面に垂直な軸方向およびこれと実質的に同じ方向を意味するものとする（たと えば、スパッタリングの際に、ウェハのデバイス面を下向き、横向、または斜め向きに するときは、重力と反対方向ではなくなることは言うまでもない)。
[0028] また、本願で半導体集積回路装置と言うときは、シリコン単結晶ウェハ上に作られる ものだけでなぐ特にそうでない旨明示された場合を除き、 SOI (Silicon On Insulator )基板上に作られたもの、その他 TFT (Thin Film Transistor)液晶などの他の基板上 に作られるものなども含むものとする。同様に、ウェハと言うときは、特にそうでない旨 明示された場合を除き、シリコン単結晶ウェハのみでなぐ SOI基板、その他 TFT液 晶など作成するためのほぼ円盤状または長方形の集積回路基板などを含むものとす る。
[0029] また、シリコン基板表面部分、またはいわゆるポリシリコン電極などについて、シリコ ンというときは、特にそうでない旨明記した場合またはそうでないことが明確である場 合を除き、シリコンに必要に応じて不純物を導入したシリコンを主要な成分とするもの 、シリコンにゲルマニウムなどを加えて合金としてその性能を向上した (SiGe化した基 板表面領域、 SiGeィ匕した多結晶シリコン電極など)シリコンベース部材を含むものと する。
[0030] また、ポリシリコンなどと言うときは、特にそうでない旨明記した場合またはそうでない ことが明確である場合を除き、典型的な多結晶シリコンだけでなぐアモルファス表面 シリコンおよび微結晶シリコンなども含むものとする。これは、一般に、ポリシリコンも形 成当初はアモルファスである場合があり、これが後の熱処理により狭義のポリシリコン に変化するのが一般的である力 どの時点で狭義のポリシリコンに変化したかを特定 することが困難なためである。
[0031] また、部材の成分に言及する場合、（例えば Aからなる部材 X)、特にそうでな 、旨 明記した場合またはそうでないことが明確である場合を除き、それ以外の成分の含有 を排除するものではない。雰囲気ガスなどについても同じである。たとえば、コノ レト ターゲットといっても、種々の理由で添加される添加物やその他の含有物質を排除 するものではない。
[0032] また、 CMOS (Complementary Metal Oxide Semiconductor)型集積回路と言っても 、ゲート絶縁膜が、酸ィ匕膜に限られるものでないことは言うまでもない。例えば、非酸 化膜系の無機絶縁膜である窒化シリコン膜をゲート絶縁膜とするものなどを含む。こ のことは「メタル」、「半導体」についても同じである。
[0033] なお、以下の実施例では、シリコン単結晶ウェハのデバイス面を直接シリサイドィ匕す るもののみを例にとり説明したが、本願発明はそれに限定されることなぐソース、ドレ イン領域上に選択的にェピタキシャルシリコン層等を形成するエレべィテッドソースド レイン方式等も含むものとする。一方、実施例のごとぐ実質的に直接形成することに より、プロセスを大幅に簡素化できるメリットがある。なお、「直接」といっても、微小な 厚さの処理層、介在層等を排除するものではない。
[0034] また、電界効果トランジスタを代表する MIS · FET (Metal Insulator Semiconductor Field Effect Transistor)を MISと略し、 pチャネル型の MIS 'FETを pMISと略し、 nチ ャネル型の MIS 'FETを nMISと略す場合もある。
[0035] 本実施の形態は、 CMOS型集積回路 (非酸ィ匕シリコン系の High— kゲート絶縁膜 を有するものを含む）に適用したものであり、その製造方法を図 1一図 18を用いてェ 程順に説明する。
[0036] まず、図 1に示すように、例えば 1一 10 Ω cm程度の比抵抗を有する p型の単結晶シ リコンからなる半導体基板 (以下、基板またはウェハと言う） 1に素子分離溝 2を形成 する。素子分離溝 2は、素子分離領域の基板 1をエッチングして形成され、その後、 素子分離溝 2の内部を含む基板 1上に CVD (Chemical Vapor Deposition)法により 酸ィ匕シリコン膜 3を堆積し、続いて素子分離溝 2の外部の不要な酸ィ匕シリコン膜 3を C MP (Chemical Mechanical Polishing)法によって研磨、除去する。
[0037] 次に、基板 1の一部にボロン (B)をイオン注入し、他の一部にリン (P)をイオン注入 すること〖こよって、 p型ゥエル 4および n型ゥエル 5を形成した後、基板 1をスチーム酸 化することによって、 P型ゥエル 4および n型ゥエル 5のそれぞれの表面にゲート酸化 膜 6を形成する。
[0038] 次に、図 2に示すように、 p型ゥヱル 4および n型ゥヱル 5のそれぞれの上部にゲート 電極 7を形成する（いわゆるデュアルゲート構成の CMOSまたは CMIS (
Complementary Metal Insulator Semiconductor)の集積回路である）。ゲート電極 7を 形成するには、例えばゲート酸ィ匕膜 6の上部に CVD法により多結晶シリコン膜 (実際 には、堆積時にはアモルファス状態の場合が多いが、その後のいずれかの熱処理に より多結晶化するので、便宜上、特に特定する場合を除き、これらも含めて「多結晶 シリコン」と言うことにする）を堆積した後、 p型ゥエル 4の上部の多結晶シリコン膜にリ ンをイオン注入し、 n型ゥエル 5の上部の多結晶シリコン膜にボロンをイオン注入した 後、レジストパターンをマスクにしたドライエッチングにより多結晶シリコン膜をパター ユングする。
[0039] 次に、 p型ゥエル 4にリンまたはヒ素 (As)をイオン注入することによって低不純物濃 度の n—型半導体領域 8を形成し、 n型ゥエル 5にボロンをイオン注入することによって 低不純物濃度の P—型半導体領域 9を形成する。
[0040] 次に、図 3に示すように、基板 1上に CVD法により堆積した窒化シリコン膜を異方的 にエッチングすることによって、ゲート電極 7の側壁にサイドウォール 10を形成すると 共に、基板 l (n—型半導体領域 8、 p—型半導体領域 9)の表面を露出させる。続いて、 p型ゥエル 4にリンまたはヒ素をイオン注入することによって高不純物濃度の n+型半導 体領域（ソース、ドレイン） 11を形成し、 n型ゥヱル 5にボロンをイオン注入することによ つて高不純物濃度の P+型半導体領域 (ソース、ドレイン） 12を形成する。 n+型半導 体領域 11の pn接合部 (n+型半導体領域 11と p型ゥエル 4とが接する界面)の接合深 さ（基板 1の表面力 上記 pn接合部までの基板 1の厚さ方向の深さ）および p+型半導 体領域 12の pn接合部 (p+型半導体領域 12と n型ゥエル 5とが接する界面)の接合深 さは、 50nmから 300nmの範囲程度である。
[0041] 次に、基板 1の表面をバッファードフッ酸によりバッチ洗浄した後（洗浄は、シリコン 表面の自然酸化膜を除去するため、または上記イオン注入を CVD酸ィ匕膜などを通 して行う場合には、その酸ィ匕膜を除去するために行う）、ゲート電極 7およびソース、ド レイン (n+型半導体領域 11、 p+型半導体領域 12)のそれぞれの表面に、以下の方 法によりコバルトシリサイド層を形成する。これは、いわゆるサリサイド方式と呼ばれる もので、ゲート電極の側壁の分離作用を利用してゲート電極上とソース、ドレイン上の シリサイドィ匕を自己整合的に行うものである。この方式は、ゲート電極上も同時にシリ サイドィ匕でき、低抵抗ィ匕できるメリットがある。一方、ポリメタルゲート電極 (またはメタ ル電極)の場合は、ゲート電極上では、メタルによりさらに低抵抗ィ匕されているため、 シリサイドィ匕の対象ではないので、コバルト膜を堆積する前に、ゲート電極上を絶縁 膜により被覆しておく必要がある。
[0042] 図 4は、コバルト膜の形成に用いる DCマグネトロンスパッタリング装置の概略断面 図である。
[0043] スパッタリング装置 100は、スパッタリング室 101を構成する真空容器 102を備えて おり、スパッタリング室 101はクライオポンプまたはドライポンプ等の真空ポンプによつ て真空排気されるようになって ヽる。スパッタリング室 101にはウェハ 1を出し入れす るための搬入搬出口 103が設けられており、搬入搬出口 103はゲートバルブ 104〖こ よって開閉されるように構成されている。また、スパッタリング室 101には、イオンを生 成するための不活性で、かつ質量の大き!/、放電ガスとしてのアルゴン (Ar)ガス 105 を供給するガス供給管 106が挿入されている。
[0044] 真空容器 102の上部開口部にはバッキングプレート 107がスパッタリング室 101を 密封するように設けられており、ノ ッキングプレート 107に接してターゲット 108が交 換可能に装着されている。ターゲット 108は、後述するようにアルゴンイオンによって スパッタリングされてその組成物を飛び出させ、被処理基板であるウェハ 1の上にス ノ ッタリング膜を形成させるものであり、コノ レトによって円板形状に形成されている。 また、ターゲット 108のコバルト純度は、非金属不純物を除き、 99.99重量％以上、よ り好ましくは 99.999重量％以上である。なお、コバルトターゲットについては、西原ら の国際特許公開 WO98Z42009号パンフレットに記載がある。これには対応米国特 許第 6693001号明細書（2004年 2月 17日発行）がある。
[0045] 真空容器 102の底部にはリフト 109が垂直方向上向きに設置されており、リフト 109 の上には加熱機構を備えた静電チャック 110が昇降されるように支持されている。静 電チャック 110はウェハ 1を上面に載せた状態で保持すると共に、ウェハ 1を加熱す るように構成されている。そして、静電チャック 110とバッキングプレート 107との間に は、直流電圧また高周波電圧を印加するための電源装置が電気的に接続されてい る。
[0046] 静電チャック 110の下側には下側シールド 111が設置されており、スパッタリング室 101の上部には上側シールド 112がターゲット 108の真下領域を取り囲むように配さ れて、真空容器 102の上端開口部に保持されている。下側シールド 111および上側 シールド 112はステンレス鋼またはアルミニウム等が使用されており、ターゲット 108 を取り囲むことにより、ターゲット 108からスパッタリングされた微粒子がスパッタリング 室 101の内壁に付着するのを防止するように構成されている。
[0047] 他方、バッキングプレート 107の上方にはプラズマを保持する円板形状のマグネット 板 113がスパッタリング室 101と同心円の水平に配置されており、マグネット板 113は スパッタリング室 101の中心線上に配置された回転軸 114によって回転されるように 構成されている。
[0048] ターゲット 108とウェハ 1とに対してそれぞれ所定の間隔を有する高さ位置には、コ リメータ 115が水平に横断するように架設されて!、る。
[0049] 図 5 (a)にコリメータの概略平面図、図 5 (b)に同図（a)の a— 線における概略断 面図を示す。
[0050] コリメータ 115は、ウェハ 1よりも大きい円板形状に形成された本体 116を備えてお り、本体 116には厚さ方向に貫通する六角孔形状の制御孔 117が多数個、開口面 積が全面にわたって、ほぼ均一になるように配列され、全ての制御孔 117が互いに 所定の間隔で、ほぼ平行に設けられている。多数個の制御孔 117は切削加工等によ つて形成されている。コリメータ 115の材質に、アルミニウム、アルミニウム合金、ステ ンレス鋼またはチタン等の高融点金属膜または金属合金を使用することができる。ま た、母材をステンレス鋼またはチタン等の高融点金属または金属合金とし、さらにそ の表面をブラスト処理 (ブラスト材料を、圧縮空気で母材に吹き付け、または回転翼で 連続して投射し、表面の汚れの除去を行う表面処理技術)した後、アルミニウムまた はアルミニウム合金を用いて溶射処理 (燃焼ガス、アーク、プラズマ等の熱源により溶 融した金属、セラミック等を製品に吹き付けることにより被膜を作るコーティング技術） したコリメータ 115を使用してもょ 、。
[0051] さらに、コリメータ 115の本体 116は中央部力も周辺部にかけて徐徐に薄くなつて おり、例えば凸レンズのように、本体 116の上面および下面が外側に凸の形状面を 上下対称に有している。これにより、多数個の制御孔 117のアスペクト比（孔深さ dZ 孔径 w)がコリメータ 115の中央部力も周辺部にかけて連続的に小さくなつている。本 体 116の最も外側に位置する制御孔 117のアスペクト比を 1とすると、本体 116の中 央に位置する制御孔 117のアスペクト比は、例えば 1.05から 1.5が適切な範囲と考 えられる（他の条件によってはこの範囲に限定されないことはもとよりである）。また、 量産に適した範囲としては 1.15から 1.35が考えられる力 さらに 1.25を中心値とす る周辺範囲が最も好適と考えられる。また、本体 116の最も外側に位置する制御孔 1 17のアスペクト比 Apを、本体 116の中央に位置する制御孔 117のアスペクト比 Acで 割った値 (ApZAc)は、例えば 0.65から 0.95が適切な範囲と考えられる（他の条件 によってはこの範囲に限定されないことはもとよりである)。また、量産に適した範囲と しては 0.7から 0.9が考えられるが、さらに 0.8を中心値とする周辺範囲が最も好適と 考えられる。
[0052] コリメートスパッタリング法では、斜め成分のコバルト原子はコリメータの制御孔の内 周面に衝突してトラップされ、垂直成分のコバルト原子のみウェハに到達するため、 成膜速度はコリメータを用 、な 、スパッタリング法に比べて遅くなり、その遅くなる割 合は、コリメータに設けられた制御孔のアスペクト比に依存する。すなわち、コリメータ に設けられた制御孔のアスペクト比が大きくなるに従い、成膜速度は遅くなる。従って 、コリメータの中央部に設けられた制御孔のアスペクト比を、コリメータの周辺部に設 けられた制御孔のアスペクト比よりも大きくすることにより、ウェハ面内におけるコノ レ ト膜の成膜速度をほぼ均一にすることができる。すなわち、コリメータの周辺部に位置 する制御孔のアスペクト比が中央部に位置する制御孔よりも小さいことにより、周辺部 に位置する制御孔を通過するコバルト原子の量は中央部に位置する制御孔を通過 するコバルト原子の量よりも多くなるので、ウェハ面内のコバルト膜の膜厚分布をゥェ ハ全体にわたって均一に制御することができる。ウェハの周辺部で不足したコリメ一 タの多数個の制御孔のアスペクト比は、コリメータにおいてウェハに被着されたコバ ルト膜のウェハ面内の膜厚不均一に対応して解消するように設定される。
[0053] 例えば、本体 116の中央の厚さを 12.5mm、制御孔 117の孔径（対辺間の間隔） w を 10mmとすると、孔深さ dが 12.5mmであるから、中央の接続孔 117のアスペクト比 Acは 1.25 ( = 12.5ZlO)となる。また、最も外側の接続孔 117が形成される本体 11 6の厚さを 10mmとすると、孔深さ dが 10mmであるから、最も外側の接続孔 117のァ スぺタト比 Apは 1 ( = 10Z 10)となり、コリメータ 115に設けられた多数個の制御孔 11 7のアスペクト比は、コリメータ 115の外側から中央にかけて 1から 1.25に連続して変 化する。
[0054] この種の形状のコリメータを両凸レンズ型コリメータという。これは上下左右がほぼ対 称になっている（なお、このような対象形に限定されないのは言うまでもない）。このよ うにするのは、以下のような理由による。スパッタリングの繰り返しによって、コリメータ のターゲット側面には、急速にコバルト膜が堆積する。このままでは、コリメータが変 形するので、上下の体積膜のバランスをとるため、何度かのスパッタリング処理ごとに 、コリメータを裏返して使用するためである。また、更にそのまま交互に上下反転して ターゲットを使 、続けると、開口の開口率 (コリメータのウェハ面上への正射影にぉ ヽ て、その開口部の面積をウェハの上面の面積で割った値またはその百分率）が減少 するので、堆積コバルト膜厚が 0. 2mm程度になったところで、コリメータの洗浄を行 い、堆積コバルト膜を除去するのが望ましい。一般にコリメータを使用したスパッタリン グすなわちコリメートスパッタリングでは、コリメータを介在させないスパッタリングすな わち非コリメートスパッタリングに比較して、堆積速度が 1Z6から 1Z8に低下する。 従って、コバルトに通常要求される lOnmZ分以上の堆積速度 (本実施例では約 40 nmZ分)を達成するためには、開口の隔壁をほぼ垂直とするとともに、コリメータの開 口率を 80%以上 (本実施例では約 91%)にすることが望ましい。また、このような高 開口率を達成するためには、単位開口の形状をほぼ正六角形とした六方最密格子 配列 (全体としての堆積の均一性を考慮すると、開口の形状を同一にして、サイズも ほぼ同一にすることが望ましい）が望ましい（以上のことは、まったく同様にニッケルシ リサイドにっ ヽても当てはまる)。
[0055] 以下、本実施例に用いた部材の寸法の関係を説明する。ウェハの径は約 200mm 、ターゲットの径は約 330mm、コリメータの開口（制御孔）全体の径は約 315mm、タ 一ゲット表面とコリメータの間の最小部分の距離は 46mmである。なお、寸法はこれら の値に限定されないことは言うまでもない。制御孔すなわち個々の開口を区分する隔 壁の厚さは平均ベースで lmm前後が望ましい。また、使用中の変形を考慮すると 0. 7mm以上が量産に適合している。中心付近の開口のアスペクト比（A )で最周辺の
c
開口のアスペクト比 (A )を割った値 (またはその百分率)をアスペクト比変化率 (M )
P A
という。
[0056] なお、アスペクト等が不均一なコリメータを用いたコリメートスパッタリング技術につい ては、鈴木らの曰本特願 2002— 336620号（2002年 11月 20曰出願）に記載されて V、る。これには対応 PCT出願 PCTZJP03Z014792 (国際出願日 2003年 11月 20 日）がある。
[0057] 次に、コバルト膜およびコバルトサリサイド層の形成工程を説明する。コバルト膜を スパッタリング法により形成する際のウェハ温度、アルゴンガス流量および DCパワー の時間変化の一例を図 6のプロセスシーケンス図に示す。プロセスシーケンス図にお ける各パラメータの横軸の時間は共通である。
[0058] まず、ウェハ 1を洗浄し、その後、スパッタリング装置 100のスパッタリング室 101と は別の処理室においてウェハ 1を、例えば 200°Cに加熱する。続いてウェハ 1をスパ ッタリング装置 100のスパッタリング室 101内に搬入搬出口 103から搬入して、静電 チャック 110の上面に受け渡す。この際、スパッタリング室 101は所定の圧力に予め 排気されている。続いて、静電チャック 110をリフト 109によって上昇させて、静電チ ャック 110の上面に載置されたウェハ 1を予め設定された高さに設置する。
[0059] 次に、スパッタリング室 101が所定の圧力になるまで、放電ガスとしてのアルゴンガ ス 105がスパッタリング室 101にガス供給管 106から供給される。アルゴンガス 105の 流量は、例えば 15から 150sccmである。この時、ウェハ 1の温度も徐徐に上がり、所 定の温度、例えば 420°Cに設定される。
[0060] さらに、スパッタリング室 101が所定の圧力となり、ウェハ 1が所定の温度となると、 直流電圧または高周波電圧がターゲット 108とウェハ 1との間に電源装置によってバ ッキングプレート 107および静電チャック 110を介して印加されると共に、マグネット板 113が回転軸 114によって回転される。直流電圧が印加された際の DCパワーは、例 えば 500力ら 2000Wに設定され、アルゴンガスの流量は 15から 40sccmに設定され る。また、アルゴン雰囲気の気圧は、例えば 0.4から 2Pa (この範囲に限定されるもの ではない）、ターゲット距離 (動作時のターゲット 108からウェハ 1間での最短距離）は 、例えば 90mmである。
[0061] これらの作動によってターゲット 108の周囲に形成されるプラズマの励起に伴い、タ 一ゲット 108がアルゴンイオンによりスパッタリングされて、ターゲット 108から被スパッ タリング粒子としてコバルト粒子が叩き出される。ターゲット 108から叩き出されたコバ ルト粒子はウェハ 1の方向に飛翔し、コリメータ 115の多数個の制御孔 117を通過し てウェハ 1に被着する。これにより、図 7に示すように、基板 (ウェハ） 1の主面 (集積回 路形成面)上にコバルト膜 (第 1の膜） 13が堆積する。
[0062] コバルト膜 13の膜厚は、例えば 3nmから 20nmが適切な範囲と考えられる（他の条 件によってはこの範囲に限定されないことはもとよりである)。また、量産に適した範囲 としては 5nmから 15nmが考えられるが、さらに 8.5nmを中心値とする 7nmから 10η mの周辺範囲が最も好適と考えられる。コバルト膜 13の膜厚を 3nmよりも薄くすると、 シリサイド反応により形成されるコバルトシリサイド層の厚さが 10.5nm程度と薄ぐ低 抵抗ィ匕の効果が十分に得られない。またコバルト膜 13の膜厚を 20nmより厚くすると 、シリサイド反応により形成されるコバルトシリサイド層の厚さが 70nm程度となり、 pn 接合部の接合深さ、例えば 50nmよりも深くなることによって、リーク電流が増加する 場合がある。
[0063] さらに、上記コバルト膜 13は、 300°C以上、好ましくは 350°C以上、さらに好ましくは 400°C以上の温度（且つ 450°C未満の温度）で堆積する。本実施の形態では、ゥェ ノ、 1の温度を 420°Cとした。なお、ここでいう温度とは、スパッタリング室 101内のゥェ ハ 1の表面温度 (集積回路形成側の主面)を意味して 、る。
[0064] 図 8に、コバルトシリサイド層を形成した多結晶シリコン膜のシート抵抗不良率とコバ ルト膜を堆積する際のウェハの表面温度との関係の一例を示す。全ての試料におい て、コバルトシリサイド層は同じ条件により形成され、多結晶シリコン膜には同じ濃度 の n型不純物が添加されている。また、コバルト膜の膜厚は 7、 9および l lnm、多結 晶シリコン膜の幅は 55nmである。
[0065] ウェハの表面温度が高くなるに従い、シリサイドィ匕された多結晶シリコン膜のシート 抵抗不良率は低くなり、 400°C以上ではほぼ 20%以下となる。このように、コバルト膜 を相対的に高い温度で形成すると、成膜しながらコバルトとソース、ドレイン領域のシ リコン (多結晶シリコン）とが反応してコバルト膜とソース、ドレイン領域のシリコン（多結 晶シリコン膜)との界面を平坦にすることができるので、その後のシリサイド反応により 形成されるコノ レトシリサイド層のシート抵抗の不良を低減することができる。また、コ バルトと単結晶シリコンとの反応においても同様であり、コバルト膜を相対的に高い温 度で形成すると、コバルト膜と単結晶シリコン (ウエノ、）との界面を平坦にすることがで きて、コバルトシリサイド層のシート抵抗の不良を低減することができる。
[0066] 本実施の形態では、ウェハ 1の保持および加熱には静電チャック 110を用いる。静 電チャック 110は、ウェハ 1との密着性が良いので、温度制御および温度分布特性が 良い。ただし、静電チャック 110を用いてもウェハ 1の表面温度との間には 30°C程度 の温度差が生じ、例えばウェハ 1の表面温度を 420°C程度とするためには、静電チヤ ック 110の温度を 450°C程度に設定する必要がある。なお、静電チャック 110に限ら ず、他のタイプのチャック、例えばメカ-カルクランプを用いてもよい。ただし、メカ- カルクランプを用いても、静電チャック 110と同様に、ウェハ 1の表面温度との間には 70— 80°C程度の温度差が生じ、例えばウェハ 1の表面温度を 420°C程度とするた めには、メカ-カルクランプの温度を 490— 500°C程度に設定する必要がある。
[0067] 次に、前述したスパッタリング作動が停止されて、アルゴン雰囲気においてウェハ 1 の熱処理 (ホールドアニール;第 3の熱処理）が行われる。これにより、図 9に示すよう に、基板 1に形成されたソース、ドレイン (n+型半導体領域 11、 p+型半導体領域 12) とコバルト膜 13との界面、および多結晶シリコン膜からなるゲート電極 7とコノ レト膜 1 3との界面にそれぞれダイコバルトシリサイド (Co Si)層 16aを形成する。
2
[0068] この熱処理は、ソース、ドレイン (n+型半導体領域 11、 p+型半導体領域 12)とコバ ルト膜 13との界面およびゲート電極 7とコバルト膜 13との界面においてシリサイド反 応が急速に進み、ダイコノ レトシリサイド (Co Si)層 16aを主成分とするシリサイド層
2
力 Sコバルトモノシリサイド（CoSi)またはコバルトダイシリサイド（CoSi )を主成分とする
2
シリサイド層に全て変換されないような低い温度 (第 3の温度）、例えば 300°C以上、 4 50°C未満の温度範囲（ウェハ 1の表面温度)で行うことが望ま 、。本実施の形態で は、ウェハ 1の表面温度を、例えば 420°Cに維持した状態で、アルゴンガスの流量を 15力 40sccmとして、熱処理を行った。この熱処理は、スパッタリング室 101から搬 出した後に行ってもよぐまた省略することもできる。
[0069] ウェハ 1上に所望の厚さのコバルト膜 13が形成され、さらにホールドアニールが終 わると、ウェハ 1が自然冷却される。その後、リフト 109が下降作動されて、静電チヤッ ク 110に保持されたウェハ 1が搬入搬出位置に戻される。続いて、成膜済みのウェハ 1はスパッタリング室 101から搬出される。その後、スパッタリング室 101とは別の処理 室で概ね 50°C以下に冷却し、スパッタリング装置 100から搬出する。
[0070] 図 10 (a)は、ダミーウェハ（実際の集積回路パターンが形成されて 、な 、ウェハ） 上に形成されたコバルト膜のウェハ面内における膜厚分布を示すウェハ面内の膜厚 分布表であり、同図（b)は、そのウェハ上の測定位置を示す概略平面図である。図 1 0 (a)には、本実施の形態である多数個の制御孔のアスペクト比が外側から中央にか けて 1から 1.25に設定されたコリメータ (均一アスペクトコリメータ）を用いて形成され たコバルト膜のウェハ面内の膜厚分布と、本発明者らが検討した多数個の制御孔の アスペクト比が全体にわたって均一に設定されたコリメータ (均一アスペクトコリメータ） を用いて形成されたコバルト膜のウェハ面内の膜厚分布を示す。コバルト膜は、前述 したスパッタリング装置 100によって形成される。
[0071] 本発明者らが検討したコリメータでは、ウェハの中央部におけるコバルト膜の膜厚 が周辺部よりも厚くなる傾向があり、ウェハ面内の膜厚分布の均一性が ± 3.1%とな る。これに対し、本実施の形態によるコリメータでは、ウェハの中央部におけるコバル ト膜の膜厚の増加傾向が解消されており、ウェハ面内の膜厚分布の均一性が ±0.8 %に改善される。
[0072] 図 11 (a)は、シリサイド反応により形成されたコバルトシリサイド層のウェハ面内にお ける膜厚分布を示すウェハ面内膜厚分布表であり、同図 (b)は、そのウェハ上の測 定位置を示す概略平面図である。図 11 (a)には、本実施の形態である多数個の制 御孔のアスペクト比が外側から中央にかけて 1から 1.25に設定されたコリメータ（上下 対称凸レンズ型コリメータ)を用いてコバルト膜を形成し、これを用いてシリサイド反応 により形成したコバルトシリサイド層のウェハ面内膜厚分布と、本発明者らが検討した 多数個の制御孔のアスペクト比が全体にわたって均一に設定されたコリメータを用い てコバルト膜を形成し、これを用いてシリサイド反応により形成したコバルトシリサイド 層のウェハ面内膜厚分布を示す。コバルト膜は、前述したスパッタリング装置 100に よって形成される。また、全ての試料において、同じ条件により多結晶シリコン膜上に コバルトシリサイド層が形成され、多結晶シリコン膜には同じ濃度の n型不純物または p型不純物が添加されて 、る。
[0073] 本発明者らが検討したコリメータでは、ウェハの中央部におけるコバルトシリサイド 層の膜厚が周辺部よりも厚くなる傾向があり、ウェハ面内の膜厚分布の均一性が ±6 .11%となる。これに対し、本実施の形態によるコリメータ（上下対称凸レンズ型コリメ ータ）では、ウェハの中央部におけるコバルトシリサイド層の膜厚の増加傾向が解消 されており、ウェハ面内の膜厚分布の均一性が ± 2.6%に改善される。図 10および 図 11から、コバルト膜の膜厚が、そのままコバルトシリサイド層の厚さに反映している ことがわ力ゝる。
[0074] 次に、図 12に示すように、コバルト膜 13の上に膜厚 10— 20nm程度の窒化チタン
(TiN)膜 (第 2の膜） 14を堆積する。窒化チタン膜 14は、コバルトシリサイド層を形成 する過程においてコバルト膜 13の表面が酸化されるのを防ぐ酸化バリア膜として使 用される。酸化バリア膜としては、窒化チタン膜 14以外にも、例えば窒化タングステン (WN)膜または窒化タンタル (TaN)膜のような窒化金属化合物膜を使用することも できる。上記窒化チタン膜 14の堆積は、基板 1とその表面に堆積されたコバルト膜 1 3との間のシリサイド反応が急速に進まな 、ような低 、温度で行う。
[0075] なお、図 13に示すように、窒化チタン膜 14の上に膜厚 5— lOnm程度のチタン (Ti )膜 (第 3の膜） 15を堆積してもよい。窒化チタン膜 14は、熱処理により柱状結晶にな ることから、酸素を透過して酸ィ匕防止膜としての機能が十分でなぐコバルト膜 13が 若干酸化されることが推測される。そこで、窒化チタン膜 14の表面にチタン膜 15を成 膜し、チタン膜 15の酸素トラップ効果を用いることにより、コバルト膜 13の酸ィ匕防止効 果を向上させる。
[0076] また、窒化チタン膜 14 (または窒化チタン膜 14とチタン膜 15との積層膜)を堆積し ない場合もある。例えば枚葉式マルチチャンノ スパッタリング装置を用いて、コバルト 膜 13の成膜および後述する熱処理を連続処理する場合は、ウェハ 1を外気に触れさ せることなく移動することができるので、耐酸化バリア膜として機能する窒化チタン膜 1 4 (または窒化チタン膜 14とチタン膜 15との積層膜)を必ずしも必要としない。
[0077] 次に、ウェハ 1を非酸ィ匕性ガス雰囲気中において、熱処理 (第 1ァニール;第 1の熱 処理)を行うことにより、図 14に示すように、上記ダイコバルトシリサイド (Co Si)層 16
2 aを主成分とするシリサイド層をコバルトモノシリサイド (CoSi)層 16bに変換する。この 熱処理は、ソース、ドレイン (n+型半導体領域 11、 p+型半導体領域 12)とコバルト膜 13との界面およびゲート電極 7とコバルト膜 13との界面においてシリサイド反応が急 速に進み、コバルトモノシリサイド (CoSi)層を主な成分とするシリサイド層 16bに変換 され、かつ、コバルトダイシリサイド (CoSi )を実質的に生成しないような温度 (第 1の
2
温度）、具体的には、 400°C以上、 600°C未満の温度範囲（ウェハ 1の表面温度）で 行うことが望ましい。本実施の形態では、窒素ガス雰囲気としてウェハ 1の表面温度 を、例えば 450°Cに設定して、例えば 90秒間の RTA (Rapid Thermal Anneal)方式の 熱処理を行った。
[0078] 次に、図 15に示すように、ウェハ 1をアンモニア（NH )と過酸化水素（H O )の混
3 2 2 合液を使ったウエットエッチングにより窒化チタン膜 14 (または窒化チタン膜 14とチタ ン膜 15との積層膜)を除去し、続 ヽて塩酸 (HC1)と過酸化水素の混合液を使ったゥ エツトエッチングにより未反応のコバルト膜 13を除去する。コノ レト膜 13の上に窒化 チタン膜 14 (または窒化チタン膜 14とチタン膜 15との積層膜)を堆積しない場合は、 混酸（リン酸 (H PO )、硝酸 (HNO )および酢酸 (CH COOH) )と過酸ィ匕水素の混
3 4 3 3
合液を使ったウエットエッチングにより未反応のコバルト膜 13を除去する。
[0079] 次に、ウェハ 1を非酸ィ匕性ガス雰囲気中において、熱処理 (第 2ァニール;第 2の熱 処理）を行うことにより、図 16に示すように、上記コバルトモノシリサイド（CoSi)層 16b を主成分とするシリサイド層を、コバルトダイシリサイド (CoSi )層 16に変換する。この
2
熱処理は、前記第 1ァニールよりも高い温度 (第 2の温度）、具体的には、 600°C以上 、 850°C未満の温度範囲（ウェハ 1の表面温度)で行うことが望ましい。本実施の形態 では、窒素ガス雰囲気としてウェハ 1の表面温度を、例えば 745°Cに設定し、例えば 30秒間の RTA方式の熱処理を行った。なお、比較的低温でコバルトを堆積するシリ サイド層の形成プロセスについては、一之瀬らの特願 2002— 361700号（2002年 1 2月 13日出願）に記載されている。これには対応米国出願第 10Z733377号 (米国 出願日 2003年 12月 12日）がある。
[0080] シリサイド反応により形成されたコバルトダイシリサイド層の厚さは、コバルト膜の膜 ^ (旱の約 3.5倍とな (Silicon VLSI Technology, James D. Plummer et. al, Department of Electrical Engineering Stanford University (Tablell— 5)参照）。コノルト膜 13の厚 さを 10nmとした場合、コバルトダイシリサイド層 16の厚さは約 35nmとなる。本実施 の形態では、ソース、ドレイン (n+型半導体領域 11、 p+型半導体領域 12)の pn接合 部の接合深さは、 50— 300nm程度であり、コバルトシリサイド層 16は pn接合部にま で到達しない。
[0081] pn接合部におけるリーク電流の発生を防止するためには、コバルトダイシリサイド層 16から pn接合部までを約 10nm以上離す必要がある。前述したように、コバルト膜 1 3の膜厚が不均一の場合は、コバルトダイシリサイド層 16の厚さも不均一となる。この ため、コバルト膜 13が厚く形成された領域では、コバルトダイシリサイド層 16が設計 値よりも厚くなり、 pn接合部に近づいてまたは接して、リーク電流を発生させる。しか し、本実施の形態では、コバルト膜 13のウェハ面内の膜厚均一性が向上することか ら、ウェハ面内において均一な厚さのコバルトダイシリサイド層 16が形成されるので、 コバルトダイシリサイド層 16から pn接合部までの距離を確保できて、 pn接合部にお けるリーク電流の発生を防止することができる。
[0082] ここまでの工程により、基板 1に形成されたソース、ドレイン (n+型半導体領域 11、 p +型半導体領域 12)とコバルト膜 13との界面、および多結晶シリコン膜からなるゲート 電極 7とコバルト膜 13との界面に、コバルトダイシリサイド (CoSi )層 16を主成分とす
2
るシリサイド層が形成され、 nMISQnおよび pMISQpが完成する。
[0083] その後、図 17に示すように、基板 1上に CVD法により窒化シリコン膜 17および酸ィ匕 シリコン膜 18を堆積し、続いてソース、ドレイン (n+型半導体領域 11、 p+型半導体領 域 12)のそれぞれの上部の酸ィ匕シリコン膜 18および窒化シリコン膜 17をドライエッチ ングしてコンタクトホール 19を形成した後、コンタクトホール 19の内部を含む酸化シリ コン膜 18上にタングステン (W)配線 20を形成する。
[0084] さらに、ドライエッチング法または CMP法を用いて、コンタクトホールを充填する配 線プラグとする。続いて、スパッタリング法によりチタン膜および窒化チタン膜を順次 堆積し、さらに同じくスパッタリング法により、例えば 300°C程度の温度で窒素などの 不活性雰囲気中においてアルミニウム '銅（アルミニウムを主要な成分とするメタル配 線材料)を成膜し、半導体素子間の配線金属膜としてアルミ合金膜を形成し、積層配 線層を形成する。
[0085] このように、本実施の形態によれば、コリメートスパッタリング法において、コリメータ 115に設けられる多数個の制御孔 117のアスペクト比をコリメータ 115の周辺部から 中央部にかけて連続的に大きくすることにより、コリメータ 115の周辺部に位置する制 御孔 117を通過するコバルト原子の量を中央部に位置する制御孔 117を通過するコ バルト原子よりも多く制御することができるので、ウェハ面内のコバルト膜 13の膜厚分 布を全体にわたって均一にすることができる。これにより、コバルトダイシリサイド層 16 が必要以上に厚く形成されることにより発生する pn接合部のリーク電流を低減するこ とがでさる。
[0086] さらに、上記不均等アスペクト比のコリメートスパッタリング法において、 300°C以上 の温度範囲でウェハ 1上にコバルト膜 13を形成して、成膜すると同時にコバルト膜 1 3と基板 1との界面およびコバルト膜 13とゲート電極 7との界面を平坦ィ匕することにより 、シリサイド反応により形成されるコバルトダイシリサイド層 16のウェハ面内の厚さをよ り均一にすることができて、 pn接合部のリーク電流の増加を防ぐことができる。
[0087] さらに、上記コリメートスパッタリング法により成膜したコバルト膜 13の上に窒化チタ ン膜 14または窒化チタン膜 14とチタン膜 15との積層膜を形成することにより、その後 の熱処理においてコバルト膜 13の酸ィ匕を防ぐことができて、シリサイド反応により低 抵抗のコノ レトダイシリサイド層 16を形成することができる。
[0088] さらに、上記コリメートスパッタリング法において、コバルト膜 13の膜厚を 3nmから 2 Onmの範囲とすることにより、シリサイド反応により形成されるコバルトダイシリサイド層 16による低抵抗化の効果が得られ、またコバルトダイシリサイド層 16の厚さを pn接合 部よりも浅くできて、リーク電流の増加を防ぐことができる。
[0089] なお、本実施の形態では、コリメータ 115の形状を中央で厚ぐ中央部から周辺部 にかけて徐徐に薄くなる形状とし、多数個の制御孔 117のアスペクト比をコリメータ 11 5の中央部力 周辺部にかけて連続的に小さくすることにより、ウェハ 1上に成膜され るコバルト膜 13のウェハ面内の膜厚分布を均一に制御した力 ウェハ 1上に成膜さ れるコバルト膜 13のウェハ面内の膜厚分布の傾向に対応して、アスペクト比を設定し てもよい。
[0090] 例えばウェハ面内のコバルト膜 13の膜厚分布がウェハ 1の周辺部において厚ぐゥ エノ、 1の中央部において薄くなる傾向で不均一になる場合は、コリメータ 115の形状 を中央で薄ぐ中央部力 周辺部にかけて徐徐に厚くして、例えば凹レンズのように、 本体 116の上面および下面が外側に凹の形状面を上下対称とする（上下対称凹レ ンズ型コリメータ)。これにより、多数個の制御孔 117のアスペクト比がコリメータ 115 の中央部力 周辺部にかけて連続的に大きくなり、ウェハ 1上に成膜されるコバルト 膜 13のウェハ面内の膜厚分布を均一に制御することができる。
[0091] 図 18に、本実施の形態であるレンズ型コリメータおよび本発明者らが検討した各種 コリメータの断面図を示す。
[0092] 図 18 (c)に示す本発明者らが検討した均一アスペクトコリメータ 130は、ほぼ均一 な厚さを有しており、アスペクト比が、例えば 1の多数個の制御孔 131を備えている。 これに対し、本実施の形態であるコリメータ 115は、同図（a)に示すように、中央で厚 く、中央部力 周辺部にかけて徐徐に薄くなることで、アスペクト比が、例えば外側か ら中央にかけて 1から 1.25に連続して変化する多数個の制御孔 117を備えている。 また、本実施の形態であるコリメータ 120は、中央で薄ぐ中央部力も周辺部にかけ て徐徐に厚くなることで、アスペクト比力 例えば外側から中央にかけて 1.25から 1に 連続して変化する多数個の制御孔 121を備えている。
[0093] さらに、多数個の制御孔 117のアスペクト比をコリメータ 115の中央部から周辺部に かけて連続的に小さくまたは大きくせず、ウェハ 1上に必要なコバルト膜 13の膜厚に 合わせて調整し、一部領域のアスペクト比を小さくまたは大きくする、あるいは一部の 領域力もその周辺にかけて連続的に小さくまたは大きくしてもよい。
[0094] 例えばスパッタリングではターゲット 108の表面が不均一に削れるため、スパッタリ ングを続けるに従い、コバルト膜 13のウェハ面内の膜厚分布または成膜速度が徐徐 に変動する。そこでターゲット 108の削れ状態に合わせてアスペクト比が調整された 多数個の制御孔 117を有する複数のコリメータ 115を用意し、ターゲット 108の削れ 状態に合わせてコリメータ 115を交換してスパッタリングを行ってもよい。これにより、 ターゲット 108の削れによって生ずるコバルト膜 13のウェハ面内の膜厚分布または 成膜速度の変動を抑制することができる。
[0095] 例えば熱処理 (例えば第 1ァニール)の温度分布に合わせてアスペクト比が調整さ れた多数個の制御孔 117を有するコリメータ 115を用いてもょ ヽ（すなわち、第 1ァニ ール時のウェハ内温度分布を相殺するようなコバルト堆積分布を与えるような不均一 アスペクト比のコリメータを用いる）。ウェハ 1上に成膜されるコバルト膜 13のウェハ面 内の膜厚は不均一となる力 シリサイド反応により形成されるコバルトダイシリサイド層
16の厚さを均一にすることができる。
[0096] また、本実施の形態では、シリサイド層の形成にはコバルト膜 13を用いた力 これ に限定されるものではなく、例えばニッケル (Ni)膜またはコバルトニッケル (CoNi)合 金膜を用いてもよい。ニッケル膜は、シリサイド反応によりニッケルモノシリサイド (NiS i)層となり、ニッケルダイシリサイド層の厚さは、ニッケル膜の膜厚の約 2.3倍となる。 コバルトニッケル膜は、シリサイド反応によりコバルトダイシリサイド (CoSi )層となる。
2 コバルトニッケル膜は、例えば Co含有量 98%、 Ni含有量 2%を用いることができるが 、コバルトダイシリサイド層中に僅か〖こニッケルが不純物として含まれる。ニッケル添 加技術については、島津等の PCT国際公開明細書 WO00Zl7939 (国際公開日 2 000年 3月 30曰）力ある。
[0097] また、本実施の形態では、第 1ァニールおよび第 2ァニールをスパッタリング装置 10 0以外の RTA装置などを使って行った力 例えば枚葉式マルチチャンバスパッタリン グ装置を用いて、連続処理してもよい。この装置では各チャンバ間を、ウェハ 1を外 気に触れさせることなく移動することができるので、耐酸化バリア膜 (窒化チタン膜 14 または窒化チタン膜 14とチタン膜 15との積層膜）は必須ではない。一般に、処理温 度の異なる処理は、別の装置または同一装置の別のチャンバで行う方力 スループ ットが高くなるとされている。逆に、同一装置の同一のチャンバで処理する場合は、少 ない装置で、多くのウェハを処理できるメリットがある。
[0098] また、本実施の形態では、 DCマグネトロンスパッタリング装置を例示した力 これに 限らず、他のコリメーシヨンスパッタリング装置を用いてもょ 、。 [0099] また、マグネトロンスパッタリング装置のマグネットの制御を工夫して (磁場変化制御 )堆積膜分布が均一〖こなるようにする技術を用いてもょ 、。
[0100] 以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが 、本発明は前記実施の形態に限定されるものではなぐその要旨を逸脱しない範囲 で種々変更可能であることは 、うまでもな!/、。
[0101] 例えば、本実施の形態では、 CMOS型集積回路の製造方法に適用した場合につ いて説明した力 サリサイドプロセスにより形成されるシリサイド層を有するいかなる半 導体集積回路装置の製造方法に適用することができる。さらに、プリント配線基板に 成膜する場合、液晶表示装置の製造方法にお!ヽて液晶パネルに成膜する場合また は磁気ディスクやコンパクトディスクに成膜する場合等の成膜技術全般に適用するこ とがでさる。
産業上の利用可能性
[0102] 本発明の半導体集積回路装置の製造方法は、スパッタリングによって形成した金 属膜を用いてシリサイド層を形成するサリサイドプロセスに適用して好適なものである

Claims

請求の範囲
[1] 以下の工程を含む半導体集積回路装置の製造方法：
(a)ウェハの第 1主面に素子分離領域を形成することによって、それによつて囲まれ たシリコン能動領域を区画する工程；
(b)前記シリコン能動領域上にゲート絶縁膜を介して、両側にサイドウォールスべ一 サを有するゲート電極を形成することにより、ソース'ドレイン領域を区画する工程；
(c)不均一なアスペクト比の多数個の開口を有する機械的なコリメータを前記ウェハ とコバルトターゲット間に介在させたコリメートスパッタリングによって、前記ウェハの前 記第 1主面の前記素子分離領域、前記ソース'ドレイン領域のシリコン表面、前記ゲ ート電極の前記サイドウォールスぺーサ、および前記ゲート電極の上面を構成するポ リシリコン表面上に、前記ウェハの前記第 1主面の温度を、前記シリコン表面および 前記ポリシリコン表面においてダイコノ レトシリサイド (Co Si)を主要な成分とする第
2
1のシリサイド膜が形成され、実質的にコバルトモノシリサイド (CoSi)を主要な成分と するシリサイド膜が形成されない第 1の温度範囲内に制御した状態で、コバルト膜を 形成する工程；
(d)第 1の熱処理により、前記第 1のシリサイド膜を、コバルトモノシリサイドを主要な成 分とする第 2のシリサイド膜に転換させる工程；
(e)前記工程 (d)の後、前記コバルト膜の未反応部分を除去する工程；
(f)前記工程 (e)の後、第 2の熱処理により、前記第 2のシリサイド膜を、コバルトダイ シリサイド (CoSi )を主要な成分とする第 3のシリサイド膜に転換させる工程。
2
[2] 請求項 1記載の半導体集積回路装置の製造方法において、前記第 1の温度範囲 は摂氏 300度以上、 450度未満である。
[3] 請求項 1記載の半導体集積回路装置の製造方法において、前記第 1の温度範囲 は摂氏 350度以上、 450度未満である。
[4] 請求項 1記載の半導体集積回路装置の製造方法において、前記第 1の温度範囲 は摂氏 400度以上、 450度未満である。
[5] 請求項 1記載の半導体集積回路装置の製造方法において、前記第 1の温度範囲 は摂氏 300度以上、 400度未満である。
[6] 請求項 1記載の半導体集積回路装置の製造方法において、前記コリメータはほぼ 回転対称であり、且つ、前記回転対象の軸に垂直な対称面に対して上下にほぼ面 対称である。
[7] 請求項 1記載の半導体集積回路装置の製造方法において、前記多数個の開口は 、ほぼ同一の開口面積を有する正六角形であり、ほぼ六方最密格子を形成するよう に配列されている。
[8] 請求項 1記載の半導体集積回路装置の製造方法において、前記コリメータのァス ぺクト比変化率は 98%未満、 50%以上である。
[9] 請求項 1記載の半導体集積回路装置の製造方法において、前記コリメータの前記 多数個の開口の隔壁は、前記ウェハの中心と前記コバルトターゲットの中心を結ぶ 直線に、ほぼ平行である。
[10] 請求項 1記載の半導体集積回路装置の製造方法において、前記コリメータの前記 ウェハと対抗する部分の開口率は、 85%以上である。
[11] 以下の工程を含む半導体集積回路装置の製造方法：
(a)ウェハの第 1主面に素子分離領域を形成することによって、それによつて囲まれ たシリコン能動領域を区画する工程；
(b)前記シリコン能動領域上にゲート絶縁膜を介して、両側にサイドウォールスべ一 サを有するゲート電極を形成することにより、ソース'ドレイン領域を区画する工程；
(c)不均一なアスペクト比の多数個の開口を有する機械的なコリメータを前記ウェハ とコバルトターゲット間に介在させたコリメートスパッタリングによって、前記ウェハの前 記第 1主面の前記素子分離領域、前記ソース'ドレイン領域のシリコン表面、前記ゲ ート電極の前記サイドウォールスぺーサ、および前記ゲート電極の上面を構成するポ リシリコン表面上に、前記ウェハの前記第 1主面の温度を、摂氏 300度以上、 450度 未満の第 1の温度範囲内に制御した状態で、コバルト膜を形成する工程；
(d)前記工程 (c)の後、前記ウェハの前記第 1主面の温度を、摂氏 400度以上、 600 度未満の第 2の温度範囲内に制御した状態で、第 1の熱処理を施す工程；
(e)前記工程 (d)の後、前記コバルト膜の未反応部分を除去する工程；
(f)前記工程 (e)の後、前記ウェハの前記第 1主面の温度を、摂氏 600度以上、 850 度未満の第 3の温度範囲内に制御した状態で、第 2の熱処理を施す工程。
[12] 請求項 11記載の半導体集積回路装置の製造方法において、前記第 1の温度範囲 は摂氏 350度以上、 450度未満である。
[13] 請求項 11記載の半導体集積回路装置の製造方法において、前記第 1の温度範囲 は摂氏 400度以上、 450度未満である。
[14] 請求項 11記載の半導体集積回路装置の製造方法において、前記第 1の温度範囲 は摂氏 300度以上、 400度未満である。
[15] 請求項 11記載の半導体集積回路装置の製造方法において、前記コリメータはほ ぼ回転対称であり、且つ、前記回転対象の軸に垂直な対称面に対して上下にほぼ 面対称である。
[16] 請求項 11記載の半導体集積回路装置の製造方法において、前記多数個の開口 は、ほぼ同一の開口面積を有する正六角形であり、ほぼ六方最密格子を形成するよ うに配列されている。
[17] 請求項 11記載の半導体集積回路装置の製造方法において、前記コリメータのァス ぺクト比変化率は 98%未満、 50%以上である。
[18] 請求項 11記載の半導体集積回路装置の製造方法において、前記コリメータの前 記多数個の開口の隔壁は、前記ウェハの中心と前記コバルトターゲットの中心を結 ぶ直線に、ほぼ平行である。
[19] 請求項 11記載の半導体集積回路装置の製造方法において、前記コリメータの前 記ウェハと対抗する部分の開口率は、 85%以上である。
[20] 以下の工程を含む半導体集積回路装置の製造方法：
(a)不均一なアスペクト比の多数個の開口を有する機械的なコリメータであって、その 母材がアルミニウム以外を主要な成分とし、表面にアルミニウムを主要な成分とするコ 一ティング層を有するものをウェハとコバルトまたはニッケルを主要な成分とするター ゲット間に介在させたコリメートスパッタリングによって、前記ウェハの第 1主面の素子 分離領域、およびソース'ドレイン領域のシリコン表面上に、コバルトまたはニッケルを 主要な成分とするメタル膜を形成する工程。
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