JPH02231715A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は高集積度●高遠の半導体装置の製造方法に関す
るものである。

従来の技術 半導体集積回路の高密度化につれて、かかる装置の高速
動作性を維持するためにはゲート電極及びソース／ドレ
イン拡散層の低抵抗化が必要になっている。これを実現
し得る技術のひとつが、ゲート電極及びソース／ドレイ
ン拡散層の上層に高融点金属のシリサイド層を自己整合
的に固相反応により形成する技術（シリサイド化技術）
である。

この方法では堆積された高融点金属と露出シリコ冫表面
とのシリサイド化反応が均一に起りにくいという難点が
あるが、これを解決するための方法として例えばアイ●
イーＯイー●イー●トランザクシｅンオブエレクトロン
デバイスイズＥＤ−３１（１９８４年）第１３２９頁か
ら第１３３４頁（ＩＥＥＥ　Ｔｒａｎｓ．Ｅｌｅｃｔｒ
ｏｎ　Ｄｅｖｉｃｅｓ　ＥＤ−３１（１９８４）ｐｐ１
３２！］−１３３４）に示゛されるように、高融点金属
を堆積した時点でシリコン基板との界面ミキシングをす
るため、ドーバントであるヒ素イオンあるいは非ドーパ
ントであるシリコンイオンを界面近傍に注入した後、シ
リサイド化のための熱処理を行うものである。ソース／
ドレイン領域及びゲート電極上に固相反応により高融点
金属シリサイド膜を形成する技術においては、これを大
規模集積回路に適用する限り、前記シリサイド膜形成後
、為される高温熱処理（例えば注入不純物の活性化や眉
間絶縁膜のフローなど）を経ても膜の均一性が維持され
ることが必要である。

発明が解決しようとする課題 しかし、かかる構成によればシリサイド膜形成時にはミ
キシング注入を用いることにより均一性の良好な膜質が
得られるが、この後に為される高温熱処理（９００゜Ｃ
以上、３０分間以上）の際にシリサイド膜が凝集するこ
とによって表面粗れが生じ、シリサイドの亀裂部では下
地シリコン表面が露出するという問題があった。この傾
向は高融点金属シリサイド中最も低抵抗であり、シリコ
ンとの固相反応形成も比較的容易なチタンシリサイドに
おいて顕著である。

本発明は、上述の問題点に鑑みて試されたもので、シリ
サイド膜形成後に実用的な大規模集積回路製造上必要と
される熱処理を経ても膜質と電気特性の劣化がなく、そ
れらの均一性も良好゜なシリサイド被膜を形成すること
ができる半導体装置の製造方法を提供することを目的と
する。

課題を解決するための手段 本発明は上述の課題を解決するため、シリコン基板上に
固相反応により金属シリサイド膜を形成するに際し前記
シリコン基板側に電圧を印加させながら前記金属シリサ
イド膜の主構成成分である金属をスバッタ堆積した後、
熱処理を行うことによりシリサイド化反応を行うという
構成を備えたものである。

作用 本発明は上述の構成により、金属堆積時に金属被膜とシ
リコン基板の界面にこれらの相互拡散層が形成されるた
め熱処理によるシリサイド化固相反応が均一に進み、さ
らに形成されたシリサイド膜の耐熱性を高めることが可
能となる。

実施例 第１図（ａ）〜（ｄ）は発明の一実施例におけるチタン
シリサイド被膜をシリコン基板上に選択的に形成する工
程断面図である。第１図（ａ）において、１はシリコン
基板（１００）であり、２は素子間分離用に形成された
酸化膜である。このシリコン基板１表面の自然酸化膜を
湿式除去した直後、真空槽内においてシリコン基板１全
面にチタン被膜をＤｏマグネトロンスパッタ法により堆
積するが、この際シリコン基板１側にも高周波電力源３
　（１３．５８ＭＨＺ，１００ｖ）により高周波バイア
ス印加を行った（第１図（ｂ））。これによりシリコン
基板１の表面にはスパッタされたチタン原子が入射●堆
積するとともに導入ガスのアルゴンのイオンによる衝撃
も加えられるため、堆積終了時にはチタン被膜（この場
合３５ｎ鵬）４とシリコン基板１の界面にこれらの相互
拡散層５が形成される（第１図（Ｃ））。次に窒素ガス
導入が可能な短時アニール装置により、８２５℃、８０
秒間の熱処理を行うことによりチタン被膜４のシリサイ
ド化を行う。ＢａＳＯａ”Ｈｅ０２液により前記熱処理
中に表面部分に形成された窒化チタンを選択的に除去し
たところ第１図（ａ）の如く、チタンシリサシド膜６の
分離酸化膜２の上への這い上がり（横方向成長）がなく
、チタンシリサイド膜６はシリコン基板１上にのみ形成
された。また第１図（ｂ）におけるチタンのスバッタ堆
積を行う際に同時にシリコン基板１側に高周波バイアス
を印加する工程を処理するためのスパッタ装置概略図を
第２図に示す。真空槽１２の中にプレーナマグネトロン
８に接するようにチタンターゲット７が設置され、これ
に対向するようにシリコン基板１が設置されている。真
空槽Ｉ２は主排気系１０とアルゴンガス導入系ｌｌを有
している。スパッタ堆積を行う際にはチタンターゲット
７に負の直流高電圧が印加され陰極となりチタン原子が
スパッタされる。シリコン基板１側に高周波電源３　（
１３．５６ＭＨｚ，ｌｏＯｗ）により高周波バイアスが
印加されると、シリコン基板１には自己バイアス成分が
生じ、チタン原子が堆積されながらアルゴンイオンの衝
突が起こる構造になっている。

第３図は第１図の工程により形成されたチタンシリサイ
ド膜６のシート抵抗変化を各工程段階において示したも
のである。形成されたチタンシリサイド膜８の耐熱性を
評価するため、ＣｖＤシリコン酸化膜被覆付きのチタン
シリサイド膜６を窒素雰囲気中で９００℃、３０分間熱
処理を行った。この熱処理はシリコン系ＬＳＩ工程にお
ける注入不純物の活性化、層間絶縁膜のフローによる平
坦化工程を想定している。また本発明の特徴である金属
スパッタ堆積時のシリコン基板１側への高周波バイアス
印加を行わずに形成したチタンシリサイド膜を従来法と
して本発明の方法と比較を行った。

第３図によれば本発明の製造方法によるチタンシリサイ
ド膜６は９００℃、３０分間の熱処理を経てもシート抵
抗の増大が従来法に比べて抑制されていることがわかる
。この結果をチタンシリサイド膜６の膜質と対応させる
ために９００℃、３０分間の熱処理後の表面走査顕微鏡
写真を示したものが第４図である。但し熱処理時の被膜
ＣＶＤ酸化膜をドライエッチング法により選択的に除去
した後、観察を行った。第４図（ａ）に示すように本発
明の製造方法によるチタンシリサイド膜６はＳＯＯ℃、
３０分間の熱処理を経ても膜質の劣化がないのに対し、
第４図（ｂ）に示すように従来法ではチタンシリサイド
膜θの凝集による極端な膜質劣化が生じ、下地のシリコ
ン基板１の表面が露出している部分もある。第３図，第
４図の結果から９００℃、３０分間の熱処理によって、
従来法により形成されたチタンシリサイド膜のシート抵
抗が増大するのはこの膜質の凝集により劣化するためで
あることがわかる。これに対して本発明の製造方法によ
るチタンシリサイド膜６は上記の熱処理を経ても、膜質
の劣化とこれに伴うシート抵抗の増大が発生しない。

次に本発明の製造方法の主要工程であるシリコン基板１
側への高周波バイアス印加によって、シリコン基板１と
堆積膜との界面にどのような現象が発生するかを評価す
るために不純物（酸素−炭素）濃度の深さ方向分布を２
次イオン質量分析法により測定した結果が第５図である
。但し、本実施例においては堆積膜としてチタン被膜を
用いているが、１次イオンビーム（セシウムイオン）に
よるスパッタリングの際、被検表面の表面凹凸が激しく
なり、界面付近の濃度値の定量性に問題が生じる。そこ
でこの分析においては堆積膜としてシリコンターゲット
のスパッタリング堆積による非品質シリコン膜を堆積し
た。成膜にあたっては第２図に示したものと同一の装置
を用い、シリコン基板１側には電力２００Ｗ，周波数１
３　．５８ＭＨｚの高周波電力を印加し、シリコンター
ゲット側のスパッタリングについてはプレーナマグネト
ロン法を直流高電圧印加により行った。第５図により本
発明の主要工程であるシリコン基板１側への高周波電力
印加によるシリコン基板側へのスパッタリングにより、
界面付近の酸素●炭素がともに減少していることがわか
る。

本発明の製造工程においてはチタン被膜４堆積直後にこ
れとシリコン基板１との界面にこれらの相互拡散層５が
形成され、このチタン被膜４のシリサイド化後の耐熱性
が向上することは、シリコン基板！側への高周波電力印
加とスパッタリングによりシリコン基板１表面の酸素●
炭素を含む不純物を除去するとともに、シリコン基板１
とチタン被膜４とのミキシングを行うことに起因すると
言える。

上記実施例において説明した方法をＭＯＳ｝ランジスタ
のソース／ドレイン領域及びゲート電極上に用いると低
抵抗で大規模集積回路製造上必要とされる８００℃程度
の熱処理を経ても膜質の劣化のないチタンシリサイド膜
が得られ、集積回路の高速動作性を高めることが可能で
ある。

なお本実施例ではシリコン基板側に高周波電力を印加さ
せながら金属チタンを堆積したが、低周波あるいは直流
電力を印加させながら金属チタンを堆積してもよいこと
は言うまでもない。さらに本実施例において金属チタン
を堆積したが、これに限ることなく例えばコバルト、タ
ンタル、モリブデン、プラチナ、パラジウム等の金属を
用いても同様の効果が得られる。

発明の効果 以上の説明から明らかなように本発明は、金属堆積時に
金属被膜とシリコン基板の界面にこれらの相互拡散層が
形成されるため、熱処理によるシリサイド化固相反応が
均一に進み、大規模集積回路製造上必要とされる熱処理
を経てもシリサイド膜の膜質と電気特性の劣化がなく、
均一性が良好な低抵抗シリサイド膜が形成可能となり、
超微細な半導体装置の製造に大きく寄与するものである
。

【図面の簡単な説明】

第１図は本発明の一実施例における半導体装置の製造方
法を示す工程断面図、第２図は本発明の主要工程である
金属スパッタ堆積時にシリコン基板側にＲＦバイアスを
印加するためのスパッタ装置概略図、第３図は本発明と
従来法により形成したチタンシリサイド膜の各工程段階
におけるシート抵抗変化を示す特性図、第４図は本発明
と従来法により形成したチタンシリサイド膜の３００℃
、３０分間の熱処理後の表面走査電子顕微鏡による粒子
構造図、第５図は本発明の一実施例におけるシリコン基
板側にＲＦバイアス印加を行いながら、非晶質シリコン
膜をスパッタ堆積した膜構造中の酸素●炭素の濃度一深
さ特性曲線図である。 １・・・・シリコン基板、３・・・・高周波電力源、４
・・・・チタン被膜、５・・・・相互拡散層、６・・・
・チタンシリサイド膜、７・・・・チタンターゲット、
８・・・・プレーナマグネトロン、９・・・・直流電源
。．第 図 １　−・・ ３　−一一 ９　−一一 ＩＯ　　−・一 ｎ　−−一 シリコン蟇飯 高ＨＩ澹電力灘 チタンターケｉト プしーナマうネトロン Ｉｌ浚電違 主浮気糸 アルｊンカス韓入糸 真空慴 第３図 Ｑ ＩＬＩ ｔ　−−ー ご　一一一 ４　−−・ シリコンｍ版 素子間分離用酸ｆじ狽 ａＮＩ：ＲｔｉＳ！＃ ＋９ンＨａ 工　手呈　δＦ旨 第 図 （α》 渾 《μｍ》 渾 （μｍ）

Claims (2)

【特許請求の範囲】
1. （１）シリコン基板上に金属シリサイド被膜を形成する
   に際し、前記シリコン基板側に電圧を印加させながら前
   記金属シリサイドの主構成成分である金属をスパッタ堆
   積した後、熱処理を行うことによりシリサイド化反応を
   起すことを特徴とする半導体装置の製造方法。
2. （２）基板側に電圧を印加させる方法として高周波電力
   を用いることを特徴とする特許請求の範囲第１項記載の
   半導体装置の製造方法。