JPH11186194A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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Abstract
(57)【要約】
【課題】 半導体基板表面の素子上に金属膜を形成する
場合に、プラズマの２次電子によって素子の絶縁膜が破
壊されることを抑制することができる半導体装置の製造
方法を提供する。 【解決手段】 表面に素子が形成された半導体基板１０
の上にＴｉ膜６ａをスパッタリング法により形成する。
このＴｉ膜６ａは、一般的なＤＣマグネトロンスパッタ
リング装置を使用して成膜し、成膜条件は、Ａｒガスの
圧力が１ｍＴｏｒｒであり、直流電力は４．４ｋＷであ
る。この条件下では、放電開始から１秒後までの成膜初
期においても、Ｔｉ膜６ａが連続膜となっており、スパ
ッタリング用のプラズマ等により発生する２次電子が帯
電しても、局所的なチャージアップを起こすことがな
い。その後、引き続いてスパッタリングすることによ
り、約３００Åの膜厚のＴｉ膜６ａを全面に形成する。
場合に、プラズマの２次電子によって素子の絶縁膜が破
壊されることを抑制することができる半導体装置の製造
方法を提供する。 【解決手段】 表面に素子が形成された半導体基板１０
の上にＴｉ膜６ａをスパッタリング法により形成する。
このＴｉ膜６ａは、一般的なＤＣマグネトロンスパッタ
リング装置を使用して成膜し、成膜条件は、Ａｒガスの
圧力が１ｍＴｏｒｒであり、直流電力は４．４ｋＷであ
る。この条件下では、放電開始から１秒後までの成膜初
期においても、Ｔｉ膜６ａが連続膜となっており、スパ
ッタリング用のプラズマ等により発生する２次電子が帯
電しても、局所的なチャージアップを起こすことがな
い。その後、引き続いてスパッタリングすることによ
り、約３００Åの膜厚のＴｉ膜６ａを全面に形成する。
Description
【０００１】
【発明の属する技術分野】本発明は半導体装置の製造工
程において、半導体基板上に形成された絶縁膜の破壊を
防止することができ、これにより、信頼性が高い半導体
装置を高歩留まりで製造することができる半導体装置の
製造方法に関する。
程において、半導体基板上に形成された絶縁膜の破壊を
防止することができ、これにより、信頼性が高い半導体
装置を高歩留まりで製造することができる半導体装置の
製造方法に関する。
【０００２】
【従来の技術】近時、ＬＳＩ等の半導体集積回路の微細
化に伴って、素子の微細化が進められている。例えば、
ソース−ドレイン領域となる不純物拡散層が浅く形成さ
れると共に、低面積化されており、素子間を接続する配
線も低幅化されている。従って、不純物拡散層及び配線
における電気抵抗が増大し、素子動作の高速化の障害と
なっている。そこで、従来の半導体装置においては、不
純物拡散層の表面に高融点金属シリサイド層を形成する
ことにより抵抗を低下させて、素子動作速度の向上を図
っている。素子動作速度の向上を図った半導体装置の１
例として、Ｔｉシリサイド層を利用したものが提案され
ている（ＵＳＰ４,８５５,７９８）。
化に伴って、素子の微細化が進められている。例えば、
ソース−ドレイン領域となる不純物拡散層が浅く形成さ
れると共に、低面積化されており、素子間を接続する配
線も低幅化されている。従って、不純物拡散層及び配線
における電気抵抗が増大し、素子動作の高速化の障害と
なっている。そこで、従来の半導体装置においては、不
純物拡散層の表面に高融点金属シリサイド層を形成する
ことにより抵抗を低下させて、素子動作速度の向上を図
っている。素子動作速度の向上を図った半導体装置の１
例として、Ｔｉシリサイド層を利用したものが提案され
ている（ＵＳＰ４,８５５,７９８）。
【０００３】図５（ａ）乃至５（ｄ）はＴｉシリサイド
層を利用して動作速度の向上を図った従来の半導体装置
の製造方法を工程順に示す断面図である。図５（ａ）に
示すように、半導体基板２０の表面に絶縁膜からなる素
子分離膜１１を選択的に形成し、これにより、素子領域
を区画する。次に、この素子領域の表面上に、酸化膜
（図示せず）及びポリシリコン膜（図示せず）を順次成
膜した後、これらをリソグラフィ法及びドライエッチン
グ法によりゲート形状にパターニングすることにより、
酸化膜からなるゲート酸化膜１４及びポリシリコン膜か
らなるゲート電極１３を形成する。その後、これらの全
面に酸化膜（図示せず）を形成し、この酸化膜をエッチ
ングバックすることにより、ゲート電極１３の側壁部
に、残存した酸化膜からなる側壁絶縁膜１２を形成す
る。その後、これらの上方からイオンを注入し、基板２
０を熱処理することにより、拡散層１５を選択的に形成
する。
層を利用して動作速度の向上を図った従来の半導体装置
の製造方法を工程順に示す断面図である。図５（ａ）に
示すように、半導体基板２０の表面に絶縁膜からなる素
子分離膜１１を選択的に形成し、これにより、素子領域
を区画する。次に、この素子領域の表面上に、酸化膜
（図示せず）及びポリシリコン膜（図示せず）を順次成
膜した後、これらをリソグラフィ法及びドライエッチン
グ法によりゲート形状にパターニングすることにより、
酸化膜からなるゲート酸化膜１４及びポリシリコン膜か
らなるゲート電極１３を形成する。その後、これらの全
面に酸化膜（図示せず）を形成し、この酸化膜をエッチ
ングバックすることにより、ゲート電極１３の側壁部
に、残存した酸化膜からなる側壁絶縁膜１２を形成す
る。その後、これらの上方からイオンを注入し、基板２
０を熱処理することにより、拡散層１５を選択的に形成
する。
【０００４】その後、ゲート電極１３及び拡散層１５上
に形成された自然酸化膜（図示せず）を希釈された弗酸
等を使用したウェットエッチングにより除去する。その
後、図５（ｂ）に示すように、スパッタリングにより、
これらの表面上に約３００Åの膜厚でＴｉ膜１９ｂを形
成する。
に形成された自然酸化膜（図示せず）を希釈された弗酸
等を使用したウェットエッチングにより除去する。その
後、図５（ｂ）に示すように、スパッタリングにより、
これらの表面上に約３００Åの膜厚でＴｉ膜１９ｂを形
成する。
【０００５】その後、図５（ｃ）に示すように、基板に
対して熱処理を実施することにより、Ｔｉ膜１９ｂとゲ
ート電極１３とが接触している領域及びＴｉ膜１９ｂと
拡散層１５とが接触している領域に、高抵抗のＴｉＳｉ
2からなるＣ４９層のＴｉシリサイド層１７が自己整合
的に形成される。このとき、窒素雰囲気下において熱処
理しているので、Ｔｉ膜１９ｂの表面に約数１０Åの膜
厚のＴｉＮ層１８が形成される。
対して熱処理を実施することにより、Ｔｉ膜１９ｂとゲ
ート電極１３とが接触している領域及びＴｉ膜１９ｂと
拡散層１５とが接触している領域に、高抵抗のＴｉＳｉ
2からなるＣ４９層のＴｉシリサイド層１７が自己整合
的に形成される。このとき、窒素雰囲気下において熱処
理しているので、Ｔｉ膜１９ｂの表面に約数１０Åの膜
厚のＴｉＮ層１８が形成される。
【０００６】その後、図５（ｄ）に示すように、素子分
離膜１１及び側壁絶縁膜１２上の未反応のＴｉ膜１９ｃ
及びＴｉＮ層１８を除去する。その後、基板に対して、
窒素雰囲気下において、熱処理を実施することにより、
高抵抗のＴｉシリサイド層１７を低抵抗のＴｉＳｉ2か
らなるＣ５４層のＴｉシリサイド層に転移させる。この
ようにして、従来の半導体装置においては、拡散層１５
の表面を低抵抗化して、素子の動作速度の向上を図って
いる。
離膜１１及び側壁絶縁膜１２上の未反応のＴｉ膜１９ｃ
及びＴｉＮ層１８を除去する。その後、基板に対して、
窒素雰囲気下において、熱処理を実施することにより、
高抵抗のＴｉシリサイド層１７を低抵抗のＴｉＳｉ2か
らなるＣ５４層のＴｉシリサイド層に転移させる。この
ようにして、従来の半導体装置においては、拡散層１５
の表面を低抵抗化して、素子の動作速度の向上を図って
いる。
【０００７】しかし、図５に示す製造方法により半導体
装置を製造する場合には、以下に示す問題点がある。即
ち、スパッタリング時において、プラズマ等に含まれる
２次電子がＴｉ膜１９ｂからゲート酸化膜１４を突き抜
けて、基板２０に流れることがある。このように、Ｔｉ
膜１９ｂと基板２０との間で電流が流れると、ゲート酸
化膜１４の絶縁性が破壊され、耐圧不良に至る。これに
より、半導体装置の信頼性が著しく低下すると共に、半
導体装置の製造歩留まりが低下する。
装置を製造する場合には、以下に示す問題点がある。即
ち、スパッタリング時において、プラズマ等に含まれる
２次電子がＴｉ膜１９ｂからゲート酸化膜１４を突き抜
けて、基板２０に流れることがある。このように、Ｔｉ
膜１９ｂと基板２０との間で電流が流れると、ゲート酸
化膜１４の絶縁性が破壊され、耐圧不良に至る。これに
より、半導体装置の信頼性が著しく低下すると共に、半
導体装置の製造歩留まりが低下する。
【０００８】そこで、２次電子の帯電によるゲート酸化
膜１４の破壊を防止する方法として、通常のスパッタリ
ング法ではなく、コリメートスパッタリング法を使用し
てＴｉ膜を成膜する方法が提案されている。図６はＤＣ
マグネトロンによる通常のスパッタリング法を示す模式
図であり、図７はコリメートスパッタリング法を示す模
式図である。図６及び図７に示すように、スパッタリン
グ装置（図示せず）内にはターゲット３１が配置されて
おり、このターゲット３１の上面にはカソードマグネッ
ト３６が配置されている。そして、ターゲット３１の下
方に配置されたステージ３４上に、基板３３を配置した
後、基板３３とターゲット３１との間にプラズマ３２を
発生させて、基板３３上にＴｉ膜を形成する。このＴｉ
膜の成膜方法は、通常のスパッタリング方法を使用する
場合においても、コリメートスパッタリング法を使用す
る場合においても同様である。
膜１４の破壊を防止する方法として、通常のスパッタリ
ング法ではなく、コリメートスパッタリング法を使用し
てＴｉ膜を成膜する方法が提案されている。図６はＤＣ
マグネトロンによる通常のスパッタリング法を示す模式
図であり、図７はコリメートスパッタリング法を示す模
式図である。図６及び図７に示すように、スパッタリン
グ装置（図示せず）内にはターゲット３１が配置されて
おり、このターゲット３１の上面にはカソードマグネッ
ト３６が配置されている。そして、ターゲット３１の下
方に配置されたステージ３４上に、基板３３を配置した
後、基板３３とターゲット３１との間にプラズマ３２を
発生させて、基板３３上にＴｉ膜を形成する。このＴｉ
膜の成膜方法は、通常のスパッタリング方法を使用する
場合においても、コリメートスパッタリング法を使用す
る場合においても同様である。
【０００９】但し、図６に示すように、通常のスパッタ
リング法を使用する場合には、基板３３の直上にプラズ
マ３２が生成されるので、２次電子が基板３３に飛び込
み易い。一方、図７に示すコリメートスパッタリング法
においては、基板３３とプラズマ３２との間にコリメー
タ３５を配置している。このコリメータ３５は、その板
厚方向に平行に貫通する複数個の孔が設けられているも
のであり、プラズマ３２がコリメータ３５の孔を通過す
る際に、プラズマ３２からの２次電子がコリメータ３５
にトラップされる。従って、図５に示すゲート酸化膜１
４の絶縁破壊が発生することを抑制することができる。
リング法を使用する場合には、基板３３の直上にプラズ
マ３２が生成されるので、２次電子が基板３３に飛び込
み易い。一方、図７に示すコリメートスパッタリング法
においては、基板３３とプラズマ３２との間にコリメー
タ３５を配置している。このコリメータ３５は、その板
厚方向に平行に貫通する複数個の孔が設けられているも
のであり、プラズマ３２がコリメータ３５の孔を通過す
る際に、プラズマ３２からの２次電子がコリメータ３５
にトラップされる。従って、図５に示すゲート酸化膜１
４の絶縁破壊が発生することを抑制することができる。
【００１０】
【発明が解決しようとする課題】しかしながら、図７に
示すコリメートスパッタリング法を使用する場合には、
コリメータ３５にＴｉ膜が付着して、コリメータ３５の
径が縮小するので、ターゲットの消費に伴って成膜レー
トの補正が必要になり、管理が困難であるという問題点
がある。また、コリメータ３５にＴｉ膜が付着するの
で、ターゲットの消費効率が低下し、製造コストが上昇
する。これらは、半導体装置を大量に製造する場合に大
きな問題点となる。本来、コリメートスパッタリング法
は、基板表面に形成されたホールの径に対するホールの
深さを示すアスペクト比が大きい場合であっても、ホー
ルの底面上に、良好な被覆状態で膜を形成するための方
法である。従って、高被覆性が要求されないＴｉ膜の形
成工程において、コリメートスパッタリング法を使用す
ることは、上述の問題点を考慮すると、利点が少ない。
示すコリメートスパッタリング法を使用する場合には、
コリメータ３５にＴｉ膜が付着して、コリメータ３５の
径が縮小するので、ターゲットの消費に伴って成膜レー
トの補正が必要になり、管理が困難であるという問題点
がある。また、コリメータ３５にＴｉ膜が付着するの
で、ターゲットの消費効率が低下し、製造コストが上昇
する。これらは、半導体装置を大量に製造する場合に大
きな問題点となる。本来、コリメートスパッタリング法
は、基板表面に形成されたホールの径に対するホールの
深さを示すアスペクト比が大きい場合であっても、ホー
ルの底面上に、良好な被覆状態で膜を形成するための方
法である。従って、高被覆性が要求されないＴｉ膜の形
成工程において、コリメートスパッタリング法を使用す
ることは、上述の問題点を考慮すると、利点が少ない。
【００１１】このように、半導体装置を量産する場合を
考慮すると、Ｔｉシリサイド膜を形成するためのＴｉ膜
は、通常のスパッタリング法により成膜することが望ま
しく、この方法を使用しても、ゲート絶縁膜１４の絶縁
破壊が発生しないような半導体装置の製造方法を確立す
ることが要求されている。
考慮すると、Ｔｉシリサイド膜を形成するためのＴｉ膜
は、通常のスパッタリング法により成膜することが望ま
しく、この方法を使用しても、ゲート絶縁膜１４の絶縁
破壊が発生しないような半導体装置の製造方法を確立す
ることが要求されている。
【００１２】本発明はかかる問題点に鑑みてなされたも
のであって、半導体基板表面の素子上に金属膜を形成す
る場合に、プラズマの２次電子によって素子の絶縁膜が
破壊されることを抑制することができる半導体装置の製
造方法を提供することを目的とする。
のであって、半導体基板表面の素子上に金属膜を形成す
る場合に、プラズマの２次電子によって素子の絶縁膜が
破壊されることを抑制することができる半導体装置の製
造方法を提供することを目的とする。
【００１３】
【課題を解決するための手段】本発明に係る半導体装置
の製造方法は、シリコン基板上に素子を形成する工程
と、前記素子上に金属膜を形成する工程と、を有する半
導体装置の製造方法において、前記金属膜の形成工程
は、成膜開始から１秒後までに連続した金属膜が得られ
る条件で行われることを特徴とする。
の製造方法は、シリコン基板上に素子を形成する工程
と、前記素子上に金属膜を形成する工程と、を有する半
導体装置の製造方法において、前記金属膜の形成工程
は、成膜開始から１秒後までに連続した金属膜が得られ
る条件で行われることを特徴とする。
【００１４】この金属膜はスパッタリングにより形成す
ることができ、この場合、直流電力を４乃至１０ｋＷと
した条件で成膜することが好ましい。また、前記金属膜
はプラズマ化学気相成長法により形成することもでき
る。
ることができ、この場合、直流電力を４乃至１０ｋＷと
した条件で成膜することが好ましい。また、前記金属膜
はプラズマ化学気相成長法により形成することもでき
る。
【００１５】更に、前記金属膜は、シリコンと反応して
金属シリサイドを形成する金属からなるものとすること
ができ、例えば、Ｔｉ、Ｃｏ、Ｎｉ、Ｍｏ、Ｗ及びＴａ
からなる群から選択された少なくとも１種の金属からな
るものとすることができる。
金属シリサイドを形成する金属からなるものとすること
ができ、例えば、Ｔｉ、Ｃｏ、Ｎｉ、Ｍｏ、Ｗ及びＴａ
からなる群から選択された少なくとも１種の金属からな
るものとすることができる。
【００１６】更にまた、前記シリコン基板上に素子を形
成する工程は、前記シリコン基板上に絶縁膜を選択的に
形成する工程と、前記絶縁膜上にゲート電極を形成する
工程と、前記シリコン基板の表面に拡散層を形成する工
程と、を有することができる。
成する工程は、前記シリコン基板上に絶縁膜を選択的に
形成する工程と、前記絶縁膜上にゲート電極を形成する
工程と、前記シリコン基板の表面に拡散層を形成する工
程と、を有することができる。
【００１７】なお、本発明において、連続した膜とは、
Ｙ軸に金属膜のシート抵抗をとり、Ｘ軸にスパッタリン
グ時間をとったグラフ中において、スパッタリング時間
によるシート抵抗の実測値が、数式Ｙ＝ａ／Ｘ（ａは定
数）で近似される場合をいう。但し、この実測値は厳密
に上記数式上にある必要はなく、上記数式から±４０％
以内の範囲に実測値があればよい。
Ｙ軸に金属膜のシート抵抗をとり、Ｘ軸にスパッタリン
グ時間をとったグラフ中において、スパッタリング時間
によるシート抵抗の実測値が、数式Ｙ＝ａ／Ｘ（ａは定
数）で近似される場合をいう。但し、この実測値は厳密
に上記数式上にある必要はなく、上記数式から±４０％
以内の範囲に実測値があればよい。
【００１８】本発明者等がプラズマの２次電子による絶
縁膜の破壊を防止すべく、種々実験研究した結果、従来
の製造方法により素子上に金属膜を形成した場合は、成
膜の初期において、金属膜が島状の不連続膜として素子
表面に付着することが、絶縁破壊の原因であることを見
い出した。即ち、図４（ａ）に示すように、Ｔｉ膜（金
属膜）１９ａの成膜を開始してから２乃至３秒間の成膜
初期では、Ｔｉ膜１９ａが島状態の不連続膜として素子
表面に付着し、その後、連続的なＴｉ膜が形成される。
この成膜初期の不連続なＴｉ膜１９ａは、電気的に浮い
ている状態であるので、スパッタリング用のプラズマ等
に含まれる２次電子がＴｉ膜１９ａに帯電し、局所的な
高電位のチャージアップが起こる。従って、あるしきい
値以上にチャージアップ電位が高められた時に、Ｔｉ膜
１９ａの下に存在する絶縁膜１４を突き抜けて、基板２
０に電流が流れる。特に、ゲート電極１３上に形成され
た不連続なＴｉ膜１９ａは、電気的に浮いているゲート
電極１３を介して、ゲート酸化膜１４を突き抜けて基板
２０へ電流が流れることになる。従って、ゲート酸化膜
の絶縁性が破壊され、耐圧不良に至る。
縁膜の破壊を防止すべく、種々実験研究した結果、従来
の製造方法により素子上に金属膜を形成した場合は、成
膜の初期において、金属膜が島状の不連続膜として素子
表面に付着することが、絶縁破壊の原因であることを見
い出した。即ち、図４（ａ）に示すように、Ｔｉ膜（金
属膜）１９ａの成膜を開始してから２乃至３秒間の成膜
初期では、Ｔｉ膜１９ａが島状態の不連続膜として素子
表面に付着し、その後、連続的なＴｉ膜が形成される。
この成膜初期の不連続なＴｉ膜１９ａは、電気的に浮い
ている状態であるので、スパッタリング用のプラズマ等
に含まれる２次電子がＴｉ膜１９ａに帯電し、局所的な
高電位のチャージアップが起こる。従って、あるしきい
値以上にチャージアップ電位が高められた時に、Ｔｉ膜
１９ａの下に存在する絶縁膜１４を突き抜けて、基板２
０に電流が流れる。特に、ゲート電極１３上に形成され
た不連続なＴｉ膜１９ａは、電気的に浮いているゲート
電極１３を介して、ゲート酸化膜１４を突き抜けて基板
２０へ電流が流れることになる。従って、ゲート酸化膜
の絶縁性が破壊され、耐圧不良に至る。
【００１９】そこで、本発明方法においては、成膜の初
期に連続膜が得られるようにした。即ち、本発明におい
ては、図４（ｂ）に示すように、Ｔｉ膜の成膜開始から
１秒後までに、連続したＴｉ膜（金属膜）６ａが形成さ
れる条件で、Ｔｉ膜を素子上に形成する。従って、プラ
ズマ等により発生する２次電子がＴｉ膜６ａに帯電して
も、局所的なチャージアップが発生しないので、ゲート
酸化膜４が破壊されることを防止することができ、これ
により、信頼性が高い半導体装置を高歩留まりで製造す
ることができる。
期に連続膜が得られるようにした。即ち、本発明におい
ては、図４（ｂ）に示すように、Ｔｉ膜の成膜開始から
１秒後までに、連続したＴｉ膜（金属膜）６ａが形成さ
れる条件で、Ｔｉ膜を素子上に形成する。従って、プラ
ズマ等により発生する２次電子がＴｉ膜６ａに帯電して
も、局所的なチャージアップが発生しないので、ゲート
酸化膜４が破壊されることを防止することができ、これ
により、信頼性が高い半導体装置を高歩留まりで製造す
ることができる。
【００２０】
【発明の実施の形態】以下、本発明の実施例に係る半導
体装置について、添付の図面を参照して具体的に説明す
る。図１（ａ）乃至１（ｄ）は本発明の実施例に係る半
導体装置の製造方法を工程順に示す断面図である。図１
（ａ）に示すように、半導体基板１０の表面に絶縁膜か
らなる素子分離膜１を選択的に形成し、これにより、素
子領域を区画する。次に、この素子領域の表面上に、酸
化膜（図示せず）及びポリシリコン膜（図示せず）を順
次成膜した後、これらをリソグラフィ法及びドライエッ
チング法によりゲート形状にパターニングすることによ
り、酸化膜からなるゲート酸化膜４及びポリシリコン膜
からなるゲート電極３を形成する。その後、これらの全
面に酸化膜（図示せず）を形成し、この酸化膜をエッチ
ングバックすることにより、ゲート電極３の側壁部に、
残存した酸化膜からなる側壁絶縁膜２を形成する。その
後、これらの上方からイオンを注入し、基板１０を熱処
理することにより、拡散層５を選択的に形成する。
体装置について、添付の図面を参照して具体的に説明す
る。図１（ａ）乃至１（ｄ）は本発明の実施例に係る半
導体装置の製造方法を工程順に示す断面図である。図１
（ａ）に示すように、半導体基板１０の表面に絶縁膜か
らなる素子分離膜１を選択的に形成し、これにより、素
子領域を区画する。次に、この素子領域の表面上に、酸
化膜（図示せず）及びポリシリコン膜（図示せず）を順
次成膜した後、これらをリソグラフィ法及びドライエッ
チング法によりゲート形状にパターニングすることによ
り、酸化膜からなるゲート酸化膜４及びポリシリコン膜
からなるゲート電極３を形成する。その後、これらの全
面に酸化膜（図示せず）を形成し、この酸化膜をエッチ
ングバックすることにより、ゲート電極３の側壁部に、
残存した酸化膜からなる側壁絶縁膜２を形成する。その
後、これらの上方からイオンを注入し、基板１０を熱処
理することにより、拡散層５を選択的に形成する。
【００２１】その後、ゲート電極３及び拡散層５上に形
成された自然酸化膜（図示せず）を希釈された弗酸等を
使用したウェットエッチングにより除去する。その後、
図１（ｂ）及び１（ｃ）に示すように、これらの表面上
にＴｉ膜６ａをスパッタリング法により形成する。本実
施例においては、Ｔｉ膜６ａを一般的なＤＣマグネトロ
ンスパッタリング装置を使用して成膜しており、成膜条
件は、例えば、Ａｒガスの圧力が１ｍＴｏｒｒであり、
ＤＣパワー（直流電力）は４．４ｋＷである。この条件
下では、放電開始から１秒後までの成膜初期において
も、図１（ｂ）に示すように、Ｔｉ膜６ａが連続膜とな
っており、スパッタリング用のプラズマ等により発生す
る２次電子が帯電しても、局所的なチャージアップを起
こすことがない。その後、引き続いてスパッタリングす
ることにより、約３００Åの膜厚のＴｉ膜６ａを全面に
形成する。
成された自然酸化膜（図示せず）を希釈された弗酸等を
使用したウェットエッチングにより除去する。その後、
図１（ｂ）及び１（ｃ）に示すように、これらの表面上
にＴｉ膜６ａをスパッタリング法により形成する。本実
施例においては、Ｔｉ膜６ａを一般的なＤＣマグネトロ
ンスパッタリング装置を使用して成膜しており、成膜条
件は、例えば、Ａｒガスの圧力が１ｍＴｏｒｒであり、
ＤＣパワー（直流電力）は４．４ｋＷである。この条件
下では、放電開始から１秒後までの成膜初期において
も、図１（ｂ）に示すように、Ｔｉ膜６ａが連続膜とな
っており、スパッタリング用のプラズマ等により発生す
る２次電子が帯電しても、局所的なチャージアップを起
こすことがない。その後、引き続いてスパッタリングす
ることにより、約３００Åの膜厚のＴｉ膜６ａを全面に
形成する。
【００２２】その後、図１（ｄ）に示すように、ランプ
アニール装置を使用して、窒素雰囲気下において、７０
０℃で３０秒間の熱処理を実施することにより、Ｔｉ膜
６ａとゲート電極３が接触している領域及びＴｉ膜６ａ
と拡散層５とが接触している領域に、高抵抗のＴｉＳｉ
2からなるＣ４９層のＴｉシリサイド層７が自己整合的
に形成される。このとき、窒素雰囲気下において熱処理
しているので、Ｔｉ膜６ａの表面に約数１０Åの膜厚の
ＴｉＮ層８が形成される。
アニール装置を使用して、窒素雰囲気下において、７０
０℃で３０秒間の熱処理を実施することにより、Ｔｉ膜
６ａとゲート電極３が接触している領域及びＴｉ膜６ａ
と拡散層５とが接触している領域に、高抵抗のＴｉＳｉ
2からなるＣ４９層のＴｉシリサイド層７が自己整合的
に形成される。このとき、窒素雰囲気下において熱処理
しているので、Ｔｉ膜６ａの表面に約数１０Åの膜厚の
ＴｉＮ層８が形成される。
【００２３】その後、図１（ｅ）に示すように、素子分
離膜１及び側壁絶縁膜２上の未反応のＴｉ膜６ｂ及びＴ
ｉＮ層８をアンモニアと過酸化水素水との水溶液で除去
する。その後、ランプアニール装置を使用して、窒素雰
囲気下において、８５０℃で１０秒間の熱処理を実施す
ることにより、高抵抗のＴｉシリサイド層７を低抵抗の
ＴｉＳｉ2からなるＣ５４層のＴｉシリサイド層に転移
させる。
離膜１及び側壁絶縁膜２上の未反応のＴｉ膜６ｂ及びＴ
ｉＮ層８をアンモニアと過酸化水素水との水溶液で除去
する。その後、ランプアニール装置を使用して、窒素雰
囲気下において、８５０℃で１０秒間の熱処理を実施す
ることにより、高抵抗のＴｉシリサイド層７を低抵抗の
ＴｉＳｉ2からなるＣ５４層のＴｉシリサイド層に転移
させる。
【００２４】本実施例においては、図１（ｂ）に示すよ
うに、スパッタリングによってＴｉ膜６ａを形成する際
に、放電開始から１秒後までの成膜初期においても、Ｔ
ｉ膜が島状態に点在した状態にならず、連続膜となる。
図２は、縦軸にシート抵抗をとり、横軸にスパッタリン
グ時間をとって、スパッタリングパワーを４．４ｋＷと
した場合と、スパッタリングパワーを１．１ｋＷとした
場合とのシート抵抗とスパッタリング時間の関係を示す
グラフ図である。なお、図２において、○はスパッタリ
ングパワーを４．４ｋＷとした場合のスパッタリング時
間によるシート抵抗の実測値を示し、△はスパッタリン
グパワーを１．１ｋＷとした場合のスパッタリング時間
によるシート抵抗の測定値を示す。また、図２におい
て、スパッタリング時間は膜厚に比例しているので、横
軸は膜厚とみなすこともできる。一般的に、連続膜のシ
ート抵抗と膜厚とは下記数式１に示す関係にあり、シー
ト抵抗と膜厚は反比例の関係にある。
うに、スパッタリングによってＴｉ膜６ａを形成する際
に、放電開始から１秒後までの成膜初期においても、Ｔ
ｉ膜が島状態に点在した状態にならず、連続膜となる。
図２は、縦軸にシート抵抗をとり、横軸にスパッタリン
グ時間をとって、スパッタリングパワーを４．４ｋＷと
した場合と、スパッタリングパワーを１．１ｋＷとした
場合とのシート抵抗とスパッタリング時間の関係を示す
グラフ図である。なお、図２において、○はスパッタリ
ングパワーを４．４ｋＷとした場合のスパッタリング時
間によるシート抵抗の実測値を示し、△はスパッタリン
グパワーを１．１ｋＷとした場合のスパッタリング時間
によるシート抵抗の測定値を示す。また、図２におい
て、スパッタリング時間は膜厚に比例しているので、横
軸は膜厚とみなすこともできる。一般的に、連続膜のシ
ート抵抗と膜厚とは下記数式１に示す関係にあり、シー
ト抵抗と膜厚は反比例の関係にある。
【００２５】
【数１】シート抵抗＝比抵抗／膜厚 但し、比抵抗は一定である。
【００２６】スパッタリングパワーを４．４ｋＷとした
本実施例においては、図中の実線２１に示すように、上
記数式１に相当する近似関数Ｙ＝ａ／Ｘを使用して最小
２乗法によってフィッティングすることができる。即
ち、スパッタリングパワーを４．４ｋＷとしたときに
は、放電を開始してから０．２秒後においても、連続し
たＴｉ膜が形成される。一方、スパッタリングパワーを
１．１ｋＷとした場合に、近似関数Ｙ＝ａ／Ｘを使用し
て同様にフィッティングさせると、図中の実線２２に示
すように、実測点とフィッティングカーブが大きくずれ
る。これは、実測点の一部が上記数式１を満足していな
いことを示す。
本実施例においては、図中の実線２１に示すように、上
記数式１に相当する近似関数Ｙ＝ａ／Ｘを使用して最小
２乗法によってフィッティングすることができる。即
ち、スパッタリングパワーを４．４ｋＷとしたときに
は、放電を開始してから０．２秒後においても、連続し
たＴｉ膜が形成される。一方、スパッタリングパワーを
１．１ｋＷとした場合に、近似関数Ｙ＝ａ／Ｘを使用し
て同様にフィッティングさせると、図中の実線２２に示
すように、実測点とフィッティングカーブが大きくずれ
る。これは、実測点の一部が上記数式１を満足していな
いことを示す。
【００２７】そこで、スパッタリングパワーを１．１ｋ
Ｗとした場合について、放電を開始してから約３秒後の
実測点を除いて、近似関数Ｙ＝ａ／（Ｘ−ｂ）を使用し
てフィッティングさせると、図中の波線２３に示すよう
に、スパッタリングパワーを４．４ｋＷとした場合と同
様に、近似関数と実測値とが一致する。これにより、除
去した実測点が上記数式を満足していないことが示され
る。即ち、スパッタリングパワーを１．１ｋＷとした場
合には、放電を開始してから約３秒間においては連続膜
が形成されず、島状態の不連続なＴｉ膜が素子上に点在
することが示される。なお、点在する不連続膜であって
も、隣り合う膜と膜との間隔が数Å乃至数１０Åであれ
ば、数Ｖの電圧でもトンネリング効果により電流が流れ
るので、シート抵抗として測定できる。そこで、本発明
においては、スパッタリング時間によるシート抵抗の実
測値が、数式Ｙ＝ａ／Ｘ（ａは定数）で近似される場合
に連続した膜が形成されたとみなす。但し、この実測値
は厳密に上記数式上にある必要はなく、上記数式から±
４０％以内の範囲に実測値があればよいものとする。
Ｗとした場合について、放電を開始してから約３秒後の
実測点を除いて、近似関数Ｙ＝ａ／（Ｘ−ｂ）を使用し
てフィッティングさせると、図中の波線２３に示すよう
に、スパッタリングパワーを４．４ｋＷとした場合と同
様に、近似関数と実測値とが一致する。これにより、除
去した実測点が上記数式を満足していないことが示され
る。即ち、スパッタリングパワーを１．１ｋＷとした場
合には、放電を開始してから約３秒間においては連続膜
が形成されず、島状態の不連続なＴｉ膜が素子上に点在
することが示される。なお、点在する不連続膜であって
も、隣り合う膜と膜との間隔が数Å乃至数１０Åであれ
ば、数Ｖの電圧でもトンネリング効果により電流が流れ
るので、シート抵抗として測定できる。そこで、本発明
においては、スパッタリング時間によるシート抵抗の実
測値が、数式Ｙ＝ａ／Ｘ（ａは定数）で近似される場合
に連続した膜が形成されたとみなす。但し、この実測値
は厳密に上記数式上にある必要はなく、上記数式から±
４０％以内の範囲に実測値があればよいものとする。
【００２８】図３は縦軸にゲート耐圧の不良発生率をと
り、異なるスパッタリングパワーでＴｉ膜を成膜した場
合の不良発生率を示すグラフ図である。なお、不良発生
率は、成膜開始から１秒後までに連続膜が形成される実
施例条件（スパッタリングパワー：４．４ｋＷ）でＴｉ
シリサイド層を形成するためのＴｉ膜を成膜した場合
と、成膜開始してから約３秒間において島状態の不連続
なＴｉ膜が形成される比較例条件（スパッタリングパワ
ー：１．１ｋＷ）で成膜した場合とにおいて比較した。
り、異なるスパッタリングパワーでＴｉ膜を成膜した場
合の不良発生率を示すグラフ図である。なお、不良発生
率は、成膜開始から１秒後までに連続膜が形成される実
施例条件（スパッタリングパワー：４．４ｋＷ）でＴｉ
シリサイド層を形成するためのＴｉ膜を成膜した場合
と、成膜開始してから約３秒間において島状態の不連続
なＴｉ膜が形成される比較例条件（スパッタリングパワ
ー：１．１ｋＷ）で成膜した場合とにおいて比較した。
【００２９】不良発生率の測定方法について、以下に説
明する。先ず、図１（ａ）に示す構造の試験片をテスト
パターンとして作製した後、その表面上にスパッタリン
グによるＴｉ膜の形成及び除去を実施して、ゲート電極
と基板との間に０乃至１２Ｖの電圧を可変的に印可す
る。このとき、ゲート酸化膜が絶縁破壊されて大電流が
流れる電圧を測定し、この電圧が３Ｖ以下の場合を不良
として判定する。そして、測定点数に対する不良数を不
良率として計算する。なお、絶縁破壊されていない正常
なゲート酸化膜の場合には、その膜厚及び面積にも依存
するが、例えば、膜厚が約１００Åであり、面積が約３
２ｍｍ2であれば、約１０Ｖの耐圧性を得ることができ
る。
明する。先ず、図１（ａ）に示す構造の試験片をテスト
パターンとして作製した後、その表面上にスパッタリン
グによるＴｉ膜の形成及び除去を実施して、ゲート電極
と基板との間に０乃至１２Ｖの電圧を可変的に印可す
る。このとき、ゲート酸化膜が絶縁破壊されて大電流が
流れる電圧を測定し、この電圧が３Ｖ以下の場合を不良
として判定する。そして、測定点数に対する不良数を不
良率として計算する。なお、絶縁破壊されていない正常
なゲート酸化膜の場合には、その膜厚及び面積にも依存
するが、例えば、膜厚が約１００Åであり、面積が約３
２ｍｍ2であれば、約１０Ｖの耐圧性を得ることができ
る。
【００３０】図３に示すように、スパッタリングパワー
を４．４ｋＷとしてＴｉ膜を成膜した場合には、この条
件は、Ｔｉ膜の成膜開始から１秒後までに連続したＴｉ
膜が形成される条件であるので、ゲート酸化膜の耐圧不
良率が極めて低く、０．５８％となった。これに対し
て、スパッタリングパワーを１．１ｋＷとしてＴｉ膜を
成膜した場合には、放電を開始してから約３秒間におい
て島状態の不連続膜が形成されているので、不良率が１
４．５３％となり、実施例と比較して不良率が約２５倍
に増加している。このように、成膜開始から１秒後まで
に連続膜が形成されるような条件で、スパッタリングに
よりＴｉ膜を形成すると、ゲート酸化膜の耐圧不良の発
生を抑制する効果を得ることができる。
を４．４ｋＷとしてＴｉ膜を成膜した場合には、この条
件は、Ｔｉ膜の成膜開始から１秒後までに連続したＴｉ
膜が形成される条件であるので、ゲート酸化膜の耐圧不
良率が極めて低く、０．５８％となった。これに対し
て、スパッタリングパワーを１．１ｋＷとしてＴｉ膜を
成膜した場合には、放電を開始してから約３秒間におい
て島状態の不連続膜が形成されているので、不良率が１
４．５３％となり、実施例と比較して不良率が約２５倍
に増加している。このように、成膜開始から１秒後まで
に連続膜が形成されるような条件で、スパッタリングに
よりＴｉ膜を形成すると、ゲート酸化膜の耐圧不良の発
生を抑制する効果を得ることができる。
【００３１】なお、図１に示す実施例においては、ＤＣ
パワーを従来の範囲よりも高くすることにより、Ｔｉ膜
の成膜レートを上昇させて、成膜開始から１秒後までに
連続膜が形成されるような条件を設定したが、本発明に
おいては、ＤＣパワー以外の条件を変化させてもよい。
例えば、スパッタリング時のガス圧力等の他の成膜パラ
メータを最適化したり、放電用のカソードマグネットを
最適化する方法を使用しても、成膜開始から１秒後まで
に連続した金属膜が形成できる条件であれば、スパッタ
リングパワーを４．４ｋＷとした場合と同様の効果を得
ることができる。
パワーを従来の範囲よりも高くすることにより、Ｔｉ膜
の成膜レートを上昇させて、成膜開始から１秒後までに
連続膜が形成されるような条件を設定したが、本発明に
おいては、ＤＣパワー以外の条件を変化させてもよい。
例えば、スパッタリング時のガス圧力等の他の成膜パラ
メータを最適化したり、放電用のカソードマグネットを
最適化する方法を使用しても、成膜開始から１秒後まで
に連続した金属膜が形成できる条件であれば、スパッタ
リングパワーを４．４ｋＷとした場合と同様の効果を得
ることができる。
【００３２】また、上記実施例では、Ｔｉ膜の成膜方法
としてスパッタリングを使用した場合について示した
が、本発明においては、例えば、プラズマＣＶＤ法等を
使用して本発明に規定する条件でＴｉ膜を形成しても、
同様の効果を得ることができる。更に、上記実施例にお
いては、Ｔｉシリサイド層を形成するためＴｉ膜の成膜
時の条件について示したが、本発明においては、例え
ば、Ｃｏ、Ｎｉ、Ｍｏ、Ｗ及びＴａ等のように、シリコ
ンと反応してシリサイド層を形成する金属膜であれば、
同様の効果を得ることができる。
としてスパッタリングを使用した場合について示した
が、本発明においては、例えば、プラズマＣＶＤ法等を
使用して本発明に規定する条件でＴｉ膜を形成しても、
同様の効果を得ることができる。更に、上記実施例にお
いては、Ｔｉシリサイド層を形成するためＴｉ膜の成膜
時の条件について示したが、本発明においては、例え
ば、Ｃｏ、Ｎｉ、Ｍｏ、Ｗ及びＴａ等のように、シリコ
ンと反応してシリサイド層を形成する金属膜であれば、
同様の効果を得ることができる。
【００３３】
【発明の効果】以上詳述したように、本発明によれば、
素子上に形成する金属膜の成膜条件を適切に規定して、
金属膜の成膜開始から１秒後までに連続膜が形成される
ようにするので、金属膜が帯電することにより発生する
絶縁膜の破壊を防止することができ、これにより信頼性
が高い半導体装置を高歩留まりで製造することができ
る。
素子上に形成する金属膜の成膜条件を適切に規定して、
金属膜の成膜開始から１秒後までに連続膜が形成される
ようにするので、金属膜が帯電することにより発生する
絶縁膜の破壊を防止することができ、これにより信頼性
が高い半導体装置を高歩留まりで製造することができ
る。
【図１】（ａ）乃至１（ｄ）は本発明の実施例に係る半
導体装置の製造方法を工程順に示す断面図である。
導体装置の製造方法を工程順に示す断面図である。
【図２】縦軸にシート抵抗をとり、横軸にスパッタリン
グ時間をとって、スパッタリングパワーを４．４ｋＷと
した場合と、スパッタリングパワーを１．１ｋＷとした
場合とのシート抵抗とスパッタリング時間の関係を示す
グラフ図である。
グ時間をとって、スパッタリングパワーを４．４ｋＷと
した場合と、スパッタリングパワーを１．１ｋＷとした
場合とのシート抵抗とスパッタリング時間の関係を示す
グラフ図である。
【図３】縦軸にゲート耐圧の不良発生率をとり、異なる
スパッタリングパワーでＴｉ膜を成膜した場合の不良発
生率を示すグラフ図である。
スパッタリングパワーでＴｉ膜を成膜した場合の不良発
生率を示すグラフ図である。
【図４】（ａ）は従来の製造方法を使用して素子上に金
属膜を形成した場合の金属膜の初期状態を示す断面図で
あり、図４（ｂ）は本発明に係る製造方法を使用して素
子上に金属膜を形成した場合の金属膜の初期状態を示す
断面図である。
属膜を形成した場合の金属膜の初期状態を示す断面図で
あり、図４（ｂ）は本発明に係る製造方法を使用して素
子上に金属膜を形成した場合の金属膜の初期状態を示す
断面図である。
【図５】（ａ）乃至５（ｄ）はＴｉシリサイド層を利用
して動作速度の向上を図った従来の半導体装置の製造方
法を工程順に示す断面図である。
して動作速度の向上を図った従来の半導体装置の製造方
法を工程順に示す断面図である。
【図６】ＤＣマグネトロンによる通常のスパッタリング
法を示す模式図である。
法を示す模式図である。
【図７】コリメートスパッタリング法を示す模式図であ
る。
る。
１，１１；素子分離膜 ２，１２；側壁絶縁膜 ３，１３；ゲート電極 ４，１４；ゲート酸化膜 ５，１５；拡散層 ６ａ，６ｂ，１９ａ，１９ｂ，１９ｃ；Ｔｉ膜 ７，１７；Ｔｉシリサイド層 ８，１８；ＴｉＮ層 １０，２０；半導体基板 ３１；ターゲット ３２；プラズマ ３３；基板 ３４；ステージ ３５；コリメータ ３６；カソードマグネット
Claims (7)
- 【請求項１】 シリコン基板上に素子を形成する工程
と、前記素子上に金属膜を形成する工程と、を有する半
導体装置の製造方法において、前記金属膜の形成工程
は、成膜開始から１秒後までに連続した金属膜が得られ
る条件で行われることを特徴とする半導体装置の製造方
法。 - 【請求項２】 前記金属膜はスパッタリングにより形成
されることを特徴とする請求項１に記載の半導体装置の
製造方法。 - 【請求項３】 前記条件は、金属膜を成膜するときの直
流電力を４乃至１０ｋＷとしたものであることを特徴と
する請求項２に記載の半導体装置の製造方法。 - 【請求項４】 前記金属膜はプラズマ化学気相成長法に
より形成されることを特徴とする請求項１に記載の半導
体装置の製造方法。 - 【請求項５】 前記金属膜は、シリコンと反応して金属
シリサイドを形成する金属からなることを特徴とする請
求項１乃至４のいずれか１項に記載の半導体装置の製造
方法。 - 【請求項６】 前記金属膜は、Ｔｉ、Ｃｏ、Ｎｉ、Ｍ
ｏ、Ｗ及びＴａからなる群から選択された少なくとも１
種の金属からなることを特徴とする請求項５に記載の半
導体装置の製造方法。 - 【請求項７】 前記シリコン基板上に素子を形成する工
程は、前記シリコン基板上に絶縁膜を選択的に形成する
工程と、前記絶縁膜上にゲート電極を形成する工程と、
前記シリコン基板の表面に拡散層を形成する工程と、を
有することを特徴とする請求項１乃至６のいずれか１項
に記載の半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9351304A JPH11186194A (ja) | 1997-12-19 | 1997-12-19 | 半導体装置の製造方法 |
| TW087121173A TW398023B (en) | 1997-12-19 | 1998-12-17 | Method for manufacturing a semiconductor device |
| KR1019980056327A KR19990063231A (ko) | 1997-12-19 | 1998-12-18 | 반도체 장치의 제조 방법 |
| US09/216,929 US6133127A (en) | 1997-12-19 | 1998-12-21 | Method for manufacturing a semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9351304A JPH11186194A (ja) | 1997-12-19 | 1997-12-19 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11186194A true JPH11186194A (ja) | 1999-07-09 |
Family
ID=18416408
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9351304A Pending JPH11186194A (ja) | 1997-12-19 | 1997-12-19 | 半導体装置の製造方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US6133127A (ja) |
| JP (1) | JPH11186194A (ja) |
| KR (1) | KR19990063231A (ja) |
| TW (1) | TW398023B (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003158091A (ja) * | 2001-11-20 | 2003-05-30 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000311871A (ja) * | 1999-04-27 | 2000-11-07 | Nec Corp | 半導体装置の製造方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6196771A (ja) * | 1984-10-17 | 1986-05-15 | Nec Corp | 半導体装置の製造方法 |
| JPH01205469A (ja) * | 1988-02-10 | 1989-08-17 | Nec Corp | 半導体装置 |
| DE69109366T2 (de) * | 1990-05-31 | 1995-10-19 | Canon Kk | Verfahren zur Herstellung einer Halbleiteranordnung mit Gatestruktur. |
| MY107475A (en) * | 1990-05-31 | 1995-12-30 | Canon Kk | Semiconductor device and method for producing the same. |
| US5250465A (en) * | 1991-01-28 | 1993-10-05 | Fujitsu Limited | Method of manufacturing semiconductor devices |
| JP2692554B2 (ja) * | 1993-12-16 | 1997-12-17 | 日本電気株式会社 | 半導体装置の製造方法 |
| US5940693A (en) * | 1997-07-15 | 1999-08-17 | Sharp Laboratories Of America, Inc. | Selective silicide thin-film transistor and method for same |
-
1997
- 1997-12-19 JP JP9351304A patent/JPH11186194A/ja active Pending
-
1998
- 1998-12-17 TW TW087121173A patent/TW398023B/zh not_active IP Right Cessation
- 1998-12-18 KR KR1019980056327A patent/KR19990063231A/ko not_active Application Discontinuation
- 1998-12-21 US US09/216,929 patent/US6133127A/en not_active Expired - Fee Related
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003158091A (ja) * | 2001-11-20 | 2003-05-30 | Oki Electric Ind Co Ltd | 半導体装置および半導体装置の製造方法 |
| US7202151B2 (en) | 2001-11-20 | 2007-04-10 | Oki Electric Industry Co., Ltd. | Method for fabricating a semiconductor device having a metallic silicide layer |
Also Published As
| Publication number | Publication date |
|---|---|
| TW398023B (en) | 2000-07-11 |
| US6133127A (en) | 2000-10-17 |
| KR19990063231A (ko) | 1999-07-26 |
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