JPH0621022A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】 【目的】 エッチング加工での下地段差の影響による加
工精度の劣化をなくす。 【構成】 半導体基板１０上に形成した下地層１の表面
およびその段差部において露出する半導体基板１０を覆
うように被エッチング膜４を形成する際に、被エッチン
グ膜下の下地層の段差部の表面を粗面化するようにした
ので、エッチング加工中でのイオンや活性種によるノッ
チング発生を抑制できる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は、半導体基板に微細パ
ターンを形成する半導体装置の製造方法に関するもので
あり、特にエッチング加工形状の改善を容易に達成でき
るようにしたものに関するものである。

【０００２】

【従来の技術】従来の半導体装置の製造方法は、フォト
レジストの半導体基板上へのパターニング及びそれをマ
スクに下地薄膜をエッチング加工するというプロセスを
繰り返すことにより、パターンを順次形成していくとい
うものである。

【０００３】その際、被エッチング加工膜は実際には平
坦とは限らず、下地の段差の影響を強く受け、加工精度
を劣化させる原因となる場合が多い。

【０００４】以下に、この従来技術を図３を用いて説明
する。図において、１０はシリコン等の半導体基板、１
はこの基板１０上に形成された下地層、３はこの下地層
１間の間隙により生じた段差部の表面、４はこの下地層
１の表面および段差部により露出した基板１０の表面を
覆う被エッチング膜、５はこの被エッチング膜４上の段
差部に相当する箇所に選択的に形成されたフォトレジス
トパターン、２はフォトレジストパターン５に覆われた
部分以外の被エッチング膜を除去するためのプラズマ、
６はプラズマエッチングにより除去された被エッチング
膜のエッチング形状パターンであり、例えば配線パター
ンがこれに該当する。７は過剰エッチングによりエッチ
ング形状６に生じたノッチ、８はエッチング中のプラズ
マイオン、９はエッチング中の活性種である。

【０００５】まず、図３(a) はエッチング加工前の下地
段差の様子を表わしている。図中の１はその一部に段差
を有する下地層であり、この下地層１は通常、酸化膜で
ある場合が多い。この下地層は酸化膜の場合、その厚み
は例えば、１μｍ〜０．５μｍであり、層間膜の場合、
その厚みは例えば、１μｍ以下で０．数μｍ以上であ
る。なお、この下地層１が基板である場合もある。この
とき、この下地層１は基板１０と一体であり、その厚さ
は例えば５００μｍである。

【０００６】図３(b) はこの段差上にポリシリコン等の
被エッチング膜４を例えば１〜２μｍの厚みで形成した
ものである。

【０００７】図３(c) はさらに、この上にノボラック系
等のフォトレジスト層を例えば０．数μｍの厚みで形成
し、フォトリソグラフィ工程を用いてエッチングマスク
となるフォトレジストパターン５を幅１μｍ程度に形成
したものである。

【０００８】次に、例えばリアクティブイオンエッチン
グ装置により、数１００ｅＶ以上５００ｅＶ以下のエネ
ルギーで１分間以上５分間以内のプラズマエッチングを
行なうことにより、エッチング形状パターンを形成す
る。図３(d) はフォトレジストパターン５をマスクに下
地段差上の被エッチング膜４がなくなりかけるまでのエ
ッチング形状パターン６を示すものである。

【０００９】図３(e) はさらにエッチングを進めた後の
エッチング形状パターン６を示すものであるが、下地段
差斜面でのプラズマイオン８の散乱や活性種９の下地段
差表面３と被エッチング膜４との界面への浸入により、
図のような、いわゆるノッチング（食い込み）７が発生
し、エッチング加工精度を劣化させる。

【００１０】

【発明が解決しようとする課題】従来のエッチング加工
は以上のようであるので、下地に急峻な段差がある場
合、段差斜面でのプラズマイオンの散乱や活性種が下地
と被エッチング膜界面に浸入しやすくなるため、ノッチ
ングが発生し、パターンの加工精度が劣化するなどの問
題があった。

【００１１】この発明は、上記のような問題点を解消す
るためになされたもので、エッチング加工中の段差斜面
でのプラズマイオンの散乱を防止できるとともに、活性
種の界面への浸入を抑制できる半導体装置の製造方法を
提供することを目的とする。

【００１２】

【課題を解決するための手段】この発明に係る半導体装
置の製造方法は、被エッチング膜下の下地表面を粗面化
し、エッチング加工精度を向上させるものである。

【００１３】また、この発明に係る半導体装置の製造方
法は、粗面化の際に保護すべき、被エッチング膜下の下
地段差表面の一部分の領域に該領域を覆うレジストマス
クを形成した状態にて被エッチング膜下の下地表面を粗
面化し、エッチング加工精度を向上させるものである。

【００１４】

【作用】この発明における半導体装置の製造方法は、エ
ッチング加工中での下地段差斜面からのプラズマイオン
の散乱や被エッチング膜と下地界面への活性種の浸入に
よるノッチング発生を下地表面を粗面化することで防止
し、加工精度を向上させる。

【００１５】また、この発明における半導体装置の製造
方法は、下地表面の粗面化の際に保護すべき、被エッチ
ング膜下の下地段差表面の一部分の領域に、該領域を覆
うレジストマスクを形成するようにしたので、粗面化に
よってダメージを受ける箇所に選択的にレジストマスク
を形成することにより、当該箇所を保護できる。

【００１６】

【実施例】実施例１ 以下、この発明の一実施例を図について説明する。図１
(a) 〜図１(f) はこの発明の一実施例による半導体装置
の製造方法を示すプロセスフロー図である。図１(a) は
エッチング加工前の下地段差の様子を表わしたものであ
る。１はその一部に段差を有する下地層を示したもの
で、この下地層１には、通常、酸化膜などが用いられ
る。２はプラズマを示しており、これはプラズマイオン
によって段差部表面３を粗面化するための一手段であ
る。４は被エッチング膜で、下地層１上の全面に成膜さ
れている。５はフォトリソグラフィー工程を用いて形成
されたフォトレジストパターンを示す。６はフォトレジ
ストパターン５をマスクとして被エッチング膜４をエッ
チング加工した後のエッチング形状パターンを示し、８
及び９はそれぞれエッチング中のプラズマイオン，活性
種を示す。

【００１７】図１(a) はエッチング加工前の下地段差の
様子を表わしたもので、下地層１は通常、酸化膜が用い
られる。この下地層は酸化膜の場合、その厚みは例え
ば、１μｍ〜０．５μｍであり、層間膜の場合、その厚
みは例えば、１μｍ以下，０．数μｍ以上である。な
お、この下地層１が基板である場合もある。このとき、
この下地層１は基板１０と一体であり、その厚さは例え
ば５００μｍである。

【００１８】図１(b) はその下地段差部表面３をプラズ
マ中のイオン２にさらし、粗面化する様子を示してい
る。この粗面化は、例えばリアクティブイオンエッチン
グ装置により、数１００ｅＶ以上５００ｅＶ以下のエネ
ルギーで１分間以上５分間以内のプラズマエッチングを
行なうことにより、達成できる。

【００１９】図１(c) はこの下地段差部表面３を粗面化
した下地層１上にポリシリコン等の被エッチング膜４を
例えば１〜２μｍの厚みで形成したものである。

【００２０】図１(d) はさらに被エッチング膜４上にノ
ボラック系等のフォトレジスト層を例えば０．数μｍの
厚みで形成し、エッチングマスクとなるフォトレジスト
パターン５をフォトリソグラフィー工程にて１μｍの幅
で形成したものである。

【００２１】次に、例えばリアクティブイオンエッチン
グ装置により、数１００ｅＶ以上５００ｅＶ以下のエネ
ルギーで１分間以上５分間以内のプラズマエッチングを
行なうことにより、エッチング形状パターンを形成す
る。図１(e) はこのフォトレジストパターン５をマスク
として用いて、下地段差上の被エッチング膜４がなくな
りかけるまでエッチングを行なった時の被エッチング膜
のエッチング形状パターン６を示すものである。

【００２２】図１(f) はさらにエッチングを進めた後の
エッチング形状パターン６を示したものであるが、下地
表面を粗面化を行なったことにより、従来のようなプラ
ズマイオン８の散乱や活性種９の界面への浸入によるノ
ッチングが生じず、精度の高いエッチング加工が可能で
ある。

【００２３】これは、粗面化された表面の凹凸により、
プラズマイオン８や活性種９のトラップが生じるためと
考えられるからである。

【００２４】実施例２ 図２(a) 〜図２(g) は本発明の他の実施例を示すもので
ある。この実施例は図１と同様に、下地段差を粗面化す
るものであるが、被エッチング膜４と基板１０とのコン
タクト部１１は粗面化時の衝撃によりダメージやコンタ
クト抵抗の変化を受ける場合がある。そこで、図２(b)
のように、粗面化の必要のない部分をフォトリソグラフ
ィー工程によりレジストパターン５０で被覆する。な
お、このレジストパターンはその厚み，幅ともたかだか
１μｍ程度である。

【００２５】その後、図２(c) に示すように表面の粗面
化を行い、図２(d) に示すように、レジストパターン５
０を除去することによって、選択的な粗面化が得られ
る。

【００２６】その後は、図２(e) 〜図２(g) に示すよう
な、図１(c) 〜図１(f) と同様のフローにより、被エッ
チング膜４上に本来のレジストパターン５を形成し、こ
のレジストパターン５をマスクとして被エッチング膜４
をエッチングすることにより、所要のエッチング形状パ
ターン６を得ることができる。なお、この時の物理的な
パラメータは図１の実施例と同様である。

【００２７】なお、上記各実施例では、下地段差表面を
粗面化する手法として、下地段差表面をプラズマに晒
し、プラズマ中のイオンの表面への衝撃を利用してこれ
を行なうことにより、本来の半導体装置の製造プロセス
と連続して粗面化を行なうようにしたが、他の物理的な
方法によってこれを行なうこともできる。

【００２８】また、化学的な表面改質によってもこれを
行なうことができ、上記各実施例と同様の効果を低コス
トで実現できる。

【００２９】さらに、上記各実施例では、基板１０上に
下地層１を形成するようにしたが、半導体層上に下地層
１を形成するようにしてもよく、上記各実施例と同様の
効果を奏する。

【００３０】

【発明の効果】以上のように、この発明に係る半導体装
置の製造方法によれば、被エッチング膜下の下地段差表
面を粗面化するようにしたので、エッチング加工の際に
ノッチングが生じるのを防止でき、精度の高いエッチン
グ加工が得られる効果がある。

【００３１】また、この発明に係る半導体装置の製造方
法によれば、粗面化の際に保護すべき、被エッチング膜
下の下地段差表面の一部分の領域に該領域を覆うレジス
トマスクを形成した状態にて被エッチング膜下の下地段
差表面を粗面化するようにしたので、粗面化によってダ
メージを受ける箇所に事前に選択的にレジストマスクを
形成することにより、当該箇所を保護できる効果があ
る。

【図面の簡単な説明】

【図１】この発明の一実施例を示すプロセスフローの断
面図である。

【図２】この発明の他の実施例を示すプロセスフローの
断面図である。

【図３】従来例を示すプロセスフローの断面図である。

【符号の説明】

１ 下地層 ２ プラズマ ３ 段差部表面 ４ 被エッチング膜 ５ フォトレジストパターン ６ エッチング形状パターン ７ ノッチング ８ プラズマイオン ９ 活性種 １０ 基板 １１ コンタクト部

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体基板あるいは半導体層上に、その
   端部において段差を生じうる下地層を形成する工程と、 上記下地層の表面およびその段差部において露出する上
   記半導体基板あるいは半導体層を覆うように被エッチン
   グ膜を形成する工程とを備えた半導体装置の製造方法に
   おいて、 上記被エッチング膜下の下地層の段差部の表面を粗面化
   する工程を備えたことを特徴とする半導体装置の製造方
   法。
2. 【請求項２】 半導体基板あるいは半導体層上に、その
   端部において段差を生じうる下地層を形成する工程と、 上記下地層の表面およびその段差部において露出する上
   記半導体基板あるいは半導体層を覆うように被エッチン
   グ膜を形成する工程とを備えた半導体装置の製造方法に
   おいて、 後述する粗面化の際に保護すべき、被エッチング膜下の
   下地段差表面の一部分の領域に当該領域を覆うレジスト
   マスクを形成する工程と、 上記レジストマスクを形成した状態にて上記被エッチン
   グ膜下の下地層の段差部の表面を粗面化する工程とを備
   えたことを特徴とする半導体装置の製造方法。