KR100955921B1 - 반도체소자의 살리사이드 형성방법 - Google Patents
반도체소자의 살리사이드 형성방법 Download PDFInfo
- Publication number
- KR100955921B1 KR100955921B1 KR1020030003958A KR20030003958A KR100955921B1 KR 100955921 B1 KR100955921 B1 KR 100955921B1 KR 1020030003958 A KR1020030003958 A KR 1020030003958A KR 20030003958 A KR20030003958 A KR 20030003958A KR 100955921 B1 KR100955921 B1 KR 100955921B1
- Authority
- KR
- South Korea
- Prior art keywords
- salicide
- region
- forming
- oxide film
- etching
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 41
- 239000004065 semiconductor Substances 0.000 title claims abstract description 21
- 239000000758 substrate Substances 0.000 claims abstract description 12
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 11
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 11
- 239000010703 silicon Substances 0.000 claims abstract description 11
- 150000004767 nitrides Chemical class 0.000 claims abstract description 7
- 125000006850 spacer group Chemical group 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 30
- 229920002120 photoresistant polymer Polymers 0.000 description 9
- 239000000463 material Substances 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 6
- 229920005591 polysilicon Polymers 0.000 description 6
- 230000004888 barrier function Effects 0.000 description 3
- 230000015572 biosynthetic process Effects 0.000 description 2
- 238000000151 deposition Methods 0.000 description 2
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide
- H01L29/66507—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide providing different silicide thicknesses on the gate and on source or drain
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
- H01L21/823443—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes silicided or salicided gate conductors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 반도체소자의 살리사이드 형성방법을 개시한다. 개시된 발명은, 실리콘기판의 비살리사이드 영역과 살리사이드영역의 각각에 상대적으로 두꺼운 두께를 가진 제1게이트산화막과 제1게이트산화막보다 상대적으로 얇은 두께를 가진 제2게이트산화막을 형성하는 단계; 상기 전체 구조의 상면에 도전층과 질화막계열의 하드마스크층을 형성하는 단계; 상기 하드마스크층, 도전층 및 제1게이트산화막과 제2게이트산화막을 선택적으로 제거하여 비살리사이드영역과 살리사이드영역 각각에 게이트전극을 형성함과 동시에 상기 살리사이드영역의 활성영역을 드러나게 하는 단계; 상기 하드마스크층부분을 제외한 전체 구조의 상면에 산화막을 형성하는 단계; 상기 게이트전극측면에 스페이서를 형성함과 동시에 상기 살리사이드영역의 활성영역을 드러나게 하는 단계; 상기 비살리사이드영역과 살리사이드영역의 게이트전극상면에 잔류하는 하드마스크층부분을 제거하는 단계; 및 상기 비살리사이드영역과 살리사이드영역의 게이트전극상면과 살리사이드영역의 활성영역표면에 살리사이드막을 형성하는 단계;를 포함하여 구성되며, 반도체 디바이스의 한 개의 칩내에 살리사이드(salicide 또는 Co-salicide) 영역과 비살리 사이드(non-salicide 또는 non-cosalicide)영역을 선택적으로 동시에 형성할 수 있어 공정단계수를 줄일 수 있는 것이다.
Description
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 살리사이드 형성방법을 설명하기 위한 공정단면도.
[도면부호의설명]
31 : 실리콘기판 33a : 제1게이트산화막
33b : 제2게이트산화막 35 : 폴리실리콘층
35a, 35b : 게이트전극 37 : 하드마스크층
39 : 제1감광막패턴 41 : 산화막
43 : LDD산화막 45 : 살리사이드막
본 발명은 반도체소자의 살리사이드 형성방법에 관한 것으로서, 보다 상세하게는 반도체 디바이스의 한 개의 칩내에 살리사이드(salicide 또는 Co-salicide)영역과 비살리사이드(non-salicide 또는 non-cosalicide)영역을 선택적으로 동시에 형성할 수 있는 반도체소자의 살리사이드 형성방법에 관한 것이다.
종래기술에 따른 반도체소자의 살리사이드 형성방법에 대해 도 1a 내지 도 1e를 참조하여 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래기술에 따른 반도체소자의 살리사이드 형성방법을 설명하기 위한 공정단면도이다.
종래기술에 따른 반도체소자의 살리사이드 형성방법은, 도 1a에 도시된 바와같이, 살리사이드가 형성되지 않을 영역(A)과 살리사이드가 형성될 영역(B)으로 분할된 실리콘기판(11)상에 게이트산화막(13)과 게이트전극(15)을 차례로 형성한후 이들 측면에 LDD 스페이서(17)를 형성한다.
그다음, 도 1b에 도시된 바와같이, 상기 전체 구조의 상면에 산화막(19)을 증착한후 살리사이드가 형성되지 않을 영역(A)에 해당하는 기판부분상에 감광물질층(21) (또는 BARC)을 도포한한다. 이때, 상기 산화막(19)은 나중에 살리사이드 생성과정에서 비살리사이드부위의 살리사이드가 생성되지 않도록 배리어산화막 물질로 작용한다.
이어서, 도 1c에 도시된 바와같이, 상기 감광물질층(21)을 에치백한후 감광물질층(21)을 제거한다. 이때, 상기 감광물질층(21)의 에치백공정시에 CHF3/CF4/O2/Ar 등의 활성화된 플라즈마를 이용하여 식각진행한 것이며, 여기에 C4F8, C2F6, C5F8/등의 CxFy, N2 가스 등을 포함할 수 있다. 또한, 상기 감광물질층(21)의 에치백공정을 진행하면서 게이트전극(15)위의 산화막(19)까지 식각이 진행되어 게이트전극(15)위의 산화막이 잔류하지 않도록 한다.
그다음, 도 1d에 도시된 바와같이, 살리사이드가 형성되지 않을 영역(A)부분에 감광막패턴(23)을 형성한후 상기 제1감광막패턴(23)을 마스크로 상기 살리사이드가 형성될 영역(B)에 해당하는 기판부분에 있는 산화막(19)을 선택적으로 제거한후 감광막패턴(23)을 제거한다. 이때, 상기 산화막(19)의 일부분의 식각진행은 CHF3/CF4/O2/Ar 등의 활성화된 플라즈마를 이용하여 식각진행한 것이며, 여기에 C4F8, C2F6, C5F8/등의 CxFy, N2 가스 등을 포함할 수 있다.
이어서, 도 1e에 도시된 바와같이, 상기 살리사이드가 형성되지 않을 영역(A)의 게이트전극(15)부분과 살리사이드가 형성될 영역(B)에 해당하는 실리콘기판(11) 및 게이트전극(15)의 노출된 부분에 살리사이드 (또는 Co-salicide) (25)을 형성한다. 이때, 비 살리사이드 부분에는 잔류하는 산화막 배리어에 의해서 살리사이드 (또는 Co-salicide)가 생성되지 않는다.
상기와 같은 종래기술에 의하면, LDD 구조를 형성한다음 감광막패턴을 배리어로 사용하여 살리사이드 부위의 산화막을 제거하고 이어 감광막패턴을 제거한후 살리사이드를 형성하므로 인해 공정 단계수가 증가하게 된다.
이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 반도체 디바이스의 한 개의 칩내에 살리사이드(salicide 또는 Co-salicide) 영역과 비살리사이드(non-salicide 또는 non-cosalicide)영역을 선택적으로 동시에 형성할 수 있어 공정단계수를 줄일 수 있는 반도체소자의 살리사이 드 형성방법을 제공함에 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 살리사이드 형성방법은, 실리콘기판의 비살리사이드 영역과 살리사이드영역의 각각에 상대적으로 두꺼운 두께를 가진 제1게이트산화막과 제1게이트산화막보다 상대적으로 얇은 두께를 가진 제2게이트산화막을 형성하는 단계; 상기 전체 구조의 상면에 도전층과 질화막계열의 하드마스크층을 형성하는 단계; 상기 하드마스크층, 도전층 및 제1게이트산화막과 제2게이트산화막을 선택적으로 제거하여 비살리사이드영역과 살리사이드영역 각각에 게이트전극을 형성함과 동시에 상기 살리사이드영역의 활성영역을 드러나게 하는 단계; 상기 하드마스크층부분을 제외한 전체 구조의 상면에 산화막을 형성하는 단계; 상기 게이트전극측면에 스페이서를 형성함과 동시에 상기 살리사이드영역의 활성영역을 드러나게 하는 단계; 상기 비살리사이드영역과 살리사이드영역의 게이트전극상면에 잔류하는 하드마스크층부분을 제거하는 단계; 및 상기 비살리사이드영역과 살리사이드영역의 게이트전극상면과 살리사이드영역의 활성영역표면에 살리사이드막을 형성하는 단계;를 포함한다.
상기 하드마스크층과 도전층의 식각은 1차 및 2차 식각에 의해 진행한다.
상기 1차 식각시에, CHF3/CF4/O2/Ar 또는 C4F8/O2/Ar 등의 활성화된 플라즈마를 이용하여 식각을 진행한다.
상기 1차 식각시에, 1∼200sccm의 CHF3, 1∼200sccm의 CF4, 1∼20sccm의 O2 및 1∼1000sccm의 Ar을 사용하거나, 또는, 1∼50sccm의 C4F8, 1∼500sccm의 N2를 사용한다.
상기 2차 식각시에, Cl2/HBr/He-O2/Ar 등의 활성화된 플라즈마를 이용하여 식각을 진행한다.
상기 스페이서는 게이트전극을 포함한 전체 구조의 상면에 산화막을 형성한 다음 상기 산화막을 CHF3/CF4/O2/Ar 또는 C4F8/O2/Ar 등의 활성화된 플라즈마를 이용하여 식각하는 방식으로 형성한다.
상기 하드마스크층부분의 제거는, 다운 플로우 방식으로 수행한다.
상기 다운 플로우 방식은 식각 가스로서 O2/CF4 가스를 이용하여 수행한다.
상기 하드마스크층과 도전층의 식각은 1차 및 2차 식각에 의해 진행한다.
상기 1차 식각시에, CHF3/CF4/O2/Ar 또는 C4F8/O2/Ar 등의 활성화된 플라즈마를 이용하여 식각을 진행한다.
상기 1차 식각시에, 1∼200sccm의 CHF3, 1∼200sccm의 CF4, 1∼20sccm의 O2 및 1∼1000sccm의 Ar을 사용하거나, 또는, 1∼50sccm의 C4F8, 1∼500sccm의 N2를 사용한다.
상기 2차 식각시에, Cl2/HBr/He-O2/Ar 등의 활성화된 플라즈마를 이용하여 식각을 진행한다.
상기 스페이서는 게이트전극을 포함한 전체 구조의 상면에 산화막을 형성한 다음 상기 산화막을 CHF3/CF4/O2/Ar 또는 C4F8/O2/Ar 등의 활성화된 플라즈마를 이용하여 식각하는 방식으로 형성한다.
상기 하드마스크층부분의 제거는, 다운 플로우 방식으로 수행한다.
상기 다운 플로우 방식은 식각 가스로서 O2/CF4 가스를 이용하여 수행한다.
삭제
삭제
삭제
삭제
삭제
(실시예)
이하, 본 발명에 따른 반도체소자의 살리사이드 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 살리사이드 형성방법을 설명하기 위한 공정단면도이다.
본 발명에 따른 반도체소자의 살리사이드 형성방법은, 도 2a에 도시된 바와같이, 먼저 살리사이드가 형성되지 않을 영역(A)와 살리사이드영역이 형성될 영역(B)으로 분할된 실리콘기판(31)표면에 두꺼운 게이트산화막(33a)과 얇은 게이트산화막(33b)으로 구성된 이중 게이트산화막을 형성한다. 이때, 상기 두꺼운 게이트산화막(33a)은 비살리사이드영역(A)에 위치하고, 얇은 게이트산화막(33b)는 살리사이드영역(B)에 형성한다.
그다음, 이중 게이트산화막상에 게이트 형성용 폴리실리콘층(35)과 질화막계열의 하드마스크층(37)을 증착한후 그 위에 폴리실리콘층을 패터닝하기 위한 제1감광막패턴(39)을 형성한다. 이때, 상기 제1감광막패턴(39)는 비살리사이드영역(A)과 살리사이드영역(B) 각각에 형성한다.
이어서, 도 2b에 도시된 바와같이, 상기 제1감광막패턴(39)을 마스크로 상기 폴리실리콘층(35)과 하드마스크층(37)을 선택적으로 제거하여 게이트전극(35a)(35b)을 형성한다. 이때, 상기 1차로 질화막계열의 하드마스크층 식각시에 CHF3/CF4/O2/Ar 또는 C4F8/O2/Ar 등의 활성화된 플라즈마를 이용하여 식각진행한다. 여기에 C4F8, C2F6, C5F8/등의 CxFy, N
2 가스 등을 포함할 수 있다. 여기서, 식각가스 및 가스유량으로는 CHF3 : 1∼200sccm, CF4 : 1∼200sccm, O2 : 0∼20sccm, Ar : 1∼1000sccm이거나 이들외에 C4F8,: 1∼50sccm, N2, : 0∼500sccm을 사용한다.
또한, 2차로 폴리실리콘층(35) 식각시에, Cl2/HBr/He-O2/Ar 등의 활성화된 플라즈마를 이용하여 식각을 진행한다.
이렇게 상기 게이트전극 형성을 위한 식각을 진행하게 되면, 살리사이드 형성영역(B)의 얇은 두께의 제2게이트산화막부위의 게이트전극패턴이 형성되고, 활성영역의 산화막부분은 식각되어 실리콘기판의 표면이 드러나게 된다. 그러나, 비살리사이드형성영역의 두꺼운 게이트산화막부위의 산화막은 게이트전극패턴 형성후에도 잔류하게 된다. 이는 폴리실리콘층과 산화막간의 선택비가 약 200∼300:1 정도가 되기 때문이다.
그다음, 상기 제1감광막패턴(39)을 제거한후 게이트전극(35a)(35b)을 포함한 전체 구조의 상면에 산화공정을 실시하여 전체 구조표면에 산화막(41)을 형성한다. 이때, 상기 산화막(41)은 후속공정에서 LDD 스페이서 식각을 진행할 때 비살리사이드형성영역의 활성영역에 잔류하는 두꺼운 제1게이트산화막(33a)을 보호하기 위해 형성한다. 이는 산화막을 전체 구조에 성장시켜도 상기 산화막(41)이 상기 게이트전극(35a)(35b)의 상면에 있는 질화막계열의 하드마스크층(37)상에는 성장되지 않기 때문에 후속공정에서 LDD산화막을 증착하더라도 폴리실리콘층상부에는 LDD산화막의 증착두께와 동일하지만 비살리사이드부위의 활성영역에 잔류하는 산화막두께는 두꺼운 게이트산화막과 LDD산화막의 두께합이 되기 때문이다.
이어서, 도 2c에 도시된 바와같이, 전체 구조의 상면에 LDD용 산화막(43)을 증착한다.
그다음, 도 2d에 도시된 바와같이, 상기 LDD용 산화막(43)을 블랭킷 식각을 진행하여 게이트전극(35a)(35b)의 측면에 스페이서(43a)를 형성한다. 이때, 상기 LDD용 산화막(43)의 식각진행은 CHF3/CF4/O2/Ar 또는 C4F8
/O2/Ar 등의 활성화된 플라즈마를 이용하여 진행한다. 여기에 C4F8, C2F6, C5F8/등의 CxFy, N2, O2 등을 포함할 수 있다. 이렇게 식각공정을 진행하게 되면, 살리사이드영역(B)의 활성영역의 실리콘기판표면이 드러나게 되고, 비살리사이드영역(A)의 활성영역에는 잔류산화막이 계속 남게 된다.
이어서, 도 2e에 도시된 바와같이, 게이트전극(35a)(35b)상면에 잔류하는 하드마스크층패턴(37a)을 O2/CF4 가스를 이용한 다운 플로우(down flow)방식으로 식각하다. 이렇게 다운 플로우 방식으로 식각을 진행하게 되면 질화막과 산화막간의 선택비가 12:1정도가 되어 산화막 물질은 거의 제거되지 않게 되므로써 비살리사이드영역(A)의 활성영역에만 산화막이 잔류하고, 질화막 성분이 있던 실리콘기판과 게이트전극 상부가 드러나게 된다.
그다음, 도 2g에 도시된 바와같이, 상기 드러난 게이트전극(35a)(35b)상면과 살리사이드영역(B)의 활성영역표면에 살리사이드막(45)을 형성한다.
상기에서 설명한 바와같이, 본 발명에 따른 반도체소자의 살리사이드 형성방 법에 의하면, 감광막(또는, BARC)의 에치백공정을 진행하지 않기 때문에 공정상 파티클에 대한 오염이 적게 된다.
또한, 기존과는 다르게 LDD스페이서를 형성하는 단계에서 비살리사이드 (또는 Co-salicide)와 살리사이드영역을 구분하여 형성시킬 수 있게 된다.
그리고, 비살리사이드영역과 살리사이드영역에 선택적으로 살리사이드를 형성할 수 있게 된다.
한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.
Claims (8)
- 실리콘기판의 비살리사이드 영역과 살리사이드영역의 각각에 상대적으로 두꺼운 두께를 가진 제1게이트산화막과 제1게이트산화막보다 상대적으로 얇은 두께를 가진 제2게이트산화막을 형성하는 단계;상기 전체 구조의 상면에 도전층과 질화막계열의 하드마스크층을 형성하는 단계;상기 하드마스크층, 도전층 및 제1게이트산화막과 제2게이트산화막을 선택적으로 제거하여 비살리사이드영역과 살리사이드영역 각각에 게이트전극을 형성함과 동시에 상기 살리사이드영역의 활성영역을 드러나게 하는 단계;상기 하드마스크층부분을 제외한 전체 구조의 상면에 산화막을 형성하는 단계;상기 게이트전극측면에 스페이서를 형성함과 동시에 상기 살리사이드영역의 활성영역을 드러나게 하는 단계;상기 비살리사이드영역과 살리사이드영역의 게이트전극상면에 잔류하는 하드마스크층부분을 제거하는 단계; 및상기 비살리사이드영역과 살리사이드영역의 게이트전극상면과 살리사이드영역의 활성영역표면에 살리사이드막을 형성하는 단계;를 포함하여 구성되는 것을 특징으로하는 반도체소자의 살리사이드 형성방법.
- 제 1 항에 있어서,상기 하드마스크층과 도전층의 식각은 1차 및 2차 식각에 의해 진행하는 것을 특징으로하는 반도체소자의 살리사이드 형성방법.
- 제 2 항에 있어서,상기 1차 식각시에, CHF3/CF4/O2/Ar 또는 C4F8/O2/Ar의 활성화된 플라즈마를 이용하여 식각을 진행하는 것을 특징으로 하는 반도체 소자의 살리사이드 형성방법.
- 제 3 항에 있어서,상기 1차 식각시에, 1∼200sccm의 CHF3, 1∼200sccm의 CF4, 1∼20sccm의 O2 및 1∼1000sccm의 Ar을 사용하거나, 또는, 1∼50sccm의 C4F8, 1∼500sccm의 N2를 사용하는 것을 특징으로하는 반도체소자의 살리사이드 형성방법.
- 제 2 항에 있어서,상기 2차 식각시에, Cl2/HBr/He-O2/Ar의 활성화된 플라즈마를 이용하여 식각을 진행하는 것을 특징으로하는 반도체소자의 살리사이드 형성방법.
- 제 1 항에 있어서,상기 스페이서는 게이트전극을 포함한 전체 구조의 상면에 산화막을 형성한 다음 상기 산화막을 CHF3/CF4/O2/Ar 또는 C4F8/O2/Ar의 활성화된 플라즈마를 이용하여 식각하는 방식으로 형성하는 것을 특징으로하는 반도체소자의 살리사이드 형성방법.
- 제 1 항에 있어서,상기 하드마스크층부분의 제거는, 다운 플로우 방식으로 수행하는 것을 특징으로하는 반도체소자의 살리사이드 형성방법.
- 제 7 항에 있어서,상기 다운 플로우 방식은 식각 가스로서 O2/CF4 가스를 이용하여 수행하는 것을 특징으로하는 반도체소자의 살리사이드 형성방법.
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030003958A KR100955921B1 (ko) | 2003-01-21 | 2003-01-21 | 반도체소자의 살리사이드 형성방법 |
| TW092135665A TWI323917B (en) | 2003-01-21 | 2003-12-16 | Method for forming salicide in semiconductor device |
| US10/740,136 US7262103B2 (en) | 2003-01-21 | 2003-12-18 | Method for forming a salicide in semiconductor device |
| US11/782,073 US7537998B2 (en) | 2003-01-21 | 2007-07-24 | Method for forming salicide in semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030003958A KR100955921B1 (ko) | 2003-01-21 | 2003-01-21 | 반도체소자의 살리사이드 형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20040067019A KR20040067019A (ko) | 2004-07-30 |
| KR100955921B1 true KR100955921B1 (ko) | 2010-05-03 |
Family
ID=37356615
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030003958A KR100955921B1 (ko) | 2003-01-21 | 2003-01-21 | 반도체소자의 살리사이드 형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100955921B1 (ko) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990048485A (ko) * | 1997-12-10 | 1999-07-05 | 구본준 | 반도체장치의 제조방법 |
| KR20000039157A (ko) * | 1998-12-11 | 2000-07-05 | 김영환 | 반도체소자의 제조방법 |
| KR20010038087A (ko) * | 1999-10-21 | 2001-05-15 | 박종섭 | 반도체 소자의 제조방법 |
| JP2002353330A (ja) | 2001-05-25 | 2002-12-06 | Denso Corp | 半導体装置及びその製造方法 |
-
2003
- 2003-01-21 KR KR1020030003958A patent/KR100955921B1/ko active IP Right Grant
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990048485A (ko) * | 1997-12-10 | 1999-07-05 | 구본준 | 반도체장치의 제조방법 |
| KR20000039157A (ko) * | 1998-12-11 | 2000-07-05 | 김영환 | 반도체소자의 제조방법 |
| KR20010038087A (ko) * | 1999-10-21 | 2001-05-15 | 박종섭 | 반도체 소자의 제조방법 |
| JP2002353330A (ja) | 2001-05-25 | 2002-12-06 | Denso Corp | 半導体装置及びその製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR20040067019A (ko) | 2004-07-30 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6855610B2 (en) | Method of forming self-aligned contact structure with locally etched gate conductive layer | |
| US6803313B2 (en) | Method for forming a hardmask employing multiple independently formed layers of a pecvd material to reduce pinholes | |
| US7563723B2 (en) | Critical dimension control for integrated circuits | |
| EP1656693B1 (en) | Masking methods | |
| KR20080086686A (ko) | 반도체 소자의 제조방법 | |
| US7537998B2 (en) | Method for forming salicide in semiconductor device | |
| US8124537B2 (en) | Method for etching integrated circuit structure | |
| US20130059441A1 (en) | Method for fabricating a semiconductor structure | |
| KR100955921B1 (ko) | 반도체소자의 살리사이드 형성방법 | |
| KR100955920B1 (ko) | 반도체소자의 살리사이드 형성방법 | |
| US7700491B2 (en) | Stringer elimination in a BiCMOS process | |
| KR100950890B1 (ko) | 반도체소자의 살리사이드 형성방법 | |
| KR20040057641A (ko) | 반도체소자의 살리사이드 형성방법 | |
| JP2001274411A (ja) | 薄膜トランジスタの製造方法 | |
| US6544887B1 (en) | Polycide etch process | |
| KR100670673B1 (ko) | 반도체장치의 제조 방법 | |
| KR20040059981A (ko) | 하드마스크의 경사 프로파일을 방지할 수 있는 ＡｒＦ노광원을 이용한 반도체소자 제조 방법 | |
| KR20030091452A (ko) | 피팅 현상을 방지하는 패턴 형성 방법 | |
| KR100680400B1 (ko) | 반도체 소자의 비트라인 형성방법 | |
| KR100314738B1 (ko) | 반도체소자의게이트전극형성방법 | |
| US20090035943A1 (en) | Method of Fabricating for Semiconductor Device Fabrication | |
| KR20040008646A (ko) | 랜딩플러그콘택 구조를 갖는 반도체소자의 제조 방법 | |
| KR20030096669A (ko) | 반도체 메모리 장치의 게이트 제조방법 | |
| KR20040025946A (ko) | 반도체 소자의 게이트 형성 방법 | |
| JPH07111265A (ja) | 配線の形成方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| N231 | Notification of change of applicant | ||
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20130325 Year of fee payment: 4 |
|
| FPAY | Annual fee payment |
Payment date: 20140318 Year of fee payment: 5 |
|
| FPAY | Annual fee payment |
Payment date: 20160318 Year of fee payment: 7 |
|
| FPAY | Annual fee payment |
Payment date: 20170316 Year of fee payment: 8 |
|
| FPAY | Annual fee payment |
Payment date: 20180316 Year of fee payment: 9 |
|
| FPAY | Annual fee payment |
Payment date: 20190318 Year of fee payment: 10 |