JPS5989437A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5989437A JPS5989437A JP19901282A JP19901282A JPS5989437A JP S5989437 A JPS5989437 A JP S5989437A JP 19901282 A JP19901282 A JP 19901282A JP 19901282 A JP19901282 A JP 19901282A JP S5989437 A JPS5989437 A JP S5989437A
- Authority
- JP
- Japan
- Prior art keywords
- film
- hillock
- metallic wiring
- layer
- wiring film
- Prior art date
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- Pending
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- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Weting (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、金属配線の突起（以下ヒロックと呼ぶ）の
ない配線を形成し、たとえば多層配線構造の半導体装置
において、層絶縁膜を介した配線間のショートを減少さ
せることができるようにした半導体装置の製造方法に関
する。
ない配線を形成し、たとえば多層配線構造の半導体装置
において、層絶縁膜を介した配線間のショートを減少さ
せることができるようにした半導体装置の製造方法に関
する。
従来の半導体装置は第１図に示すように、半導体基板１
上に絶縁膜２を介して金属配線３を熱処理すると、この
第１図に示すようなヒロック３ａと呼ばれる突起が生じ
、その後の工程でＣＶＤ法によるガラス膜またはポリイ
ミド系の樹脂を形成するとき、このヒロック３ａをカバ
ーできずに穴があいた状態となる。
上に絶縁膜２を介して金属配線３を熱処理すると、この
第１図に示すようなヒロック３ａと呼ばれる突起が生じ
、その後の工程でＣＶＤ法によるガラス膜またはポリイ
ミド系の樹脂を形成するとき、このヒロック３ａをカバ
ーできずに穴があいた状態となる。
このため、多層構造の場合には、第２図に示すように第
１層の金属配線３と第２層の金属配線５（この両省間に
層間絶縁膜４が介在されている）との層間をショートさ
せる。
１層の金属配線３と第２層の金属配線５（この両省間に
層間絶縁膜４が介在されている）との層間をショートさ
せる。
また、単層構造の場合には、第３図に示すように、金属
配線３上の保護膜６に穴があき、この穴を通して金属配
線３が隆起し、この穴があいたままモールドパッケージ
に組み込んでしまうこととなシ、配線腐蝕を誘発するな
どの欠点があった。
配線３上の保護膜６に穴があき、この穴を通して金属配
線３が隆起し、この穴があいたままモールドパッケージ
に組み込んでしまうこととなシ、配線腐蝕を誘発するな
どの欠点があった。
この発明は、これらの欠点を除去するためになされたも
ので、層間ショートを防止できる半導体装置の製造方法
を提供することを目的とする。
ので、層間ショートを防止できる半導体装置の製造方法
を提供することを目的とする。
以下、この発明の半導体装置の製造方法の実施例につい
て図面に基づき説明する。第４図以降はその一実施例の
工程説明図である。まず、第、４図において、１１は半
導体基板、１２は絶縁膜、１３は選択エツチング工程を
経た金属配線膜である。
て図面に基づき説明する。第４図以降はその一実施例の
工程説明図である。まず、第、４図において、１１は半
導体基板、１２は絶縁膜、１３は選択エツチング工程を
経た金属配線膜である。
この半導体基板１１を金属配線膜１３と半導体基板１１
とのオーミックをとるために熱処理を行なうと、第５図
に示すようなヒロック１４が生ずる。
とのオーミックをとるために熱処理を行なうと、第５図
に示すようなヒロック１４が生ずる。
次に、第６図に示すように、レジストなどのレジストフ
ィルム１５をスピンコードにょシヒロック１４の高さと
同程度の厚さにコーティングを行なう。これによシ、レ
ジストフィルム１５において、ヒロック１４のある部分
は、１６で示すごとく、レジストフィルム１５が薄くな
っている。
ィルム１５をスピンコードにょシヒロック１４の高さと
同程度の厚さにコーティングを行なう。これによシ、レ
ジストフィルム１５において、ヒロック１４のある部分
は、１６で示すごとく、レジストフィルム１５が薄くな
っている。
次に、このレジストフィルム１５を酸素プラズマなどで
軽くエツチングを行なうと、第７図に示すように、あら
かじめ薄かったヒロック１４の最上部の薄くなったレジ
ストフィルム１６がなくなり、ヒロック１４の突起の先
端のみがレジストフィルム１５よシ露出する。
軽くエツチングを行なうと、第７図に示すように、あら
かじめ薄かったヒロック１４の最上部の薄くなったレジ
ストフィルム１６がなくなり、ヒロック１４の突起の先
端のみがレジストフィルム１５よシ露出する。
次に、金属配線膜１３をエツチングする液にこの半導体
基板１１企ヒロツク１４の上部もしくは全体がなくなる
時間浸漬する。これにより、第８図に示すように、ヒロ
ック１４がエツチングで除去される。
基板１１企ヒロツク１４の上部もしくは全体がなくなる
時間浸漬する。これにより、第８図に示すように、ヒロ
ック１４がエツチングで除去される。
しかる後に、レジストフィルム１５を取シ除き、第９図
に示すように、層間絶縁膜１７、たとえばＣＶＤによる
酸化膜などを成長し、第２層目の金属配線膜１８を蒸着
して配線を行なうと、この第９図に示すような層間ショ
ート、つまシ第１層目の金属配線膜１２と第２層目の金
属配線膜１８との間の層間ショートのない良好な多層配
線構造を得ることができる。
に示すように、層間絶縁膜１７、たとえばＣＶＤによる
酸化膜などを成長し、第２層目の金属配線膜１８を蒸着
して配線を行なうと、この第９図に示すような層間ショ
ート、つまシ第１層目の金属配線膜１２と第２層目の金
属配線膜１８との間の層間ショートのない良好な多層配
線構造を得ることができる。
以上説明したように、上記実施例では層間絶縁膜ｒ形成
する前に層間ショートの原因と彦るヒロックを取り除く
ことから層間ショートを防止することができ、その結果
、多層配線構造の半導体装置の製造歩留を大巾に向上さ
せることができる。
する前に層間ショートの原因と彦るヒロックを取り除く
ことから層間ショートを防止することができ、その結果
、多層配線構造の半導体装置の製造歩留を大巾に向上さ
せることができる。
以上のように、この発明の半導体装置の製造方法によれ
ば、層間絶縁膜をプレＪ／、ｆる前にあらかじめ第１層
目の金属配線膜の熱処理時に発生するヒロックをこの第
１層目の金属配線膜上に形成する層間絶縁膜の形成前に
エツチングで除去するようにしたので、その後に成長さ
せる層間絶縁膜のヒロックによるピンホールや最終保護
膜のヒロックによるピンホールを減少させることができ
る。このため半導体装置の製造歩留を大幅に向上でき、
すべての半導体装置に利用することができる利点を有す
る。
ば、層間絶縁膜をプレＪ／、ｆる前にあらかじめ第１層
目の金属配線膜の熱処理時に発生するヒロックをこの第
１層目の金属配線膜上に形成する層間絶縁膜の形成前に
エツチングで除去するようにしたので、その後に成長さ
せる層間絶縁膜のヒロックによるピンホールや最終保護
膜のヒロックによるピンホールを減少させることができ
る。このため半導体装置の製造歩留を大幅に向上でき、
すべての半導体装置に利用することができる利点を有す
る。
第１図ないし第３図はそれぞれ従来の半導体装置のルテ
面図、第４図ないし第９図はそれぞれこの発明の半導体
装置の製造方法の工程説明図である。 １ ］、・・・半導体基板、１２・・・絶縁膜、１３・
・・金属配ｇ（ＪＪ！、１４・・・ヒロック、１５・・
・レジストフィルム、１６・・・薄くなったレジストフ
ィルム、１７・・・層間絶縁膜、１８・・・第２層目の
金属配線膜。 特許出願人 沖電気工業株式会社 第１図 馳 第２図 ０ 第３図 第４図 第５図 第６図 ６ 第７図 ４ 第８図 第９図 ２６７−
面図、第４図ないし第９図はそれぞれこの発明の半導体
装置の製造方法の工程説明図である。 １ ］、・・・半導体基板、１２・・・絶縁膜、１３・
・・金属配ｇ（ＪＪ！、１４・・・ヒロック、１５・・
・レジストフィルム、１６・・・薄くなったレジストフ
ィルム、１７・・・層間絶縁膜、１８・・・第２層目の
金属配線膜。 特許出願人 沖電気工業株式会社 第１図 馳 第２図 ０ 第３図 第４図 第５図 第６図 ６ 第７図 ４ 第８図 第９図 ２６７−
Claims (1)
- 突起の生じた金属配線膜を含む半導体基板に、突起の高
さと同程度の厚さにフィルムを塗布する工程と、このフ
ィルムを前記突起の先端が露出する程度にエツチングす
る工程と、この突起の露出部分よシ突起の一部または全
部をエツチングする工程と、前記突起の除去後前記フィ
ルムを除去する工程とを含む半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19901282A JPS5989437A (ja) | 1982-11-15 | 1982-11-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19901282A JPS5989437A (ja) | 1982-11-15 | 1982-11-15 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5989437A true JPS5989437A (ja) | 1984-05-23 |
Family
ID=16400637
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19901282A Pending JPS5989437A (ja) | 1982-11-15 | 1982-11-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5989437A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4835591A (en) * | 1987-12-29 | 1989-05-30 | Mitsubishi Denki Kabushiki Kaisha | Wiring arrangement for semiconductor devices |
-
1982
- 1982-11-15 JP JP19901282A patent/JPS5989437A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4835591A (en) * | 1987-12-29 | 1989-05-30 | Mitsubishi Denki Kabushiki Kaisha | Wiring arrangement for semiconductor devices |
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