KR20060077554A - 반구형 실리콘을 갖는 캐패시터의 제조 방법 및 이를이용한 반도체 장치의 제조 방법 - Google Patents

반구형 실리콘을 갖는 캐패시터의 제조 방법 및 이를이용한 반도체 장치의 제조 방법 Download PDF

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Abstract

HSG 실리콘층을 구비하는 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법이 개시된다. 기판의 콘택 영역에 전기적으로 연결되는 스토리지 전극을 형성한 후, 스토리지 전극 상으로 실리콘을 함유하는 제1 가스 및 제2 가스를 약 1：0.1∼1：5.0 정도의 유량비로 포함하는 혼합 가스를 제공하여 스토리지 전극 상에 HSG 실리콘층을 형성한다. HSG 실리콘층 상에는 유전층 및 플레이트 전극이 형성된다. HSG 실리콘층의 HSG 그레인 사이즈를 용이하게 조절하여 특히 스토리지 전극의 저부에서 HSG 그레인의 이상 성장을 억제할 수 있다. 따라서, 스토리지 전극 상에 균일한 HSG 실리콘층을 형성하여 스토리지 전극의 구조적 열화를 방지할 수 있으며, 캐패시터의 전기적 결함을 크게 감소시킬 수 있다.

Description

반구형 실리콘을 갖는 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법{Method for manufacturing a capacitor having an HSG silicon layer and Method for manufacturing a semiconductor device using the same}
도 1a 내지 도 1c는 종래의 캐패시터의 제조 방법을 설명하기 위한 단면도들이다.
도 2a 내지 도 2g는 본 발명의 바람직한 실시예에 따른 캐패시터를 포함하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들이다.
도 3a 내지 도 3c는 소스 가스의 공급 시간에 따른 종래의 HSG 실리콘층의 성장 상태를 나타내는 전자 현미경 사진들이다.
도 4a 내지 도 4d는 본 발명의 불활성 가스의 유량 비율에 따른 HSG 실리콘층의 성장 상태를 나타내는 전자 현미경 사진들이다.
도 5a 및 도 5b는 본 발명에 따라 약 13분 동안 실란 가스 및 질소 가스가 혼합된 혼합 가스를 사용하여 형성된 HSG 실리콘층의 단면을 나타내는 전자 현미경 사진들이다.
도 6a 및 도 6b는 본 발명에 따라 약 15분 동안 실란 가스 및 질소 가스가 혼합된 혼합 가스를 사용하여 형성된 HSG 실리콘층의 단면을 나타내는 전자 현미경 사진들이다.
도 7은 소스 가스의 공급 시간에 따른 스토리지 전극 및 HSG 실리콘층의 두께를 나타내는 그래프이다.
도 8은 HSG 실리콘층을 갖는 캐패시터들의 전기적 결함의 누적 분포를 나타낸 그래프이다.
<도면의 주요 부분에 대한 부호의 설명>
100：반도체 기판 105：소자 분리막
110：게이트 절연막 패턴 115：게이트 전극
120：게이트 마스크 125：게이트 스페이서
130：게이트 구조물 135：제1 콘택 영역
140：제2 콘택 영역 150：제1 층간 절연막
165：제1 패드 170：제2 패드
175：제2 층간 절연막 180：제3 층간 절연막
190：제4 패드 193：제4 층간 절연막
195：식각 저지막 200：몰드막
208：스토리지 마스크 220：스토리지 전극
225：HSG 실리콘층 230：유전층
240：플레이트 전극 245：캐패시터
본 발명은 반도체 장치의 제조 방법에 관한 것으로, 보다 상세하게는 HSG(Hemi-Spherical Grain) 실리콘층을 갖는 캐패시터의 제조 방법 및 이를 이용한 반도체 장치의 제조 방법에 관한 것이다.
일반적으로, DRAM이나 SRAM 등의 메모리용 반도체 소자들은 데이터나 프로그램의 명령과 같은 정보를 기억하는 장치로서 기억된 정보를 읽어내기도 하고 다른 정보를 기억시킬 수 있는 소자를 말한다. 하나의 메모리 소자는 대개 1개의 트랜지스터(transistor)와 1개의 캐패시터(capacitor)로 구성되어 있는 데, 예를 들면, 16M DRAM은 단위 칩 당 트랜지스터와 캐패시터가 각기 1600만개씩 내장된 고집적 메모리 소자이다. 통상적으로 DRAM 소자 등에 포함되는 캐패시터는 스토리지 전극(storage electrode), 유전층 및 플레이트 전극(plate electrode) 등으로 구성된다.
상기 캐패시터를 포함하는 반도체 메모리 소자의 용량을 향상시키기 위해서는 캐패시터의 정전 용량을 증가시키는 것이 매우 중요하며, 현재 캐패시터가 요구되는 충분한 정전 용량을 가지도록 캐패시터의 내부 및 외부 면적이 모두 유효 면적이 되는 실린더형 구조로 형성하고 있다. 이 경우, 캐패시터의 정전 용량을 향상시키기 위하여 캐패시터의 스토리지 전극의 높이를 증가시키고 스토리지 전극 상에 HSG(Hemi-Spherical Grain) 실리콘막을 형성하여 캐패시터의 표면적을 증가시키는 방법이 널리 이용되고 있다.
이러한 HSG 실리콘막을 포함하는 캐패시터를 제조하는 방법은 대한민국 공개특허 제2003-3418호, Jeng Erik에게 허여된 미국 특허 제6,413,813호 및 Chih-Hsun Chu 등에게 허여된 미국특허 제6,403,411호 등에 개시되어 있다.
도 1a 내지 도 1c는 종래의 HSG 실리콘막을 포함하는 캐패시터의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다.
도 1a를 참조하면, 콘택 영역들(도시되지 않음)이 마련된 반도체 기판(5) 상에 산화물로 이루어진 층간 절연막(10)을 형성한 다음, 사진 식각 공정으로 층간 절연막(10)을 부분적으로 식각하여 층간 절연막(10)에 반도체 기판(5)의 상기 콘택 영역을 노출시키는 개구들(15)을 형성한다.
개구들(15)을 채우면서 층간 절연막(10) 상에 도핑된 폴리실리콘 또는 금속으로 구성된 제1 도전막을 형성한 후, 화학 기계적 연마(CMP) 공정 또는 에치 백 공정을 이용하여 층간 절연막(10)이 노출될 때까지 상기 제1 도전막을 식각함으로써, 층간 절연막(10)의 개구들(15)을 각기 매립하는 콘택들(20)을 형성한다.
도 1b를 참조하면, 콘택들(20)이 형성된 층간 절연막(10) 상에 몰드 산화막(25)을 형성한 다음, 사진 식각 공정으로 몰드 산화막(25)을 부분적으로 식각함으로써, 콘택들(20)을 각기 노출시키는 콘택 홀들(30)을 형성한다.
상기 노출된 콘택들(20)의 상면, 콘택 홀들(30)의 내벽 상 및 몰드 산화막(25) 상에 도핑된 폴리실리콘을 사용하여 제2 도전막을 형성한 후, 화학 기계적 연마(CMP) 공정으로 몰드 산화막(25)이 노출될 때까지 상기 제2 도전막을 제거함으로써, 콘택들(20)에 각기 접촉되는 스토리지 전극들(35)을 형성한다.
도 1c를 참조하면, 몰드 산화막(25)을 제거하여, 콘택들(20)에 연결되는 실린더형 스토리지 전극들(35)을 완성한 후, 스토리지 전극들(35) 상에 각기 HSG 실 리콘막들(40)을 형성한다. 이 경우, HSG 실리콘막들(40)은 약 500∼600℃ 정도의 온도에서 스토리지 전극들(35) 상으로 실란(silane; SiH4) 또는 디실란(disilane; Si2H6) 가스를 공급함으로써, 스토리지 전극들(35)의 표면으로부터 성장되면서 형성된다.
HSG 실리콘막들(40) 상에 유전층(45) 및 플레이트 전극(50)을 차례로 형성하여 캐패시터(55)를 완성한다.
그러나, 상술한 HSG 실리콘막을 포함하는 캐패시터에 있어서, 실린더형 스토리지 전극의 내벽으로부터 HSG 실리콘막이 불균일하게 성장되기 때문에, 스토리지 전극의 양측벽으로부터 성장된 HSG 실리콘막이 연결되는 문제점이 발생한다. 특히, 스토리지 전극의 저부에서 HSG 실리콘막이 이상성장(abnormal growth)되면 캐패시터의 전기적 특성이 저하될 뿐만 아니라 스토리지 전극의 구조도 열화되는 문제점을 야기한다. 또한, HSG 실리콘막이 불규칙하게 성장되기 때문에 스토리지 전극 상에 HSG 실리콘막을 형성하더라도 이로 인하여 향상되는 캐패시턴스는 약 10∼15% 정도에 그치게 된다.
본 발명의 일 목적은 스토리지 전극으로부터 균일하게 HSG 실리콘층 성장시켜 스토리지 전극의 구조적 안정성을 개선하는 동시에 캐패시터의 전기적 특성 및 캐패시턴스를 향상시킬 수 있는 캐패시터의 제조 방법을 제공하는 것이다.
본 발명의 다른 목적은 상술한 캐패시터를 포함하는 반도체 장치의 제조 방 법을 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 바람직한 일 실시예에 따른 캐패시터의 제조 방법에 의하면, 기판의 콘택 영역에 전기적으로 연결되는 스토리지 전극을 형성한 후, 상기 스토리지 전극 상으로 실리콘을 함유하는 제1 가스 및 제2 가스를 포함하는 혼합 가스를 제공하여 상기 스토리지 전극 상에 HSG 실리콘층을 형성한다. 이어서, 상기 HSG 실리콘층 상에 유전층을 형성한 다음, 상기 유전층 상에 플레이트 전극을 형성한다. 이 경우, 상기 제1 가스는 실란 또는 디실란을 포함하며, 상기 제2 가스는 불활성 가스를 포함한다. 예를 들면, 상기 제2 가스는 질소(N2) 가스, 헬륨(He) 가스 또는 아르곤(Ar) 가스를 포함한다. 또한, 상기 제1 가스에 대한 상기 제2 가스의 유량비는 약 1：0.1∼1：5.0 정도가 된다.
또한, 상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 바람직한 다른 실시예에 따른 캐패시터의 제조 방법에 있어서, 콘택 영역을 갖는 기판 상에 상기 콘택 영역에 전기적으로 연결되는 패드를 형성한 다음, 상기 패드 상에 스토리지 전극을 형성한다. 계속하여, 상기 스토리지 전극 상으로 실리콘 및 수소를 함유하는 가스 및 불활성 가스를 포함하는 혼합 가스를 제공하여 상기 스토리지 전극으로부터 HSG 실리콘층을 성장시킨 후, 상기 HSG 실리콘층 상에 유전층 및 플레이트 전극을 차례로 형성한다.
상술한 본 발명의 다른 목적을 달성하기 위하여, 본 발명의 바람직한 실시예 에 따른 반도체 장치의 제조 방법에 의하면, 반도체 기판 상에 콘택 영역을 형성한 후, 상기 콘택 영역에 접촉되는 패드를 형성한다. 다음에, 상기 패드 상에 적어도 하나의 층간 절연막을 형성한 후, 상기 층간 절연막 상에 몰드막을 형성한다. 상기 몰드막 및 상기 층간 절연막을 부분적으로 식각하여 상기 패드를 노출시키는 콘택 홀을 형성한 다음, 상기 패드 및 상기 콘택 홀의 내벽 상에 스토리지 전극을 형성한다. 이어서, 상기 스토리지 전극 상으로 실리콘을 함유하는 가스 및 불활성 가스를 포함하는 혼합 가스를 제공하여 상기 스토리지 전극 상에 HSG 실리콘층을 형성한 후, 상기 스토리지 전극 상에 유전막 및 플레이트 전극을 순차적으로 형성한다.
본 발명에 따르면, 실리콘을 함유하는 가스에 불활성 가스를 혼합한 혼합 가스를 사용하여 스토리지 전극 상에 HSG 실리콘층을 형성하기 때문에, HSG 실리콘층의 HSG 그레인 사이즈를 용이하게 조절하여 특히 스토리지 전극의 저부에서 HSG 그레인의 이상 성장을 억제할 수 있다. 이에 따라, 스토리지 전극 상에 균일한 HSG 실리콘층을 형성하여 스토리지 전극의 구조적 열화를 방지할 수 있으며, 캐패시터의 전기적 결함을 크게 감소시킬 수 있다. 또한, 상술한 바와 같이 균일한 HSG 그레인 사이즈를 갖는 HSG 실리콘층을 DRAM 장치에 적용할 경우, 캐패시터의 전기적 특성을 개선할 수 있는 동시에 캐패시터의 캐패시턴스를 약 20% 이상 향상시킬 수 있다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예들에 따른 캐패시터를 구비하는 반도체 장치의 제조 방법을 상세하게 설명하지만 본 발명이 하기의 실시예들에 의하여 제한되거나 한정되는 것은 아니다.
도 2a 내지 도 2g는 본 발명의 일 실시예에 따른 캐패시터를 구비하는 반도체 장치의 제조 방법을 설명하기 위한 단면도들을 도시한 것이다. 도 2a 내지 도 2g에 있어서, 동일한 부재들에 대해서는 동일한 참조 번호를 사용한다.
도 2a는 반도체 기판 상에 워드 라인을 형성하는 단계들을 설명하기 위한 단면도를 도시한 것이다.
도 2a를 참조하면, 셸로우 트렌치 소자 분리(STI) 공정과 같은 소자 분리 공정을 이용하여 반도체 기판(100) 상에 소자 분리막(105)을 형성한다. 반도체 기판(100) 상에 소자 분리막(105)이 형성됨에 따라 반도체 기판(100)은 액티브 영역 및 필드 영역으로 구분된다.
화학 기상 증착(CVD) 또는 열 산화 공정으로 소자 분리막(105)이 형성된 반도체 기판(100) 상에 게이트 절연막을 형성한다. 예를 들면, 상기 게이트 절연막은 실리콘 산화물과 같은 산화물로 구성되며, 후에 게이트 절연막 패턴(110)으로 패터닝된다.
상기 게이트 절연막 상에 제1 도전막 및 제1 마스크층을 순차적으로 형성한다. 여기서, 상기 제1 도전막은 불순물로 도핑된 폴리실리콘, 금속 또는 금속 질화물로 구성되며, 후에 게이트 전극(115)으로 패터닝된다.
본 발명의 다른 실시예에 따르면, 상기 제1 도전막은 도핑된 폴리실리콘 및 금속 실리사이드로 이루어진 폴리사이드 구조를 가질 수 있다.
상기 제1 마스크층은 후에 게이트 마스크(120)로 패터닝되며, 후속하여 형성되는 제1 층간 절연막(150)(도 2b 참조)에 대하여 식각 선택비를 갖는 물질을 사용 하여 형성된다. 예를 들면, 제1 층간 절연막(150)이 실리콘 산화물과 같은 산화물로 이루어질 경우에는, 상기 제1 마스크층은 실리콘 질화물과 같은 질화물로 이루어진다.
상기 제1 마스크층 상에 제1 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층, 상기 제1 도전막 및 상기 게이트 절연막을 차례로 식각한다. 이에 따라, 반도체 기판(100) 상에는 게이트 절연막 패턴(110), 게이트 전극(115) 및 게이트 마스크(120)가 순차적으로 형성된다.
본 발명의 다른 실시예에 따르면, 상기 제1 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제1 마스크층을 패터닝함으로써, 상기 제1 도전막 상에 게이트 마스크(120)를 먼저 형성한다. 이어서, 애싱 및/또는 스트리핑 공정으로 게이트 마스크(120) 상의 상기 제1 포토레지스트 패턴을 제거한 다음, 게이트 마스크(120)를 식각 마스크로 이용하여 상기 제1 도전막 및 상기 게이트 절연막을 차례로 식각하여, 게이트 절연막 패턴(110) 및 게이트 전극(115)을 형성할 수 있다.
다시 도 2a를 참조하면, 반도체 기판(100) 상에 게이트 마스크(125)를 덮도록 제1 절연막을 형성한 후, 상기 제1 절연막을 이방성 식각하여 게이트 마스크(120) 및 게이트 전극(115)의 측벽 상에 게이트 스페이서(125)를 형성한다. 상기 제1 절연막은 실리콘 질화물과 같은 질화물로 이루어진다. 따라서, 반도체 기판(100) 상에는 각기 게이트 절연막 패턴(110), 게이트 전극(115), 게이트 마스크(120) 및 게이트 스페이서(125)를 구비하는 게이트 구조물들(130)이 형성된다.
게이트 구조물들(130)을 이온 주입 마스크로 이용하여 게이트 구조물들(130) 사이로 노출되는 부분의 반도체 기판(100)에 이온 주입 공정으로 불순물을 주입한 다음, 열처리 공정을 수행하여 상기 노출된 부분의 반도체 기판(100)에 소오스/드레인 영역들에 해당하는 제1 콘택 영역(135) 및 제2 콘택 영역(140)을 형성한다. 이에 따라, 반도체 기판(100) 상에는 제1 및 제2 콘택 영역들(135, 140)과 게이트 구조물들(130)을 포함하는 워드 라인들이 형성된다. 여기서, 상기 액티브 영역에 형성된 워드 라인들은 각기 게이트 마스크(120) 및 게이트 스페이서(125)에 의하여 인접하는 워드 라인들과 전기적으로 절연된다. 다시 말하면, 각 워드 라인의 상면 및 측면에는 질화물로 이루어진 게이트 마스크(120) 및 게이트 스페이서(125)가 위치하기 때문에, 상기 워드 라인들 사이에 후속하여 제1 및 제2 패드(165, 170)(도 2b 참조)를 형성할 경우, 인접하는 워드 라인들은 서로 전기적으로 절연된다.
제1 및 제2 콘택 영역들(135, 140)은 캐패시터(245)(도 2g 참조)를 위한 제1 패드(165)와 비트 라인을 위한 제2 패드(170)가 각기 접촉되는 캐패시터 콘택 영역 및 비트 라인 콘택 영역에 해당된다. 예를 들면, 제1 콘택 영역(135)은 제1 패드(165)가 접촉되는 캐패시터 콘택 영역에 해당되며, 제2 콘택 영역(140)은 제2 패드(170)가 접촉되는 비트 라인 콘택 영역에 해당된다.
도 2b는 제1 층간 절연막(150)과 제1 및 제2 패드(165, 170)를 형성하는 단계들을 설명하기 위한 단면도를 도시한 것이다.
도 2b를 참조하면, 상기 워드 라인을 덮으면서 반도체 기판(100) 상에 제1 층간 절연막(150)을 형성한다. 제1 층간 절연막(150)은 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성한다.
화학 기계적 연마(CMP) 공정, 에치 백 공정 또는 화학 기계적 연마(CMP)와 에치 백을 조합한 공정을 이용하여 게이트 구조물들(130)이 노출될 때까지 제1 층간 절연막(150)의 상부를 평탄화시킨다.
본 발명의 다른 실시예에 따르면, 제1 층간 절연막(150)이 게이트 구조물(130) 보다 약간 높은 높이를 갖도록 제1 층간 절연막(150)을 평탄화할 수 있다.
평탄화된 제1 층간 절연막(150) 상에 제2 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제2 포토레지스트 패턴을 식각 마스크로 이용하여 제1 층간 절연막(150)을 부분적으로 이방성 식각함으로써, 제1 층간 절연막(150)에 제1 및 제2 콘택 영역(135, 140)을 각기 노출시키는 제1 및 제2 콘택 홀들(155, 160)을 형성한다. 여기서, 제1 및 제2 콘택 홀들(155, 160)은 이방성 식각 공정에 의하여 형성될 수 있다.
산화물로 이루어진 제1 층간 절연막(150)을 식각할 경우, 질화물로 이루어진 게이트 마스크(120)에 대하여 높은 식각 선택비를 갖는 식각 용액이나 식각 가스를 사용하여 제1 층간 절연막(150)을 식각한다. 따라서, 제1 및 제2 콘택 홀들(155, 160)이 게이트 구조물들(130)에 대하여 자기 정렬(self-alignment) 방식으로 형성되면서, 제1 및 제2 콘택 영역(135, 140)을 노출시킨다. 여기서, 제1 콘택 홀들(155)은 캐패시터 콘택 영역인 제1 콘택 영역들(135)을 노출시키며, 제2 콘택 홀(160)은 비트 라인 콘택 영역인 제2 콘택 영역(140)을 노출시킨다.
다시 도 2b를 참조하면, 상기 제2 포토레지스트 패턴을 애싱 및/또는 스트립 공정으로 제거한 다음, 제1 및 제2 콘택 홀들(155, 160)을 채우면서 제1 층간 절연막(150) 상에 제2 도전막을 형성한다. 상기 제2 도전막은 고농도의 불순물로 도핑된 폴리실리콘, 금속 또는 금속 질화물로 이루어진다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정을 이용하여 평탄화된 제1 층간 절연막(150)의 상면이 노출될 때까지 상기 제2 도전막을 식각한다. 이에 따라, 제1 및 제2 콘택 홀들(155, 160)을 각기 매립하는 자기 정렬된 콘택(SAC) 패드인 제1 및 제2 패드들(165, 170)이 형성된다. 여기서, 제1 패드들(165)은 캐패시터 콘택 영역인 제1 콘택 영역들(135)에 접촉되며, 제2 패드(170)는 비트 라인 콘택 영역인 제2 콘택 영역(140)에 접촉된다.
도 2c는 제2 층간 절연막(175), 비트 라인, 제3 층간 절연막(180) 및 제4 패드(190)를 형성하는 단계들을 설명하기 위한 단면도를 도시한 것이다.
도 2c를 참조하면, 제1 및 제2 패드(165, 170)와 제1 층간 절연막(150) 상에 제2 층간 절연막(175)을 형성한다. 제2 층간 절연막(175)은 산화물로 이루어지며, 후속하여 형성되는 상기 비트 라인과 제1 패드(165)를 전기적으로 절연시키는 역할을 한다. 예를 들면, 제2 층간 절연막(175)은 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물 등을 사용하여 형성한다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 제2 층간 절연막(175)을 식각하여 제2 층간 절연막(175)을 평탄화시킨다.
제2 층간 절연막(175) 상에 제3 포토레지스트 패턴(도시되지 않음)을 형성한 후, 상기 제3 포토레지스트 패턴을 식각 마스크로 이용하여 제2 층간 절연막(175)을 부분적으로 식각하여, 제2 층간 절연막(175)에 제2 패드(170)를 노출시키는 제3 콘택 홀(도시되지 않음)을 형성한다.
상기 제3 포토레지스트 패턴을 애싱 및/또는 스트립 공정을 통하여 제거한 후, 상기 제3 콘택 홀을 채우면서 제2 층간 절연막(175) 상에 제3 도전막 및 제2 마스크층을 순차적으로 형성한다. 상기 제3 도전막은 도핑된 폴리 실리콘, 금속 또는 금속 질화물로 구성된다. 또한, 상기 제3 도전막은 티타늄/티타늄 질화물로 구성된 제1 층 및 텅스텐 화합물로 이루어진 제2 층으로 이루어질 수 있다. 상기 제2 마스크층은 산화물로 이루어진 제2 층간 절연막(175)에 대하여 식각 선택비를 갖는 물질로 이루어진다. 예를 들면, 상기 제2 마스크층은 실리콘 질화물과 같은 질화물로 이루어진다.
상기 제2 마스크층 상에 제4 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 제4 포토레지스트 패턴을 식각 마스크로 이용하여 상기 제2 마스크층 및 제3 도전막을 차례로 패터닝함으로써, 상기 제3 콘택 홀을 채우는 제3 패드(도시되지 않음)를 형성하는 동시에, 제2 층간 절연막(175) 상에 비트 라인 도전막 패턴(도시되지 않음) 및 비트 라인 마스크(도시되지 않음)를 포함하는 비트 라인을 형성한다. 상기 제3 패드는 상기 비트 라인과 제2 패드(170)를 연결하며, 상기 비트 라인 마스크는 제5 콘택 홀(210)(도 2e 참조)을 형성하기 위한 식각 공정 동안 상기 비트 라인 도전막 패턴을 보호한다.
본 발명의 다른 실시예에 따르면, 상기 제4 포토레지스트 패턴을 식각 마스 크로 이용하여 상기 제2 마스크층을 패터닝함으로써, 상기 제3 도전막 상에 비트 라인 마스크를 먼저 형성한다. 계속하여, 상기 제4 포토레지스트 패턴을 제거한 후, 상기 비트 라인 마스크를 식각 마스크로 이용하여 상기 제3 도전막을 패터닝함으로써, 제2 층간 절연막(175) 상에 비트 라인 도전막 패턴을 형성할 수 있다. 이 경우, 제2 층간 절연막(175)에 형성된 상기 제3 콘택 홀을 매립하는 제3 패드가 상기 비트 라인 도전막 패턴과 동시에 형성된다.
상기 비트 라인 및 제2 층간 절연막(175) 상에 제2 절연막(도시되지 않음)을 형성한 후, 상기 제2 절연막을 이방성 식각하여 상기 비트 라인 마스크 및 비트 라인 도전막 패턴의 측벽에 비트 라인 스페이서(도시되지 않음)를 형성한다. 상기 비트 라인 스페이서는 후속하여 제4 패드(190)를 형성하는 동안 상기 비트 라인을 보호한다. 이 경우, 상기 비트 라인 스페이서는 제2 층간 절연막(175) 및 후속하여 형성되는 제3 층간 절연막(180)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성된다. 예를 들면, 상기 비트 라인 스페이서는 실리콘 질화물과 같은 질화물로 이루어진다.
측벽에 상기 비트 라인 스페이서가 형성된 비트 라인을 덮으면서 제2 층간 절연막(175) 상에 산화물로 이루어진 제3 층간 절연막(180)을 형성한다. 제3 층간 절연막(180)은 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물 등을 사용하여 형성된다.
화학 기계적 연마 공정, 에치 백 공정 또는 화학 기계적 연마와 에치 백을 조합한 공정으로 상기 비트 라인이 노출될 때까지 제3 층간 절연막(180)을 식각하여 제3 층간 절연막(180)의 상면을 평탄화시킨다.
평탄화된 제3 층간 절연막(180) 상에 제5 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제5 포토레지스트 패턴을 식각 마스크로 이용하여 제3 층간 절연막(180) 및 제2 층간 절연막(175)을 부분적으로 식각함으로써, 제1 패드(165)들을 노출시키는 제4 콘택 홀들(185)을 형성한다. 여기서, 제4 콘택 홀들(185)은 비트 라인의 측벽에 형성된 비트 라인 스페이서에 대하여 자기 정렬 방식으로 형성된다.
제4 콘택 홀들(185)을 채우면서 제3 층간 절연막(180) 상에 제4 도전막을 형성한 후, 화학 기계적 연마, 에치 백 또는 이들을 조합한 공정을 이용하여 제3 층간 절연막(180) 및 상기 비트 라인이 노출될 때까지 상기 제4 도전막을 식각한다. 이에 따라, 제4 콘택 홀들(185) 내에는 각기 제4 패드들(190)이 형성된다. 제1 패드(165)에 접촉되는 제4 패드(190)는 불순물로 도핑된 폴리실리콘, 금속 또는 금속 질화물로 이루어진다. 제4 패드(190)는 제1 패드(165)와 후속하여 형성되는 캐패시터(245)(도 2g 참조)의 스토리지 전극(220)(도 2f 참조)을 서로 전기적으로 연결시킨다.
도 2d는 몰드막(200) 및 제3 마스크층(205)을 형성하는 단계들을 설명하기 위한 단면도를 도시한 것이다.
도 2d를 참조하면, 제4 패드(190), 상기 비트 라인 및 제3 층간 절연막(180) 상에 제4 층간 절연막(193)을 형성한다. 제4 층간 절연막(193)은 BPSG, PSG, USG, SOG 또는 HDP-CVD 산화물 등과 같은 산화물을 사용하여 형성된다. 제4 층간 절연막(193)은 상기 비트 라인과 후속하여 형성되는 스토리지 전극(220)을 전기적으로 절 연시킨다.
제4 층간 절연막(193) 상에 식각 저지막(195)을 형성한다. 식각 저지막(195)은 제4 층간 절연막(193) 및 몰드막(200)에 대하여 식각 선택비를 갖는 물질을 사용하여 형성한다. 예를 들면, 식각 저지막(195)은 실리콘 질화물과 같은 질화물을 사용하여 형성한다.
본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 제4 층간 절연막(193)의 상면을 평탄화시킨 다음, 평탄화된 제4 층간 절연막(193) 상에 식각 저지막(195)을 형성할 수 있다.
식각 저지막(195) 상에 HDP-CVD 산화물, USG, PSG, BPSG 또는 SOG 등을 사용하여 몰드막(200)을 형성한다. 예를 들면, 몰드막(200)은 식각 저지막(195)의 상면으로부터 약 5,000∼50,000Å 정도의 두께로 형성된다. 본 발명에 있어서, 몰드막(200)의 두께는 캐패시터(245)에 요구되는 캐패시턴스에 따라 적절하게 조절 가능하다. 다시 말하면, 캐패시터(245)의 캐패시턴스에 주요한 영향을 미치는 캐패시터(245)의 높이는 몰드막(200)의 두께에 의하여 결정되기 때문에, 요구되는 캐패시턴스를 갖는 캐패시터(245)를 형성하기 위하여 몰드막(200)의 두께를 적절하게 조절할 수 있다.
본 발명의 다른 실시예에 따르면, 식각 저지막(195)을 형성하지 않고 제4 층간 절연막(193) 상에 직접 몰드막(200)을 형성할 수도 있다.
몰드막(200) 상에 산화물로 이루어진 몰드막(200)에 대하여 식각 선택비를 갖는 물질을 사용하여 제3 마스크층(205)을 형성한다. 예를 들면, 제3 마스크층 (205)은 폴리실리콘을 사용하여 형성된다. 제3 마스크층(205)은 몰드막(200)의 상면을 기준으로 약 1,000∼6,000Å 정도의 두께를 가지도록 형성된다. 전술한 바와 마찬가지로, 제3 마스크층(205)의 두께는 몰드막(200)의 두께에 따라 적절하게 조절 가능하다.
본 발명의 다른 실시예에 따르면, 화학 기계적 연마 공정, 에치 백 공정 또는 이들을 조합한 공정을 이용하여 몰드막(200)의 상면을 평탄화시킨 다음, 평탄화된 몰드막(200) 상에 제3 마스크층(205)을 형성할 수 있다.
도 2f는 제5 콘택 홀(210) 및 제5 도전막(215)을 형성하는 단계들을 설명하기 위한 단면도들을 도시한 것이다.
도 2f를 참조하면, 제3 마스크층(205) 상에 제6 포토레지스트 패턴(도시되지 않음)을 형성한 다음, 상기 제6 포토레지스트 패턴을 식각 마스크로 이용하여 제3 마스크층(205)을 패터닝함으로써, 몰드막(200) 상에 스토리지 마스크(208)를 형성한다.
스토리지 마스크(208)를 이용하여 몰드막(200), 식각 저지막(195) 및 제4 층간 절연막(193)을 부분적으로 식각하여, 제4 패드들(190)을 노출시키는 제5 콘택 홀들(210)을 형성한다. 제5 콘택 홀들(210)을 형성하는 동안 상기 제6 포토레지스트 패턴은 소모되어 스토리지 마스크(208) 상에 잔류하지 않게 되지만, 상기 제6 포토레지스트 패턴이 완전히 소모되지 않을 경우에는 추가적인 애싱 및/또는 스트립 공정을 이용하여 상기 제6 포토레지스트 패턴을 제거할 수 있다.
본 발명의 다른 실시예에 따르면, 제5 콘택 홀들(210)을 형성한 후, 반도체 기판(100)에 대해 세정 공정을 수행하여 제5 콘택 홀들(210)을 형성하는 식각 공정 동안 발생한 식각 잔류물이나 제4 패드들(190) 상에 형성된 자연 산화막들을 제거할 수 있다.
제5 콘택 홀들(210)을 통하여 노출되는 제4 패드들(190), 제5 콘택 홀들(210)의 내벽 및 스토리지 마스크(208) 상에 제5 도전막(215)을 형성한다. 제5 도전막(215)은 도핑된 폴리실리콘, 금속, 금속 산화물 또는 금속 질화물을 사용하여 형성한다.
본 발명의 다른 실시예에 따르면, 제5 콘택 홀들(210)을 채우면서 제5 도전막(215) 상에 산화물로 구성된 희생막을 형성할 수 있다. 이 경우, 상기 희생막은 스토리지 전극(220)의 형성을 위한 스토리지 전극 분리 공정 및 후속되는 식각 공정 시에 스토리지 전극(220)을 보호하며, 스토리지 전극(220)이 형성된 후에는 제거된다. 여기서, 상기 희생막은 BPSG, USG, PSG, TEOS 또는 HDP-CVD 산화물을 사용하여 형성된다.
본 발명의 또 다른 실시예에 따르면, 제5 도전막(215)이 노출될 때까지 상기 희생막의 상부를 화학 기계적 연마 공정, 에치백 공정 또는 이들을 조합한 공정을 이용하여 평탄화시킬 수 있다.
도 2f는 스토리지 전극(220) 및 HSG 실리콘층(225)을 형성하는 단계들을 설명하기 위한 단면도를 도시한 것이다.
도 2f를 참조하면, 화학 기계적 연마 공정, 에치백 공정 또는 이들을 조합한 공정을 통하여 몰드막(200)이 노출될 때까지 제5 도전막(215) 및 스토리지 마스크 (208)를 제거한다. 이러한 스토리지 전극 분리 공정에 따라, 제5 콘택 홀들(210) 내에는 각기 스토리지 전극들(220)이 형성된다. 각 스토리지 전극(220)은 제4 패드(190) 및 제1 패드(165)를 통하여 제1 콘택 영역(135)에 전기적으로 연결된다.
화학 기계적 연마 공정을 통하여 제5 도전막(215)의 일부 및 스토리지 마스크(208)를 제거할 경우, 산화물, 폴리실리콘 및 실리콘 질화물 사이에 식각 선택비를 갖는 슬러리를 사용하는 것이 유리하지만, 연마제로 세륨 산화물(CeO2) 또는 실리콘 산화물(SiO2)을 함유하는 통상적인 산화물계 슬러리를 사용하여도 무방하다.
소스 가스로 실리콘을 함유하는 제1 가스 및 제2 가스의 혼합 가스를 스토리지 전극들(220) 상으로 약 10∼20분 동안 공급하여 스토리지 전극들(220)로부터 HSG 실리콘층들(225)을 균일하게 성장시킨다. 이 경우, 상기 실리콘을 함유하는 제1 가스는 수소를 더 포함하며, 상기 제2 가스는 불활성 가스를 포함한다. 예를 들면, 상기 제1 가스는 실란(SiH4) 가스 또는 디실란(Si2H6) 가스를 포함하며, 상기 제2 가스는 질소(N2) 가스, 헬륨(He) 가스 또는 아르곤(Ar) 가스를 포함한다. HSG 실리콘층(225)을 형성하기 위한 혼합 가스에 있어서, 상기 제1 가스에 대한 제2 가스의 혼합 비율은 약 1：0.1∼1：5.0 정도로 유지한다. 예를 들면, 상기 제1 가스의 유량이 약 50∼1,000cc일 경우, 상기 제2 가스의 유량은 약 5∼5,000cc 정도가 된다.
본 발명에 있어서, 실란 가스 또는 디실란 가스에 반응성이 없는 불활성 가스를 혼합하여 공급함으로써, HSG 실리콘층(225)이 스토리지 전극(220) 상에 균일 하게 형성된다.
도 3a 내지 도 3c는 소스 가스의 공급 시간에 따른 종래의 HSG 실리콘층의 성장 상태를 나타내는 전자 현미경 사진들이다.
도 3a 내지 도 3c에 도시한 바와 같이, 실란 가스의 공급 시간이 증가함에 따라 스토리지 전극으로부터 형성되는 HSG 실리콘층의 이상 성장 정도가 증가함을 알 수 있다. 종래의 HSG 실리콘층의 형성 방법에 따라 실란 또는 디실란 가스만을 사용하여 폴리실리콘으로 이루어진 스토리지 전극 상에 HSG 실리콘층을 형성할 경우, 스토리지 전극으로부터 HSG 실리콘층이 이상 성장되어 스토리지 전극의 구조적 열화를 야기하게 된다. 특히, 스토리지 전극의 저부에서 HSG 실리콘층이 이상 성장될 경우에는 스토리지 전극의 양측 내벽으로부터 성장된 HSG 실리콘층들이 서로 연결됨으로써 캐패시터의 전기적 결함을 일으키게 된다. 그러나, 본 발명과 같이 실란 또는 디실란 가스에 불활성 가스를 혼합한 혼합 가스를 사용하여 HSG 실리콘층을 형성할 경우에는, 스토리지 전극 상에 균일한 HSG 그레인 사이즈를 갖는 HSG 실리콘층이 형성된다. 본 발명의 일 실시예에 따르면, 반응성이 없는 불활성 가스를 실란 또는 디실란 가스와 혼합하여 소스 가스로 사용함으로써, 폴리실리콘으로 구성된 실린더형 스토리지 전극의 외부 및 내부에서 상기 소스 가스의 농도 차이가 형성된다. 이에 따라, 국부적으로 HSG 실리콘층의 성장 억제가 가능하여 HSG 실리콘층의 이상성장으로 인하여 야기되는 HSG 실리콘층이 연결되는 현상을 억제할 수 있다. 본 발명의 다른 실시예에 따르면, HSG 실리콘층이 형성되는 반응 챔버 내의 압력을 상승시킴으로써, HSG 그레인을 형성하는 실란 또는 디실란 가스의 속도를 감소시키고, 실란 또는 디실란 분자의 평균 자유 행로(mean free path)를 단축하여 스토리지 전극의 저부에서 HSG 그레인의 이상 성장을 국부적으로 억제할 수 있다. 이러한 HSG 그레인 사이즈의 조절을 통하여 스토리지 전극으로부터 균일하게 HSG 실리콘층을 형성할 수 있다.
도 4a 내지 도 4d는 본 발명의 불활성 가스의 유량 비율에 따른 HSG 실리콘층의 성장 상태를 나타내는 전자 현미경 사진들이다. 도 4a는 질소 가스를 혼합하지 않고 실란 가스만을 사용하여 형성된 HSG 실리콘층을 도시한 것이며, 도 4b는 실란 가스 약 500cc 정도에 질소 가스 약 500cc 정도를 혼합한 혼합 가스를 사용하여 형성된 HSG 실리콘층을 나타낸다. 또한, 도 4c는 실란 가스 약 300cc 정도에 질소 가스 약 300cc 정도를 혼합한 혼합 가스를 사용하여 형성된 HSG 실리콘층을 나타내며, 도 4d는 실란 가스 약 300cc 정도에 질소 가스 약 600cc 정도를 혼합한 혼합 가스를 사용하여 형성된 HSG 실리콘층을 나타낸다.
도 4a를 참조하면, 불활성 가스를 전혀 사용하지 않고 실란 가스만을 사용하여 스토리지 전극 상에 HSG 실리콘층을 형성할 경우에는 스토리지 전극으로부터 HSG 실리콘층이 이상 성장되는 현상을 관찰할 수 있다. 그러나, 도 4b 및 도 4c에 도시한 바와 같이, 실란 가스와 질소 가스를 약 1：1의 비율로 혼합한 혼합 가스를 사용하여 HSG 실리콘층을 형성할 경우에는, HSG 실리콘층의 HSG 그레인 사이즈가 감소하면서 스토리지 전극으로부터 균일하게 HSG 실리콘층이 성장되는 것을 확인할 수 있다. 또한, 도 4d에 도시한 바와 같이, 실란 가스와 질소 가스를 약 1：2의 비율로 혼합한 혼합 가스를 사용하여 HSG 실리콘층을 형성할 경우에도, 스토리지 전 극의 저부에서 HSG 실리콘층들이 서로 연결되는 현상이 방지됨을 확인할 수 있다. 즉, 혼합 가스 중의 질소 가스의 유량이 증가함에 따라 HSG 실리콘층의 HSG 그레인 사이즈가 감소하는 것을 확인할 수 있다.
도 5a 및 도 5b는 본 발명에 따라 약 13분 동안 실란 가스 및 질소 가스가 혼합된 혼합 가스를 사용하여 형성된 HSG 실리콘층의 단면을 나타내는 전자 현미경 사진들이다. 도 6a 및 도 6b는 본 발명에 따라 약 15분 동안 실란 가스 및 질소 가스가 혼합된 혼합 가스를 사용하여 형성된 HSG 실리콘층의 단면을 나타내는 전자 현미경 사진들이다.
도 5a 및 도 5b를 참조하면, 특히 혼합 가스 중의 실란 가스 및 질소 가스의 유량을 각기 300cc로 하고. 이러한 혼합 가스를 약 13분 동안 스토리지 전극 상으로 공급하여 HSG 실리콘층을 형성할 때, 스토리지 전극의 저부에서 HSG 실리콘층의 HSG 그레인 사이즈가 감소하는 동시에 밀도(density)도 줄어드는 것을 확인할 수 있다. 이와 같은 HSG 그레인 사이즈 및 밀도의 감소는, 도 6a 및 도 6b에 도시한 바와 같이, 상기 혼합 가스를 약 15분 동안 스토리지 전극 상으로 공급하여 HSG 실리콘층을 형성할 경우에도 동일함을 확인할 수 있다.
도 7은 소스 가스의 공급 시간에 따른 스토리지 전극 및 HSG 실리콘층의 두께를 나타내는 그래프이다. 도 7에 있어서, 공급 시간 I은 약 13분 정도에 상당하고, 공급 시간 II는 약 15분 정도에 상응한다. 또한, III은 종래의 실란 가스만을 사용하여 형성되는 HSG 실리콘층의 HSG 그레인 사이즈 및 스토리지 전극의 두께를 의미하며, IV는 본 발명에 따라 실란과 질소를 혼합한 혼합 가스를 사용하여 형성 된 HSG 실리콘층의 HSG 그레인 사이즈 및 스토리지 전극의 두께를 나타낸다.
도 7에 도시한 바와 같이, 종래의 경우에는 소스 가스의 공급 시감이 증가함에 따라 스토리지 전극의 두께 및 HSG 실리콘층의 HSG 그레인 사이즈가 큰 폭으로 변화하였다. 그러나, 본 발명에 따르면 소스 가스의 공급 시간이 증가하여도 HSG 실리콘층의 HSG 그레인 사이즈의 변화가 현저하게 감소하기 때문에 HSG 실리콘층을 형성하는 공정을 용이하게 진행할 수 있으며, 또한, 스토리지 전극의 두께를 쉽게 조절할 수 있다.
전술한 바와 같은 본 발명에 따른 HSG 실리콘층을 나노 사이즈의 DRAM 장치에 적용한 결과는 다음과 같다.
도 8은 HSG 실리콘층을 갖는 캐패시터들의 전기적 결함의 누적 분포를 나타낸 그래프이다. 도 8에 있어서, III은 종래의 캐패시터의 전기적 결함(fail)의 누적 분포를 의미하며, IV는 본 발명에 따른 캐패시터의 전기적 결함의 누적 분포를 나타낸다.
도 8에 도시한 바와 같이, 종래의 방법에 따라 형성된 HSG 실리콘층을 구비하는 캐패시터에 비하여, 본 발명에 따른 HSG 실리콘층을 갖는 캐패시터의 전기적 결함의 발생수가 크게 감소함을 알 수 있다. 즉, 불활성 가스가 첨가된 혼합 가스를 사용하여 HSG 실리콘층을 형성할 경우에는, 스토리지 전극으로부터 HSG 그레인의 성장을 억제할 수 있는 동시에 HSG 그레인 사이즈를 조절할 수 있기 때문에, 균일한 HSG 실리콘층을 형성할 수 있으며, 캐패시터의 전기적 결함을 방지할 수 있게 된다.
도 2g는 캐패시터(245)를 완성하는 단계들을 설명하기 위한 단면도를 도시한 것이다.
도 2gb를 참조하면, 몰드막(200)을 건식 식각 공정 또는 습식 식각 공정으로 제거하여, HSG 실리콘층들(225)을 구비하는 스토리지 전극들(220)을 완성한다.
HSG 실리콘막(225) 및 스토리지 전극들(220)의 외벽 상에 유전막(230) 및 플레이트 전극(240)을 순차적으로 형성하여 캐패시터(245)를 완성한다. 유전막(230)은 산화물, 질화물, 금속 산화물, 금속 질화물 또는 이들 가운데 둘 이상을 포함할 수 있다. 플레이트 전극(240)은 도핑된 폴리실리콘, 금속, 금속 산화물 또는 금속 질화물로 이루어진다.
도시하지는 않았지만, 캐패시터(245) 상에 상부 배선과의 전기적 절연을 위한 제5 층간 절연막을 형성한 다음, 상기 제5 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다. 여기서, 상기 상부 배선 상에는 상부 배선을 보호하기 위한 보호막이 더 형성될 수 있다.
본 발명에 따르면, 실리콘을 함유하는 가스에 불활성 가스를 혼합한 혼합 가스를 사용하여 스토리지 전극 상에 HSG 실리콘층을 형성하기 때문에, HSG 실리콘층의 HSG 그레인 사이즈를 용이하게 조절하여 특히 스토리지 전극의 저부에서 HSG 그레인의 이상 성장을 억제할 수 있다. 이에 따라, 스토리지 전극 상에 균일한 HSG 실리콘층을 형성하여 스토리지 전극의 구조적 열화를 방지할 수 있으며, 캐패시터의 전기적 결함을 크게 감소시킬 수 있다.
또한, 상술한 바와 같이 균일한 HSG 그레인 사이즈를 갖는 HSG 실리콘층을 DRAM 장치에 적용할 경우, 캐패시터의 전기적 특성을 개선할 수 있는 동시에 캐패시터의 캐패시턴스를 약 20% 이상 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예들을 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (16)

  1. 기판의 콘택 영역에 전기적으로 연결되는 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극 상으로 실리콘을 함유하는 제1 가스 및 제2 가스를 포함하는 혼합 가스를 제공하여 상기 스토리지 전극 상에 HSG 실리콘층을 형성하는 단계;
    상기 HSG 실리콘층 상에 유전층을 형성하는 단계; 및
    상기 유전층 상에 플레이트 전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법.
  2. 제 1 항에 있어서, 상기 제1 가스는 실란 또는 디실란을 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  3. 제 2 항에 있어서, 상기 제2 가스는 불활성 가스를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  4. 제 3 항에 있어서, 상기 제2 가스는 질소(N2) 가스, 헬륨(He) 가스 및 아르곤(Ar) 가스로 이루어진 그룹으로부터 선택된 어느 하나를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  5. 제 1 항에 있어서, 상기 제1 가스에 대한 상기 제2 가스의 유량비는 1：0.1∼1：5.0인 것을 특징으로 하는 캐패시터의 제조 방법.
  6. 제 1 항에 있어서, 상기 스토리지 전극은 실린더 구조를 가지며, 상기 HSG 실리콘층은 상기 스토리지 전극의 내벽 상에 형성되는 것을 특징으로 하는 캐패시터의 제조 방법.
  7. 제 1 항에 있어서, 상기 스토리지 전극을 형성하는 단계는,
    상기 콘택 영역에 접촉되는 패드를 형성하는 단계;
    상기 패드 상에 몰드막을 형성하는 단계;
    상기 몰드막을 식각하여 상기 패드를 노출시키는 홀을 형성하는 단계;
    상기 패드, 상기 홀의 내벽 및 상기 몰드막 상에 도전막을 형성하는 단계; 및
    상기 도전막을 부분적으로 제거하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  8. 제 7 항에 있어서, 상기 홀을 형성하는 단계는,
    상기 몰드막 상에 마스크층을 형성하는 단계; 및
    상기 마스크층을 식각하여 상기 몰드막 상에 상기 스토리지 전극을 정의하는 마스크를 형성하는 단계를 더 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  9. 콘택 영역을 갖는 기판 상에 상기 콘택 영역에 전기적으로 연결되는 패드를 형성하는 단계;
    상기 패드 상에 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극 상으로 실리콘 및 수소를 함유하는 가스 및 불활성 가스를 포함하는 혼합 가스를 제공하여 상기 스토리지 전극으로부터 HSG 실리콘층을 성장시키는 단계;
    상기 HSG 실리콘층 상에 유전층을 형성하는 단계; 및
    상기 유전층 상에 플레이트 전극을 형성하는 단계를 포함하는 캐패시터의 제조 방법.
  10. 제 9 항에 있어서, 상기 실리콘 및 수소를 함유하는 가스는 실란 가스 또는 디실란 가스를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  11. 제 10 항에 있어서, 상기 불활성 가스는 질소 가스, 헬륨 가스 또는 아르곤가스를 포함하는 것을 특징으로 하는 캐패시터의 제조 방법.
  12. 제 11 항에 있어서, 상기 실리콘 및 수소를 함유하는 가스에 대한 상기 불활성 가스 유량비는 1：0.1∼1：5.0인 것을 특징으로 하는 캐패시터의 제조 방법.
  13. 반도체 기판 상에 콘택 영역을 형성하는 단계;
    상기 콘택 영역에 접촉되는 패드를 형성하는 단계;
    패드 상에 적어도 하나의 층간 절연막을 형성하는 단계;
    상기 층간 절연막 상에 몰드막을 형성하는 단계;
    상기 몰드막 및 상기 층간 절연막을 부분적으로 식각하여 상기 패드를 노출시키는 콘택 홀을 형성하는 단계;
    상기 패드 및 상기 콘택 홀의 내벽 상에 스토리지 전극을 형성하는 단계;
    상기 스토리지 전극 상으로 실리콘을 함유하는 가스 및 불활성 가스를 포함하는 혼합 가스를 제공하여 상기 스토리지 전극 상에 HSG 실리콘층을 형성하는 단계;
    상기 스토리지 전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 플레이트 전극을 형성하는 단계를 포함하는 반도체 장치의 제조 방법.
  14. 제 13 항에 있어서, 상기 실리콘을 함유하는 가스는 실란 가스 또는 디실란 가스를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  15. 제 14 항에 있어서, 상기 불활성 가스는 질소 가스, 헬륨 가스 또는 아르곤가스를 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  16. 제 15 항에 있어서, 상기 실리콘을 함유하는 가스에 대한 상기 불활성 가스 유량비는 1：0.1∼1：5.0인 것을 특징으로 하는 반도체 장치의 제조 방법.
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