KR100692466B1 - 반도체 장치와 그 제조 방법 - Google Patents

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Abstract

본 발명은 강유전체 커패시터 상부에 W 플러그를 채용함으로써 발생하는 상부 전극 컨택트(contact) 주변의 새로운 문제를 해결하는 것을 과제로 한다. 상기한 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 장치는 반도체 기판과, 상기 반도체 기판에 형성되고, 절연 게이트와 그 양측의 소스/드레인을 갖는 MOS 트랜지스터와, 상기 반도체 기판 위쪽에 형성되고, 하부 전극, 강유전체층, 상부 전극을 갖는 강유전체 커패시터와, 상기 상부 전극 위에 형성되고, 상부 전극 두께의 1/2 이하의 두께를 가지며, 수소 내성(耐性)이 있는 금속막과, 상기 강유전체 커패시터와 금속막을 매립하는 층간절연막과, 상기 층간절연막을 관통하여, 상기 금속막에 이르고, 도전성 접착막(conductive glue film)과 텅스텐체(tungsten body)를 포함하는 도전성 플러그와, 상기 층간절연막 위에 형성되고, 상기 도전성 플러그에 접속된 알루미늄 배선을 갖는다.
반도체, CMOS, FeRAM, 강유전체 커패시터, 텅스텐 플러그, 접착막, 알루미늄 배선

Description

반도체 장치와 그 제조 방법{SEMICONDUCTOR DEVICE HAVING FERROELECTRIC CAPACITOR AND ITS MANUFACTURE METHOD}
도 1a는 예비 연구에서의 강유전체 커패시터의 상부 전극 컨택트부의 단면(斷面) 구성을 나타내는 단면도이고, 도 1b는 시작(試作) 샘플의 단면 SEM 사진.
도 2는 제 1 실시예에 의한 FeRAM을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 3은 제 1 실시예에 의한 FeRAM을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 4는 제 1 실시예에 의한 FeRAM을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 5는 제 1 실시예에 의한 FeRAM을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 6은 제 1 실시예에 의한 FeRAM을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 7은 제 1 실시예에 의한 FeRAM을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 8은 제 1 실시예에 의한 FeRAM을 갖는 반도체 장치의 제조 방법을 설명하 기 위한 단면도.
도 9는 실시예에 따라 제조한 샘플의 컨택트 저항의 측정 결과를 나타내는 그래프.
도 10a 및 도 10b는 제 1 실시예에 따라 제조한 샘플의 상부 전극 표면을 나타내는 SEM 사진.
도 11은 제 1 실시예의 제 1 변형예에 의한 FeRAM을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 12는 제 1 실시예의 제 2 변형예에 의한 FeRAM을 갖는 반도체 장치의 제조 방법을 설명하기 위한 단면도.
도 13은 제 2 실시예에 의한 FeRAM을 갖는 반도체 장치의 구성을 설명하기 위한 단면도.
도 14a 및 도 14b는 W 성막 방법의 실시예를 나타내는 표.
*도면의 주요 부분에 대한 부호의 설명*
1 : 반도체(실리콘) 기판
2 : 소자 분리 영역(STI)
3 : 웰(well)
4 : 게이트 절연막
5 : 게이트 전극
6 : 익스텐션(extension) 영역
7 : 측벽(sidewall) 스페이서
8 : 소스/드레인 영역
9 : 커버층
30 : (제 1) 층간절연막
40 : 텅스텐 플러그
44 : 접착막(glue film)
41a : Ti층
41b : TiN층
42 : W막
50 : 산화방지막
51 : SiON막
52 : TEOS 산화실리콘막
55 : 산화방지막
60 : 알루미나막
70 : 알루미나막
80 : (제 2) 층간절연막
90 : (하부 도전성 플러그에 대한) 컨택트 홀
100 : 하부 전극
110 : 강유전체막
120 : 상부 전극
130 : 알루미늄 배선
140 : 하부 배리어 메탈층
141 : Ti층
142 : TiN층
150 : 알루미늄 주(主)배선층
160 : 상부 배리어 메탈층
161 : Ti층
162 : TiN층
200 : 수소 차폐(遮蔽) 금속막(Pt막)
210 : (상부 전극에 대한) 컨택트 홀
220 : (하부 전극에 대한) 컨택트 홀
230 : 접착막
231 : Ti층
232 : TiN층
240 : W막
250 : 텅스텐 플러그
270 : 커버막
280 : 커버막
300 : (제 3 )층간절연막
310 : 텅스텐 플러그
본 발명은 반도체 장치와 그 제조 방법에 관한 것이며, 특히 강유전체 커패시터를 갖는 반도체 장치와 그 제조 방법에 관한 것이다.
최근의 다기능 반도체 디바이스에서는, 논리 회로와 메모리를 혼재(混載)하려는 요구가 강하다. 논리 회로는 CMOS 회로로 구성되는 경우가 많다. CMOS 회로의 제조 프로세스는 이미 확립된 것이 많다. 메모리로서는, 전원을 차단하여도 기억을 유지하는 불휘발성 메모리인 강유전체 메모리가 널리 사용되게 되었다. 강유전체 메모리의 제조 프로세스는 아직 확립되지 않은 것도 많다. CMOS의 제조 프로세스와 강유전체 커패시터의 제조 프로세스가 서로 간섭하지 않도록 하는 것이 요망된다.
일본국 공개특허평10-261767호 공보에는, 소자 분리 필드 산화막에 의해 획정(劃定)된 활성 영역에 MOS 트랜지스터를 형성하고, 내산화성 실리사이드층을 형성하며, 산화실리콘층으로 덮은 후, 소자 분리 영역 위에 계단형(a tiered stand shape)으로 Ti/Pt 하부 전극, PZT 강유전체층, Pt 상부 전극을 형성하고, 상기 기판을 층간절연막으로 덮으며, 층간절연막을 관통하여 상부 전극, 하부 전극, 소스/드레인에 이르는 컨택트 홀을 형성하고, Ti/TiN/Al 배선을 형성하는 제조 프로세스가 개시되어 있다.
일본국 공개특허평11-195768호 공보에는, Pt/SRO 하부 전극, PZT 강유전체층, SRO/Pt 상부 전극을 갖는 강유전체 커패시터의 제조에 있어서, 하부 전극의 SRO층을 우선 감압 분위기 하에서 비정질상(amorphous phase)으로 형성하고, 그 후, 산화성 분위기 중에서 열처리하여 결정화시키는 것이 개시되어 있다.
일본국 공개특허2003-258201호 공보에는, 층간절연막에 텅스텐 플러그를 매립하고, 층간절연막 위를 Ir, TiN, TiAlN 등의 산소 배리어 도전층으로 덮으며, 그 위에 Ir층, Pt층, IrO층, SRO층 등의 단층 또는 적층의 하부 전극층, PZT, SBT, BLT 등의 산화물 페로브스카이트(perovskite)형 강유전체층, Pt층, Ir층, IrO층, SRO층, PtO층 등의 단층 또는 적층의 상부 전극층을 형성하고, 또한 TiN층, TaN층, TiAlN층 등의 제 1 하드마스크층, 산화실리콘의 제 2 하드마스크층을 형성하며, 강유전체 커패시터 구조를 패터닝하고, TiO2층, Al2O3층 등의 수소 차폐 기능을 갖는 인캡슐레이션(encapsulation)막, 산화실리콘 등의 층간절연막으로 덮으며, 상부 전극에 이르는 비어 홀을 형성하고, 텅스텐 플러그를 매립하는 제조 프로세스가 개시되어 있다.
일본국 공개특허2003-152165호 공보에는, 소자 분리 영역 위쪽에 계단형의 강유전체 커패시터를 형성하고, 층간절연막으로 덮으며, 상부 전극, 하부 전극 및 MOS 트랜지스터의 소스/드레인을 개구하는 컨택트 홀을 개구하고, TiN 수소 배리어층, W막을 매립하여 도전성 플러그를 형성하며, 그 위에 알루미늄 배선을 형성하는 제조 프로세스가 개시되어 있다.
[특허문헌 1] 일본국 공개특허평10-261767호 공보
[특허문헌 2] 일본국 공개특허평10-293698호 공보
[특허문헌 3] 일본국 공개특허2003-258201호 공보
[특허문헌 4] 일본국 공개특허2003-152165호 공보
본 발명의 목적은 새로운 구조를 채용함으로써 발생하는 새로운 문제를 해결하는 것이다.
본 발명의 다른 목적은 신규 구조를 가지며, 강유전체 커패시터를 갖는 반도체 장치와 그 제조 방법을 제공하는 것이다.
본 발명의 일 관점에 의하면, 반도체 기판과, 상기 반도체 기판에 형성되고, 절연 게이트와 그 양측의 소스/드레인을 갖는 MOS 트랜지스터와, 상기 반도체 기판 위쪽에 형성되고, 하부 전극, 강유전체층, 상부 전극을 갖는 강유전체 커패시터와, 상기 상부 전극 위에 형성되고, 상부 전극 두께의 1/2 이하의 두께를 가지며, 수소 내성(耐性)이 있는 금속막과, 상기 강유전체 커패시터와 금속막을 매립하는 층간절연막과, 상기 층간절연막을 관통하여, 상기 금속막에 이르고, 도전성 접착막과 텅스텐체(體, tungsten body)를 포함하는 도전성 플러그와, 상기 층간절연막 위에 형성되고, 상기 도전성 플러그에 접속된 알루미늄 배선을 갖는 반도체 장치가 제공된다.
본 발명의 다른 관점에 의하면, (a) 반도체 기판에 MOS 트랜지스터를 형성하는 공정과, (b) 상기 MOS 트랜지스터를 매립하도록 상기 반도체 기판 위쪽에 하부 절연층을 형성하는 공정과, (c) 상기 하부 절연층을 관통하여 상기 MOS 트랜지스터에 접속된 도전성 플러그를 형성하는 공정과, (d) 상기 하부 절연층 위에 하부 전극층, 강유전체층, 상부 전극층, 상기 상부 전극층 두께의 1/2 이하의 두께와, 수소 내성을 갖는 금속막의 적층(積層)을 형성하는 공정과, (e) 상기 적층을 패터닝하여, 하부 전극, 강유전체막, 상부 전극, 금속막을 포함하는 강유전체 커패시터 구조를 형성하는 공정과, (f) 상기 강유전체 커패시터 구조를 매립하는 층간절연막을 형성하는 공정과, (g) 상기 층간절연막을 관통하여 상기 금속막에 이르는 텅스텐 플러그를 형성하는 공정과, (h) 상기 층간절연막 위에 상기 텅스텐 플러그에 접속된 알루미늄 배선을 형성하는 공정을 포함하는 반도체 장치의 제조 방법이 제공된다.
0.18㎛ 룰(rule)의 논리 회로는 알루미늄 배선을 사용하고 있다. 논리 회로의 제 1 알루미늄 배선은 두께 60㎚의 Ti층에 두께 30㎚의 TiN층을 적층한 배리어 메탈층 위에 두께 360㎚의 알루미늄 합금(Al-Cu)층을 형성하고, 두께 5㎚의 Ti층에 두께 70㎚의 TiN층을 적층한 배리어 메탈층을 겹쳐 형성했다.
한편, 0.35㎛ 룰의 FeRAM의 상부 전극은 IrO층으로 형성하고, 하부 전극은 Pt층으로 형성한다. 상부 전극 및 하부 전극에 대한 컨택트는 아랫쪽으로 연장된 제 1 알루미늄 배선에 의해 형성되는 것이 요구된다. FeRAM에서는, 상부 전극 IrO으로부터의 산소에 의한 TiN층의 산화에 의거한 상부 컨택트의 저항 상승, 하부 전극 Pt과 Al의 반응을 억제하기 위해, 제 1 알루미늄 배선의 배리어 메탈층은 100㎚ 이상의 두께가 필요하게 된다. 예를 들어 두께 150㎚의 TiN층이 바람직하다. 논리 회로의 제 1 알루미늄 배선의 배리어 메탈층은 FeRAM에서 요구하는 배리어 메탈 층보다 얇게 되어 있다. 배리어 메탈층을 예를 들어 150㎚로 두껍게 함으로써, 요구를 충족시키게 된다.
고밀도화 및 고정밀화의 요구 때문에, 현재 FeRAM은 디자인 룰을 축소하는 방향에 있고, 0.35㎛ 룰로부터 0.18㎛ 룰로 이행하려고 한다. 룰을 작게 할수록 알루미늄 배선의 가공은 보다 곤란해져, 가공 정밀도 및 신뢰성에 우려가 생긴다. 안정된 가공 정밀도를 얻기 위해, 알루미늄 배선의 두께를 얇게 할 필요가 있다.
0.18㎛ 이후의 룰에서는, 지금까지의 FeRAM의 제조 방법과 같이 배리어 메탈층의 두께를 두껍게 하는 것은 곤란하다. FeRAM을 탑재하여도, 종래의 논리 회로와 동일한 알루미늄 배선 구조로 하는 것이 안정된 가공을 행하기 위해서는 바람직하다. 그래서, 위쪽으로부터 강유전체 커패시터 전극에 대한 컨택트를 형성할 때, 텅스텐 플러그를 채용할 것이 요구된다.
도 1a에 나타낸 바와 같이, Pt 하부 전극(100), PZT 강유전체층(110), IrO 상부 전극(120)을 형성하여 강유전체 커패시터를 형성하며, 강유전체 커패시터를 알루미나층(70) 및 층간절연막(80)으로 덮은 후, 컨택트 홀을 형성하고, TiN 접착막(230) 및 W막(240)을 매립하여 텅스텐 플러그를 제조했다.
도 1b는 상부 전극의 컨택트에 문제를 발생시킨 샘플 단면의 전자현미경(SEM) 사진을 나타낸다. 상부 전극과 접착막 사이에 공극(空隙, void)이 생기고 있다. 상부 전극과 접착막의 접촉이 불완전해져, 불안정하게 되어 있다.
W막의 퇴적에서는, WF6을 고온 하에서 수소에 의해 환원하여 W막을 퇴적시킨 다. 성막 시에 발생하는 수소는 TiN 접착막에 의해 대부분 차단된다고 생각할 수 있지만, 과도하게 수소가 공급되면, 수소가 TiN 접착막의 커버리지(coverage)가 나쁜 곳으로부터 투과하여 IrO 상부 전극에 이른다고 생각된다. IrO 상부 전극이 환원되어 Ir으로 되면, 부피 수축을 일으켜, TiN 접착막과 상부 전극 사이에 공극이 생긴다고 생각된다. 이 때문에, 상부 전극의 컨택트 저항이 불안정해진다.
상부 전극의 컨택트에 알루미늄 배선을 사용한 종래의 구성에서도, 제 2 층 배선 이후에서 텅스텐 플러그를 사용한 경우는 있지만, 문제는 발생하지 않았다. W막을 형성하는 위치가 상부 전극으로부터 떨어져 있던 것, 수소의 블록막으로 기능하는 다른 배리어 메탈층이 더 개재되어 있던 것이 상부 전극으로의 수소 침입을 억제한다고 생각된다. 상부 전극 바로 위에 접착막을 개재하고서 W막을 형성할 때, 수소의 침입을 억제하는 것이 필요하다고 판단된다.
도 2의 (a) 내지 도 8의 (c)는 본 발명의 제 1 실시예에 의한 반도체 장치의 제조 프로세스를 설명하기 위한 단면도이다. 도 2의 (a)에 나타낸 바와 같이, 실리콘 기판(1)의 표면에 STI(Shallow Trench Isolation)에 의해 소자 분리 영역(2)을 형성하고, 원하는 도전형의 웰(3)을 형성한다. n채널 MOS 트랜지스터를 형성하는 영역에는 p형 웰이 형성된다.
소자 분리 영역(2)에 의해 획정된 활성 영역 표면에 게이트 절연막(4)을 형성하고, 그 위에 다결정 실리콘층과 실리사이드층의 적층 폴리사이드로 이루어지는 게이트 전극(5)을 형성한다. 게이트 전극 양측의 활성 영역에 n형 불순물을 이온 주입하여 익스텐션 영역(6)을 형성한다. 게이트 전극(5) 측벽 위에 측벽 스페이서 (7)를 형성한 후, n형 불순물을 이온 주입하여 소스/드레인 영역(8)을 형성하고, MOS 트랜지스터 구조를 제조한다. MOS 트랜지스터 구조를 덮어 커버막(9)을 형성한다.
도 2의 (b)에 나타낸 바와 같이, 예를 들어 두께 20㎚의 산화실리콘막(9a)과 두께 80㎚의 질화실리콘막(9b)의 적층을 커버막(9)으로 하고, 플라즈마 CVD에 의해 기판 전면(全面) 위에 형성한다.
도 2의 (a)로 되돌아가, 커버막(9) 위에 두께 1000㎚의 플라즈마 TEOS 산화실리콘막(30)을 퇴적하고, 화학 기계 연마(CMP)에 의해 두께 700㎚로 될 때까지 연마한다. 이렇게 하여 제 1 층간절연막이 형성된다.
제 1 층간절연막(30, 9)에 텅스텐 플러그(40)를 매립한다. 우선, MOS 트랜지스터의 소스/드레인 영역을 노출시키는 컨택트 홀을 에칭한다. 컨택트 홀의 직경은 예를 들어 250㎚로 한다.
도 2의 (c)에 나타낸 바와 같이, 두께 30㎚의 Ti층(41a)과 두께 20㎚의 TiN층(41b)으로 이루어지는 접착막(41) 및 텅스텐막(42)을 퇴적하고, CMP에 의해 제 1 층간절연막 위의 불필요부를 제거하여, 텅스텐 플러그(40)를 형성한다. 또한, 하부 도전성 플러그로서, TiN 및 Si 등 다른 도전성 재료를 사용하는 것도 가능하다.
그 후의 산화성 분위기에서 텅스텐 플러그가 산화되는 것을 방지하기 위해, 텅스텐 플러그(40)를 덮도록 제 1 층간절연막 위에 산화방지막(50)을 성막한다.
도 2의 (d)에 나타낸 바와 같이, 산화방지막(50)은 예를 들어 두께 100㎚의 산화질화실리콘(SiON)막(51)과 두께 130㎚의 플라즈마 CVD에 의한 TEOS 산화실리콘 막(52)의 적층에 의해 형성한다.
산화방지막(50) 위에 알루미나막(60)을 퇴적한다. 알루미나막(60) 위에 예를 들어 두께 130∼180㎚의 Pt 하부 전극(100), 두께 130∼180㎚의 PZT 강유전체막(110)을 성막한다. 알루미나막(60)은 Pt막(100) 및 PZT막(110)의 결정성을 개선하는 기능을 갖는다. PZT 강유전체막을 형성한 후, 결정화 어닐링을 행한다.
PZT 강유전체막(110) 위에 IrO 상부 전극(120)의 일부를 성막하고, 다시 결정화 어닐링을 행한다. 그 후, IrO 상부 전극(120)의 나머지 두께를 성막하고, 두께 200∼3O0㎚의 IrO 상부 전극을 얻는다.
도 3에 나타낸 바와 같이, 상부 전극(120) 위에 수소 차폐 금속막(200)을 성막한다. 예를 들어 두께 30∼100㎚의 Pt막을 성막한다. 수소 차폐 금속막(200)은 수소를 차단하는 기능을 수행하는 막이며, 30㎚ 이상, 상부 전극(120) 두께의 1/2 이하의 두께로 하는 것이 바람직하다. Pt막 대신에 Ir막을 사용할 수도 있다.
레지스트 패턴(PR)을 마스크로 하여 수소 차폐 금속막(200) 및 상부 전극(120)의 에칭을 행하여 강유전체막(110)을 노출시킨다. 다음으로, 강유전체막(110) 위에 상부 전극으로부터 돌출되는 형상의 레지스트 패턴을 형성하고, 강유전체막(110)의 에칭을 행하여 하부 전극(100)을 노출시킨다. 마찬가지로 강유전체막으로부터 돌출되는 하부 전극(100)의 패터닝을 행한다. 하단(下段)일수록 외측으로 돌출되는 계단형의 강유전체 커패시터가 형성된다.
도 4에 나타낸 바와 같이, 형성된 강유전체 커패시터 표면 위에 알루미나막(70)을 성막하고, 알루미나막(60)과 함께 강유전체 커패시터를 알루미나막으로 싼 다. 산소 분위기 중에서 예를 들어 650℃, 60분의 어닐링을 행하여, 에칭 프로세스 등에 의해 열화(劣化)된 강유전체 커패시터의 특성을 회복시킨다.
도 5에 나타낸 바와 같이, 강유전체 커패시터를 덮어 예를 들어 두께 1500㎚의 플라즈마 CVD에 의한 TEOS 산화실리콘막(80)을 성막하고, CMP에 의해 나머지 막이 1000㎚로 될 때까지 연마하여 평탄한 표면을 얻는다. N2O 플라즈마 어닐링을 실시하고, 제 2 층간절연막(80)의 탈수를 행한다.
다음으로, 강유전체 커패시터의 상부 전극(120) 및 하부 전극(100)에 이르는 컨택트 홀(210, 220)을 형성한다. 에칭을 행한 후, 프로세스 열화에 의한 강유전체 커패시터 특성을 회복하는 어닐링을 산소 분위기 중, 예를 들어 450∼550℃에서 60분 행한다.
도 6에 나타낸 바와 같이, 제 2 층간절연막(80), 알루미나막(70), 산화방지막(50)을 관통하여, 제 1 층간절연막(30)에 매립한 하부 도전성 플러그인 텅스텐 플러그(40)의 표면을 노출시키는 컨택트 홀(90)을 형성한다. 그 후, 산화막 에칭 환산에 의해 수십㎚ 예를 들어 산화막 에칭 환산(oxide film equivalent etching) 10㎚의 RF 전처리를 행하고, 컨택트 홀 내에 노출된 도전층 표면을 청정화한다.
도 7의 (a)에 나타낸 바와 같이, 컨택트 홀(90, 210, 220)의 내벽에 스퍼터링에 의해 두께 50∼150㎚의 TiN 접착막(230)을 성막한다.
도 7의 (b)에 나타낸 바와 같이, 접착막(230)으로서, Ti막(231)을 스퍼터링에 의해 성막하고, 그 위에 TiN막(232)을 CVD에 의해 성막할 수도 있다. TiN막을 MOCVD에 의해 성막했을 때는, 그 후 400℃ 이상의 N2/H2 플라즈마 어닐링을 행하여 함유하는 탄소를 제거한다. 상부 전극(120) 위에는 수소 차폐 Pt막(200)이 형성되어 있기 때문에, 수소 분위기 중의 어닐링을 행하여도, 산화귀금속인 상부 전극(120)의 환원은 발생하지 않는다.
도 7의 (a)로 되돌아가, 접착막(230) 위에 CVD에 의해 W막(240)을 성막하여 컨택트 홀을 메운다. 그 후, CMP에 의해 제 2 층간절연막(80) 위의 불필요 도전막을 제거한다. 이렇게 하여, 제 2 층간절연막(80)에 텅스텐 플러그(250)를 매립한다.
도 8의 (a)에 나타낸 바와 같이, 텅스텐 플러그(250)를 매립한 제 2 층간절연막(80) 위에 하부 배리어 메탈층(140), 알루미늄 주배선층(150), 상부 배리어 메탈층(160)을 퇴적하고, 알루미늄 배선(130)을 형성한다.
도 8의 (b)에 나타낸 바와 같이, 하부 배리어 메탈층(140)은 예를 들어 두께 40∼80㎚의 Ti층(141)과 두께 20∼40㎚의 TiN층(142)의 적층에 의해 형성한다. 그 위의 알루미늄 주배선층(150)은 예를 들어 두께 300∼400㎚의 Al-Cu 합금층으로 형성한다.
도 8의 (c)에 나타낸 바와 같이, 상부 배리어 메탈층(160)은 예를 들어 두께 3∼8㎚의 Ti층(161)과 두께 50∼90㎚의 TiN층(162)의 적층에 의해 형성한다. 그 위에 SiON 반사방지막(170)을 성막한다.
반사방지막 위에 레지스트 패턴을 형성하고, 알루미늄 배선층을 패터닝하여 알루미늄 배선(130)을 형성한다. 이러한 알루미늄 배선은 논리 회로에서 사용하는 알루미늄 배선과 동일한 구조이며, 가공성이나 신뢰성을 확보할 수 있다. 그 후, 제 3 층간절연막(300)을 성막하여 CMP에 의해 평탄화하고, 제 3 텅스텐 플러그(310)를 매립한다.
동일하게 하여, 제 2 알루미늄 배선, 제 3 알루미늄 배선과 필요한 층수의 배선을 형성한다. 배선 위에 제 1 커버막(270) 및 제 2 커버막(280)을 성막한다. 제 1 커버막(270)은 예를 들어 두께 700∼800㎚의 고밀도 플라즈마(HDP) 비도핑 산화실리콘(USG)막으로 형성하고, 제 2 커버막(280)은 예를 들어 두께 400∼600㎚의 질화실리콘막으로 형성한다. 배선과 동시에 패드도 형성한다. 폴리이미드를 성막하고, 패터닝하여 FeRAM을 갖는 반도체 장치를 완성한다.
상술한 실시예에 따라, 두께 150㎚의 Pt 하부 전극 위에 두께 150㎚의 PZT 강유전체막을 형성하고, 그 위에 두께 200㎚의 IrO 상부 전극과 두께 100㎚의 Pt 수소 차폐층을 적층하며, 텅스텐 플러그를 통하여 제 1 알루미늄 배선에 접속한 구조를 갖는 시작(試作) 샘플의 상부 전극과 하부 전극의 컨택트 저항을 측정했다. 측정은 다수개의 컨택트를 사슬 형상으로 접속하고, 100 컨택트당의 저항을 측정함으로써 행하였다. 비교를 위해, 두께 250㎚의 IrO 상부 전극만을 형성하고, Pt층이 없는 비교 샘플도 제조하여, 컨택트 저항을 측정했다. 또한, 420℃에서 N2 중 30분의 어닐링을 행한 후의 컨택트 저항도 측정했다.
하부 전극의 컨택트는 시작 샘플과 비교 샘플에서 동등하다. 어닐링 전, 비 교 샘플의 하부 전극 컨택트 저항은 2.24Ω/비어(via), 시작 샘플의 하부 전극 컨택트 저항은 2.26Ω/비어였다. 대략 동등한 컨택트 저항이라고 생각된다.
도 9는 상부 전극에 대한 측정 결과를 나타내는 그래프이다. ○ 마크가 어닐링 전의 측정값, △ 마크가 어닐링 후의 측정값이다. 도 9에 나타낸 바와 같이, 상부 전극의 컨택트 저항은, 어닐링 전, Pt 수소 차폐 금속막을 형성하지 않는 비교 샘플에서는 6.94Ω/비어이고, Pt 수소 차폐 금속막을 형성한 시작 샘플에서는 2.29Ω/비어이다. 상부 전극의 컨택트 저항은 Pt 수소 차폐막을 형성한 경우는, 2.29Ω/비어로 대략 하부 전극과 동등한 값이지만, Pt 수소 차폐막이 없으면, 6.94Ω/비어로 2배 이상의 값으로 된다. 상부 전극 위에 Pt 수소 차폐막을 형성함으로써, 상부 전극의 컨택트 저항을 대폭으로 저감시킬 수 있음을 알 수 있다.
또한, 420℃의 어닐링을 행하였을 때, Pt 수소 차폐막을 형성한 시작 샘플의 상부 전극의 컨택트 저항은 상당한 변화(significant change)를 나타내고 있지 않는 것에 대하여, Pt 수소 차폐막이 없는 비교 샘플의 상부 전극의 컨택트 저항은 약 3배로 상승한다. IrO 상부 전극 위에 Pt 수소 차폐막을 형성하면, 열 부하에 대한 안정성도 부여됨을 알 수 있다.
시작 샘플과 비교 샘플의 커패시터 특성도 스위칭 전하량에 의해 측정했다. 스위칭 전하량은 Pt 수소 차폐막이 없는 비교 샘플에서는 23.5μC/㎠이고, Pt 수소 차폐막을 형성한 시작 샘플에서는 28.6μC/㎠였다. 약 20%의 개선이 얻어지게 된다.
상부 전극(120)을 퇴적하고, 에칭한 후, 통상 650℃, 산소 분위기, 60분의 회복 어닐링을 행하고 있다. 상부 전극의 성막 손상, 상부 전극 에칭 시의 손상을 제거하기 위함이다.
도 10a 및 도 10b는 비교 샘플과 시작 샘플의 상부 전극 가공 후의 산소에 의한 회복 어닐링 후의 커패시터 표면 상태를 나타내는 사진이다. 도 10a는 Pt 수소 차폐막(200)을 형성하지 않고, IrO 상부 전극(120) 제조 후에 어닐링을 행한 예이다. 표면 위에 이물(異物)이 생겨 요철(凹凸)이 발생하고 있다. 이 현상은 PZT막(110) 중의 Pb량이 많을 경우, 웨이퍼에 대한 PZT막의 노출률이 큰 경우(또는 상부 전극 점유율이 작은 경우)에 일어나기 쉽다. 이러한 요철이 생기면, 상부 전극에 대한 컨택트 저항이 불안정해질 우려가 있다. 이 이물은 PZT로부터 Pb가 증발되고, IrO와 반응함으로써 표면에 반응물이 생기기 때문인 것으로 생각된다.
도 10의 (b)는 IrO 상부 전극 위에 Pt 수소 차폐막을 형성한 후, 어닐링을 행한 경우의 표면을 나타낸다. 요철은 전혀 없어, 표면 상태가 개선된다. IrO 표면을 Pt막으로 덮음으로써, 반응을 억제할 수 있었다고 생각된다.
도 8에 나타낸 바와 같이 FeRAM을 형성할 경우, 강유전체 커패시터 아래에 SiON+TEOS 산화막과 같은 산화방지막(50), 알루미나막(60)을 배치한다. 이 때문에, 층간절연막(80)의 CMP에 있어서, STI 소자 분리 영역(2) 위에서의 잔막(殘膜, remaining film)의 두께 관리가 불가능해진다. 상부 전극 위에서의 막 두께 측정도 상부 전극을 IrO막만으로 형성한 경우는 광이 반사되기 어렵기 때문에, 정확한 막 두께 측정이 불가능하다. 파일럿 웨이퍼를 사용하고, 단면 SEM에 의해 잔막의 두께를 확인하여 연마량을 추찰(推察)했다. IrO 상부 전극(120) 위에 Pt 수소 차 폐막(200)을 형성하면, 광이 반사되기 쉽기 때문에, 광학적 수법에 의한 막 두께 측정이 가능해진다. 상부 전극 위의 잔막량을 관리할 수 있기 때문에, CMP의 과도한 연마에 의해 강유전체 커패시터가 노출되는 문제를 회피할 수 있다. 또한, 파일럿 웨이퍼를 단면 SEM 관찰을 위해 스크랩(scrap)하지 않아도 되기 때문에, 비용 삭감이 가능해진다. 또한, Pt 하부 전극(100) 위에서도 막 두께 측정이 가능하여, 잔막의 두께 관리를 행할 수 있다.
IrO 상부 전극 위에 Pt 수소 차폐막을 형성하지 않을 경우, 접착막 퇴적 전의 RF 처리를 생략하면, 상부 전극의 컨택트 저항은 약 3배로 상승했다. 따라서, 접착막 퇴적 전의 RF 처리는 거의 필수적인 공정이었다. Pt 하부 전극, IrO 상부 전극, Pt 수소 차폐막을 갖는 구성에서는, RF 처리를 제로(zero)로 하여도, 컨택트 저항의 상승은 나타나지 않았다. 따라서, RF 처리를 행하지 않을 수도 있다. RF 처리를 행하지 않으면, 퇴적하는 Pt 수소 차폐막을 얇게 하는 것도 가능해진다. 강유전체 커패시터의 에칭도 용이해진다.
상술한 실시예에서는, 도 5에 나타낸 바와 같이 강유전체 커패시터의 상부 전극, 하부 전극에 대한 컨택트 홀을 형성하고, 회복 어닐링을 행한 후, 도 6에 나타낸 바와 같이 하부 도전성 플러그에 대한 컨택트 홀을 개구하며, 도 7에 나타낸 바와 같이 동시에 텅스텐 플러그를 형성했다.
도 11은 변형예를 나타내는 단면도이다. 제 2 층간절연막(80)을 퇴적하고, CMP를 행하여 평탄화를 행한 후, 우선 제 2 층간절연막에 하부 도전성 플러그에 대한 컨택트 홀을 형성한다. 하부 도전성 플러그를 노출시키는 컨택트 홀에 두께 20 ㎚의 Ti막, 두께 50㎚의 TiN막으로 이루어지는 접착막(230)을 형성하고, 텅스텐막(240)을 형성하여, 컨택트 홀을 매립하는 텅스텐 플러그(250)를 형성한다.
그 후, 두께 100㎚의 실리콘 산화질화막을 퇴적하고, 산화방지막(55)를 형성한다. 다음으로, 강유전체 커패시터의 상부 전극, 하부 전극에 대한 컨택트 홀(210, 220)을 산화방지막(55), 층간절연막(80)을 관통하여 형성한다. 이 상태에서 산소 분위기 중, 500℃, 60분의 회복 어닐링을 행한다. 텅스텐 플러그(250)는 산화방지막으로 덮여 있기 때문에, 산화는 발생하지 않는다.
그 후, 산화방지막(55)을 에칭에 의해 제거하고, 도 7과 동일한 공정에 의해, 두께 75㎚의 TiN막을 스퍼터링에 의해 형성하여 접착막을 성막한다. 접착막 위에 텅스텐막의 퇴적을 행하고, 불필요부를 CMP에 의해 제거하여 컨택트 홀(210, 220)을 매립하는 텅스텐 플러그를 형성한다. 그 후는 상술한 실시예와 동일한 공정을 행한다.
도 12는 변형예를 나타낸다. 제 2 층간절연막(80)을 퇴적하고, 평탄화하여, 탈수를 위한 어닐링을 행한 후, 두께 50㎚의 알루미나막(82)을 성막한다. 알루미나막(82) 위에 두께 200㎚의 보조 층간절연막(84)을 성막한다. 상술한 실시예에서의 제 2 층간절연막(80)이 층간절연막(80), 알루미나막(82), 보조 층간절연막(84)의 적층에 의해 치환된 구조로 된다. 알루미나막(60, 70)으로 둘러싸인 강유전체 커패시터가 알루미나막(82)과 텅스텐 플러그에 의해 빈틈없이 덮인 구조로 되어, 내습성이 향상된다.
상술한 실시예에서는 강유전체 커패시터를 소자 분리 영역 위에 형성하고, 커패시터 전극의 인출 배선은 컨택트 홀을 통하여 상부로부터 행하였다. 도전성 플러그 위에 강유전체 커패시터를 형성하여 점유 면적을 감소시키는 것도 가능하다.
도 13은 소위 스택(stack) 커패시터 구조를 채용한 제 2 실시예를 나타낸다. 주로 제 1 실시예와 다른 점을 설명한다. 반도체 기판에 소자 분리 영역, 웰, MOS 트랜지스터를 형성하고, 커버막(9) 및 층간절연막(30)을 형성할 때까지는 상술한 실시예와 동일하다. 이 단계에서 도면 중앙의 공통 드레인 영역 위에 텅스텐 플러그(40)를 상술한 실시예와 동일한 공정에 의해 제조한다.
텅스텐 플러그(40)를 덮어 상술한 실시예와 동일한 공정에 의해 층간절연막(30) 위에 산화방지막(51) 및 실리콘 산화막(52)을 형성한다. 양측의 소스 영역 위에 텅스텐 플러그가 형성되지 않은 점이 상술한 실시예와 다르다. 여기서, 양측의 소스 영역을 노출시키는 컨택트 홀을 형성하고, 접착막(46) 및 텅스텐막(47)을 퇴적하며, 불필요부를 CMP에 의해 제거하여 텅스텐 플러그(45)를 형성한다.
텅스텐 플러그(45)에 하부 전극이 접속되는 형상으로 하부 전극(100), 강유전체막(110), 상부 전극(120), 수소 차폐 금속막(200)을 퇴적하고, 동일한 마스크를 사용하여 에칭한다. 강유전체 커패시터를 덮도록 알루미나막(70)을 성막하고, 그 위에 제 2 층간절연막(80)을 형성한다.
텅스텐 플러그(40)와 상부 전극(120) 위의 수소 차폐막(200)을 노출시키는 컨택트 홀을 개구하고, 접착막(230) 및 텅스텐막(240)에 의해 텅스텐 플러그(250)를 형성한다. 층간절연막(80) 위에 하부 배리어 메탈막(140), 알루미늄 주배선층(150), 상부 배리어 메탈막(160)을 성막하고, 텅스텐 플러그(250)에 접속되는 알루미늄 배선(130)을 형성한다. 커패시터 점유 면적이 MOS 트랜지스터와 겹쳐, 기판 면적을 효과적으로 이용할 수 있다.
상술한 일련의 실시예에서는 텅스텐 플러그의 접착막으로서 TiN막 또는 Ti막+TiN막을 사용했다. 강유전체 커패시터의 상부 전극에 대한 컨택트 홀을 개구하고, TiN 접착막을 형성하며, 고온에서 W막을 형성하는 공정에서, TiN막이 IrO 상부 전극 또는 PZT 강유전체막으로부터 이탈(離脫)된 산소에 의해 산화되면, 절연성의 산화티탄이 생성된다. 이 때문에, 상부 전극에 대한 컨택트 저항이 상승 또는 불안정해질 우려가 있다. 내산화성을 향상시키기 위해서는, 접착막(230)으로서, TiN 대신에 TiAlN을 사용하는 것이 바람직하다. 예를 들어 Ti85Al15 조성의 합금 타깃을 DC 마그네트론 스퍼터링 장치에 장착하고, 웨이퍼를 200℃로 가열하면서, Ar을 16sccm, N2를 100sccm 도입한다. 압력이 3.8mtorr로 안정되면, 18㎾의 DC 파워를 투입하여 방전을 개시한다. 예를 들어 두께 75㎚의 TiAlN막을 성막한다. 성막 후의 조성은 Ti80Al20N이었다. 이 조성은 비교적 TiN에 가깝기 때문에, 그 위에 W막을 성막할 수 있다.
내산화성을 보다 강화하기 위해서는 Al 조성을 증가시킬 수도 있다. Al 조성이 증가하면 TiAlN막 위에 W막을 성막하는 것이 곤란해지는 경우도 있다. 그러한 경우에는, 도 7의 (b)를 참조하여 우선 하부 접착막(231)으로서 TiAlN막을 성막하고, 그 위에 상부 접착막(232)으로서 TiN막을 성막한다. W핵 형성을 용이하게 행할 수 있게 된다.
도 1에 나타낸 공극은, 텅스텐 플러그의 TiN 접착막을 스퍼터링한 후의 W막 성막 공정에 있어서, 고온의 수소가 TiN 접착막을 투과하여 IrO 상부 전극에 이르는 것에 기인한다고 생각된다. W막 성막 공정을 개량(改良)하는 것도 가능하다.
도 14a에 종래의 W막 성막 프로세스의 상세를 나타낸다. 스텝 번호마다의 시간(초), 압력(㎩), 온도(℃), WF6 유량(sccm), Ar 유량(sccm), SiH4 유량(sccm), H2 유량(sccm), N2 유량(sccm)이 리스트되어 있다. 전체 프로세스는 9개의 스텝으로 이루어지고, 전체 단계에서 온도는 410℃로 일정하다.
스텝 1에서는 반응실 내에 가스가 공급되어 있지 않으며, 배기가 실행되는 예비적인 스텝이다. 스텝 2 및 3에서는 W 소스의 WF6 가스가 아직 흐르지 않아, Ar, SiH4, H2, N2가 도입되고, 압력은 2667㎩로 유지된다. Si의 핵부착이 실행된다. 스텝 4 및 5에서 WF6 가스가 도입되고, W의 핵부착이 실행된다. 스텝 2 내지 5를 통합하여 초기 성장이라고 부른다. 예를 들어 두께 80㎚의 초기 W막이 형성된다.
스텝 6 및 7은 본성장이며, 반응 소스 가스로서 WF6 가스와 H2 가스가 Ar 및 N2와 함께 공급된다. SiH4의 유량은 0으로 떨어뜨린다. 예를 들어 두께 220㎚의 W막이 성막되어, 전체 두께가 300㎚로 된다. 스텝 8에서는 WF6의 공급을 정지시킨다. 가스는 벤트 라인(vent line)으로 전환하여 버려진다. 스텝 9에서는 전체 가 스의 공급을 정지시키고, 압력을 0으로 한다.
IrO 상부 전극의 환원은 주로 초기 성장 중의 H2 가스에 의한 것이라고 생각된다. 특히 스텝 2, 4, 5에서는 1000sccm 이상의 H2가 공급되고, 스텝 5는 86초로 긴 시간 계속된다. 본성장의 스텝 6에서도 1500sccm이 공급되지만, 초기 성장 후이기 때문에, 초기 W막이 이미 형성되어 있어, 수소가 IrO 상부 전극에 도달할 확률은 감소한다고 생각된다.
도 14b는 본 발명의 실시예에 의한 W막 성막 프로세스를 나타낸다. 도 14의 (a)의 성막 프로세스와 다른 것은 초기 성장 중에는 H2 가스를 공급하지 않는 것이다. SiH4이 분해되어 H가 발생하여도, 그 양은 상당히 적다. 수소의 양을 억제함으로써, W막 성막 공정 중에 산화물 상부 전극이나 산화물 강유전체막에 주는 손상이 경감된다. 초기 성장에서의 H2 가스 유량을 0으로 하지 않아도, 충분히 억제하면, 동일한 효과를 얻을 수 있을 것이다. 예를 들어 본성장의 평균 H2 가스 유량의 1/5 이하로 한다.
또한, 도 7의 (b)를 참조했을 때, 하층 접착막(231)으로서 Ta막이나 TaN막을 형성하고, 그 위에 TiN막을 성막하면, 수소 차폐 기능도 향상될 것이다. 하층 접착막으로서 Ta 또는 TaN막과 Ti막의 적층을 이용할 수도 있다.
이상 실시예에 따라 본 발명을 설명했지만, 본 발명이 이들 실시예에 한정되지는 않는다. 예를 들어 일본국 공개특허2004-193430호 공보, 발명의 실시예에 기 재되어 있는 FeRAM의 구조, 제조 방법을 적절히 채용할 수 있다. 그 이외에, 다양한 변경, 개량, 조합이 가능한 것은 당업자에게 자명할 것이다.
강유전체 커패시터에 위쪽으로부터 텅스텐 플러그에 의해 컨택트했을 때 생긴 결점을 억제할 수 있다.

Claims (10)

  1. 반도체 기판과,
    상기 반도체 기판에 형성되고, 절연 게이트와 그 양측의 소스/드레인을 갖는 MOS 트랜지스터와,
    상기 반도체 기판 위쪽에 형성되고, 하부 전극, 강유전체층, 상부 전극을 갖는 강유전체 커패시터와,
    상기 상부 전극 위에 형성되고, 상부 전극 두께의 1/2 이하의 두께를 가지며, 수소 내성(耐性)이 있는 Pt 또는 Ir막으로 이루어지는 금속막과,
    상기 강유전체 커패시터와 금속막을 매립하는 층간절연막과,
    상기 층간절연막을 관통하여 상기 금속막에 이르고, 도전성 접착막(conductive glue film)과 텅스텐체(tungsten body)를 포함하는 도전성 플러그와,
    상기 층간절연막 위에 형성되고, 상기 도전성 플러그에 접속된 알루미늄 배선을 갖는 반도체 장치.
  2. 삭제
  3. 제 1 항에 있어서,
    상기 도전성 접착막이 TiAlN층을 포함하는 반도체 장치.
  4. 제 1 항에 있어서,
    상기 하부 전극과 상기 금속막이 Pt막인 반도체 장치.
  5. 제 1 항에 있어서,
    상기 강유전체층이 PZT층이며, 상기 상부 전극이 IrOx층인 반도체 장치.
  6. (a) 반도체 기판에 MOS 트랜지스터를 형성하는 공정과,
    (b) 상기 MOS 트랜지스터를 매립하도록 상기 반도체 기판 위쪽에 하부 절연층을 형성하는 공정과,
    (c) 상기 하부 절연층을 관통하여 상기 MOS 트랜지스터에 접속된 도전성 플러그를 형성하는 공정과,
    (d) 상기 하부 절연층 위에 하부 전극층, 강유전체층, 상부 전극층, 상기 상부 전극층 두께의 1/2 이하의 두께와 수소 내성을 갖는 Pt막 또는 Ir막으로 이루어진 금속막의 적층(積層)을 형성하는 공정과,
    (e) 상기 적층을 패터닝하여, 하부 전극, 강유전체막, 상부 전극, 금속막을 포함하는 강유전체 커패시터 구조를 형성하는 공정과,
    (f) 상기 강유전체 커패시터 구조를 매립하는 층간절연막을 형성하는 공정과,
    (g) 상기 층간절연막을 관통하여 상기 금속막에 이르는 텅스텐 플러그를 형성하는 공정과,
    (h) 상기 층간절연막 위에 상기 텅스텐 플러그에 접속된 알루미늄 배선을 형성하는 공정을 포함하는 반도체 장치의 제조 방법.
  7. 제 6 항에 있어서,
    상기 공정 (g)가,
    (g-1) 상기 층간절연막을 관통하는 컨택트 홀을 형성하는 공정과,
    (g-2) 상기 컨택트 홀 내면을 덮는 도전성 접착막을 형성하는 공정과,
    (g-3) 상기 도전성 접착막 위에 환원 반응을 이용하여 텅스텐층을 형성하는 공정과,
    (g-4) 상기 층간절연막 위의 불필요 도전층을 제거하여 상기 컨택트 홀에 텅스텐 플러그를 남기는 공정을 포함하는 반도체 장치의 제조 방법.
  8. 제 7 항에 있어서,
    상기 공정 (g-3)이 수소를 공급하여 텅스텐층을 성막하는 본성장 공정과, 상기 본성장 공정에 앞서, 수소 공급량을 억제하여 텅스텐층을 성장시키는 초기 성장 공정을 포함하는 반도체 장치의 제조 방법.
  9. 제 6 항 내지 제 8 항 중 어느 한 항에 있어서,
    상기 공정 (e)는 하부 전극층과, 강유전체층과, 상부 전극층과 금속막의 조합을 각각 다른 마스크를 사용하여 계단형으로 에칭하는 반도체 장치의 제조 방법.
  10. 제 9 항에 있어서,
    상기 공정 (g)가 상기 하부 전극에 접속된 텅스텐 플러그도 형성하는 반도체 장치의 제조 방법.
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