TWI270197B - Semiconductor device having ferroelectric capacitor and its manufacture method - Google Patents

Semiconductor device having ferroelectric capacitor and its manufacture method Download PDF

Info

Publication number
TWI270197B
TWI270197B TW094113454A TW94113454A TWI270197B TW I270197 B TWI270197 B TW I270197B TW 094113454 A TW094113454 A TW 094113454A TW 94113454 A TW94113454 A TW 94113454A TW I270197 B TWI270197 B TW I270197B
Authority
TW
Taiwan
Prior art keywords
film
layer
upper electrode
interlayer insulating
ferroelectric
Prior art date
Application number
TW094113454A
Other languages
English (en)
Other versions
TW200627629A (en
Inventor
Yukinobu Hikosaka
Mitsushi Fujiki
Kazutoshi Izumi
Naoya Sashida
Aki Dote
Original Assignee
Fujitsu Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Fujitsu Ltd filed Critical Fujitsu Ltd
Publication of TW200627629A publication Critical patent/TW200627629A/zh
Application granted granted Critical
Publication of TWI270197B publication Critical patent/TWI270197B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors
    • H10B53/30—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors characterised by the memory core region
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/105—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including field-effect components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76816—Aspects relating to the layout of the pattern or to the size of vias or trenches
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76832—Multiple layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/7687—Thin films associated with contacts of capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/55—Capacitors with a dielectric comprising a perovskite structure material
    • H01L28/57—Capacitors with a dielectric comprising a perovskite structure material comprising a barrier layer to prevent diffusion of hydrogen or oxygen
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B53/00—Ferroelectric RAM [FeRAM] devices comprising ferroelectric memory capacitors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Description

1270197 九、發明說明： t發明戶斤屬之技術領域3 相關申請案之交叉參考 此申請案係基於且請求2005年1月18曰提交的日本專 5利申請案No.2005-010672號之優先權，該案的整體内容以 引用方式併入本文中。 發明領域 本發明有關一半導體元件及其製造方法，更特別有關 一具有一鐵電電容器之半導體元件及其製造方法。 10 發明背景 近來多功能半導體元件對於邏輯電路及記憶體的製造 係具有強烈需求。邏輯電路時常由一CMOS電路構成。已經 建立有CMOS電路的許多製程。並未廣泛地使用身為具有即 15便電源供應切斷仍可保留内容的非揮發性記憶體之鐵電記 十思體。鐵電g憶體的許多製程仍未建立。CMOS製程理想上 不應與鐵電電容器製程產生干擾。 曰本先行公開專利公告No· HEI-丨〇_26丨767號係揭露下 列製程：形成一MOS電晶體於一由一元件隔離場氧化物膜 20所界定之主動區中；形成一氧化耐久性矽化物層；以一氧 化石夕層來覆盍MOS電晶體；隨後形成一Ti/pt下電極、一ρΖΤ 鐵電層及一 Pt上電極於一階台（階狀疊層）形的元件隔離區 上’以一間層絕緣膜來覆蓋基材；將接觸孔形成經過間層 系巴緣膜’接觸孔係抵達上電極、下電極及源/汲區；及形成 1270197
Ti/TiN/Al 配、線。 曰本先行公開專利公告細皿-^95768號係揭露形 成一鐵電電容器之製造方法，該鐵電電容器係具有一 Pt/SRO下電極、_ρζτ鐵電層及一SR〇/pt上電極，其中下 5電極的SR0層係在一降低壓力大氣中以一非晶相形成，且 隨後SR0層在—氧化性錢巾受到減理使其結晶。 日本先行公開專利公告Ng··3Μ伽m係揭露下列 製造方法：埋設（或嵌設）一鎢插塞於一間層絕緣膜中；形成 Ir、TiN、TiAIN或類似物的一氧障壁傳導層於間層絕緣膜 10上，在氧障壁傳導層上形成單層或疊層的層、一h層、 -M)層、-SRQ層或類似物之—下電極層；形成_氧化曰物 欽妈礦晶構鐵電層諸如PZT、SBT及朦等；在氧化物_ 礦晶構鐵電層上形成單層或疊層的一巧層、一㈣、一咖 層、一Pto層或類似物之一上電極層；形成一TiN層、一丁咖 15層、-TiA1N層或類似物之_第一硬罩幕層及氧化石夕之—^ 二硬罩幕層；圖案化鐵電電容器結構；以諸如_叫層弟 - A1203層等之-具有氫屏蔽能力的包封膜及氧化砂2 間層絕緣層來覆蓋鐵電電容器結構；形成―抵*… 導孔；及埋設一鎢插塞於導孔中。 20 日本先行公開專利公告Νο·2003]52165號係揭露 製程：形成-階台形的-鐵電電容器於一元件隔離品列 方；以-間層絕緣膜來覆蓋鐵電電容器；將接觸孔〒區上 過間層絕緣膜以曝露出-上電極、一下電極及源/_戍趣 設-·障壁層及-W膜於接觸孔中以形成傳導性插塞，棱 1270197 形成鋁配線於傳導性插塞上。 I：發明内容3 發明概要 本發明之一目的係為解決採用一新結構所造成之新問 5 題。 本發明之另一目的係為提供一具有一新穎結構及一鐵 電電容器之半導體元件及其製造方法。 根據本發明的一態樣，提供一半導體元件，包含： 一半導體基材； 10 一MOS電晶體，其形成於半導體基材中且具有一絕緣 閘及位於絕緣閘兩側上之源/汲區； 一鐵電電容器，其形成於半導體基材上且具有一下電 極、一鐵電層及一上電極； 一金屬膜，其形成於上電極上且具有上電極厚度的一 15 半或更薄之一厚度； 一間層絕緣膜，其埋設鐵電電容器及金屬膜； 一傳導性插塞，其形成經過間層絕緣膜、抵達金屬膜 且包括一傳導性膠膜及一鎢體部；及 一鋁配線，其形成於間層絕緣膜上且連接至傳導性插 20 塞。 根據本發明的另一態樣，提供一半導體元件製造方法 ，包含下列步驟： (a) 形成一 MOS電晶體於一半導體基材中； (b) 形成一下絕緣層於半導體基材上方，下絕緣層係埋 1270197 設MOS電晶體； (c) 將一傳導性插塞形成經過下絕緣層且連接至MOS 電晶體； (d) 在下絕緣層上形成一下電極層、一鐵電層、一上電 5 極層及一金屬層之一疊層，該金屬層係具有上電極層厚度 的一半或更薄之一厚度且具有一氫抵抗效能； (e) 圖案化疊層以形成一鐵電電容器結構，該鐵電電 容器結構係包括一下電極、一鐵電膜、一上電極及一金 屬膜； 10 (f)將一間層絕緣膜形成為埋設鐵電電容器結構； (g) 將一鎢插塞形成經過間層絕緣膜，鎢插塞係抵達金 屬膜；及 (h) 形成一鋁配線於間層絕緣膜上，鋁配線係連接至鎢 插塞。 15 可能減輕造成當鎢插塞從上側接觸鐵電電容器時所造 成之問題。 圖式簡單說明 第1A圖為顯示初步研究中所使用的一鐵電電容器之一 上電極接觸部的橫剖視圖，而第1B圖為顯示一原型樣本的 20 橫剖面之一 SEM照片； 第2A至2D圖、第3至6圖、第7A及7B圖、及第8A至8C 圖係為顯示根據第一實施例之一具有一FeRAM的半導體元 件之製造方法的橫剖視圖； 第9圖為顯示第一實施例的方法所形成之樣本的接觸 1270197 電阻之測量結果的圖形； 第10A及10B圖為顯示第一實施例的方法所形成之樣 本的上電極表面之SEM照片； 第11圖為顯示根據第一實施例的第一修改之一具有一 5 FeRAM的半導體元件之製造方法的橫剖視圖； 第12圖為顯示根據第一實施例的第二修改之一具有一 FeRAM的半導體元件之製造方法的橫剖視圖； 第13圖為顯示根據第二實施例之一具有一FeRAM的半 導體元件之結構的橫剖視圖； 10 第14八及HB圖為根據實施例列出W膜形成方法之程 序的圖表。 t實施方式3 較佳實施例之詳細說明 一0.18微米尺度的邏輯電路係使用鋁配線。習知情形 15中，藉由形成—具有360奈米厚度的鋁合金(A1_Cu)層於一身 為一 60奈米厚Ti層及一 30奈米厚TiN層的一疊層之障壁金 屬層上、及藉由沉積一身為一5奈米厚Ti層及一 7〇奈米厚 TiN層的-叠層之障壁金屬層，來形成一邏輯電路的一第一 雀呂。 20 〇.35微米尺寸的一 FeRAM之-上電極係由—的層f ，-下電極由-Pt層製成。對於上電極及下電極的關 部係需由往下延伸的紹配線形成。祕_第一紹配線之 ^金屬層係需具有_奈米或更大厚度，藉以抑制由㈣ 層被來自上電極Ir〇的氧所氧化及下電極pmAi之間的反應 1270197 所造成上接觸部之電阻升高。譬如，需要—具有15〇奈米厚 度之ΤιΝ層。-邏輯電路之第—紹配線的障壁金屬層係比
FeRAM中之—障壁金屬層的所需要厚度更薄。可譬如藉由 將障壁金屬層增厚至15〇奈米來滿足此需求。 為了滿足南密度及高精密度之需求，FeRAM的設計尺 度傾向於從〇·35微来尺度降低至〇18微米尺度。尺度規模愈 小，則處理鋁配線變得愈困難，造成程序精密度及可靠度 的某些問題。為了保留穩定的程序精密度，需要使铭配線 細薄化。 藉由0.18微米尺度及更小的規模尺度，不同於習知的 FeRAM製造方法，難以增厚一障壁金屬層。為了保留穩定 的程序’較佳採用與習知邏輯電路相同之鋁配線結構。因 此，當對於一鐵電電容器電極的一接觸部自上側形成時， 需要採用一嫣插塞。 如苐1A圖所示，藉由形成一pt下電極1〇〇、一ρΖΤ鐵電 層110及一Ir〇上電極120來形成一鐵電電容器。鐵電電容器 後盍有一氧化铭層70及一間層絕緣膜8〇之後，形成一接觸 孔且埋設（或嵌設）一 TiN膠膜230及一界膜24〇於接觸孔中以 形成一鎢插塞。 第1B圖為顯示一具有對於一上電極的一瑕疲接觸部之 樣本的一橫剖面之一次級電子顯微鏡(SEM)照片。一空隙係 形成於上電極與膠膜之間。上電極及膠膜之間的一接觸部 教不完整且不穩定。 利用在高溫以氫來還原WF6藉以沉積一 w膜。雖然認為 10 1270197 膜成形期間產生之大部份的氫皆被TiN膠膜所阻絕，如果供 應過多的氫’可認為氫係滲透(或穿透)經過具有不良覆蓋處 ^TiN膠膜的-部分’且抵達Ir〇上電極。如果k〇上電極被 還原而變成ir，則發生容積收縮且一空隙形成於Ti N膠膜與 5上電極之間。對於上電極的接觸電阻係變成不穩定。 並且，在使用-銘配線以接觸-上電極之習知結構中 ’在部分㈣巾已經對於第二或後續層配線使用—鶴插塞 d而，並未發生上述問題。抑制氫侵入或侵襲上電極之 作用係可歸因於W膜的形成位置遠離上電極以及包含有作 10為—氳阻絕膜之另一（或多個）障壁金屬層所致。可判定當一 w膜恰形成於上電極上方時係需要抑制氫的侵人，而:膜 係介於其間。 第2A至8C圖為顯示根據本發明第一實施例的一半導 二件之製程的橫剖視圖。如第从圖所示，―元件隔離區2 15 2藉由淺溝道隔離(STI)形成於一石夕基材1的表面中，且形成 、具有-所需要傳導類型之井3。一p型井係形成於一將形 成一 n通道M〇S電晶體之區域中。 品 閘纟巴緣膜4係形成於由元件隔離區2所界定的一主動 區之表面上’且在此閘絕緣膜上形成-閘電極6，閘電極6 2 0 γ糸由_夕曰 •夕日日矽層及一矽化物層的一複晶矽化物疊層所製成 口口口里才隹貝離子係在閘電極兩側上植入主動區内以形成延伸 品、門卩网件7形成於閘電極的側壁上之後，II型雜質離 —“ 〃以形成源/汲區8且完成一MOS電晶體結構。一覆 盘㈣係形成騎隸MQS電晶體結構。 1270197 譬如，如第2B圖所示，覆蓋膜9係為一20奈米厚氧化矽 膜9a及一 80奈米厚氮化矽膜9b之一疊層，且藉由電漿CVD 形成於基材的整體表面上。 回到第2A圖，一具有1〇〇奈米厚度的電漿te〇S氧化矽 5膜30係沉積在覆蓋膜9上，且由化學機械拋光(CMP)拋光至 700奈米厚度。利用此方式，形成一第一間層絕緣膜。 鎢插塞40埋設在第一間層絕緣膜30中。首先，係蝕刻 接觸孔以曝露出MOS電晶體的源/汲區。接觸孔的直徑譬如 為250奈米。 〇 如第2C圖所示，沉積一 30奈米厚的Ti層41a及一 20奈米 厚的TiN層41b之一疊層的一引導膜41，然後沉積一鎢膜42 。第一間層絕緣膜上之一不需要部分係由CMP移除以形成 鎢插塞40。可使用諸如TiN及Si等其他傳導性材料作為下傳 導性插塞。 5 一氧化防止膜50係形成於第一間層絕緣膜上，覆蓋住 嫣插基40，以防止鐫插塞被一稍後的氧化性大氣所氧化。 譬如，如第2D圖所示，氧化防止膜5〇係由電漿⑺⑴冗 積之一 100奈米厚的氮氧化矽（Si〇N)膜51及一 130奈米厚的 TE0S氧化矽膜52之一疊層所製成。 Ό 一氧化鋁膜6〇係沉積在氧化防止膜50上。在氧化鋁膜 60上，譬如，形成一 130至180奈米厚的Pt下電極100及一 13〇 至180奈米厚的PZT鐵電膜11〇。氧化鋁膜60具有改良巧膜 100及PZT膜110的結晶性之功能。pZT鐵電膜形成之後，進 行結晶退火。 12 1270197 一 IrO上電極120的一部分係形成於ρζτ鐵電膜丨丨〇上， 再度進行結晶退火。隨後，形成Ir〇上電極12〇的一留存厚 度部以獲得一具有200至300奈米厚度之Ir〇上電極。 如第3圖所示，一氫屏蔽金屬膜2〇〇形成於上電極 -5上。譬如，形成一30至1〇〇奈米厚的朽膜。氫屏蔽金屬膜2〇〇 . 係為一具有阻絕氫的功能之膜且其厚度較佳設定為30奈米 或更厚，且不會比上電極120厚度的一半更厚。可使用一h 膜來取代Pt膜。 利用-阻劑圖案PR作為罩幕，钱刻氫屏蔽金屬膜挪 10及上電極120以曝露出鐵電膜110。接著，一具有自上電極 突起的形狀之阻劑圖案係形成於鐵電膜11()上，膽刻2電 膜110以曝露出下電極100。同樣地，突出鐵電膜之下電極 100係受到®案化。因此，形成—具有使下階段更加突出的 階台（或階狀豐層）形狀之鐵電電容器。 、 15。。如第4圖所示，—氧化賴7〇係形成於所生成鐵電電容 籲 A的表面上以與下電極底下的氧化賴6G_起包絡住電六 器。在-氧大氣中譬如以65(rc及60分鐘進行退火以2 蝕刻序及類似物所退化之鐵電電容器特徵。 如第5圖所*，一具有譬如1500奈米厚度的TE〇y 20石夕膜80係由電漿CVD形成而覆蓋住鐵電電容器，並由乳化 拋光至1000奈米的留存厚度以獲得一經平面化的表面咖 行N20電漿退火以脫水第二間層絕緣膜8〇。 、面。進 接著，將接觸孔2職22()形成為分別抵達鐵電泰— 的上電極120及下電極1〇〇。此姓刻之後，在〜為 乳大氣中鐾 13 1270197 如以450至550t及60分鐘進行用來恢復被程序所退化的鐵 電電容器特徵之退火。 如第6圖所示，接觸孔90係形成經過第二間層絕緣膜8〇 、氧化鋁膜70、及氧化防止膜50以曝露出埋設於第一間層 5絕緣膜30中的鐫插塞40表面作為下傳導性插塞。隨後，進 行一 RF預程序以氧化物膜蝕刻為基礎（譬如等同於1〇奈米 氧化物膜之蝕刻）來蝕刻表面數十奈米，藉以使接觸孔中所 曝露的傳導性層變得乾淨。 如第7A圖所示，一具有50至150奈米厚度的TiN引導膜 10 230係藉由濺鍍形成於接觸孔9〇、21〇及22〇的内壁上。 如第7B圖所示，至於引導膜230，一Ti膜231可藉由濺 鍍形成且一TiN膜232係由CVD形成於Ti膜上。如果TiN膜由 MOCVD形成，隨後以400°C或更高溫度進行n2/HJ漿退火 以移除TiN膜中所包含的碳。因為氫屏蔽Pt膜2〇〇形成於上 15電極120上，甚至在氫大氣中之退火亦不會還原貴金屬氧化 物的上電極120。 參照第7A圖，一 W膜240係藉由CVD形成於膠膜230上 以埋設接觸孔。隨後，第二間層絕緣膜80上之一不需要的 傳導膜係由CMP移除。利用此方式，鎢插塞250係埋設在第 20 二間層絕緣膜80中。 如第8A圖所示，在埋設鎢插塞250之第二間層絕緣膜80 上，沉積有一下障壁金屬層140、一鋁主配線層150及一上 障壁金屬層160以形成一鋁配線層130。 譬如，如第8B圖所示，下障壁金屬層140係為一40至80 14 1270197 奈米厚的Ti層141及一20至40奈米厚的TiN層142之一疊層 。下障壁金屬層上之鋁主配線層150譬如係由一具有300至 400奈米厚度之Ai—Cu合金層形成。 譬如，如第8C圖所示，上障壁金屬層160係為一 3至8 5 奈米厚的Ti層161及一 50至90奈米厚的TiN層162之一疊層 。一 SiON防反射膜170係形成於TiN層上。 一阻劑圖案形成於防反射膜上，且鋁配線層被圖案化 以形成鋁配線130。這些鋁配線具有與邏輯電路中所使用的 銘配線相同之結構，故可保留處理能力及可靠度。隨後， 1〇 —第三間層絕緣膜300係形成且由CMP加以平面化，而一第 二鎢插塞310埋設在第三間層絕緣膜中。 同樣地，第二、第三、…鋁配線係依需要形成為許多 層。在配線上，形成一第一覆蓋膜270及一第二覆蓋膜280 。譬如，第一覆蓋膜270係由一具有700至800奈米厚度的高 15欲度電漿(HDP)未摻雜氧化矽（未摻雜矽酸鹽玻璃，USG)膜 所形成，而第二覆蓋膜280由一具有400至600奈米厚度的氮 化矽膜形成。在形成配線的同時亦形成有墊。一聚醯亞胺 膜係形成且被圖案化以完成一具有FeRAM之半導體元件。 利用上述實施例方法來形成原型樣本，各原型樣本所 20具有的結構中係使依此次序從底部堆積之一 15〇奈米厚的 pt下電極、一 150奈米厚的Ρζτ鐵電膜、一2〇〇奈米厚的“ο 上電極及一 100奈米厚的Pt氫屏蔽層之一疊層經由鎢插塞 連接至第一鋁配線。測量各原型樣本之上及下電極的接觸 電阻。藉由在一鏈串連接部中連接數個接觸部來測量每100 15 1270197 個接觸部之電阻。為了比較用， 比較性樣本且測量其電阻。亦知t具有Pt氫屏蔽層之 分鐘之後測量接觸電阻。〜中― 5 10 15 20 對於原型樣本及比較性樣本而^ 、少 部係相同。退火之前，比較性樣本 主下包極之接觸 〇、龟極接觸電阻為2.24 叫14原型樣本的下電極接觸電_、敏26Ω/導孔 。思些接觸電阻視為幾乎相等。 ▼扎 為顯示上電_婦結果L圓形符 Γ二可的測量值，而三角形符號代表退火之後的測量 =49圖料’對科具有喊屏蔽金屬膜的比較性樣 :，上電極在退火前的接觸電阻為6 94…導孔’而對 於:有城屏蔽金屬膜的原型樣本係為2 29 ω/導孔。 氣屏蔽膜的上電極之接觸電阻係為以Ω/導孔，且其幾 ^下电極相等，而不具有Pt氫屏蔽膜的接觸電阻則為6 94 \孔，其為兩倍錢高。請瞭解謂由肋氫屏蔽膜形 成於上電極上來大幅地降低上電極的接觸電阻。 、420C退火之後，具有pt氫屏蔽膜的原型樣本之上帝 二的接觸電阻並未展現顯著改變，而不具有pt氫屏蔽膜: 比較性樣本的上電極之接觸電阻則升高約三倍。請瞭解亦 可错由將岐屏蔽卿成於的上電極上來提 之穩定性。 …、貝何 對於一切換電荷量來測量原型樣本及比較性樣本 =令益特徵。切換電荷量對於不具有朽氫屏蔽膜的比較 十樣本係為Μ.5微庫侖/平方公分（心岣，且對於具朴 16 1270197 氫屏蔽膜之原型樣本係為28.6微庫侖/平方公分。切換電荷 量改良約20%。 上電極120沉積及蝕刻之後，通常在氧大氣中以60分鐘 及65CTC進行恢復退火。進行此退火以移除膜形成及蝕刻程 5序期間之上電極的損害。 苐10A及10B圖係為顯示一比較性樣本及一原型樣本 的電容器表面在上電極钱刻之後於氧中的恢復退火後之 SEM照片。第10A圖顯示電容器表面，其中並未形成以氫屏 蔽膜200且在Ir0上電極12〇形成之後進行退火。異物及凹形 0 /凸形部係存在於表面上。此現象可能發生於當PZT膜110 中具有大量Pb且晶圓中具有大的PZT膜曝露比值（或具有小 的上電極佔用面積比值）之時。表面上的這些異物係視為在 Pb自PZT蒸發及與Ir0反應時形成。 第10B圖顯示電容器表面，其中係在^氫屏蔽膜2〇〇形 15成於Ir0上電極上之後進行退火。並無凹形/凸形部存在於表 面上且表面狀態獲得改善。這可歸因於藉由Pt膜覆蓋住IrQ 表面而抑制了反應所致。 當FeRAM以第8A至8C圖所示方式形成時，諸如 SiON+TEOS膜等氧化防止膜50及氧化鋁膜7〇係放置在鐵 電電容器底下。因此，在間層絕緣膜8(H々CMP期間，無法 監控STI元件隔離區2上之留存膜厚度。如果上電極只由 膜製成，因為自其具有不良的反射，故無法正確地測量上 電極上的膜厚度。已經利用一先導晶圓經由橫剖面SEM來 確認留存的膜厚度藉以估計拋光量。由於朽氫屏蔽膜2〇〇形 17 1270197 成於IrOJi a極120上’具有高的光反射故可光學式測量出 膜厚度目為可監控上電極上的留存膜厚度，故可以避免 由於過度⑽拋光而曝露出鐵電電容器之問題。因為不需 要使用於橫剖面SEM且隨後棄置之先導晶圓，故可降低成 5本亦可測里pt下包極1〇〇上的膜厚度，故可以控管留存膜 厚度。 當pt氫屏蔽膜未形成於ΙίΌ上電極上且省略了膠膜沉 積之前的RF程序時，上電極的接觸電阻係升高約三倍。因 此，膠膜沉積前之RF程序幾乎是關鍵。即便對於具有朽下 1〇電極、ΐΓ〇上電極及丹氫屏蔽膜之結構省略了 RF程序，亦未 觀察到接觸電阻的增加。因此，可省略RF程序。如果省略 RF程序，Pt氫屏蔽膜可沉積為較薄。鐵電電容器的餘刻將 變得容易。 ' 上述實施例中，如第5圖所示，形成用於鐵電電容器的 15上及下電極之接觸孔且進行恢復退火之後，下傳導性插塞 的接觸孔係如第6圖所示開啟，而各種不同的鶴插塞係在如 第7A圖所示之相同時間形成。 第11圖為根據本發明的一修改之一半導體元件的橫剖 視圖。一第二間層絕緣膜8〇沉積及藉由CMp加以平面化之 20後，用於下傳導性插塞的接觸孔係形成經過第二間層絕緣 月果。由一20奈米厚的Ti膜及一50微米厚的TiN膜所形成之一 膠膜230係形成於接觸孔的内壁中而曝露出下傳導性插夷 ，且形成一鐫膜240以形成一埋設在各接觸孔中之鎢插矣 250。 i 18 1270197 隨後，-具有動奈米厚度的氮氧化销係沉積以形成 一氧化防止膜55。接著，用於鐵電電容器的上及下電極之 接觸孔210及220係形成經過氧化防止膜55及間層絕緣膜8〇 。此狀態中，在氧大氣中以50(TC及60分鐘進行恢復退火。 5因為鎢插塞250覆蓋有氧化防止膜55而可防止其被氧化。 氧化防止膜55隨後受到蝕刻及移除，且利用類似於第 7A圖所示的程序形成一 75奈米厚的TiN膜藉以形成膠膜。 在膠膜上，沉積一鎢膜，且藉由CMP移除其一不需要部分 以形成埋設在接觸孔210及220中之嫣插塞。隨後，進行米員 10 似於上述實施例之程序。 第12圖為根據實施例的另一修改之一半導體元件的产 剖視圖。一弟一間層絕緣膜80係沉積及被圖案化，且進行 用於脫水的退火。然後，形成一具有50奈米厚度的氧化鋁 膜82。一具有200奈米厚度的輔助間層絕緣膜84係形成於氧 15化铭膜上。此結構具有間層絕緣膜80、氧化|g膜82及輔 助間層絕緣膜84之一疊層，而取代該實施例的第二間層絕 緣膜80。因為包絡著氧化鋁膜6〇、7〇之鐵電電容器係進一 步覆蓋有氧化鋁膜82及鎢插塞，可改良防濕效能。 上述實施例中，鐵電電容器係形成於元件隔離區中而 2〇電容器電極的引線係經由接觸孔自上側形成。鐵電電容器 可形成於傳導性插塞上以降低佔用面積。 第13圖為根據第二實施例之一採用一所謂堆積電容器 結構的半導體元件之橫剖視圖。主要直接描述與第一實施 例之差異點。形成一元件隔離區、井、MOS電晶體、一覆 19 1270197 蓋膜9及一間層絕緣膜3 〇之程序係類似於第一實施例。在此 階段，一鎢插塞40係藉由類似於第一實施例的程序形成於 第13圖中央區域所顯示之共同沒區中。 一氧化防止膜51及一氧化矽膜52係藉由類似於第一實 5施例的程序形成於間層絕緣膜30上，覆蓋住鶴插塞4〇。二 不同^係在於：一鶴插塞並未在此階段形成於相對的源區 上。隨後，形成接觸孔以曝露出相對的源區，沉積一膠膜 46及-嫣膜47且藉由CMP移除其一不需要部分以形成肺 塞45。 10 一連接至鎢插塞45之下電極1〇〇、一鐵電膜11()、一上 電極120及一氫屏蔽金屬膜2〇〇係利用相同罩幕加以沉積及 餘刻以形成鐵電電容器。沉積一氧化紹膜7〇而覆蓋住鐵電 電容器，且在其上形成一第二間層絕緣膜8〇。 將接觸孔形成為曝露出鎢插塞4〇及上電極12〇上的氫 15屏蔽膜200,且利用一膠膜23〇及一鐫膜24〇形成鶴插塞⑽ 。一下障壁金屬膜140、一！呂主配線層15〇及一上障壁金屬 膜160形成於間層絕緣麵上以形成連接至嫣插塞25〇之銘 配線130。因為電容器佔用的區域係疊置於M〇s電晶體上， 可有效率地利用基材面積。 上述貝施例中，使用一丁以膜或一bn膜+ — TiN膜作為 鎢插塞的膠膜。在開啟用於鐵電電容器的上電極之一接觸 孔、以一高溫形&一TiN_及形成__w膜之程序中，如果 伽膜被PZT鐵電膜的Ir0上電㈣出之氧所氧化，則形成絕 、，彖性氧化鈦。足可能導致上電極的接觸電阻增加或接觸電 20 1270197 阻的不穩定性之問題。為了改良防氧化效能，較佳對於膠 膜230的材料使用TiAIN取代TiN。譬如，一具有組成物 Ti^Al^之合金靶材係放置在一 DC磁控管濺鍍系統的一反 應室中，並以16 seem導入Ar且以1〇〇 seem導入N2同時將一 5 晶圓加熱至200°C。壓力穩定於3.8托耳(t〇rr)之後，供應一 18仟瓦(kW)的DC功率以開始放電。譬如，形成一具有75奈 米厚度的TiAIN膜。所形成的TiAIN膜之組成物係為 Ti80Al20N 〇因為此組成物相對較類似於TiN，其上可形成w 膜。 10 為了增強防氧化效能，可增加A1組成物。隨著A1組成 物增加，可能變得難以形成一W膜於TiAIN膜上。在此例中 ，如第7B圖所示，首先一TiAIN膜係形成為下膠膜231且然 後一TiN膜形成為上膠膜232。在此例中，可容易地形成w 晶核（長晶）。 15 第1圖所示的空隙係可歸因於：鎢膜的TiN膠膜藉由濺 鍍形成之後在w膜形成程序期間，高溫的氫係滲透過TiN膠 膜且抵達IrO上電極所致。可以改良w膜形成程序。 第14A圖顯示一習知W膜形成程序的細節。此表係列出 處於各步驟數之時間（秒）、壓力（帕（pa))、溫度（。〇、wF6 20 流率（sccm)、Ar流率（seem)、SHU流率（sccm)、氏流率（sccm) 、及N2流率（seem)。整體程序由九個步驟構成，而溫度對 於所有步驟固定在41〇。(：。 步驟1中，氣體未供應至一反應室，此步驟係為排放氣 體之一初步步驟。步驟2及3中，作為W來源之”？6氣仍未流 21 1270197 動’但導入了 Ar、SiH4、H2及N2且壓力維持在2667帕。& 晶核係被附接。步驟4及5中，導入Wf6氣以附接w晶核。赉 驟2至5係合稱為初始沉積。譬如，形成一具有80奈米厚泠 之初始W膜。 步驟6及7為主沉積。供應WF6氣體及％氣連同射及坟 作為反應源氣體。SiH4的流率係降低至〇。譬如，成長〜戽 有220奈米厚度之…膜且具有300奈米的總厚度。步驟8中， 停止供應WF6。此氣體切換至一通風線以拋除氣體。步鳞9 中，停止供應所有氣體且壓力降低至〇。 10 15 20 11*0上书極的還原係視為主要由初始沉積中的η〗氣力 以執行。步驟2、4及5與其他步驟中，供應聊sccm或 大机率的％ ’步驟5持續—段86秒的長時間。雖然在主 的步驟6中亦供應丨·⑽的出，因為此步驟係在初始个 積之後進行且初始W膜已經形成，故認為氫抵達上^ 的機率係降低。 第14B圖顯示根據本發明的此實施例之—w膜形 序。與苐14,所示的W膜形成程序之—差異點係在於 初始"積期間並未供應H威。即便SH4被溶解且產生H Η量係很小。藉由抑制氫量，可在w膜形成程序期 =果=極及氧化物鐵電膜之損害。即便流率心 ’’’、 刀地抑制H2氣流率，可望具有類似的效庫。链 小 如’主沉積期間之平均的Μ流率係降低至五分之:或二 果^膜或—TaN膜形成為第7B圖所示的下膠膜 22 1270197 231且在其上形成一TiN膜，氫屏蔽效能可望改善。可使用 一 Ta膜或一 TaN膜及一 Ti膜之一疊層作為下膠膜。 已經就較佳實施例來描述本發明。本實施例不單限於 上述實施例。譬如，可依需要採用以引用方式併入本文的 5日本先行公開專利公告Ν〇· 2004-193430號的實施例中所描 述之FeRAM的結構及其製造方法。熟習該技術者瞭解可作 出其他各種不同修改、改良、組合及類似物。 I：圖式簡單說明】 第1A圖為顯示初步研究中所使用的一鐵電電容器之一 1〇上電極接觸部的橫剖視圖，而第1B圖為顯示一原型樣本的 橫剖面之一SEM照片； 第2A至2D圖、第3至6圖、第7A及7B圖、及第8A至8C 圖係為顯示根據第一實施例之一具有一FeRAM的半導體元 件之製造方法的橫剖視圖； 15 第9圖為顯示第一實施例的方法所形成之樣本的接觸 電阻之測量結果的圖形； 第10A及10B圖為顯示第一實施例的方法所形成之樣 本的上電極表面之SEM照片； 第11圖為顯示根據第一實施例的第一修改之一具有一 20 FeRAM的半導體元件之製造方法的橫剖視圖； 第12圖為顯示根據第一實施例的第二修改之一具有一 FeRAM的半導體元件之製造方法的橫剖視圖； 第13圖為顯示根據第二實施例之一具有一 FeRAM的半 導體元件之結構的橫剖視圖； 23 1270197 第14A及14B圖為根據實施例列出W膜形成方法之程 序的圖表。 【主要元件符號說明】 1…;e夕基材 2-"STI元件隔離區 3…井 4···閘絕緣膜 6…閘電極 7…側壁間隔件 8···源/汲區 9…覆蓋膜 9a…氧化石夕膜 9b…氮化矽膜 30…第一間層絕緣膜，電漿 TEOS氧化矽膜 40,45,250…鎢插塞 41…引導膜 41&，141,161〜11層 4比，142，162".1^層 42,47,240···鎢膜 46…膠膜 50,55···氧化防止膜 51…氧化防止膜，氮氧化矽 (SiON)膜 52,80〜丁£〇3氧化矽膜 60,70,82…氧化鋁膜 80…第二間層絕緣膜 84…輔助間層絕緣膜 90,210,220…接觸孔 100···下電極 110···鐵電膜 120···上電極 130…鋁配線，鋁配線層 140···下障壁金屬膜 150···鋁主配線層 160…上障壁金屬層，上障壁金 屬膜 170—SiON防反射膜 200···氫屏蔽金屬膜 230···ΉΝ引導膜，TiN膠膜 231···Ή膜,下膠膜 232···ΉΝ膜，上膠膜 270···第一覆蓋膜 280···第二覆蓋膜 300…第三間層絕緣膜 310…第三鎢插塞 24

Claims (1)

1270197 十、申請專利範圍： 1. 一種半導體元件，包含： 一半導體基材； 一MOS電晶體，其形成於該半導體基材中且具有一 5 絕緣閘及位於該絕緣閘兩側上之源/汲區； 一鐵電電容器，其形成於該半導體基材上且具有一 下電極、一鐵電層及一上電極； 一金屬膜，其形成於該上電極上且具有該上電極厚 度的一半或更薄之一厚度； 10 一間層絕緣膜，其埋設該鐵電電容器及該金屬膜； 一傳導性插塞，其形成經過該間層絕緣膜、抵達該 金屬膜且包括一傳導性膠膜及一鎢體部；及 一鋁配線，其形成於該間層絕緣膜上且連接至該傳 導性插塞。 15 2.如申請專利範圍第1項之半導體元件，其中該金屬膜為 一 Pt膜或一 Ir膜。 3. 如申請專利範圍第1項之半導體元件，其中該傳導性膠 膜含有一 TiAIN層。 4. 如申請專利範圍第1項之半導體元件，其中該下電極及 20 該金屬膜為一Pt膜。 5. 如申請專利範圍第1項之半導體元件，其中該鐵電層為 一 PZT層而該上電極為一 ΙιΌχ層。 6. —種半導體元件製造方法，包含下列步驟： (a)形成一 MOS電晶體於一半導體基材中； 25 1270197 (b) 形成一下絕緣層於該半導體基材上方，該下絕緣 層係埋設該MOS電晶體； (c) 將一傳導性插塞形成經過該下絕緣層且連接至 該MOS電晶體； 5 (d)在該下絕緣層上形成一下電極層、一鐵電層、一 上電極層及一金屬層之一疊層，該金屬層係具有該上電 極層厚度的一半或更薄之一厚度且具有一氫抵抗效能； (e)圖案化該疊層以形成一鐵電電容器結構，該鐵電 電容器結構係包括一下電極、一鐵電膜、一上電極及一 10 金屬膜；（f)將一間層絕緣膜形成為埋設該鐵電電容器結 構； (g) 將一鎢插塞形成經過該間層絕緣膜，該鎢插塞係 抵達該金屬膜；及 (h) 形成一鋁配線於該間層絕緣膜上，該鋁配線係連 15 接至鎢插塞。 7.如申請專利範圍第6項之半導體元件製造方法，其中該 步驟(g)包含： (g-Ι)將一接觸孔形成經過該間層絕緣膜； (g-2)將一傳導性膠膜形成為覆蓋住該接觸孔的一 20 内表面； (g-3)藉由一還原反應形成一鎢層於該傳導性膠膜 上；及 (g-4)移除該間層絕緣膜上之一不需要部分以留下 一鎢插塞於該接觸孔中。 26 1270197 8.如申請專利範圍第7項之半導體元件製造方法，其中該 步驟(g-3)係包括一藉由供應氫來形成一鐫層之主成長 步驟及一藉由相較於該主成長步驟抑制氫供應量來成 長一鶴層之初始成長步驟。 5 9.如申請專利範圍第6項之半導體元件製造方法，其中該 步驟(e)係利用不同罩幕來蝕刻呈現一階台及接連階式 階段形狀之該下電極層、該鐵電層、該上電極層及該金 屬膜之一組合。 10.如申請專利範圍第9項之半導體元件製造方法，其中該 10 步驟(g)亦形成一連接至該下電極之鎢插塞。 27
TW094113454A 2005-01-18 2005-04-27 Semiconductor device having ferroelectric capacitor and its manufacture method TWI270197B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2005010672A JP4785030B2 (ja) 2005-01-18 2005-01-18 半導体装置とその製造方法

Publications (2)

Publication Number Publication Date
TW200627629A TW200627629A (en) 2006-08-01
TWI270197B true TWI270197B (en) 2007-01-01

Family

ID=36682988

Family Applications (1)

Application Number Title Priority Date Filing Date
TW094113454A TWI270197B (en) 2005-01-18 2005-04-27 Semiconductor device having ferroelectric capacitor and its manufacture method

Country Status (5)

Country Link
US (1) US7518173B2 (zh)
JP (1) JP4785030B2 (zh)
KR (1) KR100692466B1 (zh)
CN (1) CN100461421C (zh)
TW (1) TWI270197B (zh)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4601896B2 (ja) * 2002-10-30 2010-12-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP4778765B2 (ja) * 2005-10-07 2011-09-21 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP4703349B2 (ja) * 2005-10-11 2011-06-15 Ｏｋｉセミコンダクタ株式会社 アモルファス膜の成膜方法
KR100989086B1 (ko) * 2005-11-29 2010-10-25 후지쯔 세미컨덕터 가부시키가이샤 반도체 장치와 그 제조 방법
JP2007180191A (ja) * 2005-12-27 2007-07-12 Fujitsu Ltd 膜厚測定方法および半導体装置の製造方法
US7857948B2 (en) * 2006-07-19 2010-12-28 Oerlikon Trading Ag, Trubbach Method for manufacturing poorly conductive layers
US8093698B2 (en) * 2006-12-05 2012-01-10 Spansion Llc Gettering/stop layer for prevention of reduction of insulating oxide in metal-insulator-metal device
KR100857999B1 (ko) * 2006-12-28 2008-09-10 동부일렉트로닉스 주식회사 씨모스 이미지센서 및 그 제조방법
JP2008177266A (ja) * 2007-01-17 2008-07-31 Fujitsu Ltd 半導体基板、および半導体装置の製造方法
JP2008198885A (ja) * 2007-02-15 2008-08-28 Fujitsu Ltd 半導体装置およびその製造方法
JP4320679B2 (ja) 2007-02-19 2009-08-26 セイコーエプソン株式会社 強誘電体メモリ装置の製造方法
WO2008102438A1 (ja) * 2007-02-21 2008-08-28 Fujitsu Microelectronics Limited 半導体装置及びその製造方法
JP5170101B2 (ja) * 2007-11-02 2013-03-27 富士通セミコンダクター株式会社 半導体装置とその製造方法
JP2009130207A (ja) 2007-11-26 2009-06-11 Nec Electronics Corp 半導体装置および半導体装置の製造方法
JP2009231445A (ja) * 2008-03-21 2009-10-08 Toshiba Corp 半導体記憶装置
US8450168B2 (en) * 2010-06-25 2013-05-28 International Business Machines Corporation Ferro-electric capacitor modules, methods of manufacture and design structures
US9012966B2 (en) * 2012-11-21 2015-04-21 Qualcomm Incorporated Capacitor using middle of line (MOL) conductive layers

Family Cites Families (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2889430B2 (ja) 1992-05-14 1999-05-10 シャープ株式会社 コンタクト部形成方法
JP2917916B2 (ja) * 1996-06-12 1999-07-12 日本電気株式会社 強誘電体を用いた半導体集積回路とその製造方法
JP3215345B2 (ja) 1997-03-19 2001-10-02 富士通株式会社 半導体装置の製造方法
JPH10293698A (ja) 1997-04-21 1998-11-04 Oki Electric Ind Co Ltd 二重系装置
JPH11195768A (ja) 1997-10-22 1999-07-21 Fujitsu Ltd ペロブスカイト型酸化物膜を含む電子装置とその製造方法及び強誘電体キャパシタ
US6346741B1 (en) 1997-11-20 2002-02-12 Advanced Technology Materials, Inc. Compositions and structures for chemical mechanical polishing of FeRAM capacitors and method of fabricating FeRAM capacitors using same
US6165802A (en) * 1998-04-17 2000-12-26 Symetrix Corporation Method of fabricating ferroelectric integrated circuit using oxygen to inhibit and repair hydrogen degradation
KR100329773B1 (ko) 1998-12-30 2002-05-09 박종섭 에프램 소자 제조 방법
JP3331334B2 (ja) * 1999-05-14 2002-10-07 株式会社東芝 半導体装置の製造方法
JP2000349246A (ja) 1999-06-04 2000-12-15 Hitachi Ltd 誘電体素子
KR20010018256A (ko) * 1999-08-18 2001-03-05 윤종용 수소 내성 강화를 위한 강유전체 캐패시터의 제조방법
US6635528B2 (en) 1999-12-22 2003-10-21 Texas Instruments Incorporated Method of planarizing a conductive plug situated under a ferroelectric capacitor
US6576546B2 (en) * 1999-12-22 2003-06-10 Texas Instruments Incorporated Method of enhancing adhesion of a conductive barrier layer to an underlying conductive plug and contact for ferroelectric applications
KR20010061557A (ko) 1999-12-28 2001-07-07 박종섭 반도체 메모리 소자 및 그 제조 방법
JP2001358311A (ja) 2000-06-12 2001-12-26 Nec Corp 半導体装置およびその製造方法
JP2002176149A (ja) * 2000-09-28 2002-06-21 Sharp Corp 半導体記憶素子およびその製造方法
JP2002299577A (ja) 2001-03-29 2002-10-11 Seiko Epson Corp 強誘電体薄膜素子の製造方法ならびに強誘電体薄膜素子
JP2003152165A (ja) * 2001-11-15 2003-05-23 Fujitsu Ltd 半導体装置およびその製造方法
JP4067079B2 (ja) 2001-12-26 2008-03-26 松下電器産業株式会社 半導体装置及びその製造方法
JP4368085B2 (ja) 2002-01-08 2009-11-18 富士通マイクロエレクトロニクス株式会社 半導体装置の製造方法
JP3994017B2 (ja) 2002-02-28 2007-10-17 富士通株式会社 半導体装置の製造方法
KR100476376B1 (ko) * 2002-07-19 2005-03-16 주식회사 하이닉스반도체 반도체 장치 제조방법
JP2004095861A (ja) * 2002-08-30 2004-03-25 Fujitsu Ltd 半導体装置及びその製造方法
JP4601896B2 (ja) * 2002-10-30 2010-12-22 富士通セミコンダクター株式会社 半導体装置及びその製造方法
JP2004193430A (ja) 2002-12-12 2004-07-08 Fujitsu Ltd 半導体装置及びその製造方法
JP2004296534A (ja) * 2003-03-25 2004-10-21 Seiko Epson Corp 半導体装置、半導体装置の製造方法、強誘電体メモリ、及び電子機器
JP2005327989A (ja) * 2004-05-17 2005-11-24 Toshiba Corp 半導体装置及びその製造方法

Also Published As

Publication number Publication date
US7518173B2 (en) 2009-04-14
JP2006202848A (ja) 2006-08-03
JP4785030B2 (ja) 2011-10-05
US20060157762A1 (en) 2006-07-20
KR20060083839A (ko) 2006-07-21
CN1808717A (zh) 2006-07-26
TW200627629A (en) 2006-08-01
CN100461421C (zh) 2009-02-11
KR100692466B1 (ko) 2007-03-09

Similar Documents

Publication Publication Date Title
TWI270197B (en) Semiconductor device having ferroelectric capacitor and its manufacture method
JP4838811B2 (ja) 強誘電性キャパシタ積層エッチ・クリーニング
JP5568845B2 (ja) 半導体装置の製造方法
JP2004095861A (ja) 半導体装置及びその製造方法
JP4690234B2 (ja) 半導体装置及びその製造方法
WO2007063573A1 (ja) 半導体装置とその製造方法
JP4690985B2 (ja) 不揮発性記憶装置およびその製造方法
JP2005183842A (ja) 半導体装置の製造方法
JP2004349474A (ja) 半導体装置とその製造方法
JP4252537B2 (ja) 半導体装置の製造方法
JP5534170B2 (ja) 半導体装置及びその製造方法
JP4105656B2 (ja) 半導体装置及びその製造方法
JP2004087807A (ja) 半導体装置及びその製造方法
JP2008135669A (ja) 半導体装置及びその製造方法
JP2004128406A (ja) 半導体装置およびその製造方法
JP2012074479A (ja) 半導体装置の製造方法
JP2011119417A (ja) 半導体装置の製造方法
JP4703500B2 (ja) 半導体装置の製造方法
JP2008192914A (ja) 半導体装置及びその製造方法
JP4718193B2 (ja) 半導体装置の製造方法
JP5338150B2 (ja) 半導体装置の製造方法
JP2003218224A (ja) 半導体装置及びその製造方法
US20080258192A1 (en) Semiconductor device and manufacturing method thereof
JP2006100405A (ja) 強誘電体メモリの製造方法
JP2004179497A (ja) 半導体装置および半導体装置の製造方法

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees