JP2002299577A - 強誘電体薄膜素子の製造方法ならびに強誘電体薄膜素子 - Google Patents
強誘電体薄膜素子の製造方法ならびに強誘電体薄膜素子Info
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Landscapes
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】水素にたいしてバリア性を示す薄膜を強誘電体
薄膜キャパシタの上電極上に成膜するとき、結晶性を制
御することができないため十分なバリア効果が得られな
いことが課題であった。 【解決手段】強誘電体薄膜キャパシタの上電極として、
予め別の単結晶基板上に結晶性を制御しながら成膜した
金属薄膜を転写形成し、この上に所望の水素バリア膜を
成膜する。
薄膜キャパシタの上電極上に成膜するとき、結晶性を制
御することができないため十分なバリア効果が得られな
いことが課題であった。 【解決手段】強誘電体薄膜キャパシタの上電極として、
予め別の単結晶基板上に結晶性を制御しながら成膜した
金属薄膜を転写形成し、この上に所望の水素バリア膜を
成膜する。
Description
【０００１】
【発明の属する技術分野】近年、PZT（チタン酸ジルコ
ン酸鉛）系に代表されるセラミックス薄膜及びそれらを
用いた強誘電体メモリ、マイクロアクチュエーター、焦
電センサー等のセラミックス薄膜デバイスの研究開発が
盛んにおこなわれている。
ン酸鉛）系に代表されるセラミックス薄膜及びそれらを
用いた強誘電体メモリ、マイクロアクチュエーター、焦
電センサー等のセラミックス薄膜デバイスの研究開発が
盛んにおこなわれている。
【０００２】本発明は、特に半導体基板上に形成された
記憶を保持するための強誘電体薄膜キャパシタとスイッ
チングトランジスタとでメモリセルが構成される強誘電
体薄膜メモリに関する。
記憶を保持するための強誘電体薄膜キャパシタとスイッ
チングトランジスタとでメモリセルが構成される強誘電
体薄膜メモリに関する。
【０００３】
【従来の技術】強誘電体特有の自発分極を利用した不揮
発性メモリ素子（強誘電体メモリ素子）は、その高速書
き込み／読み出し、低電圧動作等の特徴から、従来の不
揮発性メモリのみならず、SRAM（スタティックRAM）やD
RAM等の殆どのメモリに置き換わる可能性を持ってい
る。強誘電体材料としてはチタン酸ジルコン酸鉛（PZ
T）をはじめとするペロブスカイト型酸化物やSrBi2Ta2O
9等のビスマス層状化合物が注目されている。
発性メモリ素子（強誘電体メモリ素子）は、その高速書
き込み／読み出し、低電圧動作等の特徴から、従来の不
揮発性メモリのみならず、SRAM（スタティックRAM）やD
RAM等の殆どのメモリに置き換わる可能性を持ってい
る。強誘電体材料としてはチタン酸ジルコン酸鉛（PZ
T）をはじめとするペロブスカイト型酸化物やSrBi2Ta2O
9等のビスマス層状化合物が注目されている。
【０００４】一般に上述の酸化物材料をキャパシタ絶縁
層として用いる場合、上電極形成後に、各メモリ素子間
の電気的絶縁を主目的としてSiO2等の層間絶縁膜で被覆
される。この膜を成膜する際、反応副生成物として発生
する水素が強誘電体薄膜まで到達すると、その還元作用
によって強誘電体特性が著しく劣化してしまう。また、
スイッチング素子としてのMOSトランジスタは、素子製
造工程で発生するシリコン単結晶中の格子欠陥によって
特性が劣化するため、最終段階において水素混合窒素ガ
ス中で熱処理を施す必要がある。ところがこの工程にお
ける水素濃度は上述の層間絶縁膜形成時にくらべて高濃
度であり、強誘電体薄膜に与えるダメージはより深刻と
なる。
層として用いる場合、上電極形成後に、各メモリ素子間
の電気的絶縁を主目的としてSiO2等の層間絶縁膜で被覆
される。この膜を成膜する際、反応副生成物として発生
する水素が強誘電体薄膜まで到達すると、その還元作用
によって強誘電体特性が著しく劣化してしまう。また、
スイッチング素子としてのMOSトランジスタは、素子製
造工程で発生するシリコン単結晶中の格子欠陥によって
特性が劣化するため、最終段階において水素混合窒素ガ
ス中で熱処理を施す必要がある。ところがこの工程にお
ける水素濃度は上述の層間絶縁膜形成時にくらべて高濃
度であり、強誘電体薄膜に与えるダメージはより深刻と
なる。
【０００５】このような課題を克服するための手段とし
ては強誘電体薄膜キャパシタの上電極上に水素にたいし
てバリア効果を示す薄膜を形成し、強誘電体薄膜を水素
雰囲気から保護する方法が提案されている。成膜手法と
しては、特開平11-126883や特開平11-8355に示されるよ
うにスパッタリング等によって所望材料を上電極上に成
膜するのが一般的である。
ては強誘電体薄膜キャパシタの上電極上に水素にたいし
てバリア効果を示す薄膜を形成し、強誘電体薄膜を水素
雰囲気から保護する方法が提案されている。成膜手法と
しては、特開平11-126883や特開平11-8355に示されるよ
うにスパッタリング等によって所望材料を上電極上に成
膜するのが一般的である。
【０００６】
【発明が解決しようとする課題】水素バリア膜の有力候
補として酸化物材料が精力的に研究されている。IrOxは
その代表例であり、耐還元性がしらべられている。たと
えば、J.Electrochem.Soc.136,1740(1989)やSurface Sc
ience 144,451(1984)では、違った成膜手法で作製され
たIrOx膜間で、還元雰囲気に対する耐性が調べられてい
る。これらの報告によれば、結晶性の違いによって還元
され易さは大きく異なり、結晶性が良いIrOxほど水素耐
性に優れている。一例として、単結晶Irの表面を酸化し
て得られたIrOx薄膜は、700℃近い高温の水素雰囲気に
おいても還元されないという結果が掲載されている。こ
のような結晶性の良好なIrOx薄膜を水素バリア膜として
用いれば、水素雰囲気中においても容易に還元され難
く、水素バリアとして十分な効果が期待できる。
補として酸化物材料が精力的に研究されている。IrOxは
その代表例であり、耐還元性がしらべられている。たと
えば、J.Electrochem.Soc.136,1740(1989)やSurface Sc
ience 144,451(1984)では、違った成膜手法で作製され
たIrOx膜間で、還元雰囲気に対する耐性が調べられてい
る。これらの報告によれば、結晶性の違いによって還元
され易さは大きく異なり、結晶性が良いIrOxほど水素耐
性に優れている。一例として、単結晶Irの表面を酸化し
て得られたIrOx薄膜は、700℃近い高温の水素雰囲気に
おいても還元されないという結果が掲載されている。こ
のような結晶性の良好なIrOx薄膜を水素バリア膜として
用いれば、水素雰囲気中においても容易に還元され難
く、水素バリアとして十分な効果が期待できる。
【０００７】ところが上述のように、水素バリア膜の成
膜には一般的にスパッタリング等の手法が用いられる。
たとえばメタルターゲットを使用して反応性スパッタを
行う場合も、下地すなわち強誘電体薄膜キャパシタの上
電極の結晶性を反映して堆積される。ところが上電極自
体は必ずしも良好な結晶性を有しているとは限らない。
特に強誘電体薄膜がゾルゲル法などの手法によって成膜
されている場合、薄膜は多結晶状である。この上に成膜
される電極は配向性や結晶粒径などはランダムとなって
しまう。さらにこの上に所望のバリア膜を堆積しても、
結晶性まで制御することは困難である。十分なバリア効
果を期待することができないという問題点があった。
膜には一般的にスパッタリング等の手法が用いられる。
たとえばメタルターゲットを使用して反応性スパッタを
行う場合も、下地すなわち強誘電体薄膜キャパシタの上
電極の結晶性を反映して堆積される。ところが上電極自
体は必ずしも良好な結晶性を有しているとは限らない。
特に強誘電体薄膜がゾルゲル法などの手法によって成膜
されている場合、薄膜は多結晶状である。この上に成膜
される電極は配向性や結晶粒径などはランダムとなって
しまう。さらにこの上に所望のバリア膜を堆積しても、
結晶性まで制御することは困難である。十分なバリア効
果を期待することができないという問題点があった。
【０００８】本発明の強誘電体薄膜素子の製造方法は、
水素にたいしてバリア効果を示す薄膜材料の結晶性を制
御することによって、強誘電体薄膜材料の還元による素
子特性の劣化を防止することを目的としている。
水素にたいしてバリア効果を示す薄膜材料の結晶性を制
御することによって、強誘電体薄膜材料の還元による素
子特性の劣化を防止することを目的としている。
【０００９】
【課題を解決するための手段】１）CMOS回路基板上に下
電極を成膜する工程、2)前記下電極上にゾルゲル法によ
って強誘電体薄膜を成膜する工程、３）前記強誘電体薄
膜上に上電極を成膜する工程、４）前記上電極上に水素
に対してバリア性を示す薄膜を成膜する工程、５）前記
1）から4）工程によって得られた積層構造をパターニン
グする工程よりなる強誘電体薄膜素子の製造方法におい
て、前記3)工程が、A)単結晶基板上に金属薄膜Aを形成
する工程、B)前記強誘電体薄膜上に錫薄膜を成膜して、
これをハロゲン化処理する工程、C)前記金属薄膜Aと前
記錫薄膜とを接合する工程、D)前記単結晶基板を剥離す
ることによって前記金属薄膜Aを前記強誘電体薄膜上へ
転写する工程よりなることを特徴とする。
電極を成膜する工程、2)前記下電極上にゾルゲル法によ
って強誘電体薄膜を成膜する工程、３）前記強誘電体薄
膜上に上電極を成膜する工程、４）前記上電極上に水素
に対してバリア性を示す薄膜を成膜する工程、５）前記
1）から4）工程によって得られた積層構造をパターニン
グする工程よりなる強誘電体薄膜素子の製造方法におい
て、前記3)工程が、A)単結晶基板上に金属薄膜Aを形成
する工程、B)前記強誘電体薄膜上に錫薄膜を成膜して、
これをハロゲン化処理する工程、C)前記金属薄膜Aと前
記錫薄膜とを接合する工程、D)前記単結晶基板を剥離す
ることによって前記金属薄膜Aを前記強誘電体薄膜上へ
転写する工程よりなることを特徴とする。
【００１０】上記方法によれば、強誘電体薄膜キャパシ
タの上電極は極めて優れた結晶性を有するため、この上
に堆積する水素にたいしてバリア性を示す薄膜の結晶性
を制御することが可能になるという効果を有する。
タの上電極は極めて優れた結晶性を有するため、この上
に堆積する水素にたいしてバリア性を示す薄膜の結晶性
を制御することが可能になるという効果を有する。
【００１１】請求項2に記載の強誘電体薄膜素子の製造
方法は、前記水素に対してバリア性を示す薄膜としてイ
リジウム酸化膜をもちいることを特徴とする。
方法は、前記水素に対してバリア性を示す薄膜としてイ
リジウム酸化膜をもちいることを特徴とする。
【００１２】上記方法によれば、結晶性の良好なイリジ
ウム酸化膜が得られるため、水素にたいするバリア性が
最大限発揮される。
ウム酸化膜が得られるため、水素にたいするバリア性が
最大限発揮される。
【００１３】請求項3に記載の強誘電体薄膜素子の製造
方法は、前記金属薄膜Aとしてイリジウムをもちいるこ
とを特徴とする。
方法は、前記金属薄膜Aとしてイリジウムをもちいるこ
とを特徴とする。
【００１４】上記方法によれば、イリジウム酸化膜と上
電極との密着力を確保することが可能となるため、素子
の歩留まりが向上するという効果を有する。
電極との密着力を確保することが可能となるため、素子
の歩留まりが向上するという効果を有する。
【００１５】また本発明の製造方法によって作製された
強誘電体薄膜素子は、プロセス中に発生する水素に起因
した強誘電体材料の特性劣化が無いため、きわめて優れ
た素子性能を発揮するという効果を有する。
強誘電体薄膜素子は、プロセス中に発生する水素に起因
した強誘電体材料の特性劣化が無いため、きわめて優れ
た素子性能を発揮するという効果を有する。
【００１６】
【発明の実施の形態】以下、本発明の実施形態を図面に
基づいて説明する。
基づいて説明する。
【００１７】（実施例1）はじめに図1から図6をもちい
て強誘電体薄膜素子の積層過程を模式的に説明する。
て強誘電体薄膜素子の積層過程を模式的に説明する。
【００１８】単結晶シリコン基板101上にスイッチング
トランジスタ102となるMOSトランジスタ及び素子分離領
域103を形成し、さらに層間絶縁膜としてボロン燐ドー
プシリコン酸化膜（BPSG）104を成膜した。
トランジスタ102となるMOSトランジスタ及び素子分離領
域103を形成し、さらに層間絶縁膜としてボロン燐ドー
プシリコン酸化膜（BPSG）104を成膜した。
【００１９】次にリソグラフィ工程により、コンタクト
ホール形成用のレジストパターンを形成後、ドライエッ
チング法によりコンタクトホールを開口した。ポリシリ
コン膜を堆積した後、燐をドーピングした。続けて化学
的機械的研磨によりポリシリコン膜を研磨し、コンタク
トホール内にポリシリコンプラグ105を形成した。
ホール形成用のレジストパターンを形成後、ドライエッ
チング法によりコンタクトホールを開口した。ポリシリ
コン膜を堆積した後、燐をドーピングした。続けて化学
的機械的研磨によりポリシリコン膜を研磨し、コンタク
トホール内にポリシリコンプラグ105を形成した。
【００２０】次に下電極とポリシリコンプラグ105との
バリアメタル層106として窒化チタン膜をスパッタリン
グ法により成膜した。この上に下電極107として白金を
成膜した。
バリアメタル層106として窒化チタン膜をスパッタリン
グ法により成膜した。この上に下電極107として白金を
成膜した。
【００２１】強誘電体薄膜の前駆体溶液としてゾル液を
調合した。溶媒の主成分として2-n-ブトキシエタノール
を用い、これに酢酸鉛三水和物、ジルコニウムアセチル
アセトナートならびにチタニウムテトライソポロポキシ
ドを適量溶解し、所望濃度に調整した。この原料ゾル液
を前記下電極107上にスピンコートによって塗布し、適
当な温度で乾燥をおこなった。ゾル液の塗布と乾燥を繰
り返すことによって所望膜厚の前駆体膜が形成される。
これを最後に750℃で1分間焼成することによってチタン
酸ジルコン酸鉛（以下PZTと表記）薄膜108を得た。さら
にこの上に錫薄膜109をスパッタリング法によって成膜
した。以上の工程によって得られた薄膜の積層構造を図
1に示す。
調合した。溶媒の主成分として2-n-ブトキシエタノール
を用い、これに酢酸鉛三水和物、ジルコニウムアセチル
アセトナートならびにチタニウムテトライソポロポキシ
ドを適量溶解し、所望濃度に調整した。この原料ゾル液
を前記下電極107上にスピンコートによって塗布し、適
当な温度で乾燥をおこなった。ゾル液の塗布と乾燥を繰
り返すことによって所望膜厚の前駆体膜が形成される。
これを最後に750℃で1分間焼成することによってチタン
酸ジルコン酸鉛（以下PZTと表記）薄膜108を得た。さら
にこの上に錫薄膜109をスパッタリング法によって成膜
した。以上の工程によって得られた薄膜の積層構造を図
1に示す。
【００２２】単結晶基板として(100)Si基板115を用意し
た。この上に反応性スパッタリングによってYSZ(Yttria
Stabilized Zirconia)116をヘテロエピタキシャル成長
させた。さらにこの上にスパッタリングによって白金
（Pt）薄膜110を堆積させた。得られた積層構造を図2に
示す。
た。この上に反応性スパッタリングによってYSZ(Yttria
Stabilized Zirconia)116をヘテロエピタキシャル成長
させた。さらにこの上にスパッタリングによって白金
（Pt）薄膜110を堆積させた。得られた積層構造を図2に
示す。
【００２３】はじめにPt薄膜の結晶性をしらべるため、
広角法によるX線回折パターンを得た。観測されたPtの
回折ピークは（100）面由来のもののみであり、成膜さ
れたPt薄膜は（100）配向していることが予想された。
さらに結晶性の詳細をしらべるため、Pt（200）のロッ
キングカーブをしらべることにした。Pt薄膜表面にたい
するX線入射角をθとし、θからのずれをΔθと表記す
る。Δθ＝±10°の範囲内で（200）面からの回折強度
を測定したところ、Δθ＝0°を中心に半値幅が約1°の
鋭いピークが認められた。以上のことからYSZ上に成膜
されたPt薄膜は下地基板の結晶性を反映した（100）強
配向膜であることが明らかになった。
広角法によるX線回折パターンを得た。観測されたPtの
回折ピークは（100）面由来のもののみであり、成膜さ
れたPt薄膜は（100）配向していることが予想された。
さらに結晶性の詳細をしらべるため、Pt（200）のロッ
キングカーブをしらべることにした。Pt薄膜表面にたい
するX線入射角をθとし、θからのずれをΔθと表記す
る。Δθ＝±10°の範囲内で（200）面からの回折強度
を測定したところ、Δθ＝0°を中心に半値幅が約1°の
鋭いピークが認められた。以上のことからYSZ上に成膜
されたPt薄膜は下地基板の結晶性を反映した（100）強
配向膜であることが明らかになった。
【００２４】錫薄膜109の表面にたいして弗化水素（H
F）によって弗化処理を施すことにした。処理方法の概
略を図7に示す。本実施例ではHFを生成するための原料
ガスとしてCF4をもちいている。このガスははじめに容
器201によってH2Oと混合され、続けて放電ユニット202
へ送り込まれる。ここでH2OとCF4が分解され、同時に二
次生成物として反応性のHFが発生する。このHFはH2Oと
共に、予め窒素によって置換されている弗化処理容器20
3内へ送り込まれる。ヒーター204によって適温に加熱さ
れた試料206の表面において、 2HF＋H2O→HF2 −＋H3O＋ の反応が生じ、HF2 −によって試料表面が弗化される。
ここでは錫薄膜109の表面が弗化処理された。
F）によって弗化処理を施すことにした。処理方法の概
略を図7に示す。本実施例ではHFを生成するための原料
ガスとしてCF4をもちいている。このガスははじめに容
器201によってH2Oと混合され、続けて放電ユニット202
へ送り込まれる。ここでH2OとCF4が分解され、同時に二
次生成物として反応性のHFが発生する。このHFはH2Oと
共に、予め窒素によって置換されている弗化処理容器20
3内へ送り込まれる。ヒーター204によって適温に加熱さ
れた試料206の表面において、 2HF＋H2O→HF2 −＋H3O＋ の反応が生じ、HF2 −によって試料表面が弗化される。
ここでは錫薄膜109の表面が弗化処理された。
【００２５】シリコン基板(CMOS回路基板)101と(100)Si
基板115を重ね合わせ、両基板を加熱しながら適当な圧
力を印加した。試料断面の模式図を図3に示す。はじ
め、錫薄膜109の表面には弗素原子が結合しているが、
ある温度に達するとその結合が切れ始める。代わって錫
はPt110と結合し、錫とPtの共晶が形成される。接合面
全体に共晶が形成されることによって接合がより強固に
なる。充分な時間が経過した後、基板同士を引きはがし
たところ、図4に示されるように、YSZ薄膜116とPt薄膜1
10との界面において剥離が生じ、Pt薄膜110が(100)Si基
板115上からPZT薄膜108上へ転写された。
基板115を重ね合わせ、両基板を加熱しながら適当な圧
力を印加した。試料断面の模式図を図3に示す。はじ
め、錫薄膜109の表面には弗素原子が結合しているが、
ある温度に達するとその結合が切れ始める。代わって錫
はPt110と結合し、錫とPtの共晶が形成される。接合面
全体に共晶が形成されることによって接合がより強固に
なる。充分な時間が経過した後、基板同士を引きはがし
たところ、図4に示されるように、YSZ薄膜116とPt薄膜1
10との界面において剥離が生じ、Pt薄膜110が(100)Si基
板115上からPZT薄膜108上へ転写された。
【００２６】Pt110上に反応性スパッタによりIrOx薄膜
を成膜した(図5)。IrOx薄膜の結晶性をしらべるため、
広角法によるX線回折パターンを得た。観測されたIrOx
の回折ピークは（101）面由来のもののみであり、成膜
されたIrOx薄膜は（101）配向していることが予想され
た。さらに結晶性の詳細をしらべるため、IrOx（101）
のロッキングカーブをしらべることにした。IrOx薄膜表
面にたいするX線入射角をθとし、θからのずれをΔθ
と表記する。Δθ＝±10°の範囲内で（101）面からの
回折強度を測定したところ、Δθ＝0°を中心に半値幅
が約2°の鋭いピークが認められた。以上のことからIrO
xはPtの結晶性を反映した（101）強配向膜であることが
明らかになった。
を成膜した(図5)。IrOx薄膜の結晶性をしらべるため、
広角法によるX線回折パターンを得た。観測されたIrOx
の回折ピークは（101）面由来のもののみであり、成膜
されたIrOx薄膜は（101）配向していることが予想され
た。さらに結晶性の詳細をしらべるため、IrOx（101）
のロッキングカーブをしらべることにした。IrOx薄膜表
面にたいするX線入射角をθとし、θからのずれをΔθ
と表記する。Δθ＝±10°の範囲内で（101）面からの
回折強度を測定したところ、Δθ＝0°を中心に半値幅
が約2°の鋭いピークが認められた。以上のことからIrO
xはPtの結晶性を反映した（101）強配向膜であることが
明らかになった。
【００２７】次に下電極、PZT薄膜、上電極およびIrOx
薄膜を所望サイズにパターニングした。この上に層間絶
縁膜112としてプラズマ化学気相成長法によりTEOS(Tetr
aethylorthosilicate)膜を堆積した。強誘電体薄膜キャ
パシタの上電極と電気的コンタクトを得るための開口部
を設けた後、金属配線113を形成した。得られた素子構
造を図6に示す。これは特にスタック型と呼ばれ、高集
積化を目指したメモリセル構造のひとつである（試料
１）。
薄膜を所望サイズにパターニングした。この上に層間絶
縁膜112としてプラズマ化学気相成長法によりTEOS(Tetr
aethylorthosilicate)膜を堆積した。強誘電体薄膜キャ
パシタの上電極と電気的コンタクトを得るための開口部
を設けた後、金属配線113を形成した。得られた素子構
造を図6に示す。これは特にスタック型と呼ばれ、高集
積化を目指したメモリセル構造のひとつである（試料
１）。
【００２８】一方、比較のため従来法によって同様な構
造の強誘電体メモリセルを作製した。すなわち、上電極
としてPt薄膜を強誘電体薄膜上に設ける際、ここではス
パッタリング法によって直接堆積し、この上に連続して
IrOxを成膜した。X線回折法をもちいて上述と同様な手
順により結晶性を調べたところ、IrOxは特定の配向性を
示さずランダムな多結晶性薄膜であることがわかった。
最終的に得られるメモリ素子の構造は、錫薄膜が積層構
造中に含まれないこと以外、図6と同じである（試料
２）。
造の強誘電体メモリセルを作製した。すなわち、上電極
としてPt薄膜を強誘電体薄膜上に設ける際、ここではス
パッタリング法によって直接堆積し、この上に連続して
IrOxを成膜した。X線回折法をもちいて上述と同様な手
順により結晶性を調べたところ、IrOxは特定の配向性を
示さずランダムな多結晶性薄膜であることがわかった。
最終的に得られるメモリ素子の構造は、錫薄膜が積層構
造中に含まれないこと以外、図6と同じである（試料
２）。
【００２９】それぞれの方法で得られたメモリ素子の性
能を比較することにした。本実施例では強誘電体薄膜キ
ャパシタの特性に注目するため、ヒステリシスカーブを
しらべた。結果を図8に示す。
能を比較することにした。本実施例では強誘電体薄膜キ
ャパシタの特性に注目するため、ヒステリシスカーブを
しらべた。結果を図8に示す。
【００３０】図8から明らかなように、本発明の方法に
よって得られた強誘電体薄膜キャパシタは従来法で得ら
れたものよりも良好なヒステリシス特性を示す。特に残
留分極量は従来法で得られたキャパシタよりも格段に大
きく、このことはメモリ動作の安定性を確保する上でき
わめて有利である。
よって得られた強誘電体薄膜キャパシタは従来法で得ら
れたものよりも良好なヒステリシス特性を示す。特に残
留分極量は従来法で得られたキャパシタよりも格段に大
きく、このことはメモリ動作の安定性を確保する上でき
わめて有利である。
【００３１】層間絶縁膜212の形成時には水素の発生が
伴う。この水素が強誘電体薄膜キャパシタに到達するの
を防ぐ目的でIrOxをバリア層として形成したが、その結
晶性の違いによってバリア効果に顕著な差が現れたと考
えられる。
伴う。この水素が強誘電体薄膜キャパシタに到達するの
を防ぐ目的でIrOxをバリア層として形成したが、その結
晶性の違いによってバリア効果に顕著な差が現れたと考
えられる。
【００３２】本発明の方法をもちいると、強誘電体薄膜
の結晶性に関係無く上電極（Pt）の結晶性を制御するこ
とができる。この上に成膜されるIrOxも上電極（Pt）の
結晶性を反映して優れた結晶性を有するため、より効果
的な水素バリア性を発現したと考えられる。強誘電体薄
膜の特性はキャパシタ加工後においても劣化することな
く維持される。メモリ素子としての信頼性は劇的に向上
したといえる。
の結晶性に関係無く上電極（Pt）の結晶性を制御するこ
とができる。この上に成膜されるIrOxも上電極（Pt）の
結晶性を反映して優れた結晶性を有するため、より効果
的な水素バリア性を発現したと考えられる。強誘電体薄
膜の特性はキャパシタ加工後においても劣化することな
く維持される。メモリ素子としての信頼性は劇的に向上
したといえる。
【００３３】（実施例２）図9から図14をもちいて強誘
電体薄膜素子の積層過程を模式的に説明する。
電体薄膜素子の積層過程を模式的に説明する。
【００３４】単結晶シリコン基板401上にスイッチング
トランジスタ402となるMOSトランジスタ及び素子分離領
域403を形成し、さらに層間絶縁膜としてボロン燐ドー
プシリコン酸化膜（BPSG）404を成膜した。
トランジスタ402となるMOSトランジスタ及び素子分離領
域403を形成し、さらに層間絶縁膜としてボロン燐ドー
プシリコン酸化膜（BPSG）404を成膜した。
【００３５】次にリソグラフィ工程により、コンタクト
ホール形成用のレジストパターンを形成後、ドライエッ
チング法によりコンタクトホールを開口した。ポリシリ
コン膜を堆積した後、燐をドーピングした。続けて化学
的機械的研磨によりポリシリコン膜を研磨し、コンタク
トホール内にポリシリコンプラグ405を形成した。
ホール形成用のレジストパターンを形成後、ドライエッ
チング法によりコンタクトホールを開口した。ポリシリ
コン膜を堆積した後、燐をドーピングした。続けて化学
的機械的研磨によりポリシリコン膜を研磨し、コンタク
トホール内にポリシリコンプラグ405を形成した。
【００３６】次に下電極とポリシリコンプラグ405との
バリアメタル層406として窒化チタン膜をスパッタリン
グ法により成膜した。この上に下電極407として白金を
成膜した。
バリアメタル層406として窒化チタン膜をスパッタリン
グ法により成膜した。この上に下電極407として白金を
成膜した。
【００３７】強誘電体薄膜の前駆体溶液としてゾル液を
調合した。溶媒の主成分として2-n-ブトキシエタノール
を用い、これに酢酸鉛三水和物、ジルコニウムアセチル
アセトナートならびにチタニウムテトライソポロポキシ
ドを適量溶解し、所望濃度に調整した。この原料ゾル液
を前記下電極407上にスピンコートによって塗布し、適
当な温度で乾燥をおこなった。ゾル液の塗布と乾燥を繰
り返すことによって所望膜厚の前駆体膜が形成される。
これを最後に750℃で1分間焼成することによってチタン
酸ジルコン酸鉛（以下PZTと表記）薄膜408を得た。さら
にこの上に錫薄膜409をスパッタリング法によって成膜
した。以上の工程によって得られた薄膜の積層構造を図
9に示す。
調合した。溶媒の主成分として2-n-ブトキシエタノール
を用い、これに酢酸鉛三水和物、ジルコニウムアセチル
アセトナートならびにチタニウムテトライソポロポキシ
ドを適量溶解し、所望濃度に調整した。この原料ゾル液
を前記下電極407上にスピンコートによって塗布し、適
当な温度で乾燥をおこなった。ゾル液の塗布と乾燥を繰
り返すことによって所望膜厚の前駆体膜が形成される。
これを最後に750℃で1分間焼成することによってチタン
酸ジルコン酸鉛（以下PZTと表記）薄膜408を得た。さら
にこの上に錫薄膜409をスパッタリング法によって成膜
した。以上の工程によって得られた薄膜の積層構造を図
9に示す。
【００３８】単結晶基板として(100)Si基板415を用意し
た。この上に反応性スパッタリングによってYSZ(Yttria
Stabilized Zirconia)416をヘテロエピタキシャル成長
させた。さらにこの上にスパッタリングによってイリジ
ウム（Ir）薄膜410を堆積させた。得られた積層構造を
図10に示す。
た。この上に反応性スパッタリングによってYSZ(Yttria
Stabilized Zirconia)416をヘテロエピタキシャル成長
させた。さらにこの上にスパッタリングによってイリジ
ウム（Ir）薄膜410を堆積させた。得られた積層構造を
図10に示す。
【００３９】はじめにIr薄膜の結晶性をしらべるため、
広角法によるX線回折パターンを得た。観測されたIrの
回折ピークは（100）面由来のもののみであり、成膜さ
れたIr薄膜は（100）配向していることが予想された。
さらに結晶性の詳細をしらべるため、Ir（200）のロッ
キングカーブをしらべることにした。Ir薄膜表面にたい
するX線入射角をθとし、θからのずれをΔθと表記す
る。Δθ＝±10°の範囲内で（200）面からの回折強度
を測定したところ、Δθ＝0°を中心に半値幅が約1°の
鋭いピークが認められた。以上のことからYSZ上に成膜
されたIr薄膜は下地基板の結晶性を反映した（100）強
配向膜であることが明らかになった。
広角法によるX線回折パターンを得た。観測されたIrの
回折ピークは（100）面由来のもののみであり、成膜さ
れたIr薄膜は（100）配向していることが予想された。
さらに結晶性の詳細をしらべるため、Ir（200）のロッ
キングカーブをしらべることにした。Ir薄膜表面にたい
するX線入射角をθとし、θからのずれをΔθと表記す
る。Δθ＝±10°の範囲内で（200）面からの回折強度
を測定したところ、Δθ＝0°を中心に半値幅が約1°の
鋭いピークが認められた。以上のことからYSZ上に成膜
されたIr薄膜は下地基板の結晶性を反映した（100）強
配向膜であることが明らかになった。
【００４０】錫薄膜409の表面にたいして、実施例1に記
載した方法と同様の手法によって弗化処理を施した。続
けてシリコン基板(CMOS回路基板)401と(100)Si基板415
を重ね合わせ、両基板を加熱しながら適当な圧力を印加
した。試料断面の模式図を図11に示す。はじめ、錫薄膜
409の表面には弗素原子が結合しているが、ある温度に
達するとその結合が切れ始める。代わって錫はIr410と
結合し、錫とIrの共晶が形成される。接合面全体に共晶
が形成されることによって接合がより強固になる。充分
な時間が経過した後、基板同士を引きはがしたところ、
図12に示されるように、YSZ薄膜416とIr薄膜410との界
面において剥離が生じ、Ir薄膜417が(100)Si基板415上
からPZT薄膜408上へ転写された。
載した方法と同様の手法によって弗化処理を施した。続
けてシリコン基板(CMOS回路基板)401と(100)Si基板415
を重ね合わせ、両基板を加熱しながら適当な圧力を印加
した。試料断面の模式図を図11に示す。はじめ、錫薄膜
409の表面には弗素原子が結合しているが、ある温度に
達するとその結合が切れ始める。代わって錫はIr410と
結合し、錫とIrの共晶が形成される。接合面全体に共晶
が形成されることによって接合がより強固になる。充分
な時間が経過した後、基板同士を引きはがしたところ、
図12に示されるように、YSZ薄膜416とIr薄膜410との界
面において剥離が生じ、Ir薄膜417が(100)Si基板415上
からPZT薄膜408上へ転写された。
【００４１】Ir110上に反応性スパッタによりIrOx薄膜
を成膜した(図13)。IrOx薄膜の結晶性をしらべるため、
広角法によるX線回折パターンを得た。観測されたIrOx
の回折ピークは（101）面由来のもののみであり、成膜
されたIrOx薄膜は（101）配向していることが予想され
た。さらに結晶性の詳細をしらべるため、IrOx（101）
のロッキングカーブをしらべることにした。IrOx薄膜表
面にたいするX線入射角をθとし、θからのずれをΔθ
と表記する。Δθ＝±10°の範囲内で（101）面からの
回折強度を測定したところ、Δθ＝0°を中心に半値幅
が約2°の鋭いピークが認められた。以上のことからIrO
xはIrの結晶性を反映した（101）強配向膜であることが
明らかになった。
を成膜した(図13)。IrOx薄膜の結晶性をしらべるため、
広角法によるX線回折パターンを得た。観測されたIrOx
の回折ピークは（101）面由来のもののみであり、成膜
されたIrOx薄膜は（101）配向していることが予想され
た。さらに結晶性の詳細をしらべるため、IrOx（101）
のロッキングカーブをしらべることにした。IrOx薄膜表
面にたいするX線入射角をθとし、θからのずれをΔθ
と表記する。Δθ＝±10°の範囲内で（101）面からの
回折強度を測定したところ、Δθ＝0°を中心に半値幅
が約2°の鋭いピークが認められた。以上のことからIrO
xはIrの結晶性を反映した（101）強配向膜であることが
明らかになった。
【００４２】次に下電極、PZT薄膜、上電極およびIrOx
薄膜を所望サイズにパターニングした。この上に層間絶
縁膜412としてプラズマ化学気相成長法によりTEOS(Tetr
aethylorthosilicate)膜を堆積した。強誘電体薄膜キャ
パシタの上電極と電気的コンタクトを得るための開口部
を設けた後、金属配線413を形成した。得られた素子構
造を図14に示す（試料3）。メモリ素子の性能を比較す
るため、ヒステリシスカーブをしらべた。結果を図15に
示す。
薄膜を所望サイズにパターニングした。この上に層間絶
縁膜412としてプラズマ化学気相成長法によりTEOS(Tetr
aethylorthosilicate)膜を堆積した。強誘電体薄膜キャ
パシタの上電極と電気的コンタクトを得るための開口部
を設けた後、金属配線413を形成した。得られた素子構
造を図14に示す（試料3）。メモリ素子の性能を比較す
るため、ヒステリシスカーブをしらべた。結果を図15に
示す。
【００４３】図15から明らかなように、本発明の方法に
よって得られた強誘電体薄膜キャパシタは従来法（実施
例1に記載の方法）で得られたもの（試料２）よりも良
好なヒステリシス特性を示す。特に残留分極量は従来法
で得られたキャパシタよりも格段に大きく、このことは
メモリ動作の安定性を確保する上できわめて有利であ
る。
よって得られた強誘電体薄膜キャパシタは従来法（実施
例1に記載の方法）で得られたもの（試料２）よりも良
好なヒステリシス特性を示す。特に残留分極量は従来法
で得られたキャパシタよりも格段に大きく、このことは
メモリ動作の安定性を確保する上できわめて有利であ
る。
【００４４】層間絶縁膜412の形成時には水素の発生が
伴う。この水素が強誘電体薄膜キャパシタに到達するの
を防ぐ目的でIrOxをバリア層として形成したが、その結
晶性の違いによってバリア効果に顕著な差が現れたと考
えられる。
伴う。この水素が強誘電体薄膜キャパシタに到達するの
を防ぐ目的でIrOxをバリア層として形成したが、その結
晶性の違いによってバリア効果に顕著な差が現れたと考
えられる。
【００４５】本発明の方法をもちいると、強誘電体薄膜
の結晶性に関係無く上電極（Ir）の結晶性を制御するこ
とができる。この上に成膜されるIrOxも上電極（Ir）の
結晶性を反映して優れた結晶性を有するため、より効果
的な水素バリア性を発現したと考えられる。強誘電体薄
膜の特性はキャパシタ加工後においても劣化することな
く維持される。メモリ素子としての信頼性は劇的に向上
したといえる。
の結晶性に関係無く上電極（Ir）の結晶性を制御するこ
とができる。この上に成膜されるIrOxも上電極（Ir）の
結晶性を反映して優れた結晶性を有するため、より効果
的な水素バリア性を発現したと考えられる。強誘電体薄
膜の特性はキャパシタ加工後においても劣化することな
く維持される。メモリ素子としての信頼性は劇的に向上
したといえる。
【００４６】ここではさらに、本実施例に示した方法と
実施例1に示した方法との間で素子の良品率を比較する
ことにした。定量的な比較のため作製された素子の数を
N、これらのうち十分な強誘電特性を観測することがで
きた素子数をXと定義する。XのNにたいする割合を表1に
要約した。
実施例1に示した方法との間で素子の良品率を比較する
ことにした。定量的な比較のため作製された素子の数を
N、これらのうち十分な強誘電特性を観測することがで
きた素子数をXと定義する。XのNにたいする割合を表1に
要約した。
【００４７】
【表１】 表1から明らかなように本実施例に示した素子構成の方
が良品率は高い。実施例2に記載の方法を用いて作製さ
れたメモリ素子（図14）のうち、不良であった素子の断
面を観察したところ、強誘電体薄膜キャパシタ上に成膜
したIrOxが消失していた。スパッタ成膜後、キャパシタ
のパターニング工程において上電極上から剥離してしま
った可能性が考えられる。この場合、次工程の層間絶縁
膜形成時には水素が上電極を通過して強誘電体薄膜まで
到達してしまう。キャパシタの強誘電特性は著しく劣化
することになり、メモリとしての素子性能は期待できな
い。
が良品率は高い。実施例2に記載の方法を用いて作製さ
れたメモリ素子（図14）のうち、不良であった素子の断
面を観察したところ、強誘電体薄膜キャパシタ上に成膜
したIrOxが消失していた。スパッタ成膜後、キャパシタ
のパターニング工程において上電極上から剥離してしま
った可能性が考えられる。この場合、次工程の層間絶縁
膜形成時には水素が上電極を通過して強誘電体薄膜まで
到達してしまう。キャパシタの強誘電特性は著しく劣化
することになり、メモリとしての素子性能は期待できな
い。
【００４８】本実施例と実施例1とで素子構成を比べた
場合、それぞれの積層構造中で上電極材料のみ異なる。
実施例1中では上電極として白金を用い、本実施例中で
はIrを用いた。両電極材料とIrOxとの密着力の差が現れ
た結果と考えられる。本実施例で示した素子構成のよう
にIr上にIrOxを形成することは、素子の機械的な強度を
稼ぐ観点からも重要であることがわかった。
場合、それぞれの積層構造中で上電極材料のみ異なる。
実施例1中では上電極として白金を用い、本実施例中で
はIrを用いた。両電極材料とIrOxとの密着力の差が現れ
た結果と考えられる。本実施例で示した素子構成のよう
にIr上にIrOxを形成することは、素子の機械的な強度を
稼ぐ観点からも重要であることがわかった。
【図1】実施例1において強誘電体薄膜素子の製造工程を
示す図。
示す図。
【図2】実施例1において強誘電体薄膜素子の製造工程を
示す図。
示す図。
【図3】実施例1において強誘電体薄膜素子の製造工程を
示す図。
示す図。
【図4】実施例1において強誘電体薄膜素子の製造工程を
示す図。
示す図。
【図5】実施例1において強誘電体薄膜素子の製造工程を
示す図。
示す図。
【図6】実施例1において強誘電体薄膜素子の製造工程を
示す図。
示す図。
【図7】弗化処理工程の概略を示す図。
【図8】強誘電体薄膜キャパシタのヒステリシス特性を
示す図。
示す図。
【図9】実施例2において強誘電体薄膜素子の製造工程を
示す図。
示す図。
【図10】実施例2において強誘電体薄膜素子の製造工程
を示す図。
を示す図。
【図11】実施例2において強誘電体薄膜素子の製造工程
を示す図。
を示す図。
【図12】実施例2において強誘電体薄膜素子の製造工程
を示す図。
を示す図。
【図13】実施例2において強誘電体薄膜素子の製造工程
を示す図。
を示す図。
【図14】実施例2において強誘電体薄膜素子の製造工程
を示す図。
を示す図。
【図15】強誘電体薄膜キャパシタのヒステリシス特性を
示す図。
示す図。
101．シリコン基板 102．スイッチングトランジスタ 103．素子分離領域 104．層間絶縁膜 105．ポリシリコンプラグ 106．バリアメタル層 107．下電極 108．PZT薄膜 109．錫薄膜 110．Pt薄膜 111．IrOx薄膜 112．層間絶縁膜 113．金属配線 114．保護膜 115．(100)シリコン単結晶基板 116．YSZ薄膜 201．CF4とH2Oを混合するための容器 202．放電ユニット 203．弗化処理を施すための容器 204．試料を加熱するためのヒーター 205．除外装置 206．サンプル 401．シリコン基板 402．スイッチングトランジスタ 403．素子分離領域 404．層間絶縁膜 405．ポリシリコンプラグ 406．バリアメタル層 407．下電極 408．PZT薄膜 409．錫薄膜 410．Ir薄膜 411．IrOx薄膜 412．層間絶縁膜 413．金属配線４１４．保護膜 415．(100)シリコン単結晶基板 416．YSZ薄膜
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高橋 克弘 長野県諏訪市大和３丁目３番５号 セイコ ーエプソン株式会社内 Ｆターム(参考） 4K029 AA06 BA02 BA43 BA60 BB02 BD01 CA05 CA06 5F083 AD22 FR02 GA11 GA25 JA15 JA31 JA38 JA40 JA43 MA05 MA06 MA17 PR00 PR23 PR33 PR40
Claims (4)
- 【請求項１】１）CMOS回路基板上に下電極を成膜する工
程、2)前記下電極上にゾルゲル法によって強誘電体薄膜
を成膜する工程、３）前記強誘電体薄膜上に上電極を成
膜する工程、４）前記上電極上に水素に対してバリア性
を示す薄膜を成膜する工程、５）前記1）から4）工程に
よって得られた積層構造をパターニングする工程よりな
る強誘電体薄膜素子の製造方法において、前記3)工程
が、A)単結晶基板上に金属薄膜Aを形成する工程、B)前
記強誘電体薄膜上に錫薄膜を成膜して、これをハロゲン
化処理する工程、C)前記金属薄膜Aと前記錫薄膜とを接
合する工程、D)前記単結晶基板を剥離することによって
前記金属薄膜Aを前記強誘電体薄膜上へ転写する工程よ
りなることを特徴とする強誘電体薄膜素子の製造方法。 - 【請求項２】前記水素に対してバリア性を示す薄膜とし
てイリジウム酸化膜をもちいることを特徴とする請求項
1に記載の強誘電体薄膜素子の製造方法。 - 【請求項３】前記金属薄膜Aとしてイリジウムをもちい
ることを特徴とする請求項2に記載の強誘電体薄膜素子
の製造方法。 - 【請求項４】請求項1から請求項3に記載された方法によ
って作製されることを特徴とする強誘電体薄膜素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001097539A JP2002299577A (ja) | 2001-03-29 | 2001-03-29 | 強誘電体薄膜素子の製造方法ならびに強誘電体薄膜素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001097539A JP2002299577A (ja) | 2001-03-29 | 2001-03-29 | 強誘電体薄膜素子の製造方法ならびに強誘電体薄膜素子 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002299577A true JP2002299577A (ja) | 2002-10-11 |
Family
ID=18951312
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001097539A Withdrawn JP2002299577A (ja) | 2001-03-29 | 2001-03-29 | 強誘電体薄膜素子の製造方法ならびに強誘電体薄膜素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002299577A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100461421C (zh) * | 2005-01-18 | 2009-02-11 | 富士通微电子株式会社 | 具有铁电电容器的半导体器件及其制造方法 |
-
2001
- 2001-03-29 JP JP2001097539A patent/JP2002299577A/ja not_active Withdrawn
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN100461421C (zh) * | 2005-01-18 | 2009-02-11 | 富士通微电子株式会社 | 具有铁电电容器的半导体器件及其制造方法 |
| US7518173B2 (en) | 2005-01-18 | 2009-04-14 | Fujitsu Microelectronics Limited | Semiconductor device having ferroelectric capacitor and its manufacture method |
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