KR100528123B1 - 반도체 소자의 제조 방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법을 개시한다. 본 발명은 반도체 소자의 제조 방법은 반도체 기판 상의 층간 절연막에 콘택홀(또는 비아홀)을 형성시키고, 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 적층시키고, 상기 콘택홀을 매립하도록 상기 콘택홀과 상기 층간 절연막에 텅스텐층을 적층시키고, 상기 콘택홀 상에 개구부가 위치하도록 상기 텅스텐층 상에 이온주입 마스크용 감광막의 패턴을 형성시킨 후 상기 콘택홀의 텅스텐층에 텅스텐 이온을 이온주입시키고, 상기 텅스텐 이온을 열처리 공정에 의해 확산시키고, 상기 텅스텐층을 화학적 기계적 연마 공정에 의해 평탄화시킨다.

따라서, 본 발명은 상기 콘택홀의 매립 때에 텅스텐층의 빈 공간이 발생하였더라도 상기 빈 공간에 상기 텅스텐 이온을 채울 수가 있으므로 상기 빈 공간을 제거시킬 수가 있다.

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 고 단차비(aspect ratio)를 갖는 미세한 콘택홀의 텅스텐층의 빈 공간을 텅스텐으로 채우도록 한 반도체 소자의 제조 방법에 관한 것이다.

일반적으로, 반도체 소자의 고집적화가 진행됨에 따라 반도체 소자의 설계룰이 미세화되면서 모스 트랜지스터의 소스/드레인의 사이즈 및 게이트 전극의 선폭과 금속 배선의 선폭이 축소되고 있다. 특히, 상기 금속 배선의 선폭이 계속 축소되면서 콘택홀이나 비아홀(via hole)의 단차비(aspect ratio)가 증가하므로 기존의 물리 기상 증착(physical vapor deposition: PVD) 방법으로는 상기 콘택홀이나 비아홀에 텅스텐층을 매립하는데 한계점에 이르렀다.

최근에 들어, 이러한 문제점을 극복하기 위해 새로운 방법이 사용되어 왔다. 즉, 상기 방법은 화학 기상 증착(chemical vapor deposition: CVD)에 의한 매립 방법을 이용하여 콘택홀이나 비아홀에 텅스텐층을 매립한 후 상기 텅스텐층을 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정에 의해 상기 콘택홀이나 비아홀 내에만 남기며 평탄화시키는 방법이다. 이러한 공정을 플러그(plug) 공정이라고 한다.

종래에는 도 1에 도시된 바와 같이, 반도체 기판(10)의 도전성 하지층(11) 상에 층간 절연막(13)을 적층하고, 상기 하지층(11)의 콘택 영역 상의 층간 절연막(13)에 콘택홀(14)을 형성하고, 상기 콘택홀(14)의 저면 및 측면과 함께 상기 층간 절연막(13) 상에 물리 기상 증착 공정이나 화학 기상 증착 공정에 의해 장벽 금속층(15)을 적층하고, 상기 콘택홀(14)을 매립하도록 상기 장벽 금속층(15) 상에 화학 기상 증착 공정에 의해 텅스텐층(17)을 적층하고, 상기 텅스텐층(17)을 화학적 기계적 연마(chemical mechanical polishing: CMP) 공정 등에 의해 평탄화시킴으로써 상기 층간 절연막(13)에 평탄화를 이루며 상기 콘택홀(14) 내에만 남긴다. 이후, 도면에 도시하지 않았지만, 상기 콘택홀(14)의 텅스텐층(17) 상에 배선의 패턴이 형성된다.

그런데, 반도체 소자의 고집적화에 따라 설계룰이 축소되면, 상기 콘택홀(14)의 종횡비(aspect ratio)가 증가하므로 상기 장벽 금속층(15), 예를 들어 TiN층은 상기 콘택홀(14)의 저면 모서리부에서 연속적으로 적층되지 않고 끊어져버리는 현상이 발생한다.

이러한 상태에서는 상기 콘택홀(14)에 상기 텅스텐층(17)을 매립시킬 경우, 상기 콘택홀(14)의 완전 매립이 불가하므로 상기 콘택홀(14)의 텅스텐층(17) 내에 심(seam), 즉 미세한 빈 공간(18)이 발생하고, 상기 텅스텐층(17)의 화학적 기계적 연마 공정을 진행하는 중 또는 진행 완료한 후에 상기 빈 공간(18)이 노출된 결함이 발생한다. 따라서, 상기 빈 공간(18)에 화학적 기계적 연마 공정용 슬러리가 잔존할 수 있는데, 이는 후속 공정에서의 불량 원인으로 작용한다.

또한, 상기 텅스텐층(17)의 빈 공간(18)이 존재하면, 상기 콘택홀(14)의 텅스텐층(17)의 단면적이 축소되고 상기 텅스텐층(17)의 콘택 저항이 제조공정 상의 허용 범위를 상당히 초과하므로 상기 텅스텐층(17)의 노화가 급속히 진행하여 콘택 불량이 발생하고 나아가 상기 텅스텐층(17)의 콘택에 대한 반도체 소자의 신뢰성이 저하된다.

따라서, 본 발명의 목적은 콘택홀에 매립된 텅스텐층 내의 빈 공간을 제거시켜줌으로써 화학적 기계적 연마 공정에서 상기 텅스텐층의 빈 공간이 노출되는 결함이 발생하는 것을 방지하는데 있다.

본 발명의 다른 목적은 콘택홀 내의 텅스텐층의 콘택 불량을 방지함으로써 반도체 소자의 신뢰성 저하를 방지하는데 있다.

이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은

반도체 기판 상에 층간 절연막을 형성한 후 상기 층간 절연막의 일부 영역에 콘택홀을 형성시키는 단계; 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 형성시키는 단계; 상기 콘택홀을 매립하도록 상기 장벽 금속층 상에 텅스텐층을 적층시키는 단계; 상기 콘택홀의 텅스텐층의 빈 공간에 텅스텐을 채움으로써 상기 콘택홀의 텅스텐층의 빈 공간을 채우는 단계; 및 평탄화 공정을 이용하여 상기 콘택홀에만 상기 텅스텐층을 남기는 단계를 포함하는 것을 특징으로 한다.

바람직하게는, 상기 콘택홀을 대신하여 비아홀을 형성시키는 것이 가능하다.

바람직하게는, 상기 빈 공간을 채우는 단계는 이온주입 공정을 이용하여 상기 콘택홀의 텅스텐층의 빈 공간에 텅스텐 이온을 채움으로써 이루어질 수가 있다.

바람직하게는, 상기 빈 공간을 채우는 단계는

상기 콘택홀 상에 개구부가 위치하도록 상기 텅스텐층 상에 감광막의 패턴을 형성시키는 단계; 상기 감광막의 패턴을 이온주입 마스크층으로 이용하여 상기 콘택홀의 텅스텐층에 텅스텐 이온을 이온주입시키는 단계; 및 상기 텅스텐 이온을 열처리 공정에 의해 확산시킴으로써 상기 콘택홀의 텅스텐층 내의 빈 공간을 채우는 단계를 포함할 수 있다.

바람직하게는, 상기 열처리 공정을 100~400℃의 온도에서 진행할 수 있다.

바람직하게는, 상기 열처리 공정을 불활성 가스의 분위기에서 진행할 수가 있다. 더욱 바람직하게는, 상기 열처리 공정을 He, Kr, Ar 중 어느 하나의 분위기에서 진행할 수가 있다.

따라서, 본 발명은 고 단차비의 미세한 콘택홀에 매립된 텅스텐층의 빈 공간을 텅스텐으로 채움으로써 화학적 기계적 연마 공정에서 빈 공간의 노출과 같은 결함을 방지할 수가 있다. 또한, 본 발명은 상기 콘택홀에서의 콘택 저항에 대한 신뢰성을 향상시킬 수가 있다.

이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일한 부호를 부여한다.

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면 공정도이다.

도 2a를 참조하면, 먼저, 반도체 기판(10)의 도전성 하지층(11) 상에 층간 절연막(11)을 충분한 두꺼운 두께로 적층시킨다. 여기서, 도면에 도시하지 않았으나 통상의 공정을 이용하여 상기 반도체 기판(10)의 활성 영역을 정의하기 위하여 상기 반도체 기판(10)의 필드 영역에 필드 산화막을 형성하고 상기 활성 영역에 트랜지스터의 소스/드레인과 게이트 전극 등을 미리 형성할 수 있음은 자명하다.

한편, 상기 하지층(11)은 상기 소스/드레인을 위한 단결정 실리콘층, 게이트 전극을 위한 다결정 실리콘층, 배선을 위한 다결정 실리콘층 또는 금속층으로 형성될 수가 있다.

이어서, 사진 식각 공정을 이용하여 상기 하지층(11)의 콘택 부분(도시 안됨)을 노출시키기 위해 상기 하지층(11)의 콘택 부분 상의 층간 절연막(13)을 예를 들어 반응성 이온 식각 공정과 같은 건식 식각 공정에 의해 식각시킴으로써 콘택홀(14)을 형성한다. 이때, 상기 콘택홀(14)은 고단차비를 갖는 미세한 콘택홀이어도 좋다.

그런 다음, 물리 기상 증착 공정이나 화학 기상 증착 공정을 이용하여 상기 콘택홀(14)의 내부와 함께 상기 층간 절연막(13) 상에 장벽 금속층(15)을 적층시킨다. 이때, 상기 장벽 금속층(15)으로서 예를 들어 Ti, Ta 등 중 어느 하나로 구성된 단일층으로 적층하거나, 상기 Ti, Ta 등 중 어느 하나의 질화물로 구성된 단일층을 적층하는 것도 가능하다. 또한, 상기 장벽 금속층(15)으로서 상기 Ti, Ta 등 중 어느 하나의 층과, 그 질화물의 층으로 구성된 복수층으로 적층하는 것도 가능하다.

이후, 화학 기상 증착 공정을 이용하여 상기 장벽 금속층(15) 상에 상기 콘택홀(14)의 매립을 위한 두꺼운 두께로 텅스텐층(27)을 적층시킨다. 이때, 종래와 마찬가지로, 상기 콘택홀(14)에 텅스텐층(27)이 완전 매립되지 않으므로 상기 텅스텐층(27) 내에 빈 공간(28)이 발생한다.

도 2b를 참조하면, 그 다음에, 사진 공정을 이용하여 상기 텅스텐층(27) 상에 이온주입 마스크층, 예를 들어 감광막(29)의 패턴을 형성시킨다. 이때, 상기 감광막(29)의 패턴은 상기 콘택홀(14) 상의 텅스텐층(27)을 노출시키기 위한 개구부(30)를 갖는다.

이어서, 상기 감광막(29)의 패턴을 이온주입 마스크층으로 이용하여 상기 개구부(30) 아래에 위치한, 콘택홀(14)의 텅스텐층(27)에 텅스텐(W) 이온을 이온주입시킨다.

도 2c를 참조하면, 이후, 예를 들어 에싱(ashing) 공정을 이용하여 도 2b의 감광막(29)의 패턴을 제거시킨다.

그런 다음, 열처리 공정을 이용하여 상기 텅스텐 이온을 확산시킴으로써 상기 텅스텐층(27)의 빈 공간(28)에 상기 텅스텐 이온을 완전히 채워준다. 따라서, 상기 텅스텐층(27)의 적층 때에 발생하였던 빈 공간(28)을 제거시킬 수가 있다.

이때, 상기 열처리 공정은 100~400℃의 온도에서 진행하고, 또한 예를 들어 He, Kr, Ar 등과 같은 불활성 가스 중 어느 하나의 분위기에서 진행한다.

도 2d를 참조하면, 이후, 평탄화 공정, 예를 들어 화학적 기계적 연마 공정 등을 이용하여 상기 텅스텐층(27)을 평탄화시킴으로써 상기 콘택홀(14)에 상기 텅스텐층(27)을 남김과 아울러 상기 콘택홀(14) 외측의 텅스텐층(27)과 장벽 금속층(15)을 완전히 제거시키고 상기 콘택홀(14) 외측의 층간 절연막(13)을 노출시킨다.

이때, 도 2c의 빈 공간(28)이 이미 채워진 상태이므로 상기 화학적 기계적 연마 공정을 진행하는 중 또는 진행 완료한 후에 상기 빈 공간의 노출과 같은 결함의 발생을 방지할 수가 있다.

따라서, 본 발명은 상기 텅스텐층(27)의 표면에 화학적 기계적 연마 공정용 슬러리가 잔존하는 것을 방지할 수 있으므로 후속 공정을 진행할 때 상기 반도체 기판(10)의 오염을 일으키는 불량 발생을 예방할 수가 있다.

또한, 본 발명은 상기 텅스텐층(27)의 단면적을 축소시키지 않고 그대로 유지시키고 상기 텅스텐층(27)의 콘택 저항을 제조공정 상의 허용 범위 내에 유지시키므로 상기 텅스텐층(27)의 콘택 불량을 방지할 수 있고 나아가 상기 텅스텐층(27)의 콘택에 대한 반도체 소자의 신뢰성 저하를 방지할 수가 있다.

이후, 도면에 도시하지 않았지만, 상기 콘택홀(14)의 텅스텐층(27)에 전기적으로 연결될 수 있도록 상기 층간 절연막(13) 상에 배선층(미도시)의 패턴을 형성시킨다. 이에 대한 부분은 본 발명의 요지에 관련성이 적으므로 이에 대한 부분의 설명을 생략하기로 한다.

한편, 본 발명은 설명의 편의상 콘택홀을 기준으로 설명하였으나, 콘택홀 이외에 비아홀에도 동일하게 적용시킬 수가 있음은 자명한 사실이다.

이상에서 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판 상의 층간 절연막에 콘택홀(또는 비아홀)을 형성시키고, 상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 적층시키고, 상기 콘택홀을 매립하도록 상기 콘택홀과 상기 층간 절연막에 텅스텐층을 적층시키고, 상기 콘택홀 상에 개구부가 위치하도록 상기 텅스텐층 상에 이온주입 마스크용 감광막의 패턴을 형성시킨 후 상기 콘택홀의 텅스텐층에 텅스텐 이온을 이온주입시키고, 상기 텅스텐 이온을 열처리 공정에 의해 확산시키고, 상기 텅스텐층을 화학적 기계적 연마 공정에 의해 평탄화시킨다.

따라서, 본 발명은 상기 콘택홀의 매립 때에 텅스텐층의 빈 공간이 발생하였더라도 상기 빈 공간에 상기 텅스텐 이온을 채울 수가 있으므로 상기 빈 공간을 제거시킬 수가 있다. 그 결과, 상기 화학적 기계적 연마 공정용 슬러리에 의한 반도체 기판의 오염 불량을 방지할 수 있다. 또한, 상기 콘택홀의 텅스텐층의 콘택 저항을 제조 공정 상의 허용 범위에서 유지시킬 수가 있으므로 상기 텅스텐층의 콘택 불량을 방지하고 나아가 반도체 소자의 신뢰성 저하를 방지할 수가 있다.

한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

도 1은 종래 기술에 의한 반도체 소자의 콘택홀의 텅스텐층에 빈 공간(seam)이 형성된 콘택 불량 현상의 예를 나타낸 단면도.

도 2a 내지 도 2d는 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 단면공정도.

Claims (7)

1. 반도체 기판 상에 층간 절연막을 형성한 후 상기 층간 절연막의 일부 영역에 콘택홀을 형성시키는 단계;

   상기 콘택홀의 내부와 함께 상기 층간 절연막 상에 장벽 금속층을 형성시키는 단계;

   상기 콘택홀을 매립하도록 상기 장벽 금속층 상에 텅스텐층을 적층시키는 단계;

   상기 콘택홀의 텅스텐층의 빈 공간에 텅스텐을 채움으로써 상기 콘택홀의 텅스텐층의 빈 공간을 채우는 단계; 및

   평탄화 공정을 이용하여 상기 콘택홀에만 상기 텅스텐층을 남기는 단계를 포함하는 반도체 소자의 제조 방법.
2. 제 1 항에 있어서, 상기 콘택홀을 대신하여 비아홀을 형성시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
3. 제 1 항 또는 제 2 항에 있어서, 상기 빈 공간을 채우는 단계는 이온주입 공정을 이용하여 상기 콘택홀의 텅스텐층의 빈 공간에 텅스텐 이온을 채움으로써 이루어지는 것을 특징으로 하는 반도체 소자의 제조 방법.
4. 제 3 항에 있어서, 상기 빈 공간을 채우는 단계는

   상기 콘택홀 상에 개구부가 위치하도록 상기 텅스텐층 상에 감광막의 패턴을 형성시키는 단계;

   상기 감광막의 패턴을 이온주입 마스크층으로 이용하여 상기 콘택홀의 텅스텐층에 텅스텐 이온을 이온주입시키는 단계; 및

   상기 텅스텐 이온을 열처리 공정에 의해 확산시킴으로써 상기 콘택홀의 텅스텐층 내의 빈 공간을 채우는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
5. 제 4 항에 있어서, 상기 열처리 공정을 100~400℃의 온도에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
6. 제 5 항에 있어서, 상기 열처리 공정을 불활성 가스의 분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.
7. 제 6 항에 있어서, 상기 열처리 공정을 He, Kr, Ar 중 어느 하나의 분위기에서 진행하는 것을 특징으로 하는 반도체 소자의 제조 방법.