KR100463323B1 - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

Info

Publication number
KR100463323B1
KR100463323B1 KR10-2003-0029600A KR20030029600A KR100463323B1 KR 100463323 B1 KR100463323 B1 KR 100463323B1 KR 20030029600 A KR20030029600 A KR 20030029600A KR 100463323 B1 KR100463323 B1 KR 100463323B1
Authority
KR
South Korea
Prior art keywords
plug
oxide film
metal layer
interlayer insulating
layer
Prior art date
Application number
KR10-2003-0029600A
Other languages
English (en)
Other versions
KR20040096702A (ko
Inventor
김래성
Original Assignee
아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 아남반도체 주식회사 filed Critical 아남반도체 주식회사
Priority to KR10-2003-0029600A priority Critical patent/KR100463323B1/ko
Publication of KR20040096702A publication Critical patent/KR20040096702A/ko
Application granted granted Critical
Publication of KR100463323B1 publication Critical patent/KR100463323B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H01L21/76883—Post-treatment or after-treatment of the conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 제조 방법을 제공한다. 본 발명은 반도체 기판의 상부에 플라즈마 방식에 의해 층간 절연막을 증착하는 단계; 상기 층간 절연막에 플러그를 형성하는 단계; 상기 플러그를 포함한 층간 절연막 상부에 플라즈마 방식에 의해 금속층을 형성하는 단계; 상기 금속층에 소정의 이온을 주입하여 상기 플라즈마에 의해 축적된 전자를 방전시키는 단계; 및 상기 금속층을 패터닝하여 상기 플러그에 접속된 금속 배선층을 형성하는 단계를 포함한다.
따라서, 본 발명은 상기 게이트 산화막에 전자의 축적 없이 다층 금속배선을 형성할 수 있으므로 각 게이트 산화막의 전자 축적 불균일을 방지하고 또한 전자 축적에 의한 게이트 산화막의 턴널링 현상을 억제할 수 있고 나아가 게이트 산화막의 손상을 방지할 수 있다. 따라서, 본 발명은 반도체 소자의 동작 신뢰성을 향상시키고 나아가 반도체 소자의 양품 수율을 향상시킬 수가 있다.

Description

반도체 소자의 제조 방법{Method For Manufacturing Semiconductor Devices}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 더욱 상세하게는 게이트 산화막에서의 전자 축적을 방지함으로써 게이트 산화막의 손상 없이 다층 금속배선을 형성하도록 한 반도체 소자의 제조 방법에 관한 것이다.
일반적으로, 반도체 소자의 고집적화, 저전력화, 고속화를 위해 반도체 소자용 트랜지스터의 미세화, 저전력화, 고속화가 요구된다. 이러한 요구를 충족하기 위해 상기 트랜지스터의 게이트 산화막을 얇고 좁게 형성하는 것이 필요하다. 또한, 반도체 소자의 신호 전달 지연을 해결하기 위해 다층 배선구조가 널리 사용되고 있다.
이러한 다층 배선구조를 갖는 반도체 소자는 도 1에 도시된 바와 같이, 반도체 기판(10)의 액티브 영역에 트랜지스터를 위한 구조, 게이트 산화막(11)과 게이트 전극(13) 및 소스/드레인(S/D)이 형성되고, 상기 트랜지스터를 위한 구조를 포함한 반도체 기판(10)의 전면 상에 산화막(15)이 증착되고, 상기 산화막(15)의 일부분에 상기 게이트 전극(13)과 소스/드레인(S/D)을 노출한 콘택홀(contact hole)(17)이 형성되고, 상기 콘택홀(17) 내에만 텅스텐 재질의 플러그(plug)(19)가 채워지고, 상기 산화막(15) 상에 상기 플러그(19)에 전기적으로 연결된 제 1 금속배선(21)의 패턴이 형성된다. 또한, 상기 금속배선(21)의 패턴을 포함한 상기 산화막(15) 상에 층간절연막용 산화막(25)이 증착되고, 상기 산화막(25)의 일부분에 상기 금속배선(21)의 패턴을 노출한 비아홀(via hole)(27)이 형성되고, 상기 비아홀(27) 내에만 텅스텐 재질의 플러그(29)가 채워지고, 상기 산화막(25) 상에 상기 플러그(29)에 전기적으로 연결된 제 2 금속배선(31)의 패턴이 형성된다. 또한, 상기 금속배선(31)의 패턴을 포함한 상기 산화막(25) 상에 층간절연막용 산화막(35)이 증착된다.
한편, 설명의 편의상 2층의 금속배선 구조를 도시하였으나, 실제로는 원하는 층수의 다층 금속배선 구조를 동일한 방식으로 형성할 수 있음은 자명한 사실이다. 또한, 도면에 도시하지 않았으나, 상기 콘택홀(17)과 상기 비아홀(27) 내에 장벽 금속층이 적층될 수 있다. 또한, 상기 반도체 기판(10)에 1개의 게이트 전극이 형성된 것처럼 도시되어 있으나, 실제로는 반도체 소자를 위한 게이트 전극이 다수개 형성되어 있음은 자명한 사실이다.
그런데, 종래에는 상기 게이트 산화막(13)이 얇고 좁게 형성되므로 적은 전류로 반도체 소자의 빠른 동작 속도를 얻을 수가 있으나, 외부의 적은 손상에도 불구하고 트랜지스터의 동작 불량을 가져오기 쉽다. 이를 좀 더 상세히 언급하면, 종래에는 도 2에 도시된 바와 같은 과정을 진행함으로써 도 1의 반도체 소자의 구조를 형성한다. 즉, 반도체 기판(10)의 액티브 영역에 게이트 산화막(11)과 게이트 전극(13) 및 소스/드레인(S/D)이 형성된 상태에서 상기 반도체 기판(10) 상에 산화막(15)을 증착하고, 상기 게이트 전극(13) 및 소스/드레인(S/D) 상의 산화막(15)에 콘택홀(17)을 형성하고, 상기 콘택홀(17)의 내부와 상기 산화막(15) 상에 장벽 금속층(도시 안됨)을 증착하고 그 위에 텅스텐층을 두껍게 증착하여 상기 콘택홀(17)을 채운 후 상기 텅스텐층을 화학적 기계적 연마(chemical mechanical polish: CMP) 공정에 의해 평탄화시킴으로써 상기 콘택홀(17) 내에만 상기 텅스텐층의 플러그(19)를 형성시키고, 상기 플러그(19)를 포함한 상기 산화막(15) 상에 제 1 금속배선(21)을 위한 금속층을 스퍼터링시키고, 상기 금속층을 상기 플러그(19)에 전기적으로 연결된 제 1 금속배선(21)으로 패터닝하고, 상기 제 1 금속배선(21)을 포함한 상기 산화막(15) 상에 산화막(25)을 증착하고, 상기 금속배선(21) 상의 산화막(25)에 비아홀(27)을 형성하고, 상기 비아홀(27)의 내부와 상기 산화막(25) 상에 장벽 금속층(도시 안됨)을 증착하고 그 위에 텅스텐층을 두껍게 증착하여 상기 비아홀(27)을 채운 후 상기 텅스텐층을 화학적 기계적 연마(CMP) 공정에 의해평탄화시킴으로써 상기 비아홀(27) 내에만 상기 텅스텐층의 플러그(29)를 형성시키고, 상기 플러그(29)를 포함한 상기 산화막(25) 상에 제 2 금속배선(31)을 위한 금속층을 스퍼터링하고, 상기 금속층을 상기 플러그(29)에 전기적으로 연결된 제 2 금속배선(31)으로 패터닝한다. 마지막으로 상기 결과의 구조 상에 산화막(35)을 증착시킨다.
그러나, 종래에는 플라즈마를 이용한 방식의 화학 기상 증착 공정에 의해 상기 산화막(15),(25),(35)을 증착하고, 플라즈마를 이용한 방식의 식각 공정에 의해 상기 콘택홀(17) 및 상기 비아홀(27)의 형성하고, 플라즈마를 이용한 방식의 식각 공정에 의해 상기 금속배선(21),(31)의 패턴을 형성한다.
이러한 플라즈마 방식의 증착 및 식각 공정이 진행될 때, 증착 및 식각을 위한 반응 챔버(도시 안됨) 내에 플라즈마가 불균일하게 발생하기 쉬우므로 플라즈마 내의 전자들이 불균일하게 분포할 가능성이 높다. 그 결과, 상기 반도체 기판(10)의 다수개 게이트 전극(13) 아래의 게이트 산화막(11)에 전자들(도시 안됨)이 불균일하게 축적될 수 있다. 더욱이, 다층 금속배선의 형성을 위해 플라즈마 방식의 증착 및 식각 공정의 진행 회수가 많아짐에 따라 상기 게이트 산화막에 전자가 더욱 많이 불균일하게 축적될 수 있다.
그러나, 종래에는 상기 게이트 산화막에 축적되는 전자를 방전시키지 못한 채 플라즈마를 이용한 증착 및 식각 공정을 계속 진행하기 때문에 상기 반도체 기판의 다수개 게이트 전극들 중에서 특정한 게이트 전극 아래의 게이트 산화막에 전자가 한계치 이상으로 축적될 가능성이 높다. 이러한 경우, 상기 특정한 게이트 전극 아래의 게이트 산화막에 축적된 전자가 상기 게이트 전극으로부터 멀리 이격한 게이트 전극 아래의, 전자 축적이 비교적 적은 게이트 산화막으로 이동하는 턴널링 현상, 즉 Fowler-Nordheim 턴널링 현상이 발생하고, 이에 따른 Fowler-Nordheim 턴널링 전류가 발생한다. 이로써, 상기 특정한 게이트 전극 아래의 게이트 산화막이 손상되므로 상기 특정한 게이트 전극을 가진 트랜지스터는 전류 흐름을 제어할 수 없게 된다. 이는 반도체 소자의 동작 신뢰성을 저하시키고 나아가 반도체 소자의 양품 수율을 저하시킨다.
따라서, 본 발명의 목적은 플라즈마 방식의 증착 및 식각 공정을 진행하더라도 게이트 산화막에서의 전자 축적을 억제하는데 있다.
본 발명의 다른 목적은 전자 축적에 의한 게이트 산화막의 손상을 방지함으로써 반도체 소자의 동작 신뢰성을 향상시키는데 있다.
본 발명의 또 다른 목적은 반도체 소자의 양품 수율을 향상시키는데 있다.
도 1은 본 발명이 적용된 일반적인 반도체 소자의 구조를 나타낸 단면도.
도 2는 종래 기술에 의한 반도체 소자의 제조 방법을 나타낸 플로우차트.
도 3은 본 발명에 의한 반도체 소자의 제조 방법을 나타낸 플로우 차트.
이와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조 방법은
반도체 기판의 상부에 플라즈마 방식에 의해 층간 절연막을 증착하는 단계; 상기 층간 절연막에 플러그를 형성하는 단계; 상기 플러그를 포함한 층간 절연막 상부에 플라즈마 방식에 의해 금속층을 형성하는 단계; 상기 금속층에 소정의 이온을 주입하여 상기 플라즈마에 의해 축적된 전자를 방전시키는 단계; 및 상기 금속층을 패터닝하여 상기 플러그에 접속된 금속 배선층을 형성하는 단계를 포함하는것을 특징으로 한다.
바람직하게는, 상기 플러그를 형성하는 단계는
상기 층간 절연막을 플라즈마 방식에 의해 선택적 식각하여 접촉구를 형성하는 단계; 상기 접촉구를 포함한 층간 절연막 상부에 플러그 금속층을 형성하는 단계; 및 상기 플러그 금속층이 상기 접촉구 내부에만 잔류하도록 평탄화하는 단계를 포함할 수 있다.
바람직하게는, 상기 플러그 금속층을 형성하기 이전, 상기 접촉구를 포함한 층간 절연막 상부에 장벽 금속층을 형성하는 단계를 더 포함할 수 있다.
바람직하게는, 상기 이온으로서 불활성 이온을 사용할 수 있다. 상기 불활성 이온으로서 알곤, 네온 이온 중 어느 하나를 사용하는 것이 바람직하다. 또한, 상기 이온을 10~360KeV의 에너지로 이온주입시키는 것이 바람직하다.
이하, 본 발명에 의한 반도체 소자의 제조 방법을 첨부된 도면을 참조하여 상세히 설명하기로 한다. 종래의 부분과 동일한 구성 및 동일한 작용을 갖는 부분에는 동일 부호를 부여한다.
도 1 및 도 3을 참조하면, 먼저, 예를 들어 샐로우 트렌치 아이솔레이션(shallow trench isolation: STI) 공정에 의해 반도체 기판(10)의 액티브 영역을 정의하고, 통상의 공정을 이용하여 상기 반도체 기판(10)의 액티브 영역에 게이트 산화막(11)과 게이트 전극(13) 및 소스/드레인(S/D)을 형성한다. 여기서, 상기 반도체 기판(10)에 1개의 게이트 전극이 형성된 것처럼 도시되어 있으나,실제로는 반도체 소자를 위한 게이트 전극이 다수개 형성되어 있음은 자명한 사실이다.
이러한 상태에서, 상기 반도체 기판(10) 상에 플라즈마 방식의 화학 기상 증착 공정, 예를 들어 플라즈마 화학 기상 증착 공정을 이용하여 층간 절연막으로서 제 1 산화막(15)을 증착한다. 물론, 상기 제 1 산화막(15)을 증착하기 전에 질화막(도시 안됨)을 미리 증착하는 것도 가능하며, 이때, 상기 질화막은 콘택홀(17)을 형성할 때 상기 제 1 산화막(15)의 식각 정지막으로서 역할을 할 수 있다.
이어서, 사진식각공정을 이용하여 상기 게이트 전극(13) 및 소스/드레인(S/D) 상의 산화막(15)의 일부분에 콘택홀(17)을 형성한다. 이때, 플라즈마를 이용한 식각 공정을 이용하여 상기 콘택홀(17)을 위한 부분의 산화막(15)을 식각한다. 그런 다음, 상기 콘택홀(17)의 내부와 상기 산화막(15) 상에 장벽 금속층(도시 안됨)을 스퍼터링 공정에 의해 증착하고 그 위에 고융점 금속층, 예를 들어 텅스텐층을 두껍게 증착하여 상기 콘택홀(17)을 채운 후 상기 텅스텐층을 화학적 기계적 연마(CMP) 공정에 의해 평탄화시킴으로써 상기 콘택홀(17) 내에만 상기 텅스텐층의 제 1 플러그(19)를 형성시킨다.
이후, 상기 제 1 플러그(19)를 포함한 상기 산화막(15) 상에 제 1 금속배선(21)을 위한 금속층을 스퍼터링 공정에 의해 스퍼터링시킨다. 이어서, 상기 금속층을 소정의 이온, 예를 들어 알곤(Ar), 네온(Ne) 등과 같은 양(+)의 불활성 이온을 상기 금속층에 10~360KeV의 에너지로 이온주입시킨다. 이는 플라즈마 방식의 증착 및 식각 공정에 의해 상기 게이트 산화막(11)에 축적되었던 전자를 방전시킴으로써 각 게이트 전극의 게이트 산화막의 전자 축적의 불균일을 방지하기 위함이다. 따라서, 본 발명은 상기 게이트 산화막(11)에 전하가 한계치 이상으로 축적되는 것을 방지하고 나아가 상기 반도체 기판(10)에 축적된 전자가 턴널링 현상을 일으키는 것을 방지할 수 있다. 그 결과, 상기 게이트 산화막(11)에 축적된 전자에 의한 상기 게이트 산화막(11)의 손상을 방지할 수 있다. 그런 다음, 통상의 사진식각공정을 이용하여 상기 금속층을 상기 플러그(19)에 전기적으로 연결된 제 1 금속배선(21)으로 패터닝한다.
그리고 나서, 플라즈마 방식의 화학 기상 증착 공정, 예를 들어 플라즈마 화학 기상 증착 공정을 이용하여 상기 제 1 금속배선(21)을 포함한 상기 산화막(15) 상에 층간 절연막으로서 제 2 산화막(25)을 증착한다. 이어서, 사진식각공정을 이용하여 상기 1 금속배선(21) 상의 제 2 산화막(25)의 일부분에 비아홀(27)을 형성한다. 이때, 플라즈마를 이용한 식각 공정을 이용하여 상기 비아홀(27)을 위한 부분의 산화막(25)을 식각한다.
이후, 상기 비아홀(27)의 내부와 상기 산화막(25) 상에 장벽 금속층(도시 안됨)을 스퍼터링공정에 의해 증착하고 그 위에 고융점 금속층, 예를 들어 텅스텐층을 두껍게 증착하여 상기 비아홀(27)을 채운 후 상기 텅스텐층을 화학적 기계적 연마(CMP) 공정에 의해 평탄화시킴으로써 상기 비아홀(27) 내에만 상기 텅스텐층의 제 2 플러그(29)를 형성시킨다.
그 다음에, 상기 제 2 플러그(29)를 포함한 상기 산화막(25) 상에 제 2 금속배선(31)을 위한 금속층을 스퍼터링 공정에 의해 증착한다. 이어서, 상기 금속층을소정의 이온, 예를 들어 알곤(Ar), 네온(Ne) 등과 같은 양(+)의 불활성 이온을 상기 금속층에 10~360KeV의 에너지로 이온주입시킨다. 이는 플라즈마 방식의 증착 및 식각 공정에 의해 상기 게이트 산화막(11)에 축적되었던 전자를 방전시켜줌으로서 각 게이트전극의 게이트 산화막의 전자 축적 불균일을 방지하기 위함이다. 따라서, 본 발명은 상기 게이트 산화막(11)에 전하가 한계치 이상으로 축적되는 것을 방지하고 나아가 상기 반도체 기판(10)에 축적된 전자가 턴널링 현상을 일으키는 것을 방지할 수 있다. 그 결과, 상기 게이트 산화막(11)에 축적된 전자에 의한 상기 게이트 산화막(11)의 손상을 방지할 수 있다. 그런 다음, 통상의 사진식각공정을 이용하여 상기 금속층을 상기 플러그(29)에 전기적으로 연결된 제 2 금속배선(31)으로 패터닝한다. 최종적으로 상기 결과의 구조 상에 층간 절연막으로서 산화막(35)을 증착시킨다.
한편, 설명의 편의상 2층의 금속배선 구조를 도시하였으나, 실제로는 원하는 층수의 다층 금속배선 구조를 동일한 방식으로 형성할 수 있음은 자명한 사실이다. 또한, 상기 반도체 기판에 1개의 게이트 전극이 형성된 것처럼 도시되어 있으나, 실제로는 반도체 소자를 위한 게이트 전극이 다수개 형성되어 있음은 자명한 사실이다.
따라서, 본 발명은 반도체 기판의 액티브 영역에 트랜지스터를 위한 게이트 산화막, 게이트 전극 및 소스/드레인을 형성하고, 상기 반도체 기판 상에 층간 절연막을 증착하고, 상기 층간 절연막의 콘택홀이나 비아홀 등의 접촉홀 내에 플러그를 형성한다. 이후, 상기 플러그를 포함한 층간 절연막 상에 금속배선을 위한 금속층을 증착하고 나서 상기 금속층에 불활성 이온을 이온주입시킨다. 이는 플라즈마 방식의 증착 및 식각 공정에 의해 게이트 산화막에 축적되었던 전자를 방전시켜준다.
따라서, 본 발명은 상기 게이트 산화막에 전자의 축적 없이 다층 금속배선을 형성할 수 있으므로 전자 축적에 의한 게이트 산화막의 손상을 방지할 수 있고, 나아가 Fowler-Nordheim 턴널링 현상의 발생을 방지하고 이에 따른 Fowler-Nordheim 턴널링 전류의 발생을 방지할 수 있다. 그 결과, 반도체 소자의 동작 신뢰성을 향상시키고 나아가 반도체 소자의 양품 수율을 향상시킬 수가 있다.
이상에서 상세히 설명한 바와 같이, 본 발명에 의한 반도체 소자의 제조 방법은 반도체 기판의 액티브 영역에 트랜지스터의 게이트 전극, 게이트 산화막, 소스/드레인을 형성하고, 상기 반도체 기판 상에 산화막을 증착한 후 상기 산화막에 콘택홀이나 비아홀을 형성하고, 상기 콘택홀이나 비아홀 내에 플러그를 형성한 후 상기 산화막 상에 금속배선을 위한 금속층을 증착하고 상기 금속층에 불활성 이온을 이온주입시킨다. 이는 플라즈마 방식의 증착 및 식각 공정에 의해 게이트 산화막에 축적되었던 전자를 방전시켜준다. 그런 다음, 상기 금속층을 금속배선의 패턴으로 형성시킨다.
따라서, 본 발명은 상기 게이트 산화막에 전자의 축적 없이 다층 금속배선을 형성할 수 있으므로 각 게이트전극의 게이트 산화막의 전자 축적 불균일을 방지하고 또한 전자 축적에 의한 게이트 산화막의 턴널링 현상을 억제할 수 있고 나아가 게이트 산화막의 손상을 방지할 수 있다. 따라서, 본 발명은 반도체 소자의 동작 신뢰성을 향상시키고 나아가 반도체 소자의 양품 수율을 향상시킬 수가 있다.
한편, 본 발명은 도시된 도면과 상세한 설명에 기술된 내용에 한정하지 않으며 본 발명의 사상을 벗어나지 않는 범위 내에서 다양한 형태의 변형도 가능함은 이 분야에 통상의 지식을 가진 자에게는 자명한 사실이다.

Claims (6)

  1. 반도체 기판의 상부에 플라즈마 방식에 의해 층간 절연막을 증착하는 단계;
    상기 층간 절연막에 플러그를 형성하는 단계;
    상기 플러그를 포함한 층간 절연막 상부에 플라즈마 방식에 의해 금속층을 형성하는 단계;
    상기 금속층에 소정의 이온을 주입하여 상기 플라즈마에 의해 축적된 전자를 방전시키는 단계; 및
    상기 금속층을 패터닝하여 상기 플러그에 접속된 금속 배선층을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 플러그를 형성하는 단계는
    상기 층간 절연막을 플라즈마 방식에 의해 선택적 식각하여 접촉구를 형성하는 단계;
    상기 접촉구를 포함한 층간 절연막 상부에 플러그 금속층을 형성하는 단계; 및
    상기 플러그 금속층이 상기 접촉구 내부에만 잔류하도록 평탄화하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서, 상기 플러그 금속층을 형성하기 이전, 상기 접촉구를 포함한 층간 절연막 상부에 장벽 금속층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  4. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서, 상기 이온으로서 불활성 이온을 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  5. 제 4 항에 있어서, 상기 불활성 이온으로서 알곤, 네온 이온 중 어느 하나를 사용하는 것을 특징으로 하는 반도체 소자의 제조 방법.
  6. 제 4 항에 있어서, 상기 이온을 10~360KeV의 에너지로 이온주입시키는 것을 특징으로 하는 반도체 소자의 제조 방법.
KR10-2003-0029600A 2003-05-10 2003-05-10 반도체 소자의 제조 방법 KR100463323B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2003-0029600A KR100463323B1 (ko) 2003-05-10 2003-05-10 반도체 소자의 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2003-0029600A KR100463323B1 (ko) 2003-05-10 2003-05-10 반도체 소자의 제조 방법

Publications (2)

Publication Number Publication Date
KR20040096702A KR20040096702A (ko) 2004-11-17
KR100463323B1 true KR100463323B1 (ko) 2004-12-23

Family

ID=37375223

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2003-0029600A KR100463323B1 (ko) 2003-05-10 2003-05-10 반도체 소자의 제조 방법

Country Status (1)

Country Link
KR (1) KR100463323B1 (ko)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940002967A (ko) * 1992-07-15 1994-02-19 김광호 반도체장치 및 그 제조방법
KR20000062537A (ko) * 1999-02-10 2000-10-25 이데이 노부유끼 반도체 장치의 제조 방법
KR20020038060A (ko) * 2000-11-16 2002-05-23 박종섭 반도체 소자의 제조 방법
KR20030056610A (ko) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR940002967A (ko) * 1992-07-15 1994-02-19 김광호 반도체장치 및 그 제조방법
KR20000062537A (ko) * 1999-02-10 2000-10-25 이데이 노부유끼 반도체 장치의 제조 방법
KR20020038060A (ko) * 2000-11-16 2002-05-23 박종섭 반도체 소자의 제조 방법
KR20030056610A (ko) * 2001-12-28 2003-07-04 주식회사 하이닉스반도체 반도체 소자의 금속 배선 형성 방법

Also Published As

Publication number Publication date
KR20040096702A (ko) 2004-11-17

Similar Documents

Publication Publication Date Title
TWI557809B (zh) 包含接觸結構與形成於接觸蝕刻停止層之側壁上之保護層的半導體設備以及製造半導體裝置的方法
US20070257366A1 (en) Barrier layer for semiconductor interconnect structure
KR100483290B1 (ko) 반도체 소자의 제조 방법
KR100621630B1 (ko) 이종 금속을 이용하는 다마신 공정
KR100297966B1 (ko) 다층 배선구조를 형성하는 방법
US6236091B1 (en) Method of forming a local interconnect with improved etch selectivity of silicon dioxide/silicide
US7078332B2 (en) Method for manufacturing semiconductor device
KR100463323B1 (ko) 반도체 소자의 제조 방법
JP5178025B2 (ja) 半導体メモリ素子の製造方法
US6228209B1 (en) Equipment for forming a glue layer of an opening
KR100476707B1 (ko) 반도체 소자의 제조 방법
KR100784074B1 (ko) 반도체 소자의 비트 라인 형성 방법
KR100679827B1 (ko) 금속-절연체-금속 커패시터의 제조 방법
KR0165379B1 (ko) 반도체 장치의 층간접속방법
KR100729087B1 (ko) 반도체 장치 형성 방법
KR100605933B1 (ko) 반도체 소자의 제조방법
KR100284138B1 (ko) 반도체 소자의 금속 배선 형성 방법
KR100528123B1 (ko) 반도체 소자의 제조 방법
US20090045518A1 (en) Semiconductor device and method for fabricating the same
KR100186985B1 (ko) 반도체 소자의 콘택홀 매립 금속배선 형성방법
KR100607815B1 (ko) 반도체 소자의 금속 배선 형성방법
KR100253368B1 (ko) 반도체소자의 콘택 형성방법
KR100485180B1 (ko) 반도체 소자의 제조 방법
KR100252905B1 (ko) 반도체 소자의 플러그 형성방법
KR100545900B1 (ko) 반도체 소자 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20101124

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee