KR100284138B1 - 반도체 소자의 금속 배선 형성 방법 - Google Patents
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Abstract
1. 청구범위에 기재된 발명이 속한 기술분야
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
2. 발명이 이루고자하는 기술적 과제
소자의 집적도가 증가함에 따라 생성된 콘택 홀이 높은 종횡비를 갖는 경우에도 콘택의 식각 및 매립을 용이하게 할 수 있어 소자의 동작 및 신뢰도를 향상시킬 수 있도록 한다.
3. 발명의 해결 방법의 요지
접합 영역을 노출시키는 종횡비가 큰 제 1 콘택 홀의 매립을 위해 금속 패드를 형성한 후 그 위에 종횡비가 작은 제 2 콘택을 형성하여 금속 배선을 형성한다.
Description
본 발명은 반도체 소자의 금속 배선 형성 방법에 관한 것으로, 특히 접합 영역에 접속되는 금속 패드를 먼저 형성한 후 금속 패드 상부에 금속 배선을 형성하여 콘택의 형성 및 콘택의 매립을 용이하게 할 수 있는 반도체 소자의 금속 배선 형성 방법에 관한 것이다.
MOS 구조의 DRAM 소자는 캐패시터를 이용하여 정보를 저장하는 셀 영역과 정보의 입출력 및 증폭등에 관계된 각종 회로들로 구성된 주변 회로 영역으로 크게 나눌 수 있다. 주변 회로 영역에는 각 소자에 전원 공급 및 전기적 연결을 위한 금속 배선 공정이 반드시 실시되어야 한다. 금속 배선 공정은 보통 금속선이 형성되는 소오스/드레인 영역에 콘택을 형성하는 공정, 콘택을 금속으로 매립하는 공정 및 식각 공정을 실시하여 금속선을 형성하는 공정으로 이루어진다.
DRAM 소자는 셀 영역쪽에 형성되는 캐패시터로 인하여 셀 영역과 주변 회로의 영역의 높이에 차이가 발생하게 된다. 현재 개발중인 64M 및 그 이후의 DRAM 소자에서는 주변 회로 영역의 소오스/드레인 영역에 형성되는 금속선 콘택의 높이가 캐패시터의 구조에 따라 2∼3㎛의 높은 값을 가질 것으로 예상된다. 한편, 한 웨이퍼당 생산되는 소자의 개수를 늘이기 위해 소자의 집적도가 크게 요구됨에 따라 콘택의 크기도 0.3㎛ 이하로 축소될 것이므로 콘택의 종횡비(aspect ratio)는 7∼10 정도 될 것으로 예상된다.
콘택을 매립하는 방법은 스퍼터링에 의한 알루미늄 증착, CVD 방법에 의한 텅스텐 증착, 텅스텐 및 알루미늄을 같이 사용하는 텅스텐 플러그 공정등이 있다. 한편, 상기와 같은 금속을 증착하기 전에 접촉 저항의 감소 및 접착력의 증가를 위해 배리어 메탈(barrier metal) 공정이 반드시 선행되어야 하며, Ti/TiN이 가장 널리 사용된다.
스퍼터링에 의한 알루미늄 증착 공정은 저항이 낮아 소자의 속도 측면에서 유리하지만, 스퍼터링의 공정 특성상 콘택의 종횡비가 약 3 이상일 때는 완벽한 콘택의 매립이 불가능한 측면이 있다. 따라서, 종횡비가 4∼7인 콘택에는 CVD 방법에 의한 텅스텐 매립이나 텅스텐 플러그 방법이 사용되고 있다.
콘택의 종횡비가 7 이상일 경우에는 여러 가지 문제점이 발생하게 된다. 즉 산화막의 식각시 재현성이 있는 콘택 프로파일 및 배리어 메탈의 증착시 양호한 기저부의 스텝 커버러지(bottom step coverage)의 확보의 어려움이 있으며, 텅스텐의 경우에도 콘택의 중간에 텅스텐이 채워지지 않는 심(seam) 현상이 발생할 가능성이 있다.
따라서, 본 발명은 소자의 집적도가 증가함에 따라 생성된 콘택이 높은 종횡비를 갖는 경우에도 콘택의 식각 및 매립을 용이하게 할 수 있어 소자의 동작 및 신뢰도를 확보할 수 있는 반도체 소자의 금속 배선 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명은 반도체 기판 상부의 선택된 영역에 게이트 전극 및 접합 영역을 형성한 후 전체 구조 상부에 층간 절연막을 형성하는 단계와, 상기 층간 절연막을 소정의 두께로 식각한 후 상기 층간 절연막의 선택된 영역을 식각하여 상기 접합 영역을 노출시키는 제 1 콘택 홀을 형성하는 단계와, 전체 구조 상부에 배리어 메탈 및 제 1 금속층을 형성한 후 상기 금속층을 소정 두께로 식각하는 단계와, 상기 소정 두께로 식각된 제 1 금속층을 패터닝하여 금속 패드를 형성한 후 전체 구조 상부에 절연 산화막을 형성하는 단계와, 상기 절연 산화막의 선택된 영역을 식각하여 상기 금속 패드를 노출시키는 제 2 콘택 홀을 형성하는 단계와, 상기 콘택 홀이 매립되도록 전체 구조 상부에 제 2 금속층을 형성한 후 패터닝하여 금속 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.
도 1(a) 내지 도 1(e)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
11 : 반도체 기판 12 : 게이트 산화막
13 : 폴리실리콘막 14 : 텅스텐 실리사이드막
15 : 마스크 산화막 16 : 스페이서
17 : 접합 영역 18 : 산화막
19 : 층간 절연막 20 : 콘택 홀
21 : 배리어 메탈 22 : 금속층
23 : 금속 패드 24 : 절연 산화막
25 : 금속 배선
첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 1(a) 내지 도 1(e)는 본 발명에 따른 반도체 소자의 금속 배선 형성 방법을 설명하기 위한 소자의 단면도로서, DRAM의 주변 회로 영역을 도시한 것이다.
도 1(a)를 참조하면, 반도체 기판(11) 상부에 게이트 산화막(12), 폴리실리콘막(13), 텅스텐 실리사이드막(14) 및 마스크 산화막(15)을 순차적으로 형성한 후 패터닝하여 폴리사이드 구조의 게이트 전극을 형성한다. 게이트 전극 측벽에 스페이서(16)을 형성한 후 불순물 이온 주입 공정을 실시하여 반도체 기판(11)상에 접합 영역(17)을 형성하고, 전체 구조 상부에 산화막(18)을 형성한다. 이후, 셀 영역(A)에는 캐패시터 형성 공정이 진행된다. 셀 영역(A)에 캐패시터가 형성된 후 전체 구조 상부에 층간 절연막(19)을 도포한 후 평탄화 공정을 실시한다.
도 1(b)를 참조하면, 셀 영역(A) 상부에만 감광막 패턴을 형성한 후 이를 마스크로 주변 회로 영역(B)의 층간 절연막(19)을 소정 두께 식각한다. 주변 회로 영역(B)의 층간 절연막(19)의 선택된 영역을 식각하여 접합 영역(17)을 노출시키는 콘택 홀(20)을 형성한다.
도 1(c)를 참조하면, 전체 구조 상부에 100∼1000Å 두께의 Ti/TiN막으로 배리어 메탈(21)을 형성한 후 금속층(22)을 형성한다. CMP 공정을 실시하여 셀 영역(A)에 형성된 금속층(22)은 완전히 제거하고 주변 회로 영역(B)은 평탄화시킨다. 셀 영역(A) 상부에 감광막 패턴(도시안됨)을 형성한 후 주변 회로 영역(B)의 금속층(22)을 소정의 두께로 식각한다. 금속층(22)은 텅스텐, 알루미늄 및 알루미늄 합금중 어느 하나를 10000∼30000Å의 두께로 형성한다. 알루미늄 합금은 알루미늄에 구리 또는 실리콘이 함유된 금속이다. 또한, 금속층(22)은 300℃ 이하의 온도에서 6∼20keV의 전력으로 증착한다.
도 1(d)를 참조하면, 주변 회로 영역(B)에 잔류하는 금속층(22)을 패터닝하여 금속 패드(23)를 형성한다. 전체 구조 상부에 절연 산화막(24)을 형성한다. 절연 산화막은 접합 영역의 열화를 방지하기 위해 고밀도 플라즈마(High Density Plasma ; HDP) 산화막으로 형성한다. CMP 공정을 실시하여 절연 산화막(24)을 평탄화시킨다. HDP 산화막은 450℃ 이하의 온도에서 15000∼30000Å의 두께로 형성한다.
도 1(e)를 참조하면, 절연 산화막(24)의 선택된 영역을 식각하여 하부의 금속 패드(23)을 노출시키는 콘택 홀을 형성한다. 콘택 홀이 매립되도록 전체 구조 상부에 금속층을 형성한 후 패터닝하여 금속 패드(23) 상부에 금속 배선(25)을 형성한다. 금속층은 텅스텐, 알루미늄 및 알루미늄 합금중 어느 하나를 2000∼10000Å의 두께로 형성한다. 알루미늄 합금은 실리콘 함유 알루미늄 또는 실리콘 및 구리 함유 알루미늄이다.
상술한 바와 같이 본 발명에 의하면 DRAM 소자의 고집적화에 따라 주변 회로 영역의 콘택 홀의 종횡비가 커짐으로 인해 발생되는 콘택의 형성 및 매립 공정의 곤란함을 금속 패드를 형성한 후 금속 배선을 형성하므로써 해결할 수 있다. 즉, 게이트 전극 사이에 형성된 접합 영역과 접속되는 금속 패드는 접합 영역을 노출시키는 콘택 홀의 높이가 낮으므로 용이하게 형성할 수 있다. 또한, 일단 금속 패드가 형성되면 금속 패드의 크기가 접합 영역을 노출시키는 제 1 콘택 홀보다 크므로 이 금속 패드에 연결되는 제 2 콘택 홀은 게이트 전극 사이의 접합 영역에 바로 금속 배선 공정을 실시할 때보다 더 크게 형성할 수 있다. 한편, 산화막의 높이도 감소하므로 훨씬 용이하게 콘택 홀의 형성 및 매립을 가능하게 한다. 이러한 효과는 소자의 크기가 감소됨에 따라 배선 공정의 한계를 극복하여 고집적화에 기여한다.
Claims (6)
- 반도체 기판 상부의 선택된 영역에 게이트 전극 및 접합 영역을 형성한 후 전체 구조 상부에 층간 절연막을 형성하는 단계와,상기 층간 절연막을 소정의 두께로 식각한 후 상기 층간 절연막의 선택된 영역을 식각하여 상기 접합 영역을 노출시키는 제 1 콘택 홀을 형성하는 단계와,전체 구조 상부에 배리어 메탈 및 제 1 금속층을 형성한 후 상기 금속층을 소정 두께로 식각하는 단계와,상기 소정 두께로 식각된 제 1 금속층을 패터닝하여 금속 패드를 형성한 후 전체 구조 상부에 절연 산화막을 형성하는 단계와,상기 절연 산화막의 선택된 영역을 식각하여 상기 금속 패드를 노출시키는 제 2 콘택 홀을 형성하는 단계와,상기 콘택 홀이 매립되도록 전체 구조 상부에 제 2 금속층을 형성한 후 패터닝하여 금속 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 1 금속층은 텅스텐, 알루미늄 및 알루미늄 합금중 어느 하나를 10000 내지 30000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 2 항에 있어서, 상기 알루미늄 합금은 구리 함유 알루미늄 및 실리콘 함유 알루미늄중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 절연 산화막은 450℃ 이하의 온도에서 15000 내지 30000Å의 두께로 형성된 고밀도 플라즈마 산화막인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 1 항에 있어서, 상기 제 2 금속층은 텅스텐, 알루미늄 및 알루미늄 합금중 어느 하나를 2000 내지 10000Å의 두께로 증착하여 형성하는 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
- 제 5 항에 있어서, 상기 알루미늄 합금은 실리콘 함유 알루미늄 및 실리콘, 구리 함유 알루미늄중 어느 하나인 것을 특징으로 하는 반도체 소자의 금속 배선 형성 방법.
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