KR940002967A - 반도체장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 반도체장치 및 그 제조방법에 관한 것으로, 소정의 결과물들이 형성된 제1도전형의 반도체기관상에 상기 소정의 결과물들의 각각의 일부분과 연결되는 금속층을 구비한 반도체장치에 있어서, 상기 소정의 결과물들이 형성되어 않는 제1도전형의 반도체기판의 표면에 형성된 제1도전형의 불순물 주입영역; 및 상기 소정의 결과물들이 형성되지 않는 제1도전형의 반도체기판상에 정전하 제거용 제1반도체소자를 형성하되, 상기 제1반도체소자의 제1부분과 상기 금속층이 연결되도록 하고, 상기 제1반도체소자의 제2부분과 상기 제1도전형의 불순물주입 영역이 연결되도록 하며, 상기 제1반도체소자의 제3부분은 별도의 금속패턴으로 연결되도록 구성하는 것을 특징으로 하는 반도체장치 및 그 제조방법을 제공한다
따라서 본 발명은 금속층을 플라즈마 식각공정으로 패터닝할 때 발생되던 전하를 별도의 정전하 제거용 반도체소자를 사용하여 반도체기판으로 방전시킴으로써, 소자의 특성을 향상시킬 수 있다.
Description
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제5도는 본 발명에 따른 플라즈마 식각시 발생된 정전하 제거용 MOS구조 트랜지스터를 구비한 반도체장치를 나타낸 단면도,
제6도 내지 제10도는 본 발명에 따른 플라즈마 식각시 발생된 정전하 제거용 MOS구조 트랜지스터를 구비한 반도체장치의 제조방법의 제1실시예를 나타낸 공정순서도,
제11도 내지 제15도는 본 발명에 따른 플라즈마 식각시 발생된 정전하 제거용 MOS구조 트랜지스터를 구비한 반도체장치의 제조방법의 제2실시예를 나타낸 공정순서도.
Claims (23)
- 소정의 결과물들이 형성된 제1도전형의 반도체기판상에 상기 소정의 결과물들의 각각의 일부분과 연결되는 금속층을 구비한 반도체장치에 있어서, 상기 소정의 결과물들이 형성되지 않는 제1도전형의 반도체기판의 표면에 형성된 제1도전형의 불순물주입영역; 및 상기 소정의 결과물들이 형성되지 않는 제1도전형의 반도체기판상에 정전하 제거용 제1반도체소자를 형성하되, 상기 제1반도체소자의 제1부분과 상기 금속층이 연결되도록 하고, 상기 제1반도체소자의 제2부분과 상기 제1도전형의 불순물주입영역이 연결되도록 하며, 상기 제1반도체소자의 제3부분은 별도의 금속패턴으로 연결되도록 구성하는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 금속층 및 금속패턴은 알루미늄막인 것을 특징으로 하는 반도체장치.
- 제1항에 있어서, 상기 소정의 결과물의 각각의 일부분은 MOS구조 트랜지스터의 게이트전극인 것을 특징으로 하는 반도체장치.
- 제1항 또는 제3항에 있어서, 상기 제1반도체소자는 MOS구조 트랜지스터인 것을 특징으로 하는 반도체장치
- 제4항에 있어서, 상기 제1반도체소자의 제1부분은 드레인영역인 것을 특징으로 하는 반도체장치.
- 제5항에 있어서, 상기 제1반도체소자의 제2부분과 상기 제1도전형의 불순주입영역을 연결시키는 것은 상기 금속층과 재질이 동일한 금속패턴인 것을 특징으로 하는 반도체장치.
- 제6항에 있어서, 상기 정전하 제거용 재1반도체소자를 칩의 정상동작시에는 동작되지 않도록 하기 위하여, 상기 제1반도체소자의 제2부분과 제3부분에 연결된 각각의 금속패턴을 서로 연결시키는 금속층을 더 구비하는 것을 특징으로 하는 반도체장치.
- 제6항에 있어서, 상기 금속패턴은 알루미늄막인 것을 특징으로 하는 반도체장치.
- 제1항 또는 제3항에 있어서, 상기 소정의 결과물과 정전하 제거용 제1반도체소자 사이의 상기 소정의 결과물들이 형성되지 않는 제1도전형의 반도체기판상에 정전하 제거용 제2반도체소자를 더 구비하는 것을 특징으로 하는 반도체장치.
- 제9항에 있어서, 상기 제2반도체소자의 제1부분과 상기 소정의 결과물들의 각각의 일부분과 연결되는 금속층이 연결되도록 하고, 상기 제2반도체소자의 제2부분 및 제3부분은 별도의 금속패턴과 각각 연결되도록 하며, 상기 제1반도체소자의 제1부분과 상기 제2반도체소자의 제2부분이 연결되도록 구성하는 것을 특징으로 하는 반도체장치.
- 제10항에 있어서, 상기 제1반도체소자의 제1부분과 상기 제2반도체소자의 제2부분은 동일한 영역을 공동으로 사용하는 것을 특징으로 하는 반도체장치.
- 제11항에 있어서, 상기 제2반도체소자는 MOS구조 트랜지스터인 것을 특징으로 하는 반도체장치.
- 제12항에 있어서, 상기 제2반도체소자의 제1부분은 드레인영역인 것을 특징으로 하는 반도체장치.
- 제13항에 있어서, 상기 정전하 제거용 제1, 및 제2반도체소자를 칩의 정상동작시에는 동작되지 않도록 하기 위하여, 상기 제1반도체소자의 제2부분과 제3부분에 연결된 각각의 금속패턴을 서로 연결시키는 금속층; 상기 제3반도체소자의 제2부분과 연결된 별도의 금속패턴을 연결시키는 금속층: 및 상기 제2반도체소자의 제3부분과 연결된 별도의 금속패턴을 연결시키는 금속층을 더 구비하는 것을 특징으로 하는 반도체장치.
- 제14항에 있어서, 상기 제2반도체소자의 제2부분과 연결된 별도의 금속패턴을 연결시키는 금속층에 접지단자가 연결되는 것을 특징으로 하는 반도체장치.
- 제15항에 있어서, 상기 제2반도체소자의 제3부분과 연결된 별도의 금속패턴을 연결시키는 금속층에 신호입력단자가 연결되는 것을 특징으로 하는 반도체장치.
- 제16항에 있어서, 상기 금속층들은 동일한 재질인 것을 특징으로 하는 반도체장치.
- 제14항에 있어서, 상기 제2반도체소자의 제2부분과 연결된 별도와 금속패턴을 연결시키는 금속층, 및 상기 제2반도체소자의 제3부분과 연결된 별도의 금속패턴을 연결시키는 금속층이 상호 연결되도록 구성하는 것을 특징으로 하는 반도체장치.
- 제18항에 있어서, 상기 제2반도체소자의 제2부분과 연결된 별도의 금속패턴을 연결시키는 금속층, 및 상기 제2반도체소자의 제3부분과 연결된 별도의 금속패턴을 연결시키는 금속층이 상호 연결되어 이루어진 금속층에 접지단자가 연결되는 것을 특징으로 하는 반도체장치.
- 제19항에 있어서, 상기 금속층들은 동일한 재질인 것을 특징으로 하는 반도체장치.
- 제1도전형의 반도체기판상에 형성된 소정의 결과물들의 각각의 일부분과 연결되는 금속층을 형 성하는 공정을 구비하는 반도체장치의 제조방법에 있어서, 제1도전형의 반도체기판상에 소정의 결과물들을 형성함과 동시에, 상기 소정의 결과물들이 형성되지 않는 제1도전형의 반도체기판상에 정전하 제거용 제1반도체소자를 형성하는 공정 ; 상기 제 1반도체소자와 인접하여 상기 소정의 결과물들이 헝성되지 않는 제 1도전형의 반도체기판 표면에 제1도전형의 불순물주압영역을 형성하는 공정: 및 동시에, 상기 제1반도체소자의 제1부분과 상기 금속충이 연결되도록 하고, 상기 제 1반도체소자의 제2부분과 상기 제1도전 형의 불순물주입영역이 연결되도록 하며, 상기 제1반도체소자의 제3부분은 별도의 금속패턴으로 연결되도록 하는 공정을 구비하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제21항에 있어서, 동시에, 상기 제1반도체소자의 제1부분과 상기 금속층이 연결되도록 하고, 상기 제1반도체소자의 제2부분과 상기 제1도전형의 불순물주입영역이 연결되도록 하며, 상기 제1반도체소자의 제3부분은 별도의 금속패턴으로 연결되도록 하는 공정은, 상기 제1도전형의 불순물주입영역 헝성공정후 결과를 전면에 제1층간절연막을 형성하는 단계; 상기 제1층간절연막위에 제1마스크패턴을 적용하여 제 1층간절연막을 식각함으로써, 상기 소정의 결과물의 일부분, 상기 제1반도체소자의 제1부분, 제2부분, 및 제3부분, 그리고 상기 제1도전형의 불순물주입영역을 노출시키는 콘택트 홀들을 형성하는 단계; 결과물 전면에 상기 금속층을 형성하는 단계; 및 상기 금속층위에 제2마스크패턴을 적용하여 금속층을 식각함으로써, 상기 소정의 결과물의 일부분과 상기 제1반도체소자의 제1부분과 연결시키는 금속패턴, 상기 제1반도체소자의 제2부분과 상기 제1도전형의 불순물주입영역을 연결시키는 금속패턴, 및 상기 제1반도체 소자의 제3부분과 연결되는 별도의 금속패턴을 각각 형성하는 단계를 통하여 이루어지는 것을 특징으로 하는 반도체장치의 제조방법.
- 제21항에 있어서, 상기 정전하 제거용 제1, 및 제2반도체소자를 칩의 정상동작시에는 동작되지 않도록 하기 위하여, 상기 제1반도체소자의 제2부분과 제3부분에 연결된 각각의 금속패턴을 서로 연결시키는 금속층을 형성하는 공정; 상기 제2반도체소자의 제2부분과 연결된 별도의 금속패턴을 연결시키는 금속층을 형성하는 공정; 및 상기 제2반도체소자의 제3부분과 연결된 별도의 금속패턴을 연결시키는 금속층을 형성하는 공정을 더 구비하는 것을 특징으로 하는 반도체장치의 제조방법.※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
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Cited By (1)
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|---|---|---|---|---|
| KR100463323B1 (ko) * | 2003-05-10 | 2004-12-23 | 아남반도체 주식회사 | 반도체 소자의 제조 방법 |
-
1992
- 1992-07-15 KR KR1019920012649A patent/KR950014272B1/ko not_active IP Right Cessation
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| KR100463323B1 (ko) * | 2003-05-10 | 2004-12-23 | 아남반도체 주식회사 | 반도체 소자의 제조 방법 |
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| KR950014272B1 (ko) | 1995-11-24 |
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