KR920007448B1

KR920007448B1 - 반도체장치 및 그 제조방법

Info

Publication number: KR920007448B1
Application number: KR1019880014762A
Authority: KR
Inventors: 다까시 후루다; 슈이찌 니시다
Original assignee: 마쯔시다덴시고오교오 가부시기가이샤; 카나자와 후미오
Priority date: 1987-11-13
Filing date: 1988-11-10
Publication date: 1992-09-01
Also published as: EP0317132B1; EP0317132A1; JPH01128568A; DE3888457T2; US5113234A; KR890008949A; DE3888457D1

Abstract

내용 없음.

Description

반도체장치 및 그 제조방법

제1도는 본 발명의 일실시예에 있어서의 반도체장치의 제1절연막의 형성 상태를 도시한 단면도.

제2도는 동실시예에 있어서의 반도체장치의 배선형성상태를 도시한 단면도

* 도면의 주요 부분에 대한 부호의 설명

1 : P형 실리콘기판 2 : 산화막

3 : 게이트산화막 4 : 게이트전극

5 : 제1의 N⁺형 확산영역 10 : 제2절연막

11 : 제2접촉구멍 12 : 배선

본 발명은 절연막에 형성된 접촉구멍을 통해서, 반도체기판내에 형성된 불순물 확산영역과 반도체기판상의 절연막의 표면에 형성된 배선을 안정하게 접속시키는 것이 가능한 반도체장치 및 그 제조방법에 관한 것이다.

반도체장치에 있어서는, 일반적으로 소자분리용 산화막이 반도체기판 표면상에 선택적으로 형성되며, 불순물확산영역은 이런 산화막사이의 반도체기판에 형성되고, 절연막은 반도체기판상에 형성되며, 배선은 이 절연막상에 형성된다. 불순물 확산영역과 배선은 절연막에 형성된 접촉구멍을 통해 서로 접속된다.

이때, 접속구멍의 면적이 불순물 확산영역의 면적보다 넓으면, 접촉구멍의 일부는 불순물 확산영역에 인접한 소자 분리용 산화막에까지 이르게 되어, 그 결과, 접촉구멍에 형성된 배선물질은 직접 반도체기판과 접촉하여 소위 누전을 발생한다.

이러한 문제점을 피하기 위해, 접촉구멍의 면적을 통상 불순물 확산영역의 면적보다 작게 설정하고 또한, 접촉구멍의 형성위치를 불순물 확산영역에 인접한 모든 방향의 소자분리용 산화막에서 떨어진 위치에 설정한다.

한편, 반도체집적회로의 고집적화 및 반도체소자의 미세화에 따라, 소자분리용 산화막사이의 면적은 작아지고 이 면적에 형성된 불순물 확산영역의 면적도 역시 작아진다. 그 결과, 접촉구멍의 면적은 작아지게 된다.

접촉구멍의 면적이 작아질때, 불순물 확산영역과 배선사이의 접촉저항은 커지게 된다. 또한, 불순물 확산영역의 면적이 작아질수록, 접촉구멍의 주위와 소자분리용 산화막 모서리사이의 간격도 짧아지게 된다. 따라서, 불순물 확산영역과 접촉구멍사이의 패터닝맞춤 여유가 감소하여, 2개의 위치결정은 매우 어렵게 된다.

그러므로, 본 발명의 제1목적은, 배선과 불순물 확산영역사이의 접촉면적을 충분히 넓게하고 소자분리용 산화막사이의 면적이 작더라도 접촉저항을 감소하여, 이러한 면적에 형성된 불순물 확산영역의 면적이 작은 반도체장치 및 그 제조방법을 제공하는데 있다.

본 발명의 제2목적은, 불순물 확산영역 및 접촉구멍의 위치결정을 이들 사이의 패터닝맞춤 여유를 증가시켜 매우 쉽게하는 반도체장치 및 그 제조방법을 제공하는데 있다.

본 발명의 제3목적은 접촉구멍자체의 패턴을 매우 쉽게 만들어 불순물 확산영역과 배선사이의 접속신뢰성을 향상하는 반도체장치 및 그 제조방법을 제공하는데 있다.

본 발명의 특징과 기타 목적은 도면과 관련한 다음의 상세한 설명으로부터 더욱 명확해질 것이다.

본 발명의 일실시예를 제1도 및 제2도에 도시한 제조단계의 단면도와 관련하여 이하 설명한다.

제1도 및 제2도는 MOS형 반도체장치의 트랜지스터소자부의 그의 주변부를 도시한 것이다. P형 실리콘기판(1)의 소정표면을 선택적으로 산화시켜 소자분리용 산화막(2),(2)을 형성한다. 그 후에 종래의 방법에의해, 게이트산화막(3)과 게이트전극(4)을 소자분리용 산화막(2),(2)사이의 중간부근에 형성한다. 계속해서, 마스크로서 게이트전극(4)을 사용하는 자체정합 기술에 의해, 불순물을 P형 실리콘 기판(1)의 표면상에 확산시켜 제1의 N⁺확산영역(5)을, 드레인과 소오스영역으로서 형성한다. 또한, P형 실리콘기판(1)의 전체표면상에 제1절연막(6)을 형성한다. 이와 같이해서 N-채널형 MOS 트랜지스터의 기본구조를 완성시킨다.

다음에, 제2도에 도시한 바와같이, 제1절연막(6)에 제1접촉구멍(7)을 형성한다. 이 제1접촉구멍(7)의 주변부의 일부는 제1의 N⁺확산영역(5)의 끝에서부터 돌출되고 제1의 N⁺확산영역(5)에 인접한 소자분리용 산화막(2)의 모서리를 제거하기에 충분한 넓이를 지닌다. 그러므로, 이 단계에서, P형 실리콘기판(1)의 일부는 제1접촉구멍(7)에 직접 노출된다. 그후에, 제1접촉구멍(7)의 바닥, 내벽 및 상부주변부에 전도막(8)을 형성한다. 전도막(8)으로서는 폴리실리콘 또는 폴리시드가 사용된다. 이 전도막(8)를 통해서 인이온(P⁺)을 100Kev의 가속전압 및 1x10¹⁵/㎠의 투여량으로 주입하고, 또 활성화를 위해 열처리를 실행하여 P형 실리콘기판(1)에 제2의 N⁺확산영역(9)을 형성한다. 제2의 N⁺확산영역(9)은 게이트전극(4)에 인접한 소자분리용 산화막(2)아래에서부터 게이트전그(4)부근까지 미치게 된다. 따라서, 제2의 N⁺확산영역(9)은 제1접촉구멍(7)에 직접 노출된 P형 실리콘기판(1)의 일부에도 형성되어, 전도막(8)은 제1및 제2의 N⁺확산영역(5),(9)과 오옴 접촉을 이룬다. 또한, 제1및 제2의 N⁺확산영역(5),(9)은 서로 부분적으로 중복되어 단일의 N⁺확산영역을 형성하여 이들의 실제적인 면적은 제1의 N⁺확산영역(5)의 면적보다 넓어진다. 이 오옴접촉면적은 제1, 제2의 N⁺확산영역(5),(9)의 거의 전체표면에 미친다.

그후, 제1절연막(6)의 표면상에 제2절연막(10)을 형성하고, 제2절연막(10)상에 형성될 배선(12)과 전도막(8)을 접속시키기 위해 제2절연막(10)에 제2접촉구멍(11)을 형성한다. 제2접촉구멍(11)은 그의 내주부가 전도막(8)의 최외주 부에 근접하게 되도록 충분히 크게 한다.

마지막으로, 제2절연막(10)의 표면 및 제2접촉구멍(11)내부에 알루미늄등의 배선층을 형성한 다음, 배선층을 소정패턴을 패턴화한다. 그 결과, 제1및 제2N⁺확산영역(5),(9)은 전도막(8)을 통해 배선(12)에 접속된다.

이상 설명한 바와 같이, 본 발명의 실시예에 의하면, 제1의 N⁺확산영역(5)에서 돌출되고 소자분리용 산화막(2)의 모서리를 제거할 수 있을 정도의 넓은 면적을 지니는 제1접촉구멍(7)을 형성하는 것이 가능하다. 즉, 제1의 N⁺확산영역(5)의 면적 또는 소자분리용 산화막(2)의 모서리에 의한 한정없이 충분히 넓은 면적을 지니는 제1접촉구멍을 형성하는 것이 가능하다. 또한, 전도막(8)은 넓은 면적을 지니는 제1접촉구멍(7)에 형성되어 확산영역과 접촉하게 되므로, 오옴접촉면적은 충분히 넓게 된다. 그러므로, 확산영역과 배선사이의 접촉저항은 충분히 감소될 수 있다. 더욱이, 제1접촉구멍(7)에 전도막(8)을 형성한 다음, 이 전도막(8)을 통해 P형 실리콘기판(1)에 제2의 N+확산영역(9)을 형성하므로, 제1의 접촉구멍(7)의 크기 및 위치에 대응하는 적당한 크기와 위치를 지니는 확산영역에 형성하는 것이 가능하다. 그러므로, 제1의 N+확산영역(5)과 제1접촉영역(7)의 위치결정에 대해서, 종래기술에 비해서 충분히 넓은 마스크정합여유가 제공되어 반도체장치의 생산성을 향상하기에 매우 효과적이다.

또한, 제1절연막(6)의 내부에 제1접촉구멍(7)을 형성하므로, 제1접촉구멍의 넓이 대 깊이의 비(제2도에 있어서, A/B)는 감소된다. 그 결과, 제1접촉구멍(7)자체의 형성작업은 더욱 용이하게 되어 제1접촉구멍(7)의 형성실패를 줄일 수 있다. 더욱, 전도막(8)의 상단부를 제1절연막(6)의 위에까지 형성하여 제1접촉구멍(7)보다 큰 제2접촉구멍(11)을, 전도막(8)상의 제2절연막(10)에 형성하므로, 제2접촉구멍(11)의 형성작업은 더욱 용이하게 되어 전도막(8)과 배선(12)사이의 오옴접촉은 매우 안정하게 된다.

또한, 전도막(8)으로서 폴리실리콘 또는 폴리시드를 사용할 수 있으며, 폴리시드를 사용하면, 확산영역과 배선사이의 접촉저항은 매우 감소된다. 또한, 이 실시예에서는, 반도체기판으로 P형 실리콘기판을 사용하였으나, 반도체기판으로서 N형 실리콘기판을 사용하고, 소오스, 드레인영역으로서 P⁺확산영역을 형성하는것도 가능하다.

Claims

제1전도형 반도체기판(1)과, 상기 반도체기판의 표면상에 선택적으로 형성된 소자분리용 산화막(2)과, 상기 소자분리용 산화막에 인접한 상기 반도체기판에 형성된 제2전도형의 제1불순물 확산영역(5)과, 상기 제1불순물 영역부와 부분적으로 중복되고 상기 소자분리용 산화막 아래에 모서리부가 형성된, 상기 반도체기판에 형성된 제2전도형의 제2불순물 확산영역(9)과, 상기 소자분리용 산화막과 상기 제1 및 제2불순물 확산영역을 포함하는 상기 반도체기판의 표면상에 형성된 제1절연막(6)과, 상기 제1절연막중의 상기 제2불순물 확산영역의 거의 전면적에 대응하는 위치에 형성되는 동시에 그 일부는 상기 소자분리용 산화막의 모서리를 제거함으로써 형성된 제1접촉구멍(7)과, 적어도 상기 제1접촉구멍의 바닥에 형성된 전도막(8)과, 상기 전도막에 접속된 배선(12)을 포함하는 것을 특징으로 하는 반도체장치.
제1항에 있어서, 상기 전도막(8)은 제1접촉구멍의 내벽과 바닥, 그리고 상기 제1절연막의 표면의 일부에 형성되고, 상기 제1절연막(6)상에는 제2절연막(10)이 형성되고, 상기 제2절연막에는 상기 제1접촉구멍보다 넓은 면적을 지니는 제2접촉구멍(11)이 형성되며, 상기 전도막(8)과 배선(12)은 상기 제2접촉구멍(11)을 통해 접속되는 것을 특징으로 하는 반도체장치.
제1항 또는 제2항에 있어서, 상기 전도막(8)은 폴리실리콘 또는 폴리시드인 것을 특징으로 하는 반도체장치.
제1항에 있어서, 상기 제2불순물 확산영역(9)은 불순물이 상기 전도막(8)을 통해 확산된 영역인 것을 특징으로 하는 반도체장치.
제1전도형의 반도체기판(1)과, 상기 반도체기판에 선택적으로 형성된 제2전도형의 제1불순물 확산영역(5)과, 상기 제1불순물 확산영역과 부분적으로 중복되도록 형성된 제2전도형의 제2불순물 확산영역(9)과, 상기 제2불순물 확산영역의 거의 전면적과 오옴 접촉하기 위한 전도막(8)과, 상기 전도막에 접속된 배선(12)을 포함하는 것을 특징으로 하는 반도체장치.
제5항에 있어서, 상기 전도막(8)은 폴리실리콘 또는 폴리시드인 것을 특징으로 하는 반도체장치.
제5항 또는 제6항에 있어서, 상기 제2불순물 확산영역(9)은 불순물이 상기 전도막(8)을 통해 확산된 영역인 것을 특징으로 하는 반도체장치.
제1전도형 반도체기판(1)의 표면상에 선택적으로 소자분리용 산화막(2)을 형성하는 제1단계와, 상기 소자분리용 산화막에 인접한 상기 반도체기판에 제2전도형의 제1불순물 확산영역(5)을 형성하는 제2단계와, 상기 소자분리용 산화막과 상기 제1불순물 확산영역을 포함하는 상기 반도체기판의 표면상에 제1절연막(6)을 형성하고 제1불순물 확산영역위의 위치에서 상기 소자분리용 산화막의 모서리를 제거하는 위치까지 상기 제1절연막에 제1접촉구멍(7)을 형성하는 제3단계와, 적어도 상기 제1접촉구멍의 바닥에 전도막(8)을 형성하는 제4단계와, 상기 전도막을 통해 상기 반도체기판에 제2전도형의 불순물을 주입하고 상기 제1불순물 확산영역과 부분적으로 중복되는 제2불순물 확산영역(9)을 형성하는 제5단계와, 상기 전도막에 접속되는 배선(12)을 형성하는 제6단계를 포함하는 것을 특징으로 하는 반도체장치의 제조방법.
제8항에 있어서, 상기 전도막(8)은 상기 제1접촉구멍의 내벽과 바닥, 그리고 상기 제1절연막 표면의 일부에 형성되어 있으며, 상기 제1절연막(8)상에 제2절연막(10)을 형성하는 제7단계와, 상기 제2절연막에 상기 제1접촉구멍보다 큰 제2접촉구멍(11)을 형성하는 제8단계와, 상기 제2절연막(10)상에 형성된 상기 배선(12)을 상기 제2접촉구멍(11)을 통해 상기 전도막(8)에 접속시키는 제9단계를 포함하는 것을 특징으로 하는 반도체장치이 제조방법.
제8항 또는 제9항에 있어서, 상기 전도막(8)은 폴리실리콘 또는 폴리시드인 것을 특징으로 하는 반도체 장치의 제조방법.