KR100545900B1 - 반도체 소자 제조방법 - Google Patents

반도체 소자 제조방법 Download PDF

Info

Publication number
KR100545900B1
KR100545900B1 KR1020030040484A KR20030040484A KR100545900B1 KR 100545900 B1 KR100545900 B1 KR 100545900B1 KR 1020030040484 A KR1020030040484 A KR 1020030040484A KR 20030040484 A KR20030040484 A KR 20030040484A KR 100545900 B1 KR100545900 B1 KR 100545900B1
Authority
KR
South Korea
Prior art keywords
film
substrate
via hole
interlayer insulating
forming
Prior art date
Application number
KR1020030040484A
Other languages
English (en)
Other versions
KR20040110926A (ko
Inventor
김덕중
한재원
Original Assignee
동부아남반도체 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 동부아남반도체 주식회사 filed Critical 동부아남반도체 주식회사
Priority to KR1020030040484A priority Critical patent/KR100545900B1/ko
Publication of KR20040110926A publication Critical patent/KR20040110926A/ko
Application granted granted Critical
Publication of KR100545900B1 publication Critical patent/KR100545900B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 반도체 기판의 에지 부위에서의 텅스텐 플러그 형성을 제한함으로써 상기 텅스텐 플러그가 상부의 금속 배선 형성 공정시 비아홀로부터 이탈되는 것을 방지할 수 있는 반도체 소자 제조방법에 관한 것으로서,
본 발명에 따른 반도체 소자 제조방법은 반도체 기판 상에 층간절연막을 적층하는 단계;와, 상기 층간절연막 상에 복수개의 비아홀을 형성하는 단계;와, 상기 비아홀을 포함한 기판 상에 Ti막을 형성하되, 상기 기판 에지 부위의 소정 영역 상에는 Ti막을 형성하지 않는 단계;와, 상기 Ti막을 포함한 기판 전면에 TiN막을 형성하는 단계;와, 상기 Ti막이 형성된 영역에 상응하는 부위에 텅스텐층을 적층하는 단계;와, 상기 층간절연막이 드러나도록 상기 텅스텐층, TiN막 및 Ti막을 평탄화하여 상기 비아홀 내에 텅스텐 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
WEE, 플러그

Description

반도체 소자 제조방법{Fabricating method of semiconductor}
도 1은 종래 기술에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.
도 2 내지 도 5는 본 발명에 따른 반도체 소자 제조방법을 설명하기 위한 공정 단면도.
<도면의 주요 부분에 대한 설명>
201 : 반도체 기판 202 : 층간절연막
203 : 비아홀 204 : Ti막
205 : TiN막 206 : 텅스텐층
본 발명은 반도체소자 제조방법에 관한 것으로서, 보다 상세하게는 반도체 기판의 에지 부위에서의 텅스텐 플러그 형성을 제한함으로써 상기 텅스텐 플러그가 상부의 금속 배선 형성 공정시 비아홀로부터 이탈되는 것을 방지할 수 있는 반도체 소자 제조방법에 관한 것이다.
최근, 반도체소자의 고집적화가 진행됨에 따라 반도체소자의 설계 룰(rule)이 미세화되면서 모스(MOS) 트랜지스터의 소스/드레인의 사이즈 및 게이트 전극의 선폭과 금속 배선의 선폭이 축소되고 있다.
이러한 미세 선폭을 구현하기 위한 한 방법으로서 화학적 기상 증착(Chemical Vapor Deposition) 공정에 의한 텅스텐층 매립 방법이 도입되었다. 이 방법은 비아홀을 텅스텐층으로 매립한 후 상기 텅스텐층의 상부에 알루미늄과 같은 금속 재질의 금속층을 적층시켜 금속배선을 형성시키는 방법이다.
상기 텅스텐층 매립 공정에 있어서, 실리콘 재질의 반도체 기판이나 다결정 실리콘 재질의 배선을 일부 노출시키는 비아홀의 경우, 층간절연막의 일부분에 비아홀을 형성한 후 상기 콘택홀 및 상기 층간절연막 상에 텅스텐층을 적층할 때 반응 챔버의 내부로 주입되는 반응가스 예를 들어, WF6 가스의 불소(F) 성분에 의한 손상을 방지하기 위해 상기 비아홀에 Ti/TiN 막을 미리 적층한다. 마찬가지로, 콘택홀의 경우에도 층간절연막의 일부분에 콘택홀을 형성한 후에 상기 비아홀 및 상기 층간절연막 상에 텅스텐층을 적층하기 전에 상기 콘택홀에 Ti/TiN 막을 적층한다.
상기 콘택홀이나 비아홀에서의 Ti/TiN 막은 장벽금속층의 역할을 담당하는데, 텅스텐은 실리콘이나 산화막과의 접촉성이 약한 반면, TiN막이나 TiW 막 상에 서 양호하게 성장하는 특성을 갖기 때문에 Ti/TiN의 이중막을 통상적으로 장벽금속층으로 사용한다. 또한, 상기 텅스텐은 Ti막과의 결합성이 떨어지기 때문에 Ti막 상에 TiN막을 통상적으로 적층한다.
한편, 반도체 소자 제조에 있어서 반도체 기판의 에지 부분을 노광하는 웨이퍼 에지 노광(Wafer Edge Exposure, WEE)이 적용되는데, 상기 웨이퍼 에지 노광은 반도체 기판의 에지 부위에 도포된 불필요한 감광액을 노광시키는 것을 말한다. 통상적으로 반도체 기판의 에지 부위는 노광이 불필요한 영역이기는 하나 반도체 기판의 유효 영역과의 밀도차로 인해 반도체 소자의 특성 저하 등을 방지하기 위하여 노광공정이 수행된다.
이상 설명한 바에 근거하여 종래의 텅스텐층 매립 공정을 설명하면 다음과 같다. 도 1은 종래 기술에 따른 반도체 소자의 제조방법을 설명하기 위한 공정단면도이다.
먼저 도 1에 도시한 바와 같이, 반도체 기판(101) 상에 층간절연막(102)을 형성한 후, 상기 반도체 기판(101) 상의 금속 배선(도시하지 않음)과의 콘택을 위한 비아홀을 소정 간격을 두고 형성한다. 이어, 상기 비아홀 및 층간절연막 상에 Ti막(103)을 형성한다. 상기 Ti막(103)의 형성시 2.5∼3mm 정도의 웨이퍼 에지 노광을 적용시켜 기판 에지 부위에서의 Ti막 형성을 억제한다. 이어, 상기 Ti막(103)을 포함한 기판 전면 상에 TiN막(104)을 형성시킨 후, 상기 비아홀을 충분히 채우도록 텅스텐층을 적층한 다음, 상기 층간절연막이 노출되도록 상기 텅스텐층 및 Ti/TiN막을 화학기계적 연마 공정을 통해 평탄화시켜 텅스텐 플러그(105)를 형성한 다.
그러나, 종래에 있어서 상기 Ti막의 적층시 반도체 기판의 에지 부분 정확히는 기판 끝으로부터 2.5∼3mm 정도의 영역에 Ti막을 적층하지 않은 상태에서, 기판 전면에 TiN막이 형성되는데, 재료 특성상 TiN막은 산화막과의 접촉 특성이 좋지 않기 때문에 이탈될 우려가 높다. 또한, 상기 TiN 막 상에 텅스텐 플러그가 형성되어 있기 때문에 TiN막과 텅스텐 플러그가 동시에 이탈되며 이탈된 텅스텐 플러그는 후속의 금속 배선 형성 공정시 단락(short)을 유발시키게 된다(도 1 참조).
따라서, 상기 반도체 기판의 에지 부위에서의 텅스텐 플러그의 이탈을 방지할 수 있는 반도체 소자가 요구된다.
본 발명은 상기와 같은 문제점을 해결하기 위해 안출한 것으로서, 반도체 기판의 에지 부위에서의 텅스텐 플러그 형성을 제한함으로써 상기 텅스텐 플러그가 상부의 금속 배선 형성 공정시 비아홀로부터 이탈되는 것을 방지할 수 있는 반도체 소자 제조방법을 제공하고자 한다.
상기의 목적을 달성하기 위한 본 발명의 반도체 소자 제조방법은 반도체 기판 상에 층간절연막을 적층하는 단계;와, 상기 층간절연막 상에 복수개의 비아홀을 형성하는 단계;와, 상기 비아홀을 포함한 기판 상에 Ti막을 형성하되, 상기 기판 에지 부위의 소정 영역 상에는 Ti막을 형성하지 않는 단계;와, 상기 Ti막을 포함한 기판 전면에 TiN막을 형성하는 단계;와, 상기 Ti막이 형성된 영역에 상응하는 부위에 텅스텐층을 적층하는 단계;와, 상기 층간절연막이 드러나도록 상기 텅스텐층, TiN막 및 Ti막을 평탄화하여 상기 비아홀 내에 텅스텐 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
바람직하게는, 상기 Ti막이 형성되지 않는 기판 에지 부위의 소정 영역은 상기 기판의 끝으로부터 3∼4mm 이내의 영역으로 한정할 수 있다.
본 발명의 특징에 따르면, 기판 에지 부위의 소정 영역에 텅스텐층이 적층되지 않도록 함으로써 텅스텐 플러그의 형성을 방지하고 이에 따라 후속의 공정에서 텅스텐 플러그의 이탈로 인한 단락의 문제점을 근본적으로 해결할 수 있게 된다.
이하, 도면을 참조하여 본 발명에 따른 반도체 소자의 제조방법을 상세히 설명하기로 한다. 도 2 내지 도 5는 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
먼저 도 2에 도시한 바와 같이, 반도체 기판(201), 예를 들어 단결정 실리콘 기판을 준비한다. 도면에 도시하지 않았지만 상기 반도체 기판(201)에는 메모리 소자나 로직 소자를 위한 트랜지스터나 캐패시터 등의 요소들이 형성되어 있고 이들의 상부에는 소정의 콘택을 통해 금속 배선이 형성되어 있음은 자명한 사실이다.
이와 같은 상태에서, 상기 반도체 기판 상에 산화막과 같은 재질로 층간절연막(202)을 형성한다. 상기 층간절연막(202)은 5000∼12000Å 정도의 두께로 적층한 다. 이어, 상기 층간절연막(202)을 화학기계적 연마(Chemical Mechanical Polishing)를 통해 평탄화시킨 다음, 통상의 포토리소그래피 공정을 이용하여 상기 반도체 기판의 콘택할 부분 즉, 금속 배선의 소정 영역이 드러나도록 상기 층간절연막을 제거하여 비아홀(203)을 형성한다.
도 3에 도시한 바와 같이, 상기 비아홀(203)의 저면, 측면 및 상기 층간절연막(202)의 표면 상에 장벽금속층을 구성하는 Ti막(204)을 400∼600Å의 두께로 형성한다. 이 때, 상기 Ti막(204)이 형성되는 영역은 기판 에지 부위의 소정 영역을 제외한 부분으로서 바람직하게는, 기판의 끝으로부터 3∼4mm 정도 이내의 영역에 해당된다. 따라서, 상기 기판 에지 부위의 소정 영역 상의 비아홀(203) 상에는 Ti막(204)이 형성되지 않는다.
한편, 상기 Ti막(204)의 적층은 종래의 경우 일반적인 스퍼터링 공정을 이용하였으나, 최근 비아홀 및 콘택홀의 사이즈가 감소하고 장경비(Aspect ratio)가 커짐에 따라 기존의 스퍼터링 공정을 대체하여 이온 금속 플라즈마(Ionized Metal plasma) 방법 또는 콜리메이터(Collimator) 스퍼터링 방법을 적용하고 있다.
상기 Ti막(204)을 적층한 상태에서 소정의 열처리 챔버 내에서 급속 열처리(Rapid Thermal Process, RTP)하여 상기 Ti막의 표면 상태를 안정시킨다.
Ti막이 형성된 상태에서 도 4에 도시한 바와 같이, 상기 Ti막을 포함한 기판 전면에 TiN막(205)을 형성한다. 상기 TiN막(205)의 형성은 MOCVD(Metal Organic Chemical Vapor Deposition) 방법을 이용할 수 있다. 구체적으로, 테트라키스 디메틸아미도티타늄(Tetrakis Di-Methyl-Amido-Titanium) 가스를 전구체(precursor)로 사용하여 상기 Ti막(204) 상에 기상 증착시킨 다음, 형성되는 TiN층 내에 탄소(C)와 같은 불순물 함유량을 최소화시키고 TiN막(205)의 치밀화(densification)를 위해 소정의 플라즈마 처리를 진행함으로써 TiN막(205)을 형성한다. 이 때, 형성되는 TiN막(205)의 두께는 70∼110Å 정도가 바람직하다.
한편, 상기 TiN막(205)이 기판 전면에 걸쳐 형성됨에 반해 하부의 Ti막(204)은 기판 에지 부위의 소정 영역을 제외한 부분에만 형성됨에 따라, 상기 기판 에지 부위의 소정 영역에서의 비아홀에서는 TiN막으로만 이루어진 장벽금속층이 형성된다.
이어, 도 5에 도시한 바와 같이 상기 TiN막을 포함한 기판 상에 텅스텐층(206)을 적층한다. 이 때, 상기 텅스텐층이 적층되는 부위는 상기 Ti막이 형성된 부위에 상응하는 영역이다. 따라서, 상기 텅스텐층의 적층에 따라 상기 기판 에지 부위의 소정 영역 상에 형성되어 있는 비아홀(203) 내에는 텅스텐층이 적층되지 않는다.
이후, 도면에 도시하지 않았지만, 상기 층간절연막이 드러나도록 상기 텅스텐층, TiN막 및 Ti막을 화학기계적 연마 방법을 통해 평탄화하여 텅스텐 플러그를 형성하면 본 발명에 따른 반도체 소자의 제조방법은 완료된다.
상술한 바와 같이, 본 발명은 Ti막의 적층시 기판 에지 부위의 소정 영역에 대해 웨이퍼 에지 노광(Wafer Edge Exposure)를 적용시켜 기판 에지 부위에서의 Ti 막 형성을 제한하고 후속의 텅스텐층 매립시 상기 Ti막이 형성된 부위에 상응하는 영역에만 텅스텐층을 적층함으로써, 기판 에지 영역 상의 비아홀 내에 텅스텐층이 형성되는 것을 방지한다.
이에 따라, 후속의 금속 배선 형성 공정시 상기 기판 에지 부위의 비아홀로부터 텅스텐 플러그가 이탈되는 가능성이 근본적으로 제거됨을 알 수 있다. 따라서, 종래에 기판 에지의 텅스텐 플러그 이탈로 인한 배선간 단락(short) 등의 문제점을 미연에 방지할 수 있어 반도체 소자의 신뢰성을 담보할 수 있게 된다.

Claims (2)

  1. 반도체 기판 상에 층간절연막을 적층하는 단계;
    상기 층간절연막 상에 복수개의 비아홀을 형성하는 단계;
    상기 비아홀을 포함한 기판 상에 Ti막을 형성하되, 상기 기판 에지 부위의 소정 영역 상에는 Ti막을 형성하지 않는 단계;
    상기 Ti막을 포함한 기판 전면에 TiN막을 형성하는 단계;
    상기 Ti막이 형성된 영역에 상응하는 부위에 텅스텐층을 적층하는 단계;
    상기 층간절연막이 드러나도록 상기 텅스텐층, TiN막 및 Ti막을 평탄화하여 상기 비아홀 내에 텅스텐 플러그를 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 반도체 소자 제조방법.
  2. 제 1 항에 있어서, 상기 Ti막이 형성되지 않는 기판 에지 부위의 소정 영역은 상기 기판의 끝으로부터 3∼4mm 이내의 영역인 것을 특징으로 하는 반도체 소자 제조방법.
KR1020030040484A 2003-06-21 2003-06-21 반도체 소자 제조방법 KR100545900B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020030040484A KR100545900B1 (ko) 2003-06-21 2003-06-21 반도체 소자 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030040484A KR100545900B1 (ko) 2003-06-21 2003-06-21 반도체 소자 제조방법

Publications (2)

Publication Number Publication Date
KR20040110926A KR20040110926A (ko) 2004-12-31
KR100545900B1 true KR100545900B1 (ko) 2006-01-25

Family

ID=37383248

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020030040484A KR100545900B1 (ko) 2003-06-21 2003-06-21 반도체 소자 제조방법

Country Status (1)

Country Link
KR (1) KR100545900B1 (ko)

Also Published As

Publication number Publication date
KR20040110926A (ko) 2004-12-31

Similar Documents

Publication Publication Date Title
US7335590B2 (en) Method of fabricating semiconductor device by forming diffusion barrier layer selectively and semiconductor device fabricated thereby
US7518173B2 (en) Semiconductor device having ferroelectric capacitor and its manufacture method
US7691739B2 (en) Via electromigration improvement by changing the via bottom geometric profile
KR101129919B1 (ko) 반도체 소자 및 그의 형성 방법
US6706626B2 (en) Method of fabricating contact plug
JPH07307338A (ja) 半導体装置の製造方法および半導体装置
US7521357B2 (en) Methods of forming metal wiring in semiconductor devices using etch stop layers
US7701004B2 (en) Semiconductor device and method of manufacturing thereof
US6987322B2 (en) Contact etching utilizing multi-layer hard mask
KR100621630B1 (ko) 이종 금속을 이용하는 다마신 공정
US10847464B2 (en) Semiconductor device including conductive structure having nucleation structure and method of forming the same
CN112582407A (zh) 集成电路器件及其制造方法
JP2005197602A (ja) 半導体装置およびその製造方法
JP2003007850A (ja) 半導体装置及びその製造方法
US7344974B2 (en) Metallization method of semiconductor device
JP4623949B2 (ja) 半導体集積回路装置の製造方法
JP2004119978A (ja) メモリセルのための改良されたコンタクト
KR100545900B1 (ko) 반도체 소자 제조방법
US7622331B2 (en) Method for forming contacts of semiconductor device
KR100790816B1 (ko) 반도체 메모리 디바이스의 배선 제조방법
KR100605933B1 (ko) 반도체 소자의 제조방법
KR100517911B1 (ko) 하부전극과 스토리지 노드 콘택간의 오정렬 및확산방지막의 산화를 방지할 수 있는 반도체 장치 제조 방법
US20240014254A1 (en) Trench capacitor film scheme to reduce substrate warpage
KR100528123B1 (ko) 반도체 소자의 제조 방법
JP2015133382A (ja) 半導体装置の製造方法

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111220

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee