CN110957422A - 用于制造存储器件的方法和集成电路 - Google Patents

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Abstract

一些实施例涉及用于制造存储器件的方法。该方法包括形成设置在介电层上方的第一掩模层，第一掩模层具有侧壁，该侧壁限定设置在位于嵌入式存储区域中的磁阻式随机存取存储器(MRAM)单元之上的开口。实施第一蚀刻以在MRAM单元之上的介电层内形成第一通孔开口。在MRAM单元和介电层上方形成顶部电极通孔层。对顶部电极通孔层实施第一平坦化工艺以去除顶部电极通孔层的一部分并且限定具有基本平坦顶面的顶部电极通孔。本发明的实施例还涉及集成电路。

Description

用于制造存储器件的方法和集成电路
技术领域
本发明的实施例涉及制造存储器件的方法和集成电路。
背景技术
许多现代电子器件包含电子存储器。电子存储器可以是易失性存储器或非易失性存储器。非易失性存储器能够在没有电源的情况下保留其存储的数据，而易失性存储器在断电时丢失其存储的数据。磁阻式随机存取存储器(MRAM)是优于当前电子存储器的下一代非易失性电子存储器的一种有希望的候选者。与当前的非易失性存储器(诸如闪速随机存取存储器)相比，MRAM通常更快并且具有更好的耐久性。与当前的易失性存储器(例如动态随机存取存储器(DRAM)和静态随机存取存储器(SRAM))相比，MRAM通常具有相似的性能和密度，但功耗更低。
发明内容
本发明的一些实施例提供了一种用于制造存储器件的方法，包括：形成设置在介电层上方的第一掩模层，其中，所述第一掩模层具有侧壁，所述侧壁限定设置在位于嵌入式存储区域中的磁阻式随机存取存储器(MRAM)单元之上的开口；在所述磁阻式随机存取存储器单元之上的所述介电层内形成第一通孔开口；在所述磁阻式随机存取存储器单元和所述介电层上方形成顶部电极通孔；以及对所述顶部电极通孔层实施第一平坦化工艺以去除所述顶部电极通孔层的一部分，并限定具有基本平坦顶面的顶部电极通孔。
本发明的另一实施例提供了用于制造存储器件的方法，包括：在位于嵌入式存储区域中的磁阻式随机存取存储器(MRAM)单元之上和位于逻辑区域中的上部介电层之上形成第一层间介电(ILD)层，其中，所述嵌入式存储区域与所述逻辑区域相邻；选择性地蚀刻所述第一层间介电层以形成在所述磁阻式随机存取存储器单元上方限定所述第一层间介电层中的孔的侧壁，所述孔暴露所述磁阻式随机存取存储器单元的上表面；在所述孔内和所述第一层间介电层上方形成顶部电极通孔层，其中，所述顶部电极通孔层的顶面限定所述磁阻式随机存取存储器单元之上的凹槽；对所述顶部电极通孔层实施第一平坦化工艺，以去除限定所述凹槽的所述顶部电极通孔层的一部分；用与所述第一层间介电层不同的第二层间介电层替换所述逻辑区域内的所述第一层间介电层；以及在与所述磁阻式随机存取存储器单元横向偏移的位置处的所述第二层间介电层内形成互连线和通孔。
本发明的又一实施例提供了一种集成电路，包括：磁阻式随机存取存储器(MRAM)单元，设置在半导体衬底上；介电层，设置在所述磁阻式随机存取存储器单元上方；顶部电极通孔，设置在所述磁阻式随机存取存储器单元上方的介电层内，其中，所述顶部电极通孔的顶面是平坦的；层间介电层，设置在所述磁阻式随机存取存储器单元和所述介电层上方；导电通孔，位于设置在所述顶部电极通孔上方的所述层间介电层内；以及导线，设置在所述导电通孔上方，其中，所述导线延伸经过所述导电通孔的侧壁。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了根据本发明的包括具有磁隧道结(MTJ)的MRAM单元的存储器件的一些实施例的截面图。
图2A至图2B示出了根据本发明的包括嵌入式存储区域的集成芯片的一些实施例的截面图，该嵌入式存储区域包括具有磁隧道结(MTJ)和逻辑区域的MRAM单元。
图3至图14示出了根据本发明的形成包括嵌入式存储区域的存储器件的方法的一些实施例的截面图，该嵌入式存储区域包括具有MTJ和逻辑区域的MRAM单元。
图15示出了根据本发明的示出形成包括嵌入式存储区域的存储器件的方法的一些实施例的流程图形式的方法，该嵌入式存储区域包括具有MTJ和逻辑区域的MRAM单元。
具体实施方式
以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“在…之下”、“在…下方”、“下部”、“在…之上”、“上部”等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。器件可以以其他方式定向(旋转90度或在其他方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
MRAM单元通常位于围绕衬底上方的堆叠互连层的ILD结构内。磁阻式随机存取存储器(MRAM)单元通常包括布置在顶部电极和底部电极之间的磁隧道结(MTJ)。底部电极通过底部电极通孔耦合到堆叠互连层，而顶部电极通过顶部电极通孔耦合到堆叠互连层。在传统的MRAM单元制造中，顶部电极通孔通过蚀刻布置在顶部电极上方的层间电介质(ILD)形成，以在顶部电极上方形成开口。随后用一种或多种导电材料填充开口。然后在导电材料上方形成光刻胶掩模，并将光刻胶掩模用于图案化位于顶部电极上方的顶部电极通孔。随后将顶部电极通孔耦合到上面的金属层。
已经意识到，在图案化之后，顶部电极通孔的顶面呈现出限定凹槽的V形，该凹槽将导致缺陷问题。例如，由于在由V形限定的凹槽内形成的非导电材料，顶部电极通孔的V形可能导致电阻增加。电阻的增加可能是由于在顶部电极通孔和上面的金属层之间发生氧化，在顶部电极通孔和上面的金属层之间形成的电介质，和/或在顶部电极通孔和上面的金属层之间留下的空隙。
在一些实施例中，本发明涉及形成MRAM单元的方法，该方法实施化学机械平坦化工艺以限定具有平坦顶面的顶部电极通孔。该新工艺涉及在顶部电极上方形成开口并用导电材料层填充开口。代替对导电材料层进行图案化，实施化学-机械平坦化工艺以去除开口外部的导电材料并限定具有平坦上表面的顶部电极通孔。这消除了与顶部电极通孔的V形凹槽相关的缺陷，并且因此防止了电阻的增加。
参考图1，提供了根据一些实施例的存储器件100的截面图。存储器件100包括衬底101，其具有设置在衬底101上方的第一层间介电(ILD)层105。晶体管102位于衬底101内。磁阻式随机存取存储器(MRAM)单元111通过导电接触件104连接到晶体管102。导电接触件104设置在互连线106下方。
MRAM单元111包括布置在底部电极通孔上方的底部电极114，该底部电极114包括由下部介电层108围绕的下部金属层112。下部金属层112通过扩散阻挡110与下部介电层108分隔开。底部电极114的一部分设置在下部介电层108内。MRAM单元111还包括顶部电极120，顶部电极120通过磁隧道结(MTJ)116与底部电极114分隔开。顶部电极通孔122设置在顶部电极120上方。顶部电极通孔122具有基本平坦的上表面(例如，在化学机械平坦化(CMP)工艺的公差内的平坦上表面)。例如，在一些实施例中，在任何点处，顶部电极通孔122的上表面的高度在从位于顶部电极通孔122的基本平坦的上表面和第二导电通孔134的底面之间的水平线123的-25埃和+25埃的范围内变化。在其他实施例中，在任何点处，顶部电极通孔122的上表面的高度在水平线123的-5埃和+5埃的范围内变化。在又其他实施例中，在任何点处，顶部电极通孔122的上表面的高度在从水平线123的顶部电极通孔122的厚度的约+10％和-10％的范围内变化。在一些实施例中，顶部电极通孔122的顶面和第二ILD层128的顶面是共面的。例如，水平线沿着顶部电极通孔122的顶面和第二ILD层128的顶面延伸。在一些实施例中，顶部电极通孔122的最大宽度小于MTJ 116的最大宽度。
顶部电极120和MTJ 116由侧壁间隔件124围绕。在一些实施例中，侧壁间隔件124可包括氮化硅、氧化硅、碳化硅等。顶部电极通孔122和侧壁间隔件124部分地由蚀刻停止层126围绕。在一些实施例中，蚀刻停止层126可以包括富碳的碳氧化硅、氮化硅、碳化硅等。第二ILD层128围绕侧壁间隔件124、蚀刻停止层126和顶部电极通孔122。
MTJ 116包括下部铁磁电极117和上部铁磁电极119，它们通过隧道势垒层118彼此分隔开。在一些实施例中，下部铁磁电极117可以具有固定的或“钉扎”磁取向，而上部铁磁电极119具有可变或“自由”磁取向，其可以在两个或多个不同的磁极之间切换，每个磁极表示不同的数据状态，诸如不同的二进制状态。然而，在其他实施方式中，MTJ 116可以垂直“翻转”，使得下部铁磁电极具有“自由”磁取向，而上部铁磁电极119具有“固定”磁取向。
在一些实施例中，上部铁磁电极119包括铁、钴、镍、铁钴、镍钴、钴硼化铁、硼化铁、铁铂、铁钯等。在一些实施例中，上部铁磁电极119的厚度在约50埃和约200埃之间的范围内。在一些实施例中，隧穿势垒层118在上部铁磁电极119和下部铁磁电极117之间提供电隔离，同时仍允许电子在适当条件下隧穿穿过隧穿势垒层118。隧穿势垒层118可包括例如氧化镁(MgO)、氧化铝(例如，Al2O3)、氧化镍、氧化钆、氧化钽、氧化钼、氧化钛、氧化钨等。在一些实施例中，隧穿势垒层118的厚度在约5埃和约50埃之间的范围内。在一些实施例中，下部铁磁电极117的厚度在约50埃和约200埃之间的范围内。
第三ILD层136设置在第二ILD层128上方。第二导电通孔134设置在顶部电极通孔122上方。在一些实施例中，第二导电通孔134可以由铜、铝等组成。第二导电通孔134接触顶部电极通孔122的基本平坦的上表面(例如，在化学机械平坦化(CMP)工艺的公差内的平坦上表面)。在一些实施例中，第二导电通孔134可以在顶部电极通孔122(未示出)的最外侧壁的顶部电极通孔134的最外侧壁之间连续地接触顶部电极通孔122的基本平坦的上表面。
因为顶部电极通孔122的上表面基本上是平的，所以顶部电极通孔122沿着两个导电材料之间的界面邻接第二导电通孔134，从而在顶部电极通孔122和第二导电通孔134之间提供低电阻。第一导线138设置在第二导电通孔134上方。在一些实施例中，第一导线138可以由例如铜组成。第一导线138由第三ILD层136围绕并且延伸经过第二导电通孔134的侧壁。
图2A示出具有嵌入式存储区域201a和逻辑区域201b的集成芯片200a的一些额外实施例的截面图。集成芯片200a包括衬底101。衬底101可以是例如体衬底(例如，体硅衬底)或绝缘体上硅(SOI)衬底。
晶体管102位于衬底101和第一ILD层105内。晶体管102由栅电极206、晶体管侧壁间隔件208、栅极电介质204和源极/漏极区域202组成。互连线106通过导电接触件104连接晶体管102。在一些实施例中，导电接触件104可以由钨、铜、铝等组成。在一些实施例中，互连线106可以由铜、铝等组成。在一些实施例中，本文所述的接触件、通孔和互连线还可包括阻挡层(例如，扩散阻挡层)。
介电层210设置在互连线106和第一ILD层105上方。在一些实施例中，介电层210可包括碳化硅、氧化硅、碳氧化硅等。在一些实施例中，介电层210的厚度在约50埃和500埃的范围内。第二蚀刻停止层212设置在介电层210上方。第二蚀刻停止层212可以包括与介电层210不同的材料。在一些实施例中，第二蚀刻停止层212可以包括富硅氧化物、氮化硅、碳化硅、富硅氮化物等。在一些实施例中，第二蚀刻停止层212的厚度在约50埃和约500埃的范围内。
在嵌入式存储区域201a中，上部介电层214设置在第二蚀刻停止层212上方。在一些实施例中，上部介电层214可包括与介电层210相同的材料。例如，上部介电层214可包括碳氧化硅、富碳的碳氧化硅、氮化硅等。第二ILD层128布置在上部介电层214上方并围绕底部电极114、磁隧道结(MTJ)116和上面的顶部电极通孔122的一部分。在一些实施例中，第二ILD层128的厚度在约750埃和约2000埃之间的范围内。在一些实施例中，底部电极114和顶部电极120可以包括导电材料，诸如氮化钛、氮化钽、钛、钽等。蚀刻停止层126可以部分地围绕顶部电极通孔122的侧壁。在一些实施例中，蚀刻停止层126的顶面可以位于顶部电极通孔122的顶面之下。在其他实施例中，蚀刻停止层126的顶面可以与顶部电极通孔122的顶面对准。底部电极114设置在顶部电极通孔122之下。在一些实施例中，顶部电极通孔122的最外侧壁位于底部电极114的最外侧壁内。在一些实施例中，底部电极114的厚度在约50埃和约500埃之间的范围内，并且宽度在约200埃和约1500埃之间的范围内。
在逻辑区域201b中，第二介电层213设置在第二蚀刻停止层212上方。在一些实施例中，第二介电层213可包括正硅酸乙酯(TEOS)(例如，等离子体增强TEOS、低粒子TEOS等)、氧化物(例如，氧化硅、二氧化硅等)、氮化物等。第四ILD层215设置在第二介电层213上方。在一些实施例中，第四ILD层215可以包括与第二ILD层128不同的材料。例如，在一些实施例中，第四ILD层215可以包括具有第一介电常数(例如，低k介电层)的介电材料并且第二ILD层128可以包括具有低于第一介电常数的第二介电常数(例如，低k介电层)的介电材料。第三导电通孔216设置在互连线106上方。在一些实施例中，第三导电通孔216可以由铜、铝等组成。第二导线217设置在第三导电通孔216上方。在一些实施例中，第二导线217可以由铜、铝等组成。第二导线217由第四ILD层215围绕并且延伸经过第三导电通孔216的侧壁。水平线沿着顶部电极通孔122的顶面和第二导线217的顶面延伸。
第三蚀刻停止层218设置在第二ILD层128和第四ILD层215上方。在一些实施例中，第三蚀刻停止层218可包括碳化硅、碳氧化硅、氮化硅、氮氧化硅等。在一些实施例中，第三蚀刻停止层218具有在顶部电极通孔122上方延伸的基本平坦的底面。在一些实施例中，整个第三蚀刻停止层218布置在顶部电极通孔122上方。第三介电层220设置在第三蚀刻停止层218上方。在一些实施例中，第三介电层220可以包括TEOS(例如，等离子体增强TEOS、低粒子TEOS等)、氧化物(例如，氧化硅、二氧化硅等)、氮化物等。在一些实施例中，第三介电层220的厚度在约50埃和约500埃之间的范围内。第五ILD层222设置在第三介电层220上方。在一些实施例中，第五ILD层222可以包括与围绕MRAM单元111的第二ILD层128不同的材料。例如，在一些实施例中，第五ILD层222可以包括具有第三介电常数(例如，低k介电层)的介电材料，并且第二ILD层128可以包括具有第四介电常数(例如，超低k介电层)的介电材料，第四介电常数低于第三介电常数。
水平线沿着顶部电极通孔122的顶面、第二ILD层128的顶面、第四ILD层215的顶面和第二导线217的顶面延伸。第二导电通孔134设置在顶部电极通孔122上方。在一些实施例中，第二导电通孔134可以由铜、铝等组成。第二导电通孔134接触顶部电极通孔122的基本平坦的上表面。第二导电通孔134可以从顶部电极通孔122的一个或多个最外侧壁向回设置非零距离。在一些实施例中，第二导电通孔134的最底面可以布置在顶部电极通孔122的最顶表面上方。第一导线138设置在第二导电通孔134上方。在一些实施例中，第一导线138可以由铜、铝等组成。第一导线138从第二导电通孔134上方延伸经过第二导电通孔134的一个或多个最外侧壁。
在一些实施例中，第二导电通孔134的最底面接触顶部电极通孔122的最顶表面。在一些实施例中，第二导电通孔134的最底面的宽度小于顶部电极通孔122的最顶表面的宽度。在这样的实施例中，第三蚀刻停止层218的底面也接触顶部电极通孔122的最顶表面的一部分。在一些实施例中，第三蚀刻停止层218的厚度在约50埃和约500埃之间的范围内。第二ILD层128的顶面沿着水平面与顶部电极通孔122的顶面对准。
在逻辑区域201b中，第二导电通孔134设置在第二导线217上方。第一导线138设置在第二导电通孔134上方。第一导线138由第五ILD层222围绕并且延伸经过第二导电通孔134的侧壁。在一些实施例中，第一ILD层108、第二ILD层128、第三ILD层215和/或第五ILD层222可包括氧化物(例如，氧化硅)、硼硅酸盐玻璃(BSG)、磷硅酸盐玻璃(PSG)等。
在一些实施例中，嵌入式存储区域201a内的MRAM单元111可以包括在具有以行和列布置的多个MRAM单元的阵列内。多个MRAM单元中的第一个的顶部电极通孔122可以具有限定布置在MTJ正上方的凹槽的顶面，而多个MRAM单元中的第二个的顶部电极通孔122可以具有平坦顶面(即，该表面在CMP工艺的公差范围内是平坦的)。多个MRAM单元中的第一个内的凹槽是由于用于形成MRAM单元的CMP工艺内的不规则性引起的。
图2B示出了具有嵌入式存储区域201a和逻辑区域201b的集成芯片200b的一些可选实施例的截面图。
集成芯片200b包括布置在嵌入式存储区域201a内的MRAM单元111。MRAM单元111包括布置在下部金属层112和扩散阻挡层112上方的底部电极114。在一些实施例中，扩散阻挡层110完全围绕下部金属层112。在一些实施例中，下部金属层112从底部电极114的中心横向偏移。
MRAM单元111还包括MTJ 116和上面的顶部电极120。顶部电极通孔122布置在顶部电极120上。在一些实施例中，顶部电极通孔122具有基本平坦的上表面(例如，上表面在顶部电极通孔122的厚度从水平线的约+10％和约-10％之间的范围内，该水平线位于顶部电极通孔122的基本平坦的上表面和第二导电通孔134的底面之间)。在一些实施例中，第二导电通孔134可以从顶部电极通孔122正上方延伸至横向经过顶部电极通孔122的一侧或多侧。在一些实施例中，第二导电通孔134可以在顶部电极通孔122的顶部下方延伸。
图3至图14示出了根据本发明的形成包括嵌入式存储区域以及逻辑区域的存储器件的方法的一些实施例的截面图300至1400，该嵌入式存储区域包括MRAM单元和MTJ。虽然图3至图14中所示的截面图300至1400参考方法描述，但是应该理解，图3至图14中所示的结构不限于该方法，而是可以独立于该方法而单独存在。虽然图3至图14描述为一系列步骤，但是应当理解，这些步骤不是限制性的，因为在其他实施例中可以改变步骤的顺序，并且所公开的方法也适用于其他结构。在其他实施例中，可以全部或部分地省略所示出和/或描述的一些步骤。
如图3的截面图300所示，在衬底101上方形成第一ILD层105，并且在嵌入式存储区域201a中和逻辑区域201b中的第一ILD层105内形成互连线106。在互连线106和第一ILD层105上方形成介电层210。在一些实施例中，介电层210包括形成的厚度在约200埃和约300埃之间的范围内的SiC(碳化硅)。在介电层210上方形成第二蚀刻停止层212。在一些实施例中，第二蚀刻停止层212包括形成的厚度在约150埃和约250埃之间的范围内的富硅氧化物。在第二蚀刻停止层212上方形成上部介电层214。在一些实施例中，上部介电层214包括形成的厚度在约50埃和约500埃之间的范围内的碳氧化硅或富碳的碳氧化硅。
在嵌入式存储区域201a内，在互连线106上方形成MRAM单元111。MRAM单元111包括顶部电极120，顶部电极120通过包括下部铁磁电极117的MTJ 116与底部电极114分隔开，下部铁磁电极117通过隧穿势垒层118与上部铁磁电极119分隔开。在一些实施例中，底部电极114和顶部电极120可以包括导电材料，诸如氮化钛、氮化钽、钛、钽或上述的一个或多个的组合。在一些实施例中，顶部电极120的厚度在约300埃和约800埃之间的范围内。MTJ 116和/或顶部电极120的侧壁相对于穿过底部电极114的上表面的法线测量可以成不是90度的角度。MTJ 116和顶部电极120由侧壁间隔件124围绕。在一些实施例中，侧壁间隔件124部分地由蚀刻停止层126围绕。虽然MRAM单元111在图3中示出为位于第一互连线上方，但是应当理解，在其他实施例中，MRAM单元111可以位于后段制程(BEOL)金属化堆叠件内的其他位置(例如，MRAM单元111可以位于第二和第三互连线之间、第三和第四互连线之间等)。在嵌入式存储器和逻辑区域上方形成第二ILD层128。
在一些实施例中，可以通过选择性地蚀刻上部介电层214以形成开口并随后在开口内沉积导电材料(例如，金属)来形成MRAM单元111。随后图案化导电材料以限定底部电极114。在底部电极114上方依次沉积下部铁磁电极膜、遂穿势垒膜、铁磁电极膜和顶部电极膜。随后根据掩模层(例如，硬掩模层)图案化下部铁磁电极膜、遂穿势垒膜、铁磁电极膜和顶部电极膜以形成顶部电极120和包括下部铁磁电极117、隧穿势垒层118和上部铁磁电极119的图案化的MRAM堆叠件。去除掩模层并在图案化的MRAM堆叠件和顶部电极120上方形成侧壁间隔件材料。随后蚀刻侧壁间隔件材料以沿着MTJ 116的侧壁留下侧壁间隔件124。在侧壁间隔件124上方形成蚀刻停止层126，并在侧壁间隔件124和蚀刻停止层126上方和周围沉积第二ILD层。
在一些实施例中，在逻辑区域201b内，在第二ILD层128上方形成介电保护层301。在一些实施例中，介电保护层301包括厚度在约150埃和约250埃之间的范围内的氮氧化硅。在第二ILD层128上方形成掩模层302。掩模层302呈现限定开口304的侧壁，开口304设置在MRAM单元111的顶部电极120之上。掩模层302的上表面处的开口304具有第一宽度，掩模层302中的开口304的最底点处的表面具有第二宽度，并且第一宽度大于第二宽度。
在一些实施例中，掩模层302包括光刻胶掩模。在其他实施例中，掩模层302可以包括硬掩模层(例如，包括氮化物层)。在一些实施例中，掩模层302可以包括多层硬掩模。例如，在一些实施例中，掩模层可以包括具有上层和下层的双层硬掩模。在一些实施例中，下层包括氮化钛(TiN)层，并且上层包括TEOS。
如图4的截面图400所示，实施蚀刻工艺以蚀刻掩模层302、第二ILD层128、蚀刻停止层126、侧壁间隔件124和介电保护层301。因为开口304凹进在掩模层302的顶部之下，所以蚀刻工艺将蚀刻第二ILD层208、蚀刻停止层126和侧壁间隔件124以形成延伸到第二ILD层128的顶部之下的开口402。开口402暴露顶部电极120的顶面。可以通过将掩模层(图3的302)、第二ILD层128、蚀刻停止层126、侧壁间隔件124和介电保护层301暴露于蚀刻剂401来实施蚀刻工艺。
如图5的截面图500所示，顶部电极通孔层502形成在顶部电极120之上和第二ILD层128上方的开口402内。在一些实施例中，顶部电极通孔层502可以通过化学气相沉积(CVD)(诸如MOCVD)、物理气相沉积(PVD)、原子层沉积(ALD)、镀工艺(例如，电镀工艺)等形成。在一些实施例中，顶部电极通孔层502可以包括钛、钽、氮化钛、氮化钽等。顶部电极通孔层502的厚度在约50埃和约2000埃之间的范围内。在顶部电极120的正上方的顶部电极通孔502的顶面中形成V形凹槽。在一些实施例中，顶部电极120的顶面和第二ILD层128的顶面之间的高度h1小于顶部电极120的顶面和V形凹槽的最底点之间的高度h2。例如，高度h1在约50埃和1000埃的范围内。高度h2在约50埃和2000埃的范围内。高度差△h(△h＝|h2-h1|)在约0埃和1000埃的范围内。在这样的实施例中，顶部电极通孔层502的V形凹槽的最底点位于第二ILD层128的顶面之上。高度h3限定在顶部电极通孔层502的顶面和V形凹槽的最底点之间。高度h3在约0埃和200埃的范围内。在其他实施例中，高度h1大于高度h2(未示出)。在一些实施例中，MRAM阵列可以包括顶部电极具有平坦上表面(形成有具有高度h1<h2的顶部电极)的多个MRAM单元111，和顶部电极具有包括凹槽的上表面(形成有高度h1>h2的顶部电极)的一个或多个MRAM单元111。
如图6的截面图600所示，沿着线602实施化学-机械平坦化(CMP)工艺以去除顶部电极通孔层的一部分(例如，图5的502)并且限定顶部电极通孔122。线602限定在顶部电极通孔层(图5的502)的底面和逻辑区域201b中的第二ILD层128的顶面之间。线602是从逻辑区域201b延伸穿过嵌入式存储区域201a的平坦水平线。在平坦化工艺完成之后，顶部电极通孔122的厚度在约50埃和1000埃的范围内。CMP工艺平坦化顶部电极通孔122和第二ILD层128的上表面，使得顶部电极通孔122具有基本平坦的上表面(例如，在CMP工艺的公差内的平坦上表面)。水平线沿着顶部电极通孔122的顶面和第二ILD层128的顶面延伸。在一些实施例中，顶部电极通孔122的顶面限定MRAM单元111上方的凹槽。在一些实施例中，顶部电极通孔122的最大宽度小于MTJ 116的最大宽度。
在一些实施例中，线602限定在第二ILD层128的顶面和蚀刻停止层126的顶面(未示出)之间。在这样的实施例中，CMP平坦化顶部电极通孔122和第二ILD层128的上表面，去除第二ILD层128的一部分。顶部电极通孔122具有基本平坦的上表面(例如，在CMP工艺的公差内的平坦上表面)。
如图7的截面图700所示，在第二ILD层128上方形成第四蚀刻停止层702，例如，通过化学气相沉积(CVD)、物理气相沉积(PVD)、原子层沉积(ALD)等。在一些实施例中，第四蚀刻停止层702可包括碳化硅层，其厚度在约150埃和约250埃之间的范围内。在嵌入式存储区域201a内的第四蚀刻停止层702上方形成第二掩模层704。在一些实施例中，第二掩模层704包括光刻胶掩模，但也可以是诸如氮化物标记的硬掩模。在一些实施例中，第二掩模层704通过化学气相沉积(CVD)、物理气相沉积(PVD)等形成。
如图8的截面图800所示，去除逻辑区域201b内的第四蚀刻停止层702、第二ILD层128和上部介电层214。在一些实施例中，可以通过选择性地将第四蚀刻停止层702、第二ILD层128和上部介电层214的未掩蔽部分暴露于蚀刻剂802来去除第四蚀刻停止层702、第二ILD层128和上部介电层214，其中，逻辑区域201b未由第二掩模层704覆盖。在一些实施例中，可以在通过灰化工艺或湿蚀刻剂(例如丙酮)完成蚀刻工艺之后去除嵌入式存储区域201a内的第二掩模层704。
如图9的截面图900所示，在第二蚀刻停止层212和第四蚀刻停止层702上方形成第二介电层213。在一些实施例中，第二介电层213可包括厚度在约100埃和约200埃之间的范围内的TEOS层。在第二介电层213上形成第四ILD层215。在一些实施例中，第四ILD层215可以包括与围绕MRAM单元111的第二ILD层128不同的材料。例如，在一些实施例中，第四ILD层215可以包括具有第一介电常数的介电材料(例如，低k介电层)，并且第二ILD层128可以包括具有低于第一介电常数的第二介电常数的介电材料(例如，超低k介电层)。第四ILD层215的厚度在约1200埃和约2300埃的范围内。在第四ILD层215上方形成顶部介电层902。在一些实施例中，顶部介电层902可以包括厚度在约50埃和约500埃的范围内的TEOS层。在逻辑区域201b内，在顶部介电层902上方形成第三掩模层904。在一些实施例中，第三掩模层904包括厚度为约2000埃的正性光刻胶掩模。正性光刻胶掩模比负性光刻胶更好地控制逻辑区域201b和嵌入式存储区域201a之间的重叠。例如，正性光刻胶掩模可以提供介于-30nm和+30nm之间的重叠。正性光刻胶掩模的使用防止了对逻辑区域201b中的第四ILD层215的损坏。
如图10的截面图1000所示，去除嵌入式存储区域201a内的顶部介电层902、第四ILD层215和第二介电层213。在一些实施例中，可以根据逻辑区域201b内的第三掩模层904，通过选择性地将顶部介电层902、第四ILD层215和第二介电层213暴露于蚀刻剂1002来去除顶部介电层902、第四ILD层215和第二介电层213。在一些实施例中，第三掩模层904可以沿着逻辑区域201b和/或嵌入式存储区域201a的边缘与顶部介电层902、第四ILD层215和第二介电层213中的一个或多个重叠。在这样的实施例中，蚀刻剂1002可以产生突起1004，突起1004包括保留在逻辑区域201b和嵌入式存储区域201a之间的第四ILD层215的残余物。在一些实施例中，突起1004还可以包括第二介电层213的残余物。在一些实施例中，突起1004包括三角形形状。在一些可选实施例(未示出)中，突起1004可以位于逻辑区域201b中或逻辑区域201b与嵌入式存储区域201a之间。
如图11的截面图1100所示，沿着线1102实施CMP工艺以去除突起1004。线1102是与顶部介电层902的顶面和第四蚀刻停止层702的顶面对准的水平线。在一些实施例中，CMP工艺可以进行介于5秒和30秒之间的时间。例如，在一个实施例中，CMP工艺进行约10秒。在一些实施例中，在CMP工艺期间也去除第四蚀刻停止层702的一部分和顶部介电层902的一部分。
如图12的截面图1200所示，在嵌入式存储区域201a和逻辑区域201b上方形成第四掩模层1202。在一些实施例中，第四掩模层1202包括光刻胶掩模，但也可以是硬掩模，诸如氮化物标记(例如，TiN)。第四掩模层1202具有侧壁，该侧壁限定了设置在逻辑区域201b内的互连线106之上的开口。执行蚀刻工艺1204以形成开口1206，开口1206延伸穿过第四ILD层215以暴露逻辑区域201b内的互连线106的上表面。
如图13的截面图1300所示，用导电材料填充开口1206。用导电材料填充开口1206在逻辑区域201b内的互连线106上方形成第三导电通孔216。在一些实施例中，第三导电通孔216可以由例如铜组成。用导电材料填充开口1206还在第三导电通孔216上方形成第二导线217。在一些实施例中，第二导线217可以由例如铜组成。第二导线217由第四ILD层215围绕并延伸经过第三导电通孔216的侧壁。沿着线1302实施CMP工艺以从开口1206的外部去除导电材料并限定第二导线217。线1302位于嵌入式存储区域201a中的第二ILD层128和第四蚀刻停止层702之间以及逻辑区域201b中的第四ILD层215和顶部介电层902之间。线1302是水平线。CMP工艺还可以去除第四蚀刻停止层702、顶部介电层902和第四掩模层1202。CMP工艺暴露顶部电极通孔122、第二ILD层128、第二导线217和第四ILD层215的顶面。水平线沿着顶部电极通孔122的顶面和第二导线217的顶面延伸。第二导线217由第四ILD层215围绕并延伸经过第三导电通孔216的侧壁。
如图14的截面图1400所示，在嵌入式存储区域201a和逻辑区域201b上方形成第三蚀刻停止层218。在一些实施例中，第三蚀刻停止层218可包括厚度在约50埃和约500埃的范围内的碳化硅层。在第三蚀刻停止层218上方形成第三介电层220。在一些实施例中，第三介电层220可包括厚度在约50埃和约500埃的范围内的TEOS层。在第三介电层220上方形成第五ILD层222。在一些实施例中，第五ILD层222可以包括与围绕MRAM单元111的第二ILD层128不同的材料。例如，在一些实施例中，第五ILD层222可以包括具有第三介电常数(例如，低k介电层)介电材料，并且第二ILD层128可以包括具有低于第三介电常数的第四介电常数的介电材料(例如，低k介电层)。在第五ILD层222上方形成第五掩模层(未示出)。第五掩模层具有侧壁，该侧壁限定设置在逻辑区域201b内的第二导线217之上的开口，以及设置在嵌入式存储区域201a内的顶部电极通孔122之上的开口。执行蚀刻工艺以暴露逻辑区域201b内的第二导线217的上表面和嵌入式存储区域201a内的顶部电极通孔122的顶面。
在逻辑区域201b内的第二导线217上方以及嵌入式存储区域201a内的顶部电极通孔122上方形成第二导电通孔134。在一些实施例中，第二导电通孔134可以由例如铜组成。第二导电通孔134直接接触顶部电极通孔122的基本平坦的顶面。第二导电通孔134的底面的宽度在约30纳米至约90纳米的范围内。因为顶部电极通孔122的上表面基本上是平的，所以顶部电极通孔122沿着两种导电材料之间的界面邻接第二导电通孔134，从而在顶部电极通孔122和上面的第二导电通孔134之间提供低电阻。在第二导电通孔134上方形成第一导线138。在一些实施例中，第一导线138可以由例如铜组成。第一导线138由第五ILD层222围绕并延伸经过第二导电通孔134的侧壁。在一些实施例中，然后对第二导电通孔134和第五ILD层222实施CMP工艺以平坦化第二导电通孔134和第五ILD层222的上表面。
图15示出了根据一些实施例的形成存储器件的方法1500。虽然方法1500示出和描述为一系列步骤或事件，但是应该理解，该方法不限于示出的顺序或步骤。因此，在一些实施例中，该步骤可以以与所示的不同的顺序执行和/或可以同时执行。此外，在一些实施例中，所示出的步骤或事件可以分为多个步骤或事件，其可以在不同的时间执行或者与其他步骤或子步骤同时执行。在一些实施例中，可以省略一些示出的步骤或事件，并且可以包括其他未示出的步骤或事件。
在1502处，在存储区域内的MRAM器件上方和逻辑区域内的电极上方形成介电层。图3示出了对应于步骤1502的一些实施例的截面图300。
在1504处，在MRAM器件上方的介电层内形成通孔开口。图4示出了对应于步骤1504的一些实施例的截面图400。
在1506处，在MRAM器件的暴露表面和介电层的上表面上方形成顶部电极层。图5示出了对应于步骤1506的一些实施例的截面图500。
在1508处，对顶部电极层实施平坦化工艺以形成顶部电极通孔(TEVA)，暴露电介质，并留下平坦表面。图6示出了对应于步骤1508的一些实施例的截面图600。
在1510处，在TEVA和介电层表面上方形成蚀刻停止层。图7示出了对应于步骤1510的一些实施例的截面图700。
在1512处，在存储区域中的蚀刻停止层上方形成掩模层。图7示出了对应于步骤1512的一些实施例的截面图700。
在1514处，去除逻辑区域中的蚀刻停止层和介电层。在一些实施例中，图8示出了对应于步骤1514的截面图800。
在1516处，在逻辑和存储区域上方形成层间介电层。图9示出了对应于步骤1516的一些实施例的截面图900。
在1518处，在逻辑区域上方形成正性光刻胶。图9示出了对应于步骤1518的一些实施例的截面图900。
在1520处，去除存储区域上方的层间介电层，从而在逻辑区域和存储区域之间留下突起。图10示出了对应于步骤1520的一些实施例的截面图1000。
在1522处，去除逻辑和存储区域之间的突起。图11示出了对应于步骤1522的一些实施例的截面图1100。
在1524处，在逻辑区域上方的层间电介质内形成通孔开口，并且在开口中形成金属以制成与逻辑区域中的电极的直接接触。图12至图13示出了对应于步骤1524的一些实施例的截面图1200至1300。
在1526处，实施平坦化工艺以产生横跨TEVA和金属的顶面的平坦表面。图13示出了对应于步骤1526的一些实施例的截面图1300。
在1528处，在逻辑和存储区域上方形成第二层间介电层。图14示出了对应于步骤1528的一些实施例的截面图1400。
在1530处，在逻辑和存储区域上方的第二层间介电层内形成通孔开口。图14示出了对应于步骤1530的一些实施例的截面图1400。
在1532处，在通孔开口中形成第二金属，以制成与存储区域中的TEVA和逻辑区域中的金属的直接接触。图14示出了对应于步骤1532的一些实施例的截面图1400。
因此，在一些实施例中，本发明涉及形成MRAM单元的方法，该MRAM单元实施化学机械平坦化工艺以限定具有平坦顶面的顶部电极通孔。
在一些实施例中，本发明涉及用于制造存储器件的方法。该方法包括形成设置在介电层上方的第一掩模层，其中，第一掩模层具有侧壁，该侧壁限定设置在位于嵌入式存储区域中的磁阻式随机存取存储器(MRAM)单元之上的开口；在MRAM单元之上的介电层内形成第一通孔开口；在MRAM单元和介电层上方形成顶部电极通孔；以及对顶部电极通孔层实施第一平坦化工艺以去除顶部电极通孔层的一部分，并限定具有基本平坦顶面的顶部电极通孔。在另一实施例中，在第一平坦化工艺之前，顶部电极通孔层的顶面在MRAM单元之上限定V形。在另一实施例中，顶部电极通孔层的V形的最底点位于介电层的顶面之上。在另一实施例中，实施第一平坦化工艺使得顶部电极通孔的顶面和介电层的顶面沿水平面延伸。在另一实施例中，MRAM单元包括底部电极；磁隧道结(MTJ)，其中，MTJ的底面与底部电极的顶面直接接触；以及顶部电极，其中，顶部电极的底面与MTJ的顶面直接接触，其中，顶部电极的顶面与顶部电极通孔的底面直接接触。在另一实施例中，MTJ的底面比顶部电极通孔的顶面宽。在实施例中，该方法还包括在顶部电极通孔和介电层上方形成层间电介质；在层间电介质内的顶部电极通孔上方形成导电通孔；在层间电介质内的导电通孔之上形成导线，其中，导线延伸经过导电通孔的侧壁。在实施例中，该方法还包括在逻辑区域内的互连线上形成介电层；去除逻辑区域中的介电层；在逻辑和存储器阵列区域上方形成层间电介质；去除存储器阵列区域上方的层间电介质，其中，包括层间电介质的残余物的突起保留在逻辑和存储器阵列区域之间；以及实施第二平坦化工艺以去除突起。在实施例中，该方法还包括在逻辑区域中的层间电介质内的互连线上方形成第一导电通孔；在第一导电通孔之上的层间电介质内形成第一导线，其中，第一导线延伸经过第一导电通孔的侧壁；对层间电介质和第一导线实施第三平坦化工艺；在逻辑和存储器阵列区域上方形成第二层间电介质；在第一导线上方的第二层间电介质内形成第二导电通孔，同时在顶部电极通孔上方的第二层间电介质内形成第三导电通孔；在第二导电通孔上方的第二层间电介质内形成第二导线，同时在第三导电通孔上方的第二层间电介质内形成第三导线；并且其中第二导线延伸经过第二导电通孔的侧壁，其中，第三导线延伸经过第三导电通孔的侧壁。在另一实施例中，在实施第三平坦化工艺之后，层间电介质的顶面、第一导线的顶面、顶部电极通孔的顶面和介电层的顶面对准并且在基本水平的水平线处相接。
在其他实施例中，本发明涉及用于制造存储器件的方法。该方法包括在位于嵌入式存储区域中的磁阻式随机存取存储器(MRAM)单元之上和位于逻辑区域中的上部介电层之上形成第一层间介电(ILD)层，其中，嵌入式存储区域与逻辑区域相邻；选择性地蚀刻第一ILD层以形成在MRAM单元上方限定第一ILD层中的孔的侧壁，该孔暴露MRAM单元的上表面；在孔内和第一ILD层上方形成顶部电极通孔层，其中，顶部电极通孔层的顶面限定MRAM单元之上的凹槽；对顶部电极通孔层实施第一平坦化工艺，以去除限定凹槽的顶部电极通孔层的一部分；用与第一ILD层不同的第二ILD层替换逻辑区域内的第一ILD层；以及在与MRAM单元横向偏移的位置处的第二ILD层内形成互连线和通孔。在实施例中，凹槽的最底点位于第一ILD层的顶面之上。在实施例中，顶部电极通孔的顶面和第一ILD层的顶面齐平。在实施例中，该方法还包括在逻辑区域和嵌入式存储区域内的第一ILD层上方形成硬掩模层；以及根据硬掩模层选择性地蚀刻第一ILD层，其中，硬掩模层由正性光刻胶组成。在实施例中，该方法还包括在顶部电极通孔和第一ILD层上方形成第三ILD层；在第三ILD层内的顶部电极通孔上方形成导电通孔；以及在第三ILD层内的导电通孔之上形成导线，其中，导线延伸经过导电通孔的侧壁。在实施例中，在第二ILD层内形成互连线和通孔包括在逻辑区域内的第一导线上方形成第一ILD层；在逻辑和嵌入式存储区域上方形成第二ILD层；在逻辑区域内的第二ILD层上方形成第二掩模层；去除嵌入式存储区域上方的第二ILD层，其中，包括层间电介质残余物的突起保留在逻辑和嵌入式存储区域之间；以及实施第二平坦化工艺以去除突起。在实施例中，该方法还包括在第一导线上方形成第二导电通孔，同时在顶部电极通孔层上方形成第三导电通孔，其中，第三导电通孔的底面的宽度小于顶部电极通孔层的顶面的宽度；以及在第二导电通孔上方形成第二导线，同时在第三导电通孔上方形成第三导线。
在其他实施例中，本发明涉及集成电路。该集成电路包括设置在半导体衬底上的磁阻式随机存取存储器(MRAM)单元；设置在MRAM单元上方的介电层；设置在MRAM单元上方的介电层内的顶部电极通孔，其中，顶部电极通孔的顶面是平坦的；设置在MRAM单元和介电层上方的层间介电层；位于设置在顶部电极通孔上方的层间介电层内的导电通孔；以及设置在导电通孔上方的导线，其中，导线延伸经过导电通孔的侧壁。在实施例中，顶部电极通孔的顶面和介电层的顶面齐平。在实施例中，顶部电极通孔的顶面的宽度大于导电通孔的底面的宽度。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。

Claims (10)

1.一种用于制造存储器件的方法，包括：
形成设置在介电层上方的第一掩模层，其中，所述第一掩模层具有侧壁，所述侧壁限定设置在位于嵌入式存储区域中的磁阻式随机存取存储器(MRAM)单元之上的开口；
在所述磁阻式随机存取存储器单元之上的所述介电层内形成第一通孔开口；
在所述磁阻式随机存取存储器单元和所述介电层上方形成顶部电极通孔；以及
对所述顶部电极通孔层实施第一平坦化工艺以去除所述顶部电极通孔层的一部分，并限定具有基本平坦顶面的顶部电极通孔。
2.根据权利要求1所述的方法，其中，在所述第一平坦化工艺之前，所述顶部电极通孔层的顶面在所述磁阻式随机存取存储器单元之上限定V形。
3.根据权利要求2所述的方法，其中，所述顶部电极通孔层的V形的最底点位于所述介电层的顶面之上。
4.根据权利要求1所述的方法，其中，实施所述第一平坦化工艺使得所述顶部电极通孔的顶面和所述介电层的顶面沿水平面延伸。
5.根据权利要求1所述的方法，其中，所述磁阻式随机存取存储器单元包括：
底部电极；
磁隧道结(MTJ)，其中，所述磁隧道结的底面与所述底部电极的顶面直接接触；以及
顶部电极，其中，所述顶部电极的底面与所述磁隧道结的顶面直接接触，其中，所述顶部电极的顶面与所述顶部电极通孔的底面直接接触。
6.根据权利要求5所述的方法，其中，所述磁隧道结的底面宽于所述顶部电极通孔的顶面。
7.根据权利要求1所述的方法，还包括：
在所述顶部电极通孔和所述介电层上方形成层间电介质；
在所述层间电介质内的所述顶部电极通孔上方形成导电通孔；
在所述层间电介质内的所述导电通孔之上形成导线，其中，所述导线延伸经过所述导电通孔的侧壁。
8.根据权利要求1所述的方法，还包括：
在所述逻辑区域内的所述互连线上方形成介电层；
去除所述逻辑区域中的所述介电层；
在所述逻辑区域和存储器阵列区域上方形成层间电介质；
去除所述存储器阵列区域上方的所述层间电介质，其中，包括所述层间电介质的残余物的突起保留在所述逻辑区域和所述存储器阵列区域之间；以及
实施第二平坦化工艺以去除所述突起。
9.一种用于制造存储器件的方法，包括：
在位于嵌入式存储区域中的磁阻式随机存取存储器(MRAM)单元之上和位于逻辑区域中的上部介电层之上形成第一层间介电(ILD)层，其中，所述嵌入式存储区域与所述逻辑区域相邻；
选择性地蚀刻所述第一层间介电层以形成在所述磁阻式随机存取存储器单元上方限定所述第一层间介电层中的孔的侧壁，所述孔暴露所述磁阻式随机存取存储器单元的上表面；
在所述孔内和所述第一层间介电层上方形成顶部电极通孔层，其中，所述顶部电极通孔层的顶面限定所述磁阻式随机存取存储器单元之上的凹槽；
对所述顶部电极通孔层实施第一平坦化工艺，以去除限定所述凹槽的所述顶部电极通孔层的一部分；
用与所述第一层间介电层不同的第二层间介电层替换所述逻辑区域内的所述第一层间介电层；以及
在与所述磁阻式随机存取存储器单元横向偏移的位置处的所述第二层间介电层内形成互连线和通孔。
10.一种集成电路，包括：
磁阻式随机存取存储器(MRAM)单元，设置在半导体衬底上；
介电层，设置在所述磁阻式随机存取存储器单元上方；
顶部电极通孔，设置在所述磁阻式随机存取存储器单元上方的介电层内，其中，所述顶部电极通孔的顶面是平坦的；
层间介电层，设置在所述磁阻式随机存取存储器单元和所述介电层上方；
导电通孔，位于设置在所述顶部电极通孔上方的所述层间介电层内；以及
导线，设置在所述导电通孔上方，其中，所述导线延伸经过所述导电通孔的侧壁。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113471357A (zh) * 2020-06-16 2021-10-01 台湾积体电路制造股份有限公司 存储器阵列器件及其制造方法
CN113745401A (zh) * 2020-05-27 2021-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11476415B2 (en) * 2018-11-30 2022-10-18 International Business Machines Corporation Patterning magnetic tunnel junctions and the like while reducing detrimental resputtering of underlying features
US10741609B2 (en) * 2019-01-08 2020-08-11 International Business Machines Corporation Pre-patterned etch stop for interconnect trench formation overlying embedded MRAM structures
US10937945B2 (en) 2019-01-22 2021-03-02 International Business Machines Corporation Structured pedestal for MTJ containing devices
US10985312B2 (en) * 2019-06-13 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating magneto-resistive random-access memory (MRAM) devices with self-aligned top electrode via and structures formed thereby
CN112201746A (zh) * 2019-07-08 2021-01-08 联华电子股份有限公司 半导体元件及其制作方法
CN112447788B (zh) * 2019-09-03 2023-09-12 联华电子股份有限公司 磁阻式随机存取存储器
US11195993B2 (en) * 2019-09-16 2021-12-07 International Business Machines Corporation Encapsulation topography-assisted self-aligned MRAM top contact
US11133457B2 (en) * 2019-09-25 2021-09-28 International Business Machines Corporation Controllable formation of recessed bottom electrode contact in a memory metallization stack
US11462583B2 (en) * 2019-11-04 2022-10-04 International Business Machines Corporation Embedding magneto-resistive random-access memory devices between metal levels
US11362030B2 (en) * 2020-05-29 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Sidewall spacer structure enclosing conductive wire sidewalls to increase reliability
US11355696B2 (en) * 2020-06-12 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures and related methods
US20230061985A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic random access memory device and formation method thereof
US20230136650A1 (en) * 2021-10-28 2023-05-04 International Business Machines Corporation Mram cell embedded in a metal layer
US11887641B2 (en) 2022-06-13 2024-01-30 International Business Machines Corporation Simultaneous electrodes for magneto-resistive random access memory devices

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130119494A1 (en) * 2011-11-10 2013-05-16 Qualcomm Incorporated Mtj structure and integration scheme
US20160268499A1 (en) * 2015-03-12 2016-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Perpendicular magnetic tunneling junction (mtj) for improved magnetoresistive random-access memory (mram) process
US9502466B1 (en) * 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
US20170018704A1 (en) * 2015-07-17 2017-01-19 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and corresponding devices for magnetic tunnel junction devices
US20170222128A1 (en) * 2016-01-29 2017-08-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
CN107393902A (zh) * 2016-04-27 2017-11-24 台湾积体电路制造股份有限公司 用于rram技术的金属接合方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784091B1 (en) 2003-06-05 2004-08-31 International Business Machines Corporation Maskless array protection process flow for forming interconnect vias in magnetic random access memory devices
CN103187522B (zh) 2011-12-30 2015-04-08 中芯国际集成电路制造(北京)有限公司 半导体器件制造方法
US8456883B1 (en) 2012-05-29 2013-06-04 Headway Technologies, Inc. Method of spin torque MRAM process integration
US10121964B2 (en) * 2015-09-23 2018-11-06 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130119494A1 (en) * 2011-11-10 2013-05-16 Qualcomm Incorporated Mtj structure and integration scheme
US20160268499A1 (en) * 2015-03-12 2016-09-15 Taiwan Semiconductor Manufacturing Co., Ltd. Perpendicular magnetic tunneling junction (mtj) for improved magnetoresistive random-access memory (mram) process
US20170018704A1 (en) * 2015-07-17 2017-01-19 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and corresponding devices for magnetic tunnel junction devices
US9502466B1 (en) * 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
US20170222128A1 (en) * 2016-01-29 2017-08-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same
CN107393902A (zh) * 2016-04-27 2017-11-24 台湾积体电路制造股份有限公司 用于rram技术的金属接合方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113745401A (zh) * 2020-05-27 2021-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
CN113471357A (zh) * 2020-06-16 2021-10-01 台湾积体电路制造股份有限公司 存储器阵列器件及其制造方法

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US20210351345A1 (en) 2021-11-11

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