KR20200035847A - Mram mtj 상단 전극 접속을 위한 방법 - Google Patents

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춘 충 투
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지우뉴 차이
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Abstract

일부 실시예는 메모리 디바이스를 제조하기 위한 방법에 대한 것이다. 본 방법은 유전체층 위에 배치된 제1 마스킹 층을 형성하는 단계를 포함하고, 제1 마스킹층은, 임베디드(embedded) 메모리 영역 내에 위치된 자기 저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 셀 위에 배치된 개구를 규정하는 측벽을 나타낸다. MRAM 셀 위의 유전체층 내에 제1 비아 개구를 형성하도록 제1 에칭이 수행된다. 상단 전극 비아 층이 MRAM 셀 및 유전체층 위에 형성된다. 상단 전극 비아 층의 일부를 제거하고 실질적으로 평평한 상단 표면을 갖는 상단 전극 비아를 규정하도록, 상단 전극 비아 층에 대해 제1 평탄화 프로세스가 수행된다.

Description

MRAM MTJ 상단 전극 접속을 위한 방법{TECHNIQUES FOR MRAM MTJ TOP ELECTRODE CONNECTION}
관련 출원에 대한 참조
본 출원은 2018년 9월 26일에 출원된 미국 가특허 출원 제62/736,607호에 대하여 우선권 주장하며, 그 내용은 인용에 의해 그 전부가 본원에 통합된다.
본 개시 내용은 MTJ 상단 전극 접속을 위한 방법에 대한 것이다.
많은 현대의 전자 디바이스는 전자 메모리를 포함한다. 전자 메모리는 휘발성 메모리 또는 비휘발성 메모리일 수 있다. 비휘발성 메모리가 전력 부재시에 자신의 저장된 데이터를 유지할 수 있는 반면에, 휘발성 메모리는 전력이 끊겼을 때 자신의 저장된 데이터를 잃는다. 자기 저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM)는 현재의 전자 메모리 대비 이점 때문에, 차세대 비휘발성 전자 메모리를 위한 하나의 유망한 후보이다. 예를 들면, 플래시 랜덤 액세스 메모리와 같은, 현재의 비휘발성 메모리와 비교해서, MRAM은 보통 더 빠르고, 더 양호한 내구성을 갖는다. 예를 들면, 동적 랜덤 액세스 메모리(dynamic random-access memory; DRAM)와 정적 랜덤 액세스 메모리(static random-access memory; SRAM)와 같은 현재의 휘발성 메모리와 비교해서, MRAM은 유사한 성능 및 밀도를 가지지만 더 낮은 전력 소모를 보인다.
본 개시 내용의 양상은 첨부한 도면과 함께 읽을 때 하기의 상세한 설명으로부터 가장 잘 이해된다. 업계의 표준적 관행에 따라, 다양한 피처(feature)들은 실제 크기대로 도시되지 않는 것을 주목해야 한다. 사실상, 다양한 피처들의 치수는 논의의 명확성을 위해 임의로 증가되거나 감소될 수 있다.
도 1은 본 개시 내용에 따라, 자기 터널링 접합부(magnetic tunneling junction; MTJ)를 갖는, MRAM 셀을 포함하는 메모리 디바이스의 일부 실시예의 단면도를 묘사한다.
도 2a 및 도 2b는 본 개시 내용에 따라 자기 터널링 접합부(magnetic tunneling junction; MTJ) 및 로직 영역을 갖는 MRAM 셀을 포함하는 임베디드(embedded) 메모리 영역을 포함하는 집적 칩의 일부 실시예의 단면도를 묘사한다.
도 3 내지 도 14는 본 개시 내용에 따라, MTJ 및 로직 영역을 갖는 MRAM 셀을 포함하는 임베디드 메모리 영역을 포함하는 메모리 디바이스를 형성하는 방법의 일부 실시예의 단면도를 묘사한다.
도 15는 본 개시 내용에 따라, MTJ 및 로직 영역을 갖는 MRAM 셀을 포함하는 임베디드 메모리 영역을 포함하는 메모리 디바이스를 형성하는 방법의 일부 실시예를 묘사하는 흐름도 포맷에서 방법론을 묘사한다.
본 개시 내용은 본 개시 내용의 서로 다른 피처들을 구현하기 위한 많은 서로 다른 실시예들, 또는 예들을 제공한다. 컴포넌트들 및 장치들의 특정 예시는 본 개시 내용을 단순화시키기 위해 이하에서 설명된다. 물론, 이것들은 단지 예이고, 제한하는 것으로 의도되지 않는다. 예를 들면, 이하의 설명에서 제2 피처 위에 또는 제2 피처 상에 제1 피처의 형성은, 제1 피처와 제2 피처가 직접 접촉해서 형성되는 실시예를 포함할 수 있고, 추가적인 피처가 제1 피처와 제2 피처 사이에 형성될 수 있어서 제1 피처와 제2 피처가 직접 접촉될 수 없는 실시예를 또한 포함할 수 있다. 또한, 본 개시 내용은 다양한 예시들에서 참조 번호들 및/또는 문자들을 반복할 수 있다. 이 반복은 간략함과 명료함을 위한 것이고, 논의되는 다양한 실시예들 및/또는 구성들 사이의 관계를 본질적으로 지시하지는 않는다.
또한, "밑에", "아래에", "더 낮은", "위에", "상부에" 등과 같은 공간적으로 상대적인 용어들은 도면들에서 묘사되는 바와 같이 하나의 요소 또는 피처와 다른 요소(들) 또는 피처(들)간의 관계를 설명하도록 설명의 용이함을 위해 본 명세서에서 이용될 수 있다. 공간적으로 상대적인 용어들은 도면들에서 묘사된 방위에 추가적으로, 사용 또는 동작 중인 디바이스의 상이한 방위들을 포괄하도록 의도된다. 장치는 이와는 다르게 지향될(90도 또는 다른 방위로 회전됨) 수 있고, 본 명세서에서 이용되는 공간적으로 상대적인 설명자는 이에 따라 마찬가지로 해석될 수 있다.
MRAM 셀들은 일반적으로 기판 위에서 적층된 상호접속층들을 둘러싸는 ILD 구조물 내에 위치된다. 자기 저항 랜덤 액세스 메모리(MRAM) 셀은 일반적으로 상단 전극과 하단 전극 사이에 배열된 자기 터널 접합부(MTJ)를 포함한다. 상단 전극이 상단 전극 비아에 의해 적층된 상호접속층에 결합되는 한편, 하단 전극은 하단 전극 비아에 의해 적층된 상호접속층에 결합된다. 종래의 MRAM 셀 제조에 있어서, 상부 전극 비아는, 상단 전극 위에 개구를 형성하도록 상단 전극 위에 배열된 레벨간 유전체(inter-level dielectric; ILD)를 에칭함으로써 형성된다. 개구는 후속적으로 하나 이상의 전도성 물질로 충전된다. 그 후, 포토레지스트 마스크가 전도성 물질 위에 형성되고, 상단 전극 상에 랜딩(landing)하는 상단 전극 비아를 패터닝하도록 사용된다. 상단 전극 비아는 상부의 금속층에 후속적으로 결합된다.
패터닝한 후에, 상단 전극 비아의 상단 표면은, 결함 문제를 야기할 리세스(recess)를 규정하는 V-형상을 나타낸다. 예를 들어, 상단 전극 비아의 V-형상은, V-형상에 의해 규정된 리세스 내에 형성되는 비전도성 물질로 인한 저항 증가를 초래할 수 있다. 저항의 증가는, 상단 전극 비아와 상부 금속 층 사이에 발생하는 산화와, 상단 전극 비아와 상부 금속 층 사이에 형성되는 유전체층과, 그리고/또는 상단 전극 비아와 상부 금속 층 사이에 남겨진 공동(void) 때문에 기인할 수 있다.
일부 실시예에서, 본 개시 내용은, 평평한 상단 표면을 갖는 상단 전극을 규정하도록 화학-기계적 평탄화 프로세스를 수행하는 MRAM 셀을 형성하는 방법에 대한 것이다. 새로운 프로세스는 상단 전극 위에 개구를 형성하는 단계와 전도성 물질층으로 개구를 충전하는 단계를 수반한다. 전도성 물질층을 패터닝하는 대신에, 화학-기계적 평탄화 프로세스는, 개구의 밖으로 전도성 물질을 제거하고 평평한 상부 표면을 갖는 상단 전극을 규정하도록 수행된다. 이것은 상단 전극 비아의 V-형상 리세스와 관련된 결함들을 제거하여, 저항의 증가를 방지한다.
도 1a을 참조하면, 일부 실시예에 따른 메모리 디바이스(100)의 단면도가 제공된다. 메모리 디바이스(100)는 기판(101) 위에 배치된 제1 층간 유전체(ILD) 층(105)을 갖는 기판(101)을 포함한다. 트랜지스터(102)는 기판(101) 내에 있다. 자기 저항 랜덤 액세스 메모리(MRAM) 셀(111)은 전도성 콘택(104)을 통해 트랜지스터(102)에 접속된다. 전도성 콘택(104)은 상호접속 와이어(106) 아래에 배치된다.
MRAM 셀(111)은, 하부 유전체층(108)에 의해 둘러싸인 하부 금속 층(112)을 포함하는 하단 전극 비아 위에 배열된 하단 전극(114)을 포함한다. 하단 금속 층(112)은 확산 배리어(110)에 의해 하부 유전체층(108)으로부터 분리된다. 하단 전극(114)의 일부는 하부 유전체층(108) 내에 배치된다. MRAM 셀(111)은, 자기 터널 접합부(MTJ)(116)에 의해 하단 전극(114)으로부터 분리되는 상단 전극(120)을 더 포함한다. 상단 전극(120) 위에는 상단 전극 비아(122)가 배치된다. 상단 전극 비아(122)는 실질적으로 평평한 상부 표면(예를 들어, 화학 기계적 평탄화(Chemical mechanical planarization; CMP) 프로세스의 허용 오차(tolerance) 내의 평평한 상부 표면)을 포함한다. 예를 들어, 일부 실시예들에서, 임의의 지점에서, 상단 전극 비아(122)의 상부 표면의 높이는, 상단 전극 비아(122)의 실질적으로 평평한(flat) 상부 표면과 제2 전도성 비아(134)의 바닥 표면 사이에 위치한 평평한(level) 수평 라인(123)으로부터 -25 옹스트롬과 +25 옹스트롬의 범위 내에서 변한다. 다른 실시예들에서, 임의의 포인트에서, 상단 전극 비아(122)의 상부 표면의 높이는, 평평한 수평 라인(123)으로부터 -5 옹스트롬과 +5 옹스트롬의 범위 내에서 변한다. 또 다른 실시예들에서, 임의의 포인트에서, 상단 전극 비아(122)의 상부 표면의 높이는, 평평한 수평 라인(123)으로부터 상단 전극 비아(122)의 두께의 대략 +10%와 -10%의 범위 내에서 변한다. 일부 실시예들에서, 상단 전극 비아(122)의 상단 표면과 제2 ILD 층(128)의 상단 표면은 동일 평면(coplanar)이다. 예를 들어, 평평한 수평 라인은 상단 전극 비아(122)의 상단 표면 및 제2 ILD 층(128)의 상단 표면을 따라 연장된다. 일부 실시예들에서, 상단 전극 비아(122)의 최대 폭은 MTJ(116)의 최대 폭보다 작다.
상단 전극(120) 및 MTJ(116)는 측벽 스페이서(124)에 의해 둘러싸여 있다. 일부 실시예들에서, 측벽 스페이서(124)는 실리콘 질화물, 실리콘 산화물, 실리콘 탄화물 등을 포함할 수 있다. 상단 전극 비아(122) 및 측벽 스페이서(124)는 에칭 정지층(126)에 의해 부분적으로 둘러싸여 있다. 일부 실시예들에서, 에칭 정지층(126)은 탄소-리치(carbon-rich) 실리콘 산탄화물, 실리콘 질화물, 실리콘 탄화물 등을 포함할 수 있다. 제2 ILD 층(128)은 측벽 스페이서(124), 에칭 정지층(126), 및 상단 전극 비아(122)를 둘러싼다.
MTJ(116)는 터널링 배리어 층(118)에 의해 서로 분리된, 하부 강자성 전극(117)과 상부 강자성 전극(119)을 포함한다. 일부 실시예에서, 하부 강자성 전극(117)은 고정(fixed) 또는 "구속(pinned)" 자기 배향을 가질 수 있는 반면에, 상부 강자성 전극(119)은, 예를 들면, 다른 이진 상태와 같은, 다른 데이터 상태를 각각 나타내는 두 개 이상의 구별된 자기 극성들 간에 스위칭될 수 있는, 가변 또는 "자유" 자기 배향을 가진다. 하지만, 다른 구현에서, MTJ(116)는 수직으로 "플립(flip)"될 수 있어서, 하부 강자성 전극이 "자유" 자기 배향을 가지는 반면에, 상부 강자성 전극(119)은 "구속" 자기 배향을 가진다.
일부 실시예들에서, 상부 강자성 전극(119)은 철, 코발트, 니켈, 철 코발트, 니켈 코발트, 코발트 철 붕소화물, 철 붕소화물, 철 백금, 철 팔라듐 등을 포함한다. 일부 실시예에서, 상부 강자성 전극(119)은 대략 50 옹스트롬과 대략 200 옹스트롬 사이의 범위 내의 두께를 가진다. 일부 실시예에서, 터널링 배리어 층(118)은 상부 강자성 전극(119)과 하부 강자성 전극(117) 사이에 전기적 격리를 제공하는 한편, 전자가 적절한 조건하에서 터널링 배리어 층(118)을 여전히 관통해 지나가게 한다. 터널링 배리어 층(118)은 예를 들면, 마그네슘 산화물(MgO), 알루미늄 산화물(예를 들면, Al2O3), 니켈 산화물, 가돌리늄 산화물, 탄탈륨 산화물, 몰리브덴 산화물, 티타늄 산화물, 텅스텐 산화물 등을 포함할 수 있다. 일부 실시예에서, 터널링 배리어 층(118)은 대략 5 옹스트롬과 대략 50 옹스트롬 사이의 범위 내의 두께를 가진다. 일부 실시예에서, 하부 강자성 전극(117)은 대략 50 옹스트롬과 대략 200 옹스트롬 사이의 범위 내의 두께를 가진다.
제3 ILD 층(136)은 제2 ILD 층(128) 위에 배치된다. 제2 전도성 비아(134)는 상단 전극 비아(122) 위에 배치된다. 일부 실시예에서, 제2 전도성 비아(134)는 구리, 알루미늄 등으로 구성될 수 있다. 제2 전도성 비아(134)는 상단 전극 비아(122)의 실질적으로 평평한 상부 표면(예를 들어, 화학 기계적 평탄화(chemical mechanical planarization; CMP) 프로세스의 허용 오차(tolerance) 내의 평평한 상부 표면)과 접촉한다. 일부 실시예들에서, 제2 전도성 비아(134)는, 상단 전극 비아(122)(미도시됨)의 최외곽 측벽들의 상단 전극 비아(134)의 최외곽 측벽들 사이에 상단 전극 비아(122)의 실질적으로 평평한 상부 표면과 연속적으로 접촉할 수 있다.
상단 전극 비아(122)의 상부 표면이 실질적으로 평평하기 때문에, 상단 전극 비아(122)는 2개의 전도성 물질들 사이의 계면을 따라 제2 전도성 비아(134)에 인접함으로써, 상단 전극 비아(122)와 상부 제2 전도성 비아(134) 사이에 낮은 저항을 제공한다. 제1 전도성 와이어(138)가 제2 전도성 비아(134) 위에 배치된다. 일부 실시예들에서, 제1 전도성 와이어(138)는 예를 들어 구리로 구성될 수 있다. 제1 전도성 와이어(138)는 제3 ILD 층(136)에 의해 둘러싸이고, 제2 전도성 비아(134)의 측벽들을 지나서 연장한다.
도 2a는, 임베디드 메모리 영역(201a) 및 로직 영역(201b)을 갖는 집적 칩(200a)의 일부 추가적인 실시예들의 단면도를 묘사한다. 집적 칩(200a)은 기판(101)을 포함한다. 기판(101)은 예를 들면, 벌크 기판(예컨대, 벌크 실리콘 기판) 또는 실리콘-온-절연체(silicon-on-insulator; SOI) 기판일 수 있다.
트랜지스터(102)는 기판(101) 및 제1 ILD 층(105) 내에 있다. 트랜지스터(102)는 게이트 전극(206), 트랜지스터 측벽 스페이서(208), 게이트 유전체(204), 및 소스/드레인 영역(202)으로 구성된다. 상호접속 와이어(106)는 전도성 콘택(104)을 경유해 트랜지스터(102)에 접속된다. 일부 실시예에서, 전도성 콘택(104)은 텅스텐, 구리, 알루미늄 등으로 구성될 수 있다. 일부 실시예에서, 상호접속 와이어(106)는 구리, 알루미늄 등으로 구성될 수 있다. 일부 실시예들에서, 본 명세서에서 설명된 콘택, 비아, 및 상호접속 와이어는 배리어 층(예를 들어, 확산 배리어 층)을 더 포함할 수 있다.
유전체층(210)은 상호접속 와이어(106) 및 제1 ILD 층(105) 위에 배치된다. 일부 실시예들에서, 유전체층(210)은 실리콘 탄화물, 실리콘 산화물, 실리콘 산탄화물 등을 포함할 수 있다. 일부 실시예에서, 유전체층(210)은 대략 50 옹스트롬 내지 대략 500 옹스트롬의 범위 내의 두께를 가진다. 제2 에칭 정지층(212)은 유전체층(210) 위에 배치된다. 제2 에칭 정지층(212)은 유전체층과는 상이한 물질을 포함할 수 있다. 일부 실시예들에서, 제2 에칭 정지층(212)은 실리콘 리치 산화물, 실리콘 질화물, 실리콘 탄화물, 실리콘 리치 질화물 등을 포함할 수 있다. 일부 실시예에서, 제2 에칭 정지층(212)은 대략 50 옹스트롬 내지 대략 500 옹스트롬의 범위 내의 두께를 가진다.
임베디드 메모리 영역(201a)에서, 상부 유전체층(214)은 제2 에칭 정지층(212) 위에 배치된다. 일부 실시예에서, 상부 유전체층(214)은 유전체층(210)과 동일한 물질을 포함할 수 있다. 예를 들어, 상부 유전체 층(214)은 실리콘 산탄화물, 탄소 리치 실리콘 산탄화물, 실리콘 질화물 등을 포함할 수 있다. 제2 ILD 층(128)은 상부 유전체층(214) 위에 배열되고 하단 전극(114)의 일부, 자기 터널 접합부(MTJ)(116), 및 상부 상단 전극 비아(122)를 둘러싼다. 일부 실시예에서, 제2 ILD 층(128)은 대략 750 옹스트롬과 대략 2000 옹스트롬 사이의 범위 내의 두께를 가진다. 일부 실시예들에서, 하단 전극(114) 및 상단 전극(120)은 예를 들면, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨 등과 같은 전도성 물질을 포함할 수 있다. 에칭 정지층(126)은 상단 전극 비아(122)의 측벽들을 부분적으로 둘러쌀 수 있다. 일부 실시예들에서, 에칭 정지층(126)의 상단 표면은 상단 전극 비아(122)의 상단 표면 아래에 있을 수 있다. 다른 실시예들에서, 에칭 정지층(126)의 상단 표면은 상단 전극 비아(122)의 상단 표면과 정렬될 수 있다. 상단 전극 비아(122) 아래에 하단 전극(114)이 배치된다. 일부 실시예들에서, 상단 전극 비아(122)의 최외곽 측벽들이 하단 전극(114)의 최외곽 측벽들 내에 있다. 일부 실시예들에서, 하단 전극(114)은 대략 50 옹스트롬과 대략 500 옹스트롬 사이의 범위 내의 두께와, 대략 200 옹스트롬과 대략 1500 옹스트롬 사이의 범위 내의 폭을 갖는다.
로직 영역(201b)에서, 제2 유전체층(213)은 제2 에칭 정지층(212) 위에 배치된다. 일부 실시예들에서, 제2 유전체 층(213)은 테트라-에틸-오르토-실리케이트(TEOS)(예를 들어, 플라즈마 강화 TEOS, 저 입자 TEOS 등), 산화물(예를 들어, 실리콘 산화물, 실리콘 이산화물 등), 질화물 등을 포함할 수 있다. 제4 ILD 층(215)은 제2 유전체층(213) 위에 배치된다. 일부 실시예에서, 제4 ILD 층(215)은 제2 ILD 층(128)과는 상이한 물질을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 제4 ILD 층(215)은 제1 유전율을 갖는 유전체 물질(예를 들어, 로우-k 유전체층)을 포함할 수 있고, 제2 ILD 층(128)은 제1 유전율보다 낮은 제2 유전율을 갖는 유전체 물질(예를 들어, 로우-k 유전체층)을 포함할 수 있다. 제3 전도성 비아(216)는 상호접속 와이어(106) 위에 배치된다. 일부 실시예에서, 제3 전도성 비아(216)는 구리, 알루미늄 등으로 구성될 수 있다. 제2 전도성 와이어(217)가 제3 전도성 비아(216) 위에 배치된다. 일부 실시예에서, 제2 전도성 비아(217)는 구리, 알루미늄 등으로 구성될 수 있다. 제2 전도성 와이어(217)는 제4 ILD 층(215)에 의해 둘러싸이고, 제3 전도성 비아(216)의 측벽들을 지나서 연장된다. 평평한 수평 라인은 상단 전극 비아(122)의 상단 표면 및 제2 전도성 와이어(217)의 상단 표면을 따라 연장된다.
제3 에칭 정지층(218)은 제2 ILD 층(128) 및 제4 ILD 층(215) 위에 배치된다. 일부 실시예들에서, 제3 에칭 정지층(218)은 실리콘 탄화물, 실리콘 산탄화물, 실리콘 질화물, 실리콘 산질화물 등을 포함할 수 있다. 일부 실시예들에서, 제3 에칭 정지층(218)은 상단 전극 비아(122) 위로 연장되는 실질적으로 평평한 하단 표면을 갖는다. 일부 실시예들에서, 제3 에칭 정지층(218)의 전체는 상단 전극 비아(122) 위에 배열된다. 제3 유전체층(220)은 제3 에칭 정지층(218) 위에 배치된다. 일부 실시예들에서, 제3 유전체 층(220)은 TEOS(예를 들어, 플라즈마 강화 TEOS, 저 입자 TEOS 등), 산화물(예를 들어, 실리콘 산화물, 실리콘 이산화물 등), 질화물 등을 포함할 수 있다. 일부 실시예에서, 제3 유전체층(220)은 대략 50 옹스트롬과 대략 500 옹스트롬 사이의 범위 내의 두께를 가진다. 제5 ILD 층(222)은 제3 ILD 층(220) 위에 배치된다. 일부 실시예에서, 제5 ILD 층(222)은, MRAM 셀(111)을 둘러싸는, 제2 ILD 층(128)과는 상이한 물질을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 제5 ILD 층(222)은 제3 유전율을 갖는 유전체 물질(예를 들어, 로우-k 유전체층)을 포함할 수 있고, 제2 ILD 층(128)은 제3 유전율보다 낮은 제4 유전율을 갖는 유전체 물질(예를 들어, 초저-k 유전체층)을 포함할 수 있다.
평평한 수평 라인은, 상단 전극 비아(122)의 상단 표면, 제2 ILD 층(128)의 상단 표면, 제4 ILD 층(215)의 상단 표면, 및 제2 전도성 와이어(217)의 상단 표면을 따라 연장된다. 제2 전도성 비아(134)는 상단 전극 비아(122) 위에 배치된다. 일부 실시예에서, 제2 전도성 비아(134)는 구리, 알루미늄 등으로 구성될 수 있다. 제2 전도성 비아(134)는 상단 전극 비아(122)의 실질적으로 평평한 상부 표면과 접촉한다. 제2 전도성 비아(134)는 영이 아닌(non-zero) 거리만큼 상단 전극 비아(122)의 하나 이상의 최외곽 측벽으로부터 떨어져 위치할 수 있다. 일부 실시예들에서, 제2 전도성 비아(134)의 최하단 표면은 상단 전극 비아(122)의 최상단 표면 위에 배열될 수 있다. 제1 전도성 와이어(138)가 제2 전도성 비아(134) 위에 배치된다. 일부 실시예에서, 제1 전도성 와이어(138)는 구리, 알루미늄 등으로 구성될 수 있다. 제1 전도성 와이어(138)는 제2 전도성 비아(134)의 하나 이상의 최외곽 측벽을 지나 제2 전도성 비아(134) 위로부터 연장된다.
일부 실시예들에서, 제2 전도성 비아(134)의 최하단 표면은 상단 전극 비아(122)의 최상단 표면과 접촉한다. 일부 실시예들에서, 제2 전도성 비아(134)의 최하단 표면의 폭은 상단 전극 비아(122)의 최상단 표면의 폭보다 작다. 이러한 실시예에서, 제3 에칭 정지층(218)의 하단 표면은 상단 전극 비아(122)의 최상단 표면의 일부분과 또한 접촉한다. 일부 실시예에서, 제3 에칭 정지층(218)은 대략 50 옹스트롬과 대략 500 옹스트롬 사이의 범위 내의 두께를 가진다. 제2 ILD 층(128)의 상단 표면은 상단 전극 비아(122)의 상단 표면과 수평면을 따라 정렬된다.
로직 영역(201b)에서, 제2 전도성 비아(134)는 제2 전도성 와이어(217) 위에 배치된다. 제1 전도성 와이어(138)는 제2 전도성 비아(134) 위에 배치된다. 제1 전도성 와이어(138)는 제5 ILD 층(222)에 의해 둘러싸이고, 제2 전도성 비아(134)의 측벽들을 지나서 연장한다. 일부 실시예들에서, 제1 ILD 층(108), 제2 ILD 층(128), 제3 ILD 층(215), 및/또는 제5 ILD 층(222)은 산화물(예를 들어, 실리콘 산화물), BSG(borosilicate glass), PSG(phosphosilicate glass) 등을 포함할 수 있다.
일부 실시예들에서, 임베디드 메모리 영역(201a) 내의 MRAM 셀(111)은, 행 및 열에 배열된 복수의 MRAM 셀들을 갖는 어레이 내에 구성될 수 있다. 복수의 MRAM 셀들 중 제1 MRAM 셀의 상단 전극 비아(122)는 MTJ 바로 위에 배열된 리세스를 규정하는 상단 표면을 가질 수 있는 한편, 복수의 MRAM 셀들 중 제2 MRAM 셀의 상단 전극 비아(122)는 평평한 상단 표면(즉, CMP 프로세스의 허용 오차 내에 평평한 표면)을 가질 수 있다. 복수의 MRAM 셀들 중 제1 MRAM 셀 내의 리세스는, MRAM 셀들을 형성하기 위해 사용되는 CMP 프로세스 내의 불규칙성으로 인한 것이다.
도 2b는, 임베디드 메모리 영역(201a) 및 로직 영역(201b)을 갖는 집적 칩(200b)의 일부 대안적인 실시예들의 단면도를 묘사한다.
집적 칩(200b)은 임베디드 메모리 영역(201a) 내에 배열된 MRAM 셀(111)을 포함한다. MRAM 셀(111)은, 하부 금속 층(112) 및 확산 배리어 층(112) 위에 배열된 하단 전극(114)을 포함한다. 일부 실시예들에서, 확산 배리어 층(110)은 하부 금속 층(112)을 완전히 둘러싼다. 일부 실시예들에서, 하부 금속 층(112)은 하단 전극(114)의 중심으로부터 측방향으로 오프셋된다.
MRAM 셀(111)은 MTJ(116) 및 상부 상단 전극(120)을 더 포함한다. 상단 전극 비아(122)는 상단 전극(120) 상에 배열된다. 일부 실시예들에서, 상단 전극 비아(122)는 실질적으로 평평한 상부 표면(예를 들어, 상단 전극 비아(122)의 실질적으로 평평한 상부 표면과 제2 전도성 비아(134)의 하단 표면 사이에 위치한 평평한 수평 라인으로부터 대략 +10%와 대략 -10% 사이의 범위 내에 있는 상부 표면)을 가진다. 일부 실시예들에서, 제2 전도성 비아(134)는, 상단 전극 비아(122) 바로 위로부터 상단 전극 비아(122)의 하나 이상의 측면을 측방향으로 지나서까지 연장될 수 있다. 일부 실시예들에서, 제2 전도성 비아(134)는 상단 전극 비아(122)의 상단까지 연장될 수 있다.
도 3 내지 도 14는 본 개시 내용에 따라, MRAM 셀 및 MTJ를 포함하는 임베디드 메모리 영역과 로직 영역을 포함하는 메모리 디바이스를 형성하는 방법의 일부 실시예의 단면도(300-1400)를 묘사한다. 도 3 내지 14에 도시된 단면도(300-1400)가 방법을 참조해 설명되지만, 도 3 내지 14에 도시된 구조물은 이 방법에 제한되지 않고 이 방법과 별개로 독립될 수 있다는 것이 인식될 것이다. 비록 도 3 내지 14가 일련의 동작들로서 설명되지만, 이 동작들의 순서는 다른 실시예에서 변경될 수 있고, 개시된 방법이 다른 구조물에 또한 적용가능하다는 점에서, 이러한 동작이 제한적이지 않다는 것을 인식할 것이다. 다른 실시예에서, 묘사되고 그리고/또는 설명되는 일부 동작은 전체 또는 일부가 생략될 수 있다.
도 3의 단면도에 도시된 바와 같이, 제1 ILD 층(105)은 기판(101) 위에 형성되고, 상호접속 와이어(106)는 임베디드 메모리 영역(201a) 내의 그리고 로직 영역(201b) 내의 제1 ILD 층(105) 내에 형성된다. 유전체층(210)은 상호접속 와이어(106) 및 제1 ILD 층(105) 위에 형성된다. 일부 실시예에서, 유전체층(210)은 대략 200 옹스트롬과 대략 300 옹스트롬 사이의 범위 내의 두께로 형성된 SiC(실리콘 탄화물)를 포함한다. 제2 에칭 정지층(212)은 유전체층(210) 위에 형성된다. 일부 실시예에서, 제2 에칭 정지층(212)은 대략 150 옹스트롬과 대략 250 옹스트롬 사이의 범위 내의 두께로 형성된 실리콘 리치 산화물을 포함한다. 상부 유전체층(214)은 제2 에칭 정지층(212) 위에 형성된다. 일부 실시예에서, 상부 유전체층(214)은, 대략 50 옹스트롬과 대략 500 옹스트롬 사이의 범위 내의 두께로 형성된 실리콘 산탄화물 또는 탄소 리치 실리콘 산탄화물을 포함한다.
임베디드 메모리 영역(201a) 내에, MRAM 셀(111)이 상호접속 와이어(106) 위에 형성된다. MRAM 셀(111)은 상단 전극(120)을 포함하고, 상단 전극(120)은, 터널링 배리어 층(118)에 의해 상부 강자성 전극(119)으로부터 분리된 하부 강자성 전극(117)을 포함하는 MTJ(116)에 의해 하단 전극(114)으로부터 분리된다. 일부 실시예들에서, 하단 전극(114) 및 상단 전극(120)은 예를 들면, 티타늄 질화물, 탄탈륨 질화물, 티타늄, 탄탈륨, 또는 이들 중 하나 이상의 조합과 같은, 전도성 물질을 포함할 수 있다. 일부 실시예에서, 상단 전극(120)은 대략 300 옹스트롬과 대략 800 옹스트롬 사이의 범위 내의 두께를 가진다. MTJ(116) 및/또는 상단 전극(120)의 측벽은, 하단 전극(114)의 상부 표면을 관통하는 법선(normal line)에 대해 측정될 때 90도가 아닌 각도로 각이 질 수 있다. MTJ(116)와 상단 전극(120)은 측벽 스페이서(124)에 의해 둘러싸여 있다. 일부 실시예에서, 측벽 스페이서(124)는 에칭 정지층(126)에 의해 부분적으로 둘러싸여 있다. MRAM 셀(111)이 제1 상호접속 와이어 위에 있는 것으로 도 3에 묘사되어 있지만, 다른 실시예들에서, MRAM 셀(111)은 BEOL(back-end-of-line) 금속화 스택 내의 다른 위치에 위치할 수 있음이 인식될 것이다(예를 들어, MRAM 셀(111)은 제2 상호접속 와이어와 제3 상호접속 와이어 사이, 제3 상호접속 와이어와 제4 상호접속 와이어 사이 등에 있을 수 있다). 제2 ILD 층(128)이 임베디드 메모리 영역 및 로직 영역 위에 형성된다.
일부 실시예들에서, MRAM 셀(111)은, 개구를 형성하도록 상부 유전체층(214)을 선택적으로 에칭하고 후속적으로 개구 내에 전도성 물질(예를 들면, 금속)을 퇴적함으로써 형성될 수 있다. 이어서, 하단 전극(114)을 규정하도록 전도성 물질이 패터닝된다. 하부 강자성 전극 막, 터널 배리어 막, 강자성 전극 막, 및 상단 전극막이 하단 전극(114) 위에 순차적으로 퇴적된다. 하부 강자성 전극 막, 터널 배리어 막, 강자성 전극 막, 및 상단 전극막이 마스킹 층(예를 들면, 하드 마스크층)에 따라 후속적으로 패터닝되어, 하부 강자성 전극(117), 터널링 배리어 층(118), 및 상부 강자성 전극(119)을 포함하는 패터닝된 MRAM 스택 및 상단 전극(120)을 형성한다. 마스킹 층이 제거되고, 측벽 스페이서 물질은 패터닝된 스택 및 상단 전극(120) 위에 형성된다. 측벽 스페이서 물질은 후속적으로 에칭되어 MTJ(116)의 측벽들을 따라 측벽 스페이서(124)를 남긴다. 에칭 정지층(126)이 측벽 스페이서(124) 위에 형성되고, 제2 ILD 층은 측벽 스페이서(124) 및 에칭 정지층(126) 위에 그리고 그 주위에 퇴적된다.
일부 실시예에서, 로직 영역(201b) 내에서, 유전체 보호 층(301)은 제2 ILD 층(128) 위에 형성된다. 일부 실시예에서, 유전체 보호 층(301)은 대략 150 옹스트롬과 대략 250 옹스트롬 사이의 범위 내의 두께를 갖는 실리콘 산질화물을 포함한다. 마스킹 층(302)은 제2 ILD 층(128) 위에 형성된다. 마스킹 층(302)은 MRAM 셀(111)의 상단 전극(120) 위에 배치된 개구(304)를 규정하는 측벽들을 나타낸다. 마스킹 층(302)의 상부 표면에서의 개구(304)는 제1 폭을 가지며, 마스킹 층(302) 내의 개구(304)의 최하단 지점에서의 표면은 제2 폭을 갖고, 제1 폭은 제2 폭보다 크다.
일부 실시예들에서, 마스킹 층(302)은 포토레지스트 마스크를 포함한다. 다른 실시예들에서, 마스킹 층(302)은 하드마스크 층(예를 들어, 질화물층을 포함함)을 포함할 수 있다. 일부 실시예들에서, 마스킹 층(302)은 다층 하드 마스크를 포함할 수 있다. 예를 들어, 일부 실시예들에서, 마스킹 층은 상부 층 및 하부 층을 갖는 이중 층 하드 마스크를 포함할 수 있다. 일부 실시예들에서, 하부 층은 티타늄 질화물(TiN)층을 포함하고, 상부 층은 TEOS를 포함한다.
도 4의 단면 뷰(400)에 도시된 바와 같이, 에칭 프로세스는 마스킹 층(302), 제2 ILD 층(128), 에칭 정지층(126), 측벽 스페이서(124), 및 유전체 보호 층(301)을 에칭하도록 수행된다. 개구(304)가 마스킹 층(302)의 상단 아래로 리세스되기 때문에, 에칭 프로세스는 제2 ILD 층(208), 에칭 정지층(126), 및 측벽 스페이서(124)를 에칭하여, 제2 ILD 층(402)의 상단 아래로 연장되는 개구(402)를 형성할 것이다. 개구(402)는 상단 전극(120)의 상단 표면을 노출시킨다. 에칭 프로세스는, 마스킹 층(도 3의 302), 제2 ILD 층(128), 에칭 정지층(126), 측벽 스페이서(124), 유전체 보호 층(301)을 에천트(401)에 노출시킴으로써 수행될 수 있다.
도 5의 단면(500)에 도시된 바와 같이, 상단 전극 비아 층(502)은 상단 전극(120) 위 및 제2 ILD 층(128) 위의 개구(402) 내에 형성된다. 일부 실시예들에서, 상단 전극 비아 층(502)은 예를 들면, MOCVD와 같은 화학적 증기 퇴적(chemical vapor deposition; CVD), 물리적 증기 퇴적(physical vapor deposition; PVD), 원자 층 퇴적(atomic layer deposition; ALD), 도금 프로세스(예를 들어, 전기도금 프로세스) 등에 의해 형성될 수 있다. 일부 실시예들에서, 상단 전극 비아 층(502)은 티타늄, 탄탈륨, 티타늄 질화물, 탄탈륨 질화물 등을 포함할 수 있다. 상단 전극 비아 층(502)은 대략 50 옹스트롬과 대략 2000 옹스트롬 사이의 범위 내의 두께를 가진다. 상단 전극(120) 바로 위의 상단 전극 비아 층(502)의 상단 표면에 V형 리세스가 형성된다. 일부 실시예들에서, 상단 전극(120)의 상단 표면과 제2 ILD 층(128)의 상단 표면 사이의 높이 h1은, 상단 전극(120)의 상단 표면과 V형 리세스의 최하단 지점 사이의 높이 h2보다 작다. 예를 들어, 높이 h1은 대략 50 옹스트롬과 1000 옹스트롬의 범위 내에 있다. 높이 h2는 대략 50 옹스트롬과 2000 옹스트롬의 범위 내에 있다. 높이 차 △h(△h =|h2 - h1|)는 대략 약 0 옹스트롬과 1000 옹스트롬의 범위 내에 있다. 이러한 실시예들에서, 상단 전극 비아 층(502)의 V형 리세스의 최하단 지점은 제2 ILD 층(128)의 상단 표면 위에 있다. 높이 h3은 상단 전극 비아 층(502)의 상단 표면과 V형 리세스의 최하단 지점 사이에 규정된다. 높이 h3은 대략 0 옹스트롬과 200 옹스트롬의 범위 내에 있다. 다른 실시예들에서, 높이 h1은 높이 h2(미도시됨) 보다 크다. 일부 실시예들에서, MRAM 어레이는 평평한 상부 표면(h1 < h2인 높이를 갖는 상단 전극으로 형성됨)을 갖는 상단 전극을 구비한 복수의 MRAM 셀들(111)과, 리세스(h1 > h2인 높이를 갖는 상단 전극으로 형성됨)를 포함하는 상부 표면을 갖는 상단 전극을 구비한 하나 이상의 MRAM 셀(111)을 포함할 수 있다.
도 6의 단면도(600)에 도시된 바와 같이, 화학 기계적 평탄화(chemical-mechanical planarization; CMP) 프로세스는, 상단 전극 비아 층(예를 들면, 도 5의 502)의 일부를 제거하고 상단 전극 비아(122)를 규정하도록 라인(602)을 따라 수행된다. 상단 전극 비아 층(도 5의 502)의 하단 표면과 로직 영역(201b) 내의 제2 ILD 층(128)의 상단 표면 사이에 라인(602)이 규정된다. 라인(602)은 임베디드 메모리 영역(201a)을 통해 로직 영역(201b)으로부터 연장되는 평평한 수평 라인이다. 평탄화 프로세스가 완료된 후에, 상단 전극 비아(122)는 대략 50 옹스트롬과 1000 옹스트롬의 범위 내의 두께를 가진다. CMP 프로세스는 상단 전극 비아(122) 및 제2 ILD 층(128)의 상부 표면을 평탄화시켜서, 상단 전극 비아(122)는 실질적으로 평평한 상부 표면(예를 들면, CMP 프로세스의 허용 오차 내에 평평한 상부 표면)을 갖는다. 평평한 수평 라인은 상단 전극 비아(122)의 상단 표면 및 제2 ILD 층(128)의 상단 표면을 따라 연장된다. 일부 실시예들에서, 상단 전극 비아(122)의 상단 표면은 MRAM 셀(111) 위에 리세스를 규정한다. 일부 실시예들에서, 상단 전극 비아(122)의 최대 폭은 MTJ(116)의 최대 폭보다 작다.
일부 실시예들에서, 라인(602)은 제2 ILD 층(128)의 상단 표면과 에칭 정지층(126)(미도시됨)의 상단 표면 사이에 규정된다. 이러한 실시예들에서, CMP는 상단 전극 비아(122) 및 제2 ILD 층(128)의 상부 표면을 평탄화하고, 제2 ILD 층(128)의 일부가 제거된다. 상단 전극 비아(122)는 실질적으로 평평한 상부 표면(예를 들어, CMP 프로세스의 허용 오차 내의 평평한 상부 표면)을 갖는다.
도 7의 단면(700)에 도시된 바와 같이, 제4 에칭 정지층(702)은 예를 들면, 화학적 증기 퇴적(CVD), 물리적 증기 퇴적(PVD), 원자 층 퇴적(ALD) 등에 의해 제2 ILD 층(128) 위에 형성된다. 일부 실시예에서, 제4 에칭 정지층(702)은 대략 150 옹스트롬과 대략 250 옹스트롬 사이의 범위 내의 두께를 갖는 실리콘 탄화물층을 포함할 수 있다. 제2 마스킹 층(704)은 임베디드 메모리 영역(201a) 내의 제4 에칭 정지층(702) 위에 형성된다. 일부 실시예에서, 제2 마스킹 층(704)은 포토레지시트 마스크를 포함하지만, 또한 예를 들면, 질화물 마스크와 같은 하드마스크일 수 있다. 일부 실시예에서, 제2 마스킹 층(704)은 화학적 증기 퇴적(CVD), 물리적 증기 퇴적(PVD) 등에 의해 형성된다.
도 8의 단면도(800)에 도시된 바와 같이, 제4 에칭 정지층(702), 제2 ILD 층(128), 및 상부 유전체층(214)은 로직 영역(201b) 내에서 제거된다. 일부 실시예들에서, 제4 에칭 정지층(702), 제2 ILD 층(128), 상부 유전체층(214)은, 제4 에칭 정지층(702), 제2 ILD 층(128), 및 상부 유전체 층(214)을, 제2 마스킹 층(704)에 의해 덮이지 않는 로직 영역(201b) 내에서 에천트(802)에 선택적으로 노출시킴으로써 제거될 수 있다. 일부 실시예들에서, 임베디드 메모리 영역(201a) 내의 제2 마스킹 층(704)은, 에칭 프로세스가 애싱 프로세스에 의해 또는 습식 에천트(예를 들어, 아세톤)에 의해 종료된 후에 제거될 수 있다.
도 9의 단면도(900)에 도시된 바와 같이, 제2 유전체층(213)은 제2 에칭 정지층(212)과 제4 에칭 정지층(702) 위에 형성된다. 일부 실시예에서, 제2 유전체층(213)은 대략 100 옹스트롬과 대략 200 옹스트롬 사이의 범위 내의 두께를 갖는 TEOS 층을 포함할 수 있다. 제4 ILD 층(215)은 제2 유전체층(213) 위에 형성된다. 일부 실시예에서, 제4 ILD층(215)은, MRAM 셀(111)을 둘러싸는, 제2 ILD 층(128)과는 상이한 물질을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 제4 ILD 층(215)은 제1 유전율을 갖는 유전체 물질(예를 들어, 로우-k 유전체층)을 포함할 수 있고, 제2 ILD 층(128)은 제1 유전율보다 낮은 제2 유전율을 갖는 유전체 물질(예를 들어, 초저-k 유전체층)을 포함할 수 있다. 제4 ILD 층(215)은 대략 1200 옹스트롬 내지 대략 2300 옹스트롬 범위 내의 두께를 가진다. 상단 유전체층(902)은 제4 ILD 층(215) 위에 형성된다. 일부 실시예에서, 상단 유전체층(902)은 대략 50 옹스트롬 내지 대략 500 옹스트롬 범위의 두께를 갖는 TEOS 층을 포함할 수 있다. 논리 영역(201b) 내에서, 제3 마스킹 층(904)은 상단 유전체층(902) 위에 형성된다. 일부 실시예에서, 제3 마스킹 층(904)은 대략 2000 옹스트롬의 두께를 가진 포지티브 포토레지스트 마스크를 포함한다. 포지티브 포토레지스트 마스크는 네가티브 포토레지스트보다, 로직 영역(201b)과 임베디드 메모리 영역(201a) 사이의 오버레이(overlay)의 더 양호한 제어를 제공한다. 예를 들어, 포지티브 포토레지스트 마스크는 -30 nm와 +30 nm 사이의 범위에서 오버레이를 제공할 수 있다. 포지티브 포토레지스트 마스크의 사용은 로직 영역(201b) 내의 제4 ILD 층(215)에 손상이 발생하는 것을 방지한다.
도 10의 단면도(1000)에 도시된 바와 같이, 상단 유전체층(902), 제4 ILD 층(215), 및 제2 유전체층(213)은 임베디드 메모리 영역(201a) 내에서 제거된다. 일부 실시예들에서, 상단 유전체층(902), 제4 ILD 층(215), 및 제2 유전체층(213)은, 논리 영역(201b) 내에서 제3 마스킹 층(904)에 따라, 상단 유전체층(902), 제4 ILD 층(215), 및 제2 유전체층(213)을, 에천트(1002)에 선택적으로 노출시킴으로써 제거될 수 있다. 일부 실시예들에서, 제3 마스킹 층(904)은, 로직 영역(201b) 및/또는 임베디드 메모리 영역(201a)의 에지를 따라 상단 유전체 층(902), 제4 ILD 층(215), 및 제2 유전체층(213) 중 하나 이상과 중첩될 수 있다. 이러한 실시예들에서, 에천트(1002)는 로직 영역(201b)과 임베디드 메모리 영역(201a) 사이에 남아있는 제4 ILD 층(215)의 잔여물을 포함하는 돌출부(1004)를 초래할 수 있다. 일부 실시예들에서, 돌출부(1004)는 또한 제2 유전체 층(213)의 잔여물을 포함할 수 있다. 일부 실시예에서, 돌출부(1004)는 삼각형 형상을 포함한다. 일부 대안적인 실시예들에서(미도시됨), 돌출부(1004)는 로직 영역(201b) 내에 또는 로직 영역(201b)과 임베디드 메모리 영역(201a) 사이에 위치할 수 있다.
도 11의 단면도(1100)에 도시된 바와 같이, 돌출부(1004)를 제거하도록 라인(1102)을 따라 CMP 프로세스가 수행된다. 라인(1102)은, 상단 유전체층(902)의 상단 표면과 제4 에칭 정지층(702)의 상단 표면과 정렬된 평평한 수평 라인이다. 일부 실시예들에서, CMP 프로세스는 5초와 30초 사이의 시간 동안 수행될 수 있다. 예를 들어, 일 실시예에서, CMP 프로세스는 대략 10초 동안 수행된다. 일부 실시예들에서, 제4 에칭 정지층(702)의 일부 및 상단 유전체층(902)의 일부는 또한 CMP 프로세스 동안 제거된다.
도 12의 단면도(1200)에 도시된 바와 같이, 제4 마스킹 층(1202)은 임베디드 메모리 영역(201a) 및 로직 영역(201b) 위에 형성된다. 일부 실시예에서, 제4 마스킹 층(1202)은 포토레지시트 마스크를 포함하지만, 또한 예를 들면, 질화물 마스크(예를 들어, TiN)와 같은 하드마스크일 수 있다. 제4 마스킹 층(1202)은 로직 영역(201b) 내의 상호접속 와이어(106) 위에 배치된 개구를 규정하는 측벽을 나타낸다. 에칭 프로세스(1204)가 수행되어, 로직 영역(201b) 내의 상호접속 와이어(106)의 상부 표면을 노출시키기 위해 제4 ILD 층(215)을 관통해 연장되는 개구(1206)를 형성한다.
도 13의 단면도(1300)에 도시된 바와 같이, 개구(1206)는 전도성 물질로 충전된다. 개구(1206)를 전도성 물질로 충전하는 것은, 로직 영역(201b) 내의 상호접속 와이어(106) 위에 제3 전도성 비아(216)를 형성한다. 일부 실시예에서, 제3 전도성 와이어(216)는 예를 들어 구리로 구성될 수 있다. 개구(1206)를 전도성 물질로 충전하는 것은 제3 전도성 비아(216) 위에 제2 전도성 와이어(217)를 또한 형성한다.
일부 실시예에서, 제2 전도성 와이어(217)는 예를 들어 구리로 구성될 수 있다. 제2 전도성 와이어(217)는 제4 ILD 층(215)에 의해 둘러싸이고, 제3 전도성 비아(216)의 측벽들을 지나서 연장된다. 개구(1206)의 외부로부터 전도성 물질을 제거하고 제2 전도성 와이어(217)를 규정하도록 라인(1302)을 따라 CMP 프로세스가 수행된다. 라인(1302)은 임베디드 메모리 영역(201a) 내의 제2 ILD 층(128)과 제4 에칭 정지 층(702) 사이에 그리고 로직 영역(201b) 내의 제4 ILD 층(215)과 상단 유전체 층(902) 사이에 위치한다. 라인(1302)은 평평한 수평 라인이다. CMP 프로세스는 또한 제4 에칭 정지 층(702), 상단 유전체 층(902), 및 제4 마스킹 층(1202)을 제거할 수 있다. CMP 프로세스는 상단 전극 비아(122), 제2 ILD 층(128), 제2 전도성 와이어(217), 및 제4 ILD 층(215)의 상단 표면을 노출시킨다. 평평한 수평 라인은 상단 전극 비아(122)의 상단 표면 및 제2 전도성 와이어(217)의 상단 표면을 따라 연장된다. 제2 전도성 와이어(217)는 제4 ILD 층(215)에 의해 둘러싸이고, 제3 전도성 비아(216)의 측벽들을 지나서 연장된다.
도 14의 단면도(1400)에 도시된 바와 같이, 제3 마스킹 층(218)은 임베디드 메모리 영역(201a) 및 로직 영역(201b) 위에 형성된다. 일부 실시예에서, 제3 에칭 정지층(218)은 대략 50 옹스트롬 내지 대략 500 옹스트롬 범위 내의 두께를 갖는 실리콘 탄화물층을 포함할 수 있다. 제3 유전체층(220)은 제3 에칭 정지층(218) 위에 형성된다. 일부 실시예에서, 제3 유전체층(220)은 대략 50 옹스트롬 내지 대략 500 옹스트롬 범위의 두께를 갖는 TEOS 층을 포함할 수 있다. 제5 ILD 층(222)은 제3 ILD 층(220) 위에 형성된다. 일부 실시예에서, 제5 ILD 층(222)은, MRAM 셀(111)을 둘러싸는, 제2 ILD 층(128)과는 상이한 물질을 포함할 수 있다. 예를 들어, 일부 실시예들에서, 제5 ILD 층(222)은 제3 유전율을 갖는 유전체 물질(예를 들어, 로우-k 유전체층)을 포함할 수 있고, 제2 ILD 층(128)은 제3 유전율보다 낮은 제4 유전율을 갖는 유전체 물질(예를 들어, 로우-k 유전체층)을 포함할 수 있다. 제5 마스킹 층(미도시됨)이 제5 ILD 층(222) 위에 형성된다. 제5 마스킹 층은 로직 영역(201b) 내의 제2 전도성 와이어(217) 위에 배치된 개구와, 임베디드 메모리 영역(201a) 내의 상단 전극 비아(122) 위에 배치된 개구를 규정하는 측벽들을 나타낸다. 로직 영역(201b) 내의 제2 전도성 와이어(217)의 상부 표면 및 임베디드 메모리 영역(201a) 내의 상단 전극 비아(122)의 상단 표면을 노출시키도록 에칭 프로세스가 수행된다.
제2 전도성 비아(134)는 로직 영역(201b) 내의 제2 전도성 와이어(217) 위에 그리고 임베디드 메모리 영역(201a) 내의 상단 전극 비아(122) 위에 형성된다. 일부 실시예에서, 제2 전도성 비아(134)는 예를 들면, 구리로 구성될 수 있다. 제2 전도성 비아(134)는 상단 전극 비아(122)의 실질적으로 평평한 상단 표면과 직접 접촉한다. 제2 전도성 비아(134)의 하단 표면은 약 30 나노미터 내지 약 90 나노미터의 범위의 폭을 갖는다. 상단 전극 비아(122)의 상부 표면이 실질적으로 평평하기 때문에, 상단 전극 비아(122)는 2개의 전도성 물질들 사이의 계면을 따라 제2 전도성 비아(134)에 인접함으로써, 상단 전극 비아(122)와 상부 제2 전도성 비아(134) 사이에 낮은 저항을 제공한다. 제1 전도성 와이어(138)가 제2 전도성 비아(134) 위에 형성된다. 일부 실시예들에서, 제1 전도성 와이어(138)는 예를 들어 구리로 구성될 수 있다. 제1 전도성 와이어(138)는 제5 ILD 층(222)에 의해 둘러싸이고, 제2 전도성 비아(134)의 측벽들을 지나서 연장한다. 일부 실시예에서, 그런 다음, 제2 전도성 비아(134) 및 제5 ILD 층(222)의 상부 표면을 평탄화하기 위해 CMP 프로세스가 제2 전도성 비아(134) 및 제5 ILD 층(222)에 대해 수행된다.
도 15는 일부 실시예들에 따라 메모리 디바이스를 형성하는 방법(1500)을 묘사한다. 방법(1500)이 일련의 동작 또는 이벤트로서 묘사 및/또는 설명되지만, 방법이 묘사된 순서 또는 동작으로 제한되지 않는다는 것이 인식될 것이다. 따라서, 일부 실시예에서, 동작은 묘사된 것과는 상이한 순서로 수행될 수 있고, 그리고/또는 동시에 수행될 수 있다. 또한, 일부 실시예에서, 묘사된 동작 또는 이벤트는, 다른 동작 또는 부-동작(sub-act)과 별도의 시간에 또는 동시에 수행될 수 있는, 다수의 동작들 또는 이벤트들로 더 나누어질 수 있다. 일부 실시예에서, 일부 묘사된 동작 또는 이벤트는 생략될 수 있고, 다른 묘사되지 않은 동작 또는 이벤트가 포함될 수 있다.
단계(1502)에서, 유전체 층이 메모리 영역 내의 MRAM 디바이스 위에 그리고 로직 영역 내의 전극 위에 형성된다. 도 3은 동작(1502)의 일부 실시예에 대응하는 단면도(300)를 묘사한다.
단계(1504)에서, MRAM 디바이스 위의 유전체층 내에 비아 개구가 형성된다. 도 4는 동작(1504)의 일부 실시예에 대응하는 단면도(400)를 묘사한다.
단계(1506)에서, 상단 전극층은 MRAM 디바이스의 노출된 표면과 유전체층의 상부 표면 위에 형성된다. 도 5는 동작(1506)의 일부 실시예에 대응하는 단면도(500)를 묘사한다.
단계(1508)에서, 상단 전극 비아(TEVA)를 형성하고, 유전체를 노출시키며, 평평한 표면을 남기도록 상단 전극층에 대해 평탄화 프로세스가 수행된다. 도 6은 동작(1508)의 일부 실시예에 대응하는 단면도(600)를 묘사한다.
단계(1510)에서, 에칭 정지 층은 TEVA 및 유전체 층 표면 위에 형성된다. 도 7은 동작(1510)의 일부 실시예에 대응하는 단면도(600)를 묘사한다.
단계(1512)에서, 마스킹 층이 메모리 영역 내의 에칭 정지층 위에 형성된다. 도 7은 동작(1512)의 일부 실시예에 대응하는 단면도(700)를 묘사한다.
단계(1514)에서, 에칭 정지층과 유전체층이 로직 영역 내에서 제거된다. 일부 실시예에서, 도 8은 동작(1514)에 대응하는 단면도(800)를 묘사한다.
단계(1516)에서, 층간 유전체층이 로직 영역 및 메모리 영역 위에 형성된다. 도 9는 동작(1516)의 일부 실시예에 대응하는 단면도(900)를 묘사한다.
단계(1518)에서, 포지티브 포토레지스트가 로직 영역 위에 형성된다. 도 9는 동작(1518)의 일부 실시예에 대응하는 단면도(900)를 묘사한다.
단계(1520)에서, 메모리 영역 위의 층간 유전체 층이 제거되어, 로직 영역 및 메모리 영역 사이의 돌출부를 남긴다. 도 10은 동작(1520)의 일부 실시예에 대응하는 단면도(1000)를 묘사한다.
단계(1522)에서, 로직 영역과 메모리 영역 사이의 돌출부가 제거된다. 도 11은 동작(1522)의 일부 실시예에 대응하는 단면도(1100)를 묘사한다.
단계(1524)에서, 로직 영역 위의 층간 유전체 내에 비아 개구가 형성되어, 로직 영역 내의 전극과 직접 접촉하도록 개구 내에 금속이 형성된다. 도 12 및 13은 동작(1524)의 일부 실시예에 대응하는 단면도(1200-1300)를 묘사한다.
단계(1526)에서, TEVA 및 금속의 상단 표면을 가로질러 평평한 표면을 생성하기 위해 평탄화 프로세스가 수행된다. 도 13은 동작(1526)의 일부 실시예에 대응하는 단면도(1300)를 묘사한다.
동작(1528)에서, 제2 유전체층이 로직 영역 및 메모리 영역 위에 형성된다. 도 14는 동작(1528)의 일부 실시예에 대응하는 단면도(1400)를 묘사한다.
동작(1530)에서, 로직 영역 및 메모리 영역 위에 제2 층간 유전체 내에 비아 개구가 형성된다. 도 14는 동작(1530)의 일부 실시예에 대응하는 단면도(1400)를 묘사한다.
단계(1532)에서, 메모리 영역 내의 TEVA 및 로직 영역 내의 금속과 직접 접촉하도록 제2 금속이 비아 개구 내에 형성된다. 도 14는 동작(1532)의 일부 실시예에 대응하는 단면도(1400)를 묘사한다.
따라서, 일부 실시예에서, 본 개시 내용은, 평평한 상단 표면을 갖는 상단 전극을 규정하도록 화학-기계적 평탄화 프로세스를 수행하는, MRAM 셀을 형성하는 방법에 대한 것이다.
일부 실시예에 있어서, 본 개시 내용은 메모리 디바이스를 제조하기 위한 방법에 대한 것이다. 본 방법은, 유전체층 위에 배치된 제1 마스킹 층을 형성하는 단계 - 제1 마스크층은, 임베디드(embedded) 메모리 영역 내에 위치된 자기 저항 랜덤 액세스 메모리(MRAM) 셀 위에 배치된 개구를 규정하는 측벽을 나타냄 -; MRAM 셀 위에 유전체층 내에 제1 비아 개구를 형성하는 단계; MRAM 셀과 유전체층 위에 상단 전극 비아를 형성하는 단계; 및 상단 전극 비아 층의 일부를 제거하고 실질적으로 평평한 상단 표면을 갖는 상단 전극 비아를 규정하도록, 상단 전극 비아 층에 대해 제1 평탄화 프로세스를 수행하는 단계를 포함한다. 또 다른 실시예에서, 제1 평탄화 프로세스 전에, 상단 전극 비아 층의 상단 표면은 MRAM 셀 위의 V-형상을 규정한다. 또 다른 실시예에서, 상단 전극 비아 층의 V-형상의 최하단 지점은 유전체층의 상단 표면 위에 있다. 또 다른 실시예에서, 제1 평탄화 프로세스를 수행하는 것은, 상단 전극 비아의 상단 표면 및 유전체층의 상단 표면이 수평면을 따라 연장되게 한다. 또 다른 실시예에서, MRAM 셀은, 하단 전극; 자기 터널 접합부(MTJ) - MTJ의 상단 표면은 하단 전극의 상단 표면과 직접 접촉함 -; 및 상단 전극을 포함하고, 상단 전극의 하단 표면은 MTJ의 상단 표면과 직접 접촉하며, 상단 전극의 상단 표면은 상단 전극 비아의 하단 표면과 직접 접촉한다. 또 다른 실시예에서, MTJ의 하단 표면은 상단 전극 비아의 상단 표면보다 넓다. 실시예에서, 본 방법은, 상단 전극 비아 및 유전체층 위에 층간 유전체를 형성하는 단계; 층간 유전체 내에 상단 전극 위에 전도성 비아를 형성하는 단계; 및 층간 유전체 내에 전도성 비아 위에 전도성 와이어를 형성하는 단계를 포함하고, 전도성 와이어는 전도성 비아의 측벽들을 지나서 연장된다. 실시예에서, 본 방법은, 로직 영역 내의 상호접속 와이어 위에 유전체층을 형성하는 단계; 로직 영역 내의 유전체층을 제거하는 단계; 로직 및 메모리 어레이 영역들 위에 층간 유전체를 형성하는 단계; 메모리 어레이 영역 위의 층간 유전체를 제거하는 단계 - 층간 유전체의 잔여 부분을 포함하는 돌출부는 로직 영역과 메모리 어레이 영역 사이에 남아 있음 -; 돌출부를 제거하기 위해 제2 평탄화 프로세스를 수행하는 단계를 더 포함한다. 실시예에서, 본 방법은, 로직 영역 내의 층간 유전체 내에 상호접속 와이어 위에 제1 전도성 비아를 형성하는 단계; 제1 전도성 비아 위에 층간 유전체 내에 제1 전도성 와이어를 형성하는 단계 - 제1 전도성 와이어는 제1 전도성 비아의 측벽들을 지나서 연장됨 -; 층간 유전체 및 제1 전도성 와이어에 대해 제3 평탄화 프로세스를 수행하는 단계; 로직 영역 및 메모리 어레이 영역 위에 제2 층간 유전체를 형성하는 단계; 상단 전극 비아 위에 제2 층간 유전체 내에 제3 전도성 비아를 형성하면서, 제1 전도성 와이어 위에 제2 층간 유전체 내에 제2 전도성 비아를 형성하는 단계; 및 제3 전도성 비아 위에 제2 층간 유전체 내에 제3 전도성 와이어를 형성하면서, 제2 전도성 비아 위에 제2 층간 유전체 내에 제2 전도성 와이어를 형성하는 단계를 더 포함하고, 제2 전도성 와이어는 제2 전도성 비아의 측벽들을 지나서 연장되며, 제3 전도성 와이어는 제3 전도성 비아의 측벽들을 지나서 연장된다. 또 다른 실시예에서, 제3 평탄화 프로세스를 수행하는 단계 후에, 층간 유전체의 상단 표면, 제1 전도성 와이어의 상단 표면, 상단 전극 비아의 상단 표면, 및 유전체층의 상단 표면은 실질적으로 평평한 수평 라인을 따라서 정렬되고 만난다.
다른 실시예에서, 본 개시 내용은 메모리 디바이스를 제조하기 위한 방법에 대한 것이다. 본 방법은, 임베디드 메모리 영역 내에 위치한 자기 저항 랜덤 액세스 메모리(MRAM) 위에 그리고 로직 영역 내에 위치한 상부 유전체층 위에 제1 층간 유전체(ILD)층을 형성하는 단계 - 임베디드 메모리 영역은 로직 영역에 인접함 -; MRAM 셀 위의 제1 ILD 층 내에 애퍼처를 규정하는 측벽을 형성하도록 제1 ILD 층을 선택적으로 에칭하는 단계 - 애퍼처는 MRAM 셀의 상부 표면을 노출시킴 -; 애퍼처 내에 그리고 제1 ILD 층 위에 상단 전극 비아 층을 형성하는 단계 - 상단 전극 비아 층의 상단 표면은 MRAM 셀 위에 리세스를 규정함 -; 리세스를 규정하는 상단 전극 비아 층의 부분을 제거하도록 상단 전극 비아 층에 대해 제1 평탄화 프로세스를 수행하는 단계; 로직 영역 내의 제1 ILD 층을, 제1 ILD 층과는 다른 제2 ILD 층으로 대체시키는 단계; 및 MRAM 셀로부터 측방향으로 오프셋된 위치에서 제2 ILD 층 내에 상호접속 와이어 및 비아를 형성하는 단계를 포함한다. 실시예에서, 리세스의 최하단 지점은 제1 ILD 층의 상단 표면 위에 있다. 실시예에서, 상단 전극 비아의 상단 표면과 제1 ILD 층의 상단 표면은 수평이다. 실시예에서, 본 방법은, 로직 영역 및 임베디드 메모리 영역 내에 제1 ILD 층 위에 하드마스크 층을 형성하는 단계; 및 하드마스크 층에 따라 제1 ILD 층을 선택적으로 에칭하는 단계를 더 포함하고, 하드마스크 층은 포지티브 포토레지스트로 구성된다. 실시예에서, 본 방법은, 상단 전극 비아 및 유전체층 위에 제3 ILD 층을 형성하는 단계; 제3 ILD 층 내에 상단 전극 비아 위에 전도성 비아를 형성하는 단계; 및 제3 ILD 층 내에 전도성 비아 위에 전도성 와이어를 형성하는 단계를 포함하고, 전도성 와이어는 전도성 비아의 측벽들을 지나서 연장된다. 실시예에서, 제2 ILD 층 내에 상호접속 와이어와 비아를 형성하는 단계는, 로직 영역 내의 제1 전도성 와이어 위에 제1 ILD 층을 형성하는 단계; 로직 영역과 임베디드 메모리 영역 위에 제2 ILD 층을 형성하는 단계; 로직 영역 내에 제2 ILD 층 위에 제2 마스킹 층을 형성하는 단계; 임베디드 메모리 영역 위의 제2 ILD 층을 제거하는 단계 - 층간 유전체의 잔여 부분을 포함하는 돌출부는 로직 영역과 메모리 영역 사이에 남아 있음 -; 돌출부를 제거하기 위해 제2 평탄화 프로세스를 수행하는 단계를 포함한다. 실시예에서, 본 방법은, 상단 전극 비아 층 위에 제3 전도성 비아를 형성하는 동안 제1 전도성 와이어 위에 제2 전도성 비아를 형성하는 단계 - 제3 전도성 비아의 하단 표면의 폭은 상단 전극 비아 층의 상단 표면의 폭보다 작음 -; 및 제3 전도성 비아 위에 제3 전도성 와이어를 형성하는 동안 제2 전도성 비아 위에 제2 전도성 와이어를 형성하는 단계를 더 포함한다.
또 다른 실시예에서, 본 개시 내용은 집적 회로에 대한 것이다. 집적 회로는, 반도체 기판 상에 배치된 자기 저항 랜덤 액세스 메모리(MRAM) 셀; MRAM 셀 위에 배치된 유전체층; MRAM 셀 위에 배치된 유전체층 내의 상단 전극 비아 - 상단 전극 비아의 상단 표면은 평평함 -; MRAM 셀 및 유전체층 위에 배치된 층간 유전체층; 상단 전극 비아 위에 배치된 층간 유전체층 내의 전도성 비아; 및 전도성 비아 위에 배치된 전도성 와이어를 포함하고, 전도성 와이어는 전도성 비아의 측벽을 지나서 연장된다. 실시예에서, 상단 전극 비아의 상단 표면과 유전체층의 상단 표면은 수평이다. 실시예에서, 상단 전극 비아의 상단 표면의 폭은 전도성 비아의 하단 표면의 폭보다 크다.
전술된 설명은, 당업자가 본 발명 개시의 양상을 더 잘 이해할 수 있도록 다수의 실시예의 피처를 서술한다. 당업자는, 자신이 본 명세서에서 소개된 실시예의 동일한 목적을 수행하고 그리고/또는 동일한 이점을 달성하기 위한 다른 프로세스과 구조물을 설계하기 위한 기초로서 본 발명 개시 내용을 쉽게 이용할 수 있다는 것을 인식해야 한다. 또한, 당업자들은 등가의 구성이 본 개시 내용의 취지 및 범위를 벗어나지 않으며, 본 개시 내용의 취지 및 범위를 벗어나지 않고 다양한 변화, 대체 및 변경을 이룰 수 있음을 알아야 한다.
실시예들
실시예 1. 메모리 디바이스를 제조하기 위한 방법에 있어서,
유전체층 위에 배치된 제1 마스킹 층을 형성하는 단계 - 상기 제1 마스크층은, 임베디드(embedded) 메모리 영역 내에 위치된 자기 저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 셀 위에 배치된 개구를 규정하는 측벽을 나타냄 -;
상기 MRAM 셀 위에 상기 유전체층 내에 제1 비아 개구를 형성하는 단계;
상기 MRAM 셀과 상기 유전체층 위에 상단 전극 비아를 형성하는 단계; 및
상기 상단 전극 비아 층의 일부를 제거하고 평평한 상단 표면을 갖는 상단 전극 비아를 규정하도록, 상기 상단 전극 비아 층에 대해 제1 평탄화 프로세스를 수행하는 단계
를 포함하는, 메모리 디바이스를 제조하기 위한 방법.
실시예 2. 실시예 1에 있어서,
상기 제1 평탄화 프로세스 전에, 상기 상단 전극 비아 층의 상단 표면은 상기 MRAM 셀 위의 V-형상을 규정하는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 3. 실시예 2에 있어서,
상기 상단 전극 비아 층의 최하단 포인트(point)는 상기 유전체층의 상단 표면 위에 있는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 4. 실시예 1에 있어서,
상기 제1 평탄화 프로세스를 수행하는 것은, 상기 상단 전극 비아의 상단 표면과 상기 유전체층의 상단 표면이 수평면을 따라 연장되게 하는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 5. 실시예 1에 있어서,
상기 MRAM 셀은,
하단 전극;
자기 터널 접합부(magnetic tunnel junction; MTJ) - 상기 MTJ의 하단 표면은 상기 하단 전극의 상단 표면과 직접 접촉함 -; 및
상단 전극
을 포함하고, 상기 상단 전극의 하단 표면은 상기 MTJ의 상단 표면과 직접 접촉하며, 상기 상단 전극의 상단 표면은 상기 상단 전극 비아의 하단 표면과 직접 접촉하는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 6. 실시예 5에 있어서,
상기 MTJ의 하단 표면은 상기 상단 전극 비아의 상단 표면보다 넓은 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 7. 실시예 1에 있어서,
상기 상단 전극 비아 및 상기 유전체층 위에 층간 유전체를 형성하는 단계;
상기 층간 유전체 내에 상기 상단 전극 비아 위에 전도성 비아를 형성하는 단계; 및
상기 층간 유전체 내에 상기 전도성 비아 위에 전도성 와이어를 형성하는 단계
를 더 포함하고, 상기 전도성 와이어는 상기 전도성 비아의 측벽을 지나 연장되는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 8. 실시예 1에 있어서,
로직 영역 내의 상호접속 와이어 위에 상기 유전체층을 형성하는 단계;
상기 로직 영역 내의 유전체층을 제거하는 단계;
상기 로직 영역 및 상기 메모리 어레이 영역 위에 층간 유전체를 형성하는 단계;
상기 메모리 어레이 영역 위의 상기 층간 유전체를 제거하는 단계 - 상기 층간 유전체의 잔여 부분을 포함하는 돌출부는 상기 로직 영역과 상기 메모리 어레이 영역 사이에 남아 있음 -; 및
상기 돌출부를 제거하기 위해 제2 평탄화 프로세스를 수행하는 단계
를 더 포함하는, 메모리 디바이스를 제조하기 위한 방법.
실시예 9. 실시예 8에 있어서,
상기 로직 영역 내의 상기 층간 유전체 내에 상기 상호접속 와이어 위에 제1 전도성 비아를 형성하는 단계;
상기 제1 전도성 비아 위에 상기 층간 유전체 내에 제1 전도성 와이어를 형성하는 단계 - 상기 제1 전도성 와이어는 상기 제1 전도성 비아의 측벽들을 지나서 연장됨 -;
상기 층간 유전체 및 상기 제1 전도성 와이어에 대해 제3 평탄화 프로세스를 수행하는 단계;
상기 로직 영역 및 상기 메모리 어레이 영역 위에 제2 층간 유전체를 형성하는 단계;
상기 상단 전극 비아 위에 상기 제2 층간 유전체 내에 제3 전도성 비아를 형성하면서, 상기 제1 전도성 와이어 위에 상기 제2 층간 유전체 내에 제2 전도성 비아를 형성하는 단계; 및
상기 제3 전도성 비아 위에 상기 제2 층간 유전체 내에 제3 전도성 와이어를 형성하면서, 상기 제2 전도성 비아 위에 상기 제2 층간 유전체 내에 제2 전도성 와이어를 형성하는 단계
를 포함하고, 상기 제2 전도성 와이어는 상기 제2 전도성 비아의 측벽을 지나 연장되며, 상기 제3 전도성 와이어는 상기 제3 전도성 비아의 측벽을 지나서 연장되는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 10. 실시예 9에 있어서,
상기 제3 평탄화 프로세스를 수행하는 단계 후에, 상기 층간 유전체의 상단 표면, 상기 제1 전도성 와이어의 상단 표면, 상기 상단 전극 비아의 상단 표면, 및 상기 유전체층의 상단 표면은 실질적으로 평평한 수평 라인을 따라서 정렬되고 만나는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 11. 메모리 디바이스를 제조하기 위한 방법에 있어서,
임베디드 메모리 영역 내에 위치한 자기 저항 랜덤 액세스 메모리(MRAM) 위에 그리고 로직 영역 내에 위치한 상부 유전체층 위에 제1 층간 유전체(ILD)층을 형성하는 단계 - 상기 임베디드 메모리 영역은 상기 로직 영역에 인접함 -;
상기 MRAM 셀 위의 상기 제1 ILD 층 내에 애퍼처를 규정하는 측벽을 형성하도록 상기 제1 ILD 층을 선택적으로 에칭하는 단계 - 상기 애퍼처는 상기 MRAM 셀의 상부 표면을 노출시킴 -;
상기 애퍼처 내에 그리고 상기 제1 ILD 층 위에 상단 전극 비아 층을 형성하는 단계 - 상기 상단 전극 비아 층의 상단 표면은 상기 MRAM 셀 위에 리세스를 규정함 -;
상기 리세스를 규정하는 상기 상단 전극 비아 층의 부분을 제거하도록 상기 상단 전극 비아 층에 대해 제1 평탄화 프로세스를 수행하는 단계;
상기 로직 영역 내의 상기 제1 ILD 층을, 상기 제1 ILD 층과는 다른 제2 ILD 층으로 대체시키는 단계; 및
상기 MRAM 셀로부터 측방향으로 오프셋된 위치에서 상기 제2 ILD 층 내에 상호접속 와이어 및 비아를 형성하는 단계
를 포함하는, 메모리 디바이스를 제조하기 위한 방법.
실시예 12. 실시예 11에 있어서,
상기 리세스의 최하단 포인트는 상기 제1 ILD 층의 상단 표면 위에 있는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 13. 실시예 11에 있어서,
상기 상단 전극 비아의 상단 표면과 상기 제1 ILD 층의 상단 표면은 수평인 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 14. 실시예 11에 있어서,
상기 로직 영역 및 상기 임베디드 메모리 영역 내에 상기 제1 ILD 층 위에 하드마스크 층을 형성하는 단계; 및
상기 하드마스크 층에 따라 상기 제1 ILD 층을 선택적으로 에칭하는 단계
를 더 포함하고, 상기 하드마스크 층은 포지티브 포토레지스트로 구성되는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 15. 실시예 11에 있어서,
상기 상단 전극 비아 및 상기 제1 ILD 층 위에 제3 ILD 층을 형성하는 단계;
상기 제3 ILD 층 내에 상기 상단 전극 비아 위에 전도성 비아를 형성하는 단계; 및
상기 제3 ILD 층 내에 상기 전도성 비아 위에 전도성 와이어를 형성하는 단계
를 포함하고, 상기 전도성 와이어는 상기 전도성 비아의 측벽들을 지나서 연장되는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 16. 실시예 11에 있어서,
상기 제2 ILD 층 내에 상기 상호접속 와이어와 상기 비아를 형성하는 단계는,
로직 영역 내의 제1 전도성 와이어 위에 상기 제1 ILD 층을 형성하는 단계;
상기 로직 영역 및 상기 임베디드 메모리 영역 위에 상기 제2 ILD 층을 형성하는 단계;
상기 로직 영역 내에 상기 제2 ILD 층 위에 제2 마스킹 층을 형성하는 단계;
상기 임베디드 메모리 영역 위의 상기 제2 ILD 층을 제거하는 단계 - 상기 층간 유전체의 잔여 부분을 포함하는 돌출부는 상기 로직 영역과 상기 임베디드 메모리 영역 사이에 남아 있음 -; 및
상기 돌출부를 제거하기 위해 제2 평탄화 프로세스를 수행하는 단계
를 포함하는 것인, 메모리 디바이스를 제조하기 위한 방법.
실시예 17. 실시예 16에 있어서,
상기 상단 전극 비아 층 위에 제3 전도성 비아를 형성하는 동안 상기 제1 전도성 와이어 위에 제2 전도성 비아를 형성하는 단계 - 상기 제3 전도성 비아의 하단 표면의 폭은 상기 상단 전극 비아 층의 상단 표면의 폭보다 작음 -; 및
상기 제3 전도성 비아 위에 제3 전도성 와이어를 형성하는 동안 상기 제2 전도성 비아 위에 제2 전도성 와이어를 형성하는 단계
를 더 포함하는, 메모리 디바이스를 제조하기 위한 방법.
실시예 18. 집적 회로에 있어서,
반도체 기판 상에 배치된 자기 저항 랜덤 액세스 메모리(MRAM) 셀;
상기 MRAM 셀 위에 배치된 유전체층;
상기 MRAM 셀 위에 배치된 상기 유전체층 내의 상단 전극 비아 - 상기 상단 전극 비아의 상단 표면은 평평함 -;
상기 MRAM 셀 및 상기 유전체층 위에 배치된 층간 유전체층;
상기 상단 전극 비아 위에 배치된 상기 층간 유전체층 내의 전도성 비아; 및
상기 전도성 비아 위에 배치된 전도성 와이어
를 포함하고, 상기 전도성 와이어는 상기 전도성 비아의 측벽을 지나 연장되는 것인, 집적 회로.
실시예 19. 실시예 18에 있어서,
상기 상단 전극 비아의 상단 표면 및 상기 유전체층의 상단 표면은 수평인 것인, 집적 회로.
실시예 20. 실시예 18에 있어서,
상기 상단 전극 비아의 상단 표면의 폭은 상기 전도성 비아의 하단 표면의 폭보다 큰 것인, 집적 회로.

Claims (10)

  1. 메모리 디바이스를 제조하기 위한 방법에 있어서,
    유전체층 위에 배치된 제1 마스킹 층을 형성하는 단계 - 상기 제1 마스크층은, 임베디드(embedded) 메모리 영역 내에 위치된 자기 저항 랜덤 액세스 메모리(magnetoresistive random-access memory; MRAM) 셀 위에 배치된 개구를 규정하는 측벽을 나타냄 -;
    상기 MRAM 셀 위에 상기 유전체층 내에 제1 비아 개구를 형성하는 단계;
    상기 MRAM 셀과 상기 유전체층 위에 상단 전극 비아를 형성하는 단계; 및
    상기 상단 전극 비아 층의 일부를 제거하고 평평한 상단 표면을 갖는 상단 전극 비아를 규정하도록, 상기 상단 전극 비아 층에 대해 제1 평탄화 프로세스를 수행하는 단계
    를 포함하는, 메모리 디바이스를 제조하기 위한 방법.
  2. 제1항에 있어서,
    상기 제1 평탄화 프로세스 전에, 상기 상단 전극 비아 층의 상단 표면은 상기 MRAM 셀 위의 V-형상을 규정하는 것인, 메모리 디바이스를 제조하기 위한 방법.
  3. 제1항에 있어서,
    상기 MRAM 셀은,
    하단 전극;
    자기 터널 접합부(magnetic tunnel junction; MTJ) - 상기 MTJ의 하단 표면은 상기 하단 전극의 상단 표면과 직접 접촉함 -; 및
    상단 전극
    을 포함하고, 상기 상단 전극의 하단 표면은 상기 MTJ의 상단 표면과 직접 접촉하며, 상기 상단 전극의 상단 표면은 상기 상단 전극 비아의 하단 표면과 직접 접촉하는 것인, 메모리 디바이스를 제조하기 위한 방법.
  4. 제1항에 있어서,
    상기 상단 전극 비아 및 상기 유전체층 위에 층간 유전체를 형성하는 단계;
    상기 층간 유전체 내에 상기 상단 전극 비아 위에 전도성 비아를 형성하는 단계; 및
    상기 층간 유전체 내에 상기 전도성 비아 위에 전도성 와이어를 형성하는 단계
    를 더 포함하고, 상기 전도성 와이어는 상기 전도성 비아의 측벽을 지나 연장되는 것인, 메모리 디바이스를 제조하기 위한 방법.
  5. 제1항에 있어서,
    로직 영역 내의 상호접속 와이어 위에 상기 유전체층을 형성하는 단계;
    상기 로직 영역 내의 유전체층을 제거하는 단계;
    상기 로직 영역 및 상기 메모리 어레이 영역 위에 층간 유전체를 형성하는 단계;
    상기 메모리 어레이 영역 위의 상기 층간 유전체를 제거하는 단계 - 상기 층간 유전체의 잔여 부분을 포함하는 돌출부는 상기 로직 영역과 상기 메모리 어레이 영역 사이에 남아 있음 -; 및
    상기 돌출부를 제거하기 위해 제2 평탄화 프로세스를 수행하는 단계
    를 더 포함하는, 메모리 디바이스를 제조하기 위한 방법.
  6. 제5항에 있어서,
    상기 로직 영역 내의 상기 층간 유전체 내에 상기 상호접속 와이어 위에 제1 전도성 비아를 형성하는 단계;
    상기 제1 전도성 비아 위에 상기 층간 유전체 내에 제1 전도성 와이어를 형성하는 단계 - 상기 제1 전도성 와이어는 상기 제1 전도성 비아의 측벽들을 지나서 연장됨 -;
    상기 층간 유전체 및 상기 제1 전도성 와이어에 대해 제3 평탄화 프로세스를 수행하는 단계;
    상기 로직 영역 및 상기 메모리 어레이 영역 위에 제2 층간 유전체를 형성하는 단계;
    상기 상단 전극 비아 위에 상기 제2 층간 유전체 내에 제3 전도성 비아를 형성하면서, 상기 제1 전도성 와이어 위에 상기 제2 층간 유전체 내에 제2 전도성 비아를 형성하는 단계; 및
    상기 제3 전도성 비아 위에 상기 제2 층간 유전체 내에 제3 전도성 와이어를 형성하면서, 상기 제2 전도성 비아 위에 상기 제2 층간 유전체 내에 제2 전도성 와이어를 형성하는 단계
    를 포함하고, 상기 제2 전도성 와이어는 상기 제2 전도성 비아의 측벽을 지나 연장되며, 상기 제3 전도성 와이어는 상기 제3 전도성 비아의 측벽을 지나서 연장되는 것인, 메모리 디바이스를 제조하기 위한 방법.
  7. 메모리 디바이스를 제조하기 위한 방법에 있어서,
    임베디드 메모리 영역 내에 위치한 자기 저항 랜덤 액세스 메모리(MRAM) 위에 그리고 로직 영역 내에 위치한 상부 유전체층 위에 제1 층간 유전체(ILD)층을 형성하는 단계 - 상기 임베디드 메모리 영역은 상기 로직 영역에 인접함 -;
    상기 MRAM 셀 위의 상기 제1 ILD 층 내에 애퍼처를 규정하는 측벽을 형성하도록 상기 제1 ILD 층을 선택적으로 에칭하는 단계 - 상기 애퍼처는 상기 MRAM 셀의 상부 표면을 노출시킴 -;
    상기 애퍼처 내에 그리고 상기 제1 ILD 층 위에 상단 전극 비아 층을 형성하는 단계 - 상기 상단 전극 비아 층의 상단 표면은 상기 MRAM 셀 위에 리세스를 규정함 -;
    상기 리세스를 규정하는 상기 상단 전극 비아 층의 부분을 제거하도록 상기 상단 전극 비아 층에 대해 제1 평탄화 프로세스를 수행하는 단계;
    상기 로직 영역 내의 상기 제1 ILD 층을, 상기 제1 ILD 층과는 다른 제2 ILD 층으로 대체시키는 단계; 및
    상기 MRAM 셀로부터 측방향으로 오프셋된 위치에서 상기 제2 ILD 층 내에 상호접속 와이어 및 비아를 형성하는 단계
    를 포함하는, 메모리 디바이스를 제조하기 위한 방법.
  8. 집적 회로에 있어서,
    반도체 기판 상에 배치된 자기 저항 랜덤 액세스 메모리(MRAM) 셀;
    상기 MRAM 셀 위에 배치된 유전체층;
    상기 MRAM 셀 위에 배치된 상기 유전체층 내의 상단 전극 비아 - 상기 상단 전극 비아의 상단 표면은 평평함 -;
    상기 MRAM 셀 및 상기 유전체층 위에 배치된 층간 유전체층;
    상기 상단 전극 비아 위에 배치된 상기 층간 유전체층 내의 전도성 비아; 및
    상기 전도성 비아 위에 배치된 전도성 와이어
    를 포함하고, 상기 전도성 와이어는 상기 전도성 비아의 측벽을 지나 연장되는 것인, 집적 회로.
  9. 제8항에 있어서,
    상기 상단 전극 비아의 상단 표면 및 상기 유전체층의 상단 표면은 수평인 것인, 집적 회로.
  10. 제8항에 있어서,
    상기 상단 전극 비아의 상단 표면의 폭은 상기 전도성 비아의 하단 표면의 폭보다 큰 것인, 집적 회로.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210154685A (ko) * 2020-06-12 2021-12-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 자기 터널 접합 구조물 및 관련 방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11476415B2 (en) * 2018-11-30 2022-10-18 International Business Machines Corporation Patterning magnetic tunnel junctions and the like while reducing detrimental resputtering of underlying features
US10741609B2 (en) * 2019-01-08 2020-08-11 International Business Machines Corporation Pre-patterned etch stop for interconnect trench formation overlying embedded MRAM structures
US10937945B2 (en) 2019-01-22 2021-03-02 International Business Machines Corporation Structured pedestal for MTJ containing devices
US10985312B2 (en) * 2019-06-13 2021-04-20 Taiwan Semiconductor Manufacturing Co., Ltd. Methods of fabricating magneto-resistive random-access memory (MRAM) devices with self-aligned top electrode via and structures formed thereby
CN112201746A (zh) * 2019-07-08 2021-01-08 联华电子股份有限公司 半导体元件及其制作方法
CN117295388A (zh) * 2019-09-03 2023-12-26 联华电子股份有限公司 磁阻式随机存取存储器
US11195993B2 (en) * 2019-09-16 2021-12-07 International Business Machines Corporation Encapsulation topography-assisted self-aligned MRAM top contact
US11133457B2 (en) * 2019-09-25 2021-09-28 International Business Machines Corporation Controllable formation of recessed bottom electrode contact in a memory metallization stack
US11462583B2 (en) * 2019-11-04 2022-10-04 International Business Machines Corporation Embedding magneto-resistive random-access memory devices between metal levels
CN113745401A (zh) * 2020-05-27 2021-12-03 中芯国际集成电路制造(上海)有限公司 半导体结构及半导体结构的形成方法
US11362030B2 (en) * 2020-05-29 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Sidewall spacer structure enclosing conductive wire sidewalls to increase reliability
US11723284B2 (en) * 2020-06-16 2023-08-08 Taiwan Semiconductor Manufacturing Company Limited Top-interconnection metal lines for a memory array device and methods for forming the same
US20230061985A1 (en) * 2021-08-30 2023-03-02 Taiwan Semiconductor Manufacturing Company, Ltd. Magnetic random access memory device and formation method thereof
US20230136650A1 (en) * 2021-10-28 2023-05-04 International Business Machines Corporation Mram cell embedded in a metal layer
US11887641B2 (en) 2022-06-13 2024-01-30 International Business Machines Corporation Simultaneous electrodes for magneto-resistive random access memory devices

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130119494A1 (en) * 2011-11-10 2013-05-16 Qualcomm Incorporated Mtj structure and integration scheme
US20170222128A1 (en) * 2016-01-29 2017-08-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6784091B1 (en) 2003-06-05 2004-08-31 International Business Machines Corporation Maskless array protection process flow for forming interconnect vias in magnetic random access memory devices
CN103187522B (zh) 2011-12-30 2015-04-08 中芯国际集成电路制造(北京)有限公司 半导体器件制造方法
US8456883B1 (en) 2012-05-29 2013-06-04 Headway Technologies, Inc. Method of spin torque MRAM process integration
US10008662B2 (en) * 2015-03-12 2018-06-26 Taiwan Semiconductor Manufacturing Co., Ltd. Perpendicular magnetic tunneling junction (MTJ) for improved magnetoresistive random-access memory (MRAM) process
US9666790B2 (en) * 2015-07-17 2017-05-30 Taiwan Semiconductor Manufacturing Co., Ltd. Manufacturing techniques and corresponding devices for magnetic tunnel junction devices
US9502466B1 (en) * 2015-07-28 2016-11-22 Taiwan Semiconductor Manufacturing Co., Ltd. Dummy bottom electrode in interconnect to reduce CMP dishing
US10121964B2 (en) * 2015-09-23 2018-11-06 Globalfoundries Singapore Pte. Ltd. Integrated magnetic random access memory with logic device
US10163981B2 (en) * 2016-04-27 2018-12-25 Taiwan Semiconductor Manufacturing Co., Ltd. Metal landing method for RRAM technology

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20130119494A1 (en) * 2011-11-10 2013-05-16 Qualcomm Incorporated Mtj structure and integration scheme
US20170222128A1 (en) * 2016-01-29 2017-08-03 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of manufacturing the same

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210154685A (ko) * 2020-06-12 2021-12-21 타이완 세미콘덕터 매뉴팩쳐링 컴퍼니 리미티드 자기 터널 접합 구조물 및 관련 방법
US11355696B2 (en) 2020-06-12 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures and related methods
US11856868B2 (en) 2020-06-12 2023-12-26 Taiwan Semiconductor Manufacturing Co., Ltd. Magnetic tunnel junction structures and related methods

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