CN113206122A - 存储器器件及其制造方法 - Google Patents

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CN113206122A CN202110083887.5A CN202110083887A CN113206122A CN 113206122 A CN113206122 A CN 113206122A CN 202110083887 A CN202110083887 A CN 202110083887A CN 113206122 A CN113206122 A CN 113206122A
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庄学理
王宏烵
陈胜昌
黄胜煌
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Abstract

本公开的各种实施例针对一种存储器器件及其制造方法，所述存储器器件包括在侧向上包围存储单元的保护性侧壁间隔壁层。上部层间介电(ILD)层上覆在衬底之上。存储单元设置在上部ILD层内。存储单元包括顶部电极、底部电极及设置在顶部电极与底部电极之间的磁隧道结(MTJ)结构。侧壁间隔壁结构在侧向上环绕存储单元。侧壁间隔壁结构包括第一侧壁间隔壁层、第二侧壁间隔壁层及保护性侧壁间隔壁层。第一侧壁间隔壁层及第二侧壁间隔壁层包含第一材料，且保护性侧壁间隔壁层包含与第一材料不同的第二材料。导电走线上覆在第一存储单元之上。导电走线接触顶部电极及保护性侧壁间隔壁层。

Description

存储器器件及其制造方法
技术领域
本开示涉及一种存储器器件及其制造方法
背景技术
许多现代电子器件包含电子存储器。电子存储器可为易失性存储器或非易失性存储器。非易失性存储器能够在没有电的情况下保留其存储的数据，而易失性存储器在断电时丢失其存储的数据。由于与当前电子存储器相比的优势，磁阻式随机存取存储器(Magnetoresistive random-access memory，MRAM)是下一代非易失性电子存储器的一个有前景的候选。与例如闪速存储器等当前的非易失性存储器相比，MRAM通常更快且耐久性更好。与例如动态随机存取存储器(dynamic random-access memory，DRAM)及静态随机存取存储器(static random-access memory，SRAM)等当前的易失性存储器相比，MRAM通常具有相似的性能及密度，但是功耗更低。
发明内容
本开示提供一种存储器器件，其包括：上部层间介电(ILD)层，上覆在衬底；第一存储单元，设置在所述上部层间介电层内，其中所述第一存储单元包括顶部电极、底部电极及设置在所述顶部电极与所述底部电极之间的磁隧道结(MTJ)结构；侧壁间隔壁结构，在侧向上环绕所述第一存储单元，其中所述侧壁间隔壁结构包括第一侧壁间隔壁层、第二侧壁间隔壁层及设置在所述第一侧壁间隔壁层与所述第二侧壁间隔壁层之间的保护性侧壁间隔壁层，其中所述第一侧壁间隔壁层及所述第二侧壁间隔壁层包含第一材料，且所述保护性侧壁间隔壁层包含与所述第一材料不同的第二材料；以及导电走线，上覆在所述第一存储单元，其中所述导电走线接触所述顶部电极及所述保护性侧壁间隔壁层。
本开示提供一种存储器器件，其包括：第一磁阻式随机存取存储器(MRAM)单元，上覆在衬底且设置在嵌入式存储区内，其中所述嵌入式存储区与逻辑区相邻；第二磁阻式随机存取存储器单元，上覆在所述衬底，其中所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元分别包括顶部电极、底部电极及设置在所述顶部电极与所述底部电极之间的磁隧道结(MTJ)结构；上部层间介电(ILD)层，上覆在所述第一磁阻式随机存取存储器单元与所述第二磁阻式随机存取存储器单元，其中所述上部层间介电层包括在所述第一磁阻式随机存取存储器单元与所述第二磁阻式随机存取存储器单元之间界定沟槽的侧壁，其中所述上部层间介电层包含第一材料；第一介电保护层，设置在所述沟槽内，且包含与所述第一材料不同的第二材料，其中所述第一介电保护层相对于所述逻辑区在侧向上偏移非零距离；侧壁间隔壁结构，分别在侧向上包围所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元，其中所述侧壁间隔壁结构包括设置在第一侧壁间隔壁层与第二侧壁间隔壁层之间的保护性侧壁间隔壁层；以及导电走线，上覆在所述第一磁阻式随机存取存储器单元与所述第二磁阻式随机存取存储器单元，其中第一导电走线直接接触所述第一磁阻式随机存取存储器单元的顶表面，且第二导电走线直接接触所述第二磁阻式随机存取存储器单元的顶表面。
本开示提供一种用于制造存储器器件的方法，包括：在衬底之上形成第一磁阻式随机存取存储器(MRAM)单元；在所述衬底之上形成第二磁阻式随机存取存储器单元；分别在所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元周围形成侧壁间隔壁结构，其中所述侧壁间隔壁结构分别包括第一侧壁间隔壁层、第二侧壁间隔壁层及夹在所述第一侧壁间隔壁层与所述第二侧壁间隔壁层之间的保护性侧壁间隔壁层；在所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元之上形成上部层间介电(ILD)层，其中所述上部层间介电层包括界定沟槽的侧壁，所述侧壁在所述第一磁阻式随机存取存储器单元与所述第二磁阻式随机存取存储器单元之间在侧向上间隔开；在所述上部层间介电层之上形成介电保护层，其中所述介电保护层填充所述沟槽；对所述上部层间介电层及所述介电保护层实行第一平坦化工艺，其中所述介电保护层在所述第一平坦化工艺之后保留在所述沟槽中；以及在所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元之上形成导电走线，其中所述导电走线分别直接接触所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元的顶部电极。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的各个方面。应注意，根据工业中的标准惯例，各种特征未必按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1A到图1C示出具有磁阻式随机存取存储器(MRAM)单元的存储器器件的各种图，MRAM单元分别包括在侧向上环绕磁隧道结(magnetic tunnel junction，MTJ)的保护性侧壁间隔壁层及接触上覆在导电走线(conductive wire)的顶部电极。
图2A示出根据图1A到图1C所示存储器器件的一些替代实施例的存储器器件的剖视图。
图2B示出图2A所示存储器器件的一些实施例的俯视图。
图3A到图3B及图4示出图1A到图1C所示存储器器件的一些替代实施例的剖视图。
图5示出具有与逻辑区在侧向上相邻的嵌入式存储区的存储器器件的一些实施例的剖视图，嵌入式存储区具有MRAM单元。
图6到图16示出形成具有MRAM单元的存储器器件的方法的一些实施例的各种图，MRAM单元分别包括在侧向上环绕MTJ的保护性侧壁间隔壁层及接触上覆在导电走线的顶部电极。
图17示出形成具有MRAM单元的存储器器件的方法的一些实施例的流程图，MRAM单元分别包括在侧向上环绕MTJ的保护性侧壁间隔壁层及接触上覆在导电走线的顶部电极。
[符号的说明]
100、200、300a、300b、400、500：存储器器件
101：嵌入式存储区
102：衬底
103：逻辑区
104：半导体器件
106：源极/漏极区
108：栅极介电层
110：栅极结构
112：侧壁间隔壁结构
114：下部层间介电(ILD)层
116：导电接触件
118：下部内连走线
120：第一介电层
122：第二介电层
124：下部金属层
125：底部电极通孔
126：扩散障壁层
128：第一底部电极层
130：第二底部电极层
132：底部电极
134：第一侧壁间隔壁层
136：保护性侧壁间隔壁层
138：第二侧壁间隔壁层
140：侧壁间隔壁结构
142：磁隧道结(MTJ)结构
144：顶部电极
146：外侧壁间隔壁层
148：磁阻式随机存取存储器(MRAM)单元/第一MRAM单元
150：磁阻式随机存取存储器(MRAM)单元/第二MRAM单元
152：上部层间介电(ILD)层
152us：上表面
153：导通孔
154：上部导电走线
156、1002：第一介电保护层
158：沟槽
202：晶种层
204：钉扎层
206：隧道障壁层
208：自由层
210：顶盖层
212：内侧壁间隔壁层
220：直水平线
302：第二介电保护层
504：导电体
506：导电衬垫
600、700、800、900、1000、1100a、1100b、1200、1300、1400、1500、1600：图/剖视图
1102：平整水平线
1202、1204：第二介电保护结构
1206：掩模层
1302：开口
1502：导电结构
1700：方法
1702、1704、1706、1708、1710、1712、1714、1716：动作
A-A’、B-B’、C-C’：线
d1：第一距离
d2：第二距离
d5、dlat、dv：距离
h1：高度
t1：厚度
α：角度
具体实施方式
本公开提供用于实施本公开的不同特征的许多不同的实施例或实例。下面阐述组件及布置的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。例如，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是出于简明及清晰的目的，且自身并不表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在……下方(beneath)”、“在……下面(below)”、“下部的(lower)”、“在……上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
此外，为易于说明，本文中可能使用“第一”、“第二”、“第三”等来区分一个图或一系列图所示的不同元件。“第一”、“第二”、“第三”等并不旨在说明对应的元件。因此，结合第一图阐述的“第一介电层”可能未必对应于结合另一图阐述的“第一介电层”。
一种磁阻式随机存取存储器(MRAM)器件包括在垂直方向上布置在底部电极与顶部电极之间的后端工序(back-end-of-the-line，BEOL)金属堆叠内的磁隧道结(MTJ)。MTJ包括通过隧道障壁层在垂直方向上分隔开的钉扎层(pinned layer)与自由层(freelayer)。钉扎层的磁取向是静态的(即，固定的)，而自由层的磁取向能够相对于钉扎层的磁取向在平行配置与反平行配置之间切换。平行配置提供低电阻状态，低电阻状态将数据以数字方式存储为第一数据状态(例如，逻辑“0”)。反平行配置提供高电阻状态，高电阻状态将数据以数字方式存储为第二数据状态(例如，逻辑“1”)。
一种用于形成MRAM器件的工艺可包括在集成芯片的嵌入式存储区中的下部内连走线(interconnect wire)之上形成MRAM单元。MRAM单元包括顶部电极、底部电极及设置在顶部电极与底部电极之间的MTJ。在MRAM单元之上及与嵌入式存储区在侧向上相邻的逻辑区之上形成介电层堆叠。根据第一掩模层实行第一刻蚀工艺，从而移除介电层堆叠的位于逻辑区内的至少部分。在嵌入式存储区及逻辑区之上形成上部层间介电(ILD)层。嵌入式存储区中的上部ILD层的第一上表面相对于逻辑区中的上部ILD层的第二上表面在垂直方向上偏移非零距离。根据第二掩模层实行第二刻蚀工艺，从而显著减少或消除上部ILD层的第一上表面与第二上表面之间的垂直偏移。随后，根据第三掩模层实行第三刻蚀工艺，以在上部ILD层中形成上覆在顶部电极之上的顶部电极开口。根据第四掩模层实行第四刻蚀工艺，以在设置在逻辑区内的内连走线之上形成导电走线开口。另外，根据第三掩模层实行第五刻蚀工艺，以扩大顶部电极开口及导电走线开口二者。最后，在顶部电极之上形成上部导电走线及顶部电极通孔。
前述方法的挑战可能在多重刻蚀工艺期间出现。例如，为暴露出顶部电极的整个上表面以有助于顶部电极与顶部电极通孔之间的强电连接，可在第五刻蚀工艺期间采用具有长刻蚀时间的高功率刻蚀工艺。然而，高功率刻蚀工艺和/或长刻蚀时间可能过度刻蚀并暴露出MTJ内的隧道障壁层。此又可能导致钉扎层与自由层之间的电短路和/或对隧道障壁层的损坏，从而损坏MTJ(例如，使得MTJ不可操作)。在另一个实例中，可减少第五刻蚀工艺的刻蚀功率和/或刻蚀时间，从而减少对MTJ的损坏。然而，此可能导致顶部电极与顶部电极通孔之间的不良电连接和/或开路。此外，利用多个掩模层的多个刻蚀工艺会增加与形成MRAM器件相关联的时间及成本。
在一些实施例中，本公开涉及一种用于形成MRAM器件的简化方法。例如，所述方法可包括在内连走线之上形成MRAM单元，内连走线在侧向上设置在嵌入式存储区内。可在侧向上围绕MRAM单元形成保护性侧壁间隔壁层。在MRAM单元及相邻的逻辑区之上形成上部层间介电(ILD)结构。对上部ILD结构实行平坦化工艺(例如，化学机械平坦化(chemicalmechanical planarization，CMP)工艺)，以减小上部ILD结构在嵌入式存储区与逻辑区之间的高度变化。在嵌入式存储区及逻辑区之上形成第一掩模层。根据第一掩模层实行第一刻蚀工艺，以暴露出MRAM单元的顶部电极的上表面及设置在逻辑区内的下部内连走线的上表面。在第一刻蚀工艺期间，保护性侧壁间隔壁层以比上部ILD结构慢的速率(例如，至少慢五倍)被刻蚀。在顶部电极之上形成第一导电走线，且在逻辑区内的下部内连走线之上形成第二导电走线及导通孔，使得第一导电走线接触顶部电极。由于保护性侧壁间隔壁层的刻蚀比上部ILD结构更慢，因此可省略顶部电极通孔，且在第一导电走线与顶部电极之间形成强电连接，而不会过度刻蚀及损坏MTJ。另外，保护性侧壁间隔壁层有助于利用单一刻蚀及单一掩模层暴露出顶部电极的上表面及下部内连走线的上表面。此又有助于利用较少的刻蚀工艺及较少的掩模层形成MRAM器件，从而减少与形成MRAM器件相关联的成本及时间。
图1A示出具有磁阻式随机存取存储器(MRAM)单元148、150的存储器器件100的一些实施例的剖视图，MRAM单元148、150分别包括在侧向上环绕磁隧道结(MTJ)结构142的保护性侧壁间隔壁层136及接触上部导电走线154的顶部电极144。
存储器器件100包括与逻辑区103在侧向上相邻的嵌入式存储区101。下部层间介电(ILD)层114上覆在衬底102之上。一个或多个半导体器件104设置在衬底102内和/或衬底102上。所述一个或多个半导体器件104可被配置成晶体管，且可包括源极/漏极区106、侧壁间隔壁结构112、栅极结构110及栅极介电层108。导电接触件116从下部内连走线118延伸到所述一个或多个半导体器件104。第一介电层120上覆在下部ILD层114之上，且第二介电层122上覆在第一介电层120之上。
MRAM单元148、150在嵌入式存储区101内在侧向上间隔开，且分别包括顶部电极144、底部电极132及设置在顶部电极144与底部电极132之间的MTJ结构142。底部电极通孔125延伸穿过第一介电层120及第二介电层122，以将底部电极132电耦合到下部内连走线118。底部电极通孔125包括下部金属层124及扩散障壁层126。底部电极132包括在第二底部电极层130之下的第一底部电极层128。在一些实施例中，MTJ结构142包括自由层、钉扎层及设置在自由层与钉扎层之间的隧道障壁层。MRAM单元148、150被配置成分别基于MRAM单元148、150的电阻值来存储数据状态。例如，如果第一MRAM单元148具有低电阻状态，则第一MRAM单元148将存储第一数据状态(例如，逻辑“0”)，或者如果第一MRAM单元148具有高电阻状态，则第一MRAM单元148将存储第二数据状态(例如，逻辑“1”)。在操作期间，MTJ结构142可通过隧道磁阻(tunnel magnetoresistance，TMR)效应在低电阻状态与高电阻状态之间改变。上部ILD层152上覆在MRAM单元148、150之上。
侧壁间隔壁结构140设置在MTJ结构142与上部ILD层152之间。侧壁间隔壁结构140包括第一侧壁间隔壁层134、第二侧壁间隔壁层138及设置在第一侧壁间隔壁层134与第二侧壁间隔壁层138之间的保护性侧壁间隔壁层136。在一些实施例中，第一侧壁间隔壁层134及第二侧壁间隔壁层138可例如各自为或包含第一材料，例如氮化硅、碳化硅等。在进一步的实施例中，保护性侧壁间隔壁层136可例如为或包含第二材料，例如金属氧化物(例如，氧化铝)、金属氮化物(例如，氮化铝)等。在一些实施例中，第一材料与第二材料不同。保护性侧壁间隔壁层136接触顶部电极144的侧壁，且沿着顶部电极144的侧壁且沿着MTJ结构142的侧壁连续地延伸到底部电极132的上表面。外侧壁间隔壁层146上覆在MRAM单元148、150之上，且在侧向上延伸到设置在逻辑区103内的下部内连走线118。
在逻辑区103内，上部导电走线154及导通孔153上覆在下部内连走线118之上。导通孔153设置在上部导电走线154与下部内连走线118之间。在一些实施例中，在嵌入式存储区101内，上部导电走线154分别直接接触第一MRAM单元148的顶部电极144及第二MRAM单元150的顶部电极144。在一些实施例中，上部导电走线154直接接触保护性侧壁间隔壁层136。上部ILD层152包括在第一MRAM单元148与第二MRAM单元150之间界定沟槽158的侧壁。沟槽158可用第一介电保护层156填充。
在一些实施例中，在用于形成存储器器件100的方法期间，保护性侧壁间隔壁层136在用于形成开口的刻蚀工艺中用作刻蚀终止层，上部导电走线154及导通孔153位于所述开口内。此又是因为，在刻蚀工艺期间，保护性侧壁间隔壁层136具有比环绕的介电材料(例如，上部ILD层152)慢的刻蚀速率(例如，至少慢5倍)。所述刻蚀工艺是根据单一掩模层实行，且所述开口在嵌入式存储区101与逻辑区103中同时形成，从而减少与形成存储器器件100相关联的时间及成本。
图1B示出沿着图1A所示的剖视图的线A-A’示出的存储器器件100的替代实施例的俯视图。
存储器器件100包括嵌入式存储区101及与嵌入式存储区101在侧向上相邻的逻辑区103。嵌入式存储区101包括以行及列布置的MRAM单元阵列。应理解，存储阵列可包括任何数目的MRAM单元，且因此图1B仅为实例。在一些实施例中，沟槽158是四条相邻的上部导电走线154之间的中心。在进一步的实施例中，两个相邻的上部导电走线154之间界定第一距离d1，且两个相邻的沟槽158之间界定第二距离d2，其中所述两个相邻的沟槽158包括第一介电保护层156。在一些实施例中，第一距离d1是两个相邻的上部导电走线154之间的最小距离和/或第二距离d2是两个相邻的沟槽158之间的最小距离。在一些实施例中，第二距离d2为例如约等于第一距离d1(例如，约1*d1)或者在约0.5*d1到2*d1范围内。
图1C示出沿着图1B所示俯视图的线B-B’示出的存储器器件100的替代实施例的剖视图，其中第一介电保护层(图1B所示156)相对于第一MRAM单元148及第二MRAM单元150在侧向上偏移。此外，第一介电保护层(图1B所示156)相对于逻辑区103在侧向上偏移。
图2A示出根据图1A到图1C所示存储器器件100的替代实施例的存储器器件200的剖视图。
存储器器件200包括与逻辑区103在侧向上相邻的嵌入式存储区101。下部ILD层114上覆在衬底102之上。在一些实施例中，衬底102可例如为块状衬底(例如，块状硅衬底)或绝缘体上硅(silicon-on-insulator，SOI)衬底。在进一步的实施例中，下部ILD层114可包括一个或多个介电层，所述一个或多个介电层可例如包含低介电常数(low-κ)介电材料、氧化物(例如二氧化硅)等。第一介电层120上覆在下部ILD层114之上，且第二介电层122上覆在第一介电层120之上。在再进一步的实施例中，第一介电层120可例如为或包含掺杂氢及氮的碳化物(hydrogen and nitrogen doped carbide，HNDC)、碳化硅等，和/或可具有约250埃的厚度或一些其他合适的厚度。在一些实施例中，第二介电层122可被配置成刻蚀终止层和/或可包含富硅氧化物、氮化硅等，和/或可具有约230埃的厚度或一些其他合适的厚度。底部电极通孔125延伸穿过第一介电层120及第二介电层122。底部电极通孔125包括下部金属层124及扩散障壁层126。
第一MRAM单元148与第二MRAM单元150上覆在第二介电层122之上、在嵌入式存储区101内在侧向上间隔开。第一MRAM单元148及第二MRAM单元150分别包括底部电极132、顶部电极144及设置在顶部电极144与底部电极132之间的MTJ结构142。底部电极132包括第一底部电极层128及上覆在第一底部电极层128之上的第二底部电极层130。在一些实施例中，第一底部电极层128可例如为或包含钽、氮化钽等，和/或可具有约100埃的厚度。在进一步的实施例中，第二底部电极层130可例如为或包含钛、氮化钛等，和/或可具有约100埃的厚度。在再进一步的实施例中，顶部电极144可例如为或包含钛、钨等，和/或可具有约450埃的厚度。
在一些实施例中，MTJ结构142可例如为或包括多个存储层，和/或可具有约280埃的厚度或一些其他合适的厚度。例如，MTJ结构142可包括晶种层202、钉扎层204、隧道障壁层206、自由层208及顶盖层210。在一些实施例中，晶种层202可例如为或包含钽、钌、氮化钽等，和/或可具有约20埃的厚度或一些其他合适的厚度。在一些实施例中，钉扎层204可例如为或包含铁、钴、镍、铁钴、前述的组合等。在进一步的实施例中，隧道障壁层206可例如为或包含氧化镁(MgO)、氧化铝(例如，Al2O3)、氧化镍等。在再进一步的实施例中，自由层208可例如为或包含铁、钴、镍、硼化铁、铁铂、前述的组合等。在一些实施例中，顶盖层210可例如为或包含钌、氧化镁等，和/或可具有约30埃的厚度或一些其他合适的厚度。
在一些实施例中，钉扎层204可具有指向第一方向的固定或“钉扎”磁取向。自由层208可具有可变或“自由”磁取向，所述可变或“自由”磁取向可在各自代表不同的数据状态(例如不同的二进制状态)的两种或更多种不同的磁极性之间切换。在一些实施例中，如果钉扎层204及自由层208的磁化方向呈平行取向，则电荷载流子(例如，电子)将更有可能隧穿隧道障壁层206，使得MTJ结构142处于低电阻状态。相反，在一些实施例中，如果钉扎层204及自由层208的磁化方向呈反平行取向，则电荷载流子(例如，电子)将较不可能隧穿隧道障壁层206，使得MTJ结构142处于高电阻状态。在正常操作条件下，MTJ结构142可基于施加在顶部电极144与底部电极132之间的偏压在低电阻状态与高电阻状态之间切换。
侧壁间隔壁结构140可连续地环绕顶部电极144的相对侧壁及MTJ结构142的相对侧壁。在一些实施例中，MTJ结构142的相对侧壁和/或顶部电极144的相对侧壁是根据剖视图界定。例如，如果当从上方观察时，第一MRAM单元148和/或第二MRAM单元150分别为圆形/椭圆形，则当从上方观察时，MTJ结构142的相对侧壁是单一连续侧壁，因此，当在剖视图中绘示时，MTJ结构142的相对“侧壁”指代此种单一连续侧壁的本质。
侧壁间隔壁结构140包括内侧壁间隔壁层212、第一侧壁间隔壁层134、第二侧壁间隔壁层138及设置在第一侧壁间隔壁层134与第二侧壁间隔壁层138之间的保护性侧壁间隔壁层136。在一些实施例中，内侧壁间隔壁层212、第一侧壁间隔壁层134和/或第二侧壁间隔壁层138可分别例如为或包含氮化硅、碳化硅、氮氧化硅等。在一些实施例中，保护性侧壁间隔壁层136可例如为或包含氧化铝(例如，Al2O3)、氮化铝等，和/或可具有约30埃的厚度。外侧壁间隔壁层146上覆在第一MRAM单元148及第二MRAM单元150之上，且在侧向上延伸到逻辑区103。在一些实施例中，外侧壁间隔壁层146可例如为或包含氮化硅、碳化硅等，和/或可通过等离子体增强型原子层沉积(plasma enhanced atomic layer deposition，PEALD)工艺形成。上部ILD层152上覆在第一MRAM单元148及第二MRAM单元150之上。在一些实施例中，上部ILD层152可例如为或包含二氧化硅、低κ介电材料等，和/或可具有约1,625埃的厚度或在约1,500埃到1,750埃范围内的厚度。
上部导电走线154及导通孔153设置在上部ILD层152内。上部导电走线154和/或导通孔153可分别例如为或包含铜、铝、钛、钽、前述的组合等。在一些实施例中，上部导电走线154可直接接触顶部电极144的上表面，和/或上部导电走线154可直接接触保护性侧壁间隔壁层136的上表面。在进一步的实施例中，由于保护性侧壁间隔壁层136的材料和/或布局，在顶部电极144与上部导电走线154之间可省略顶部电极通孔(未示出)，使得上部导电走线154直接接触顶部电极144。此又会降低与形成存储器器件200相关联的成本及时间。在一些实施例中，逻辑区103内的上部导电走线154及导通孔153可为包含相同材料的连续导电体。
下部ILD层114的上表面与上部ILD层152的上表面之间界定高度h1。在一些实施例中，高度h1为约2,000埃或在约1,500埃到2,500埃范围内。在进一步的实施例中，如果高度h1小于约1,500埃，则MRAM单元148、150及相邻的导电层或结构之间的电连接可能受到负面影响。例如，相邻的导电层或结构可能电短路在一起，从而使得嵌入式存储区101内的MRAM单元不可操作。在再进一步的实施例中，如果高度h1大于约2,500埃，则可减少可设置在衬底102之上的器件的数目，从而降低存储器器件200的性能。
第一介电保护层156设置在上部ILD层152的沟槽158内。第一介电保护层156在侧向上设置在第一MRAM单元148与第二MRAM单元150之间。在一些实施例中，第一介电保护层156被配置成在平坦化工艺(例如，CMP工艺)期间保护上部ILD层152。在一些实施例中，第一介电保护层156的厚度t1为约8纳米或在约2纳米到15纳米范围内。在进一步的实施例中，如果厚度t1小于约2纳米，则第一介电保护层156可能不能够防止在平坦化工艺期间对上部ILD层152的损坏。在再进一步的实施例中，如果厚度t1大于约15纳米，则平坦化工艺可能不能够暴露出上部ILD层152的上表面。此又可能在上部导电走线154和/或导通孔153的形成期间导致问题。
在一些实施例中，上部ILD层152的侧壁与直水平线220之间界定角度α。在一些实施例中，直水平线220与衬底102的顶表面平行。在一些实施例中，角度α为约35度或在约10度到85度范围内。在一些实施例中，如果角度α小于约10度，则可增加平坦化工艺的持续时间以暴露出上部ILD层152的上表面。在此种实施例中，平坦化工艺的增加的持续时间可导致高度h1的显著减小(例如，将高度h1减小到小于1,500)。在进一步的实施例中，如果角度α大于约85度，则第一介电保护层156可能不能够防止在平坦化工艺期间对上部ILD层152的损坏。
上部导电走线154与上部ILD层152在侧向上间隔开距离dlat。在一些实施例中，距离dlat为约65纳米或在约20纳米到130纳米范围内。在一些实施例中，距离dlat是上部导电走线154与上部ILD层152之间的最小侧向距离。在进一步的实施例中，如果距离dlat小于20纳米，则第一MRAM单元148与第二MRAM单元150可能太靠近在一起，使得第一MRAM单元148与第二MRAM单元150之间的导电层可能短路在一起，从而使得存储器器件200内的MRAM单元不可操作。在再进一步的实施例中，如果距离dlat大于130纳米，则可设置在嵌入式存储区101内的MRAM单元的数目显著减少，从而降低存储器器件200的性能。
图2B示出沿着线C-C’截取的图2A所示存储器器件200的一些替代实施例的俯视图，其中当从上方观察时，上部ILD层152的界定沟槽158的侧壁是菱形的。在一些实施例中，上部ILD层152的界定沟槽158的侧壁可例如为圆形、椭圆形、矩形或另一种合适的形状。
图3A示出根据图1A到图1C所示存储器器件100的一些替代实施例的存储器器件300a的剖视图。
在一些实施例中，第一介电保护层156设置在嵌入式存储区101内的沟槽158内，且第二介电保护层302设置在逻辑区103内。在进一步的实施例中，第二介电保护层302可从逻辑区103在侧向上延伸到嵌入式存储区101。在进一步的实施例中，第一介电保护层156及第二介电保护层302可分别例如为或包含极低κ介电材料、氮化硅、碳化硅、另一种合适的介电材料等。在进一步的实施例中，第一介电保护层156的厚度可大于第二介电保护层302的厚度。在再进一步的实施例中，第一介电保护层156可具有约8纳米的厚度或在约2纳米到15纳米范围内的厚度，和/或第二介电保护层302可具有约5埃的厚度或在约0埃到50埃范围内的厚度。在一些实施例中，由于对上部ILD层152实行的平坦化工艺的持续时间，第二介电保护层302可被从逻辑区103移除和/或第二介电保护层302的厚度可显著地小(例如，在0埃到5埃范围内)。在此种实施例中，第二介电保护层302被配置成在平坦化工艺期间减轻和/或防止对设置在逻辑区103内的上部ILD层152的损坏。
图3B示出根据图1A到图1C所示存储器器件100的一些替代实施例的存储器器件300b的剖视图。
在一些实施例中，上覆在第二MRAM单元150之上的上部导电走线154的下表面在隧道障壁层206的下表面下方在侧向上延伸距离dv。在一些实施例中，距离dv是非零的。在进一步的实施例中，上覆在第二MRAM单元150之上的上部导电走线154的中心可相对于顶部电极144的中心在侧向上偏移非零距离。此可能是由于在形成上部导电走线154时使用的掩模层的未对准。在此种实施例中，保护性侧壁间隔壁层136的材料和/或布局防止在用于在上部ILD层152中形成开口的刻蚀工艺期间暴露出MTJ结构142的侧壁，上部导电走线154存在于所述开口中。此又会防止MTJ结构142内的层短路，从而增加第二MRAM单元150的稳定性、性能和/或耐久性。
图4示出根据图1A到图1C所示存储器器件100的一些替代实施例的存储器器件400的剖视图。
在一些实施例中，上部导电走线154从顶部电极144的上表面沿着第一侧壁间隔壁层134的上表面及侧壁连续地延伸到保护性侧壁间隔壁层136的上表面。
图5示出具有与逻辑区103在侧向上相邻的嵌入式存储区101的存储器器件500的一些实施例的剖视图。
如图5中所示，上部导电走线154、导通孔153和/或下部内连走线118分别由被导电衬垫506环绕的导电体504构成。在一些实施例中，导电体504可例如为或包含铝、铜、前述的合金等。在进一步的实施例中，导电衬垫506可例如为或包含钨、钛等。
图6到图16示出形成具有MRAM单元的存储器器件的方法的一些实施例的各种图600到1600，MRAM单元分别包括在侧向上环绕MTJ的保护性侧壁间隔壁层及接触上覆的导电走线的顶部电极。尽管图6到图16中所示的各种图600到1600是参照一种方法来阐述，然而应理解，图6到图16中所示的结构不限于所述方法，而是可独立于所述方法。此外，尽管图6到图16被阐述为一系列动作，然而应理解，这些动作并不受限制，因为在其他实施例中，动作的次序可有所变更，且所公开的方法也适用于其他结构。在其他实施例中，所示出和/或所阐述的一些动作可被全部或部分省略。
如图6所示剖视图600中所示，在衬底(未示出)之上形成下部层间介电(ILD)层114。在嵌入式存储区101及逻辑区103中形成下部内连走线118。在一些实施例中，下部内连走线118可例如为或包含铜、铝、钨、前述的组合等。在下部ILD层114之上形成第一介电层120，且在第一介电层120之上形成第二介电层122。在一些实施例中，第一介电层120和/或第二介电层122可各自通过实行例如物理气相沉积(physical vapor deposition，PVD)、化学气相沉积(chemical vapor deposition，CVD)、原子层沉积(atomic layer deposition，ALD)或另一种合适的沉积工艺等沉积工艺来形成。在第一沉积工艺之后，选择性地图案化第一介电层120及第二介电层122以界定底部电极通孔开口，所述底部电极通孔开口延伸穿过第一介电层120及第二介电层122到达嵌入式存储区101中的下伏的下部内连走线118。
在进一步的实施例中，在底部电极通孔开口内形成接触下部内连走线118的底部电极通孔125。在一些实施例中，用于形成底部电极通孔125的工艺可包括在底部电极通孔开口内形成扩散障壁层126。扩散障壁层126可被配置成防止相邻层之间的扩散。在再进一步的实施例中，扩散障壁层126可被配置成导电衬垫和/或可包括被配置成增加相邻层之间的粘合力的胶层。在底部电极通孔开口内的扩散障壁层126之上形成下部金属层124。在一些实施例中，扩散障壁层126和/或下部金属层124可例如通过CVD、PVD、溅镀、无电镀覆(electroless plating)或另一种合适的生长或沉积工艺来沉积。随后可实行平坦化工艺(例如，化学机械平坦化(CMP)工艺)。
图6中还示出，在第二介电层122及底部电极通孔125之上形成第一底部电极层128。此外，在第一底部电极层128之上形成第二底部电极层130。在一些实施例中，第一底部电极层128和/或第二底部电极层130可各自通过例如CVD、PVD、溅镀或另一种合适的沉积或生长工艺形成。在形成第一底部电极层128及第二底部电极层130之后，在第二底部电极层130之上形成顶部电极144及MTJ结构142。在一些实施例中，用于形成顶部电极144及MTJ结构142的工艺可包括：在第二底部电极层130之上形成存储器堆叠，其中存储器堆叠包括用于MTJ结构142的一个或多个层及用于顶部电极144的一个或多个层；且对存储器堆叠实行一个或多个刻蚀工艺以界定顶部电极144及MTJ结构142。在一些实施例中，可根据掩模层(未示出)来实行所述一个或多个刻蚀工艺。
如图7所示剖视图700中所示，沿着顶部电极144的侧壁且沿着MTJ结构142的侧壁形成内侧壁间隔壁层212。沿着内侧壁间隔壁层212的侧壁形成第一侧壁间隔壁层134。在第一侧壁间隔壁层134及顶部电极144之上形成保护性侧壁间隔壁层136。在保护性侧壁间隔壁层136之上形成第二侧壁间隔壁层138。在一些实施例中，内侧壁间隔壁层212、第一侧壁间隔壁层134、保护性侧壁间隔壁层136和/或第二侧壁间隔壁层138可分别通过例如PVD、CVD、ALD或另一种合适的沉积工艺来沉积。在一些实施例中，保护性侧壁间隔壁层136可例如为或包含金属氧化物(例如氧化铝(例如，AlOx，其中x是正整数))等，和/或可形成为约30埃的厚度或在约20埃到50埃范围内的厚度。在进一步的实施例中，保护性侧壁间隔壁层136可例如为或包含金属氮化物(例如氮化铝)等，和/或可形成为在约40埃到100埃范围内的厚度。然而，其他厚度和/或材料也适用于保护性侧壁间隔壁层136。
如图8所示剖视图800中所示，对图7所示结构实行图案化工艺，从而界定底部电极132、第一MRAM单元148及第二MRAM单元150以及侧壁间隔壁结构140。在一些实施例中，图案化工艺可包括例如实行湿法刻蚀(wet etch)、干法刻蚀(dry etch)、毯式刻蚀(blanketetch)、前述的组合等。
在一些实施例中，底部电极132包括第一底部电极层128及第二底部电极层130。侧壁间隔壁结构140可包括内侧壁间隔壁层212、第一侧壁间隔壁层134及第二侧壁间隔壁层138以及保护性侧壁间隔壁层136。第一MRAM单元148及第二MRAM单元150分别包括底部电极132、顶部电极144及MTJ结构142。在一些实施例中，图案化工艺界定并暴露出顶部电极144的上表面。此外，图案化工艺移除保护性侧壁间隔壁层136的位于顶部电极144的上表面上方的部分。
在一些实施例中，图案化工艺可包括实行干法刻蚀工艺，直到到达第二介电层122的上表面为止。在一些实施例中，干法刻蚀工艺可包括使用一种或多种刻蚀剂，例如氯系刻蚀剂。例如，氯系刻蚀剂可例如为或包含氯化硼(例如，BCl3)、氯化物气体(Cl2)、前述的组合等。在一些实施例中，干法刻蚀工艺可以第一刻蚀速率选择性地刻蚀第二侧壁间隔壁层138、第一底部电极层128和/或第二底部电极层130，且可以第二刻蚀速率选择性地刻蚀保护性侧壁间隔壁层136，其中第二刻蚀速率小于第一刻蚀速率。例如，在一些实施例中，第一刻蚀速率可比第二刻蚀速率大至少5倍。因此，用于形成底部电极132和/或第一MRAM单元148及第二MRAM单元150的刻蚀工艺相对于相邻层(例如，第二侧壁间隔壁层138、第一底部电极层128和/或第二底部电极层130)而言对于保护性侧壁间隔壁层136具有低选择性。此部分地有助于在防止损坏保护性侧壁间隔壁层136和/或MTJ结构142的同时形成第一MRAM单元148及第二MRAM单元150以及底部电极132。
如图9所示剖视图900中所示，在第一MRAM单元148及第二MRAM单元150以及第二介电层122之上形成外侧壁间隔壁层146。在一些实施例中，外侧壁间隔壁层146可通过例如等离子体增强型原子层沉积(PEALD)来沉积。
如图10所示剖视图1000中所示，在第一MRAM单元148及第二MRAM单元150之上形成上部层间介电(ILD)层152，且在上部ILD层152之上形成第一介电保护层1002。在一些实施例中，上部ILD层152可例如为或包含低κ介电材料，或另一种合适的介电材料，和/或可形成为约1625埃的厚度或在约1,500埃到1,750埃范围内的厚度。在进一步的实施例中，第一介电保护层1002可例如为或包含极低κ介电材料、氮化硅、碳化硅、另一种合适的介电材料等，和/或可形成为约100埃的厚度或在约75埃到125埃范围内的厚度。在一些实施例中，上部ILD层152和/或第一介电保护层1002可例如通过PVD、CVD、ALD或另一种合适的沉积工艺来沉积。在一些实施例中，在形成上部ILD层152的同时，可在第一MRAM单元148与第二MRAM单元150之间界定沟槽158。在一些实施例中，第一介电保护层1002填充沟槽158。
如图11A所示剖视图1100a中所示，对上部ILD层152及第一介电保护层(图10所示1002)实行平坦化工艺(例如，化学机械平坦化(CMP)工艺)，从而界定第一介电保护层156及第二介电保护层302。第一介电保护层(图10所示1002)被配置成在平坦化工艺期间保护上部ILD层152免受损坏。在一些实施例中，第二介电保护层302在约0埃到50埃范围内。在再进一步的实施例中，平坦化工艺被配置成完全移除第一介电保护层(图10所示1002)，使得第二介电保护层302被省略(参见图11B)。此外，在平坦化工艺之后，第一介电保护层156保留在第一MRAM单元148与第二MRAM单元150之间的沟槽158中。
在一些实施例中，平坦化工艺被配置成确保上部ILD层152具有实质上平的上表面(例如，在CMP工艺的容限内的平的上表面)。例如，在一些实施例中，在任何点处，上部ILD层152的上表面152us的高度从沿着第一介电保护层156的顶表面设置的平整水平线1102起在-25埃到+25埃范围内变化。在其他实施例中，在任何点处，上部ILD层152的上表面152us的高度从平整水平线1102起在-5埃到+5埃范围内变化。在又一些其他实施例中，在任何点处，上部ILD层152的上表面152us的高度从平整水平线1102起在上部ILD层152的厚度的近似+10％到-10％范围内变化。
在一些实施例中，平坦化工艺被配置成界定在上部ILD层152的上表面与下部ILD层114的上表面之间界定的高度h1。在进一步的实施例中，高度h1为约2,000埃或在约1,500埃到2,500埃范围内。此外，平坦化工艺界定顶部电极144的上表面与上部ILD层152的上表面之间的距离d5。在一些实施例中，距离d5在约300埃到700埃范围内。在进一步的实施例中，如果距离d5小于300埃，则在顶部电极144之上可能不存在充足的空间来适当地形成上覆的导电层。在再进一步的实施例中，如果距离d5大于700埃，则在顶部电极144之上形成的导电层与顶部电极144之间可能出现间隙，使得顶部电极144与导电层电隔离。
图11B示出图11A所示剖视图1100a的一些替代实施例的剖视图1100b。如图11B中所示，对上部ILD层152及第一介电保护层(图10所示1002)实行平坦化工艺(例如，CMP工艺)，从而界定第一介电保护层156。在一些实施例中，以确保第一介电保护层(图10所示1002)被从逻辑区103完全移除的方式来控制平坦化工艺的持续时间。在一些实施例中，分别沿着平整水平线1102设置上部ILD层152的上表面152us及第一介电保护层156的上表面。在一些实施例中，平整水平线1102平行于下部ILD层114的上表面。
在一些实施例中，所述方法可从图11A流向图12，且在替代实施例中，所述方法可从图11B流向图12。
如图12所示剖视图1200中所示，在上部ILD层152之上形成第二介电保护结构1202。在第二介电保护结构1202之上形成第二介电保护结构1204。在第二介电保护结构1204之上形成掩模层1206。在一些实施例中，第二介电保护结构1202包含与第一介电保护层156相同的材料和/或形成为约100埃的厚度。在一些实施例中，第二介电保护结构1204是无氮减反射(nitrogen free anti-reflective，NFARC)层，其包括具有在约150埃到250埃之间的范围内的厚度的氧化硅层。在进一步的实施例中，掩模层1206可例如为或包含氮化钛、氮化钽等，和/或可形成为约350埃的厚度。在一些实施例中，第二介电保护结构1202、第二介电保护结构1204和/或掩模层1206可例如通过CVD、PVD、ALD或另一种合适的沉积或生长工艺来沉积。
如图13所示剖视图1300中所示，对掩模层1206及第二介电保护结构1204实行图案化工艺，从而界定多个开口1302。
如图14所示剖视图1400中所示，对图13所示结构实行图案化工艺，从而扩大所述多个开口1302。在一些实施例中，图案化工艺包括实行一个或多个刻蚀工艺，并将在掩模层1206之下的层的未掩模区暴露到一种或多种刻蚀剂。所述一个或多个刻蚀工艺可包括在第二介电保护结构1202及上部ILD层152中实行第一干法刻蚀工艺，直到到达外侧壁间隔壁层146的上表面为止。在此种实施例中，外侧壁间隔壁层146可不被第一干法刻蚀工艺刻蚀。所述一个或多个刻蚀工艺可还包括实行第二干法刻蚀工艺(例如，线性移除法(linearremoval，LMR))以移除外侧壁间隔壁层146的至少部分并暴露出顶部电极144的上表面。在一些实施例中，第二干法刻蚀工艺可利用一种或多种刻蚀剂，例如(举例来说)氟化碳(例如，C4F8)、氩(Ar)、氧(O2)、前述的组合等。在一些实施例中，第二干法刻蚀工艺可以比在第二干法刻蚀工艺期间刻蚀保护性侧壁间隔壁层136至少快5倍的速率刻蚀外侧壁间隔壁层146。
在一些实施例中，由于保护性侧壁间隔壁层136具有比相邻层和/或结构(例如，外侧壁间隔壁层146)低的刻蚀速率，因此在图案化工艺之后，保护性侧壁间隔壁层136连续地环绕和/或直接接触顶部电极144的外侧壁。此部分地确保保护性侧壁间隔壁层136在过度刻蚀周期期间持续存在，且继续保护顶部电极144及MTJ结构142的侧壁，从而防止在图案化工艺期间及后续处理步骤期间对MTJ结构142的损坏。
如图15所示剖视图1500中所示，在所述多个开口(图14所示1302)中形成导电结构1502。在一些实施例中，导电结构1502可例如为或包含铝、铜、钽、钛、前述的组合等。在进一步的实施例中，导电结构1502可例如通过CVD、PVD、溅镀、无电镀覆或另一种合适的生长或沉积工艺来沉积。
如图16所示剖视图1600中所示，对导电结构1502实行平坦化工艺(例如，CMP工艺)，从而界定上部导电走线154及导通孔153。在一些实施例中，实行平坦化工艺，直到到达上部ILD层152的上表面为止。
图17示出形成具有MRAM单元的存储器器件的方法1700的一些实施例的流程图，MRAM单元分别包括在侧向上环绕MTJ的保护性侧壁间隔壁层及接触上覆的导电走线的顶部电极。尽管方法1700在本文中被示出及阐述为一系列动作或事件，然而应理解，此种动作或事件的所示次序不应被解释为具有限制性意义。例如，一些动作可以不同的次序发生和/或与除本文中所示出和/或所阐述的动作或事件以外的其他动作或事件同时发生。另外，可能并非需要所有所示出的动作来实施本文中的说明的一个或多个方面或实施例。此外，本文中所绘示动作中的一者或多者可在一个或多个单独的动作和/或阶段中施行。
在动作1702处，在衬底之上形成一个或多个下部内连线层。图6示出对应于动作1702的一些实施例的剖视图600。
在动作1704处，在下部内连线层之上形成磁阻式随机存取存储器(MRAM)单元。MRAM单元分别包括底部电极、顶部电极及设置在顶部电极与底部电极之间的磁隧道结(MTJ)结构。图6到图8示出对应于动作1704的一些实施例的剖视图600到800。
在动作1706处，在MRAM单元周围形成侧壁间隔壁结构。侧壁间隔壁结构各自包括第一侧壁间隔壁层、第二侧壁间隔壁层及位于第一侧壁间隔壁层与第二侧壁间隔壁层之间的保护性侧壁间隔壁层。图7及图8示出对应于动作1706的一些实施例的剖视图700及800。
在动作1708处，在MRAM单元之上形成上部层间介电(ILD)层及第一介电保护层。上部ILD层包括在MRAM单元之间界定沟槽的侧壁，其中第一介电保护层填充沟槽。图10示出对应于动作1708的一些实施例的剖视图1000。
在动作1710处，对上部ILD层及第一介电保护层实行平坦化工艺，从而在沟槽中界定第一介电保护层。图11A示出对应于动作1710的一些实施例的剖视图1100a，且图11B示出对应于动作1710的替代实施例的剖视图1100b。
在动作1712处，在上部ILD层之上形成掩模层。图12及图13示出对应于动作1712的一些实施例的剖视图1200及1300。
在动作1714处，图案化所述上部ILD层以在每一MRAM单元的顶部电极之上界定多个开口。图14示出对应于动作1714的一些实施例的剖视图1400。
在动作1716处，在每一MRAM单元的顶部电极之上形成上部导电走线。图15及图16示出对应于动作1716的一些实施例的剖视图1500及1600。
因此，在一些实施例中，本公开涉及一种用于形成包括MRAM单元的存储器器件的方法，MRAM单元具有设置在嵌入式存储区内的保护性侧壁间隔壁层及设置在逻辑区内的下部内连走线。所述方法包括在MRAM单元及下部内连走线之上形成介电结构，且随后根据单一掩模层实行单一刻蚀工艺，以暴露出MRAM单元的上表面及下部内连走线的上表面。
在一些实施例中，本申请提供一种存储器器件，所述存储器器件包括：上部层间介电(ILD)层，上覆在衬底之上；第一存储单元，设置在上部ILD层内，其中第一存储单元包括顶部电极、底部电极及设置在顶部电极与底部电极之间的磁隧道结(MTJ)结构；侧壁间隔壁结构，在侧向上环绕第一存储单元，其中侧壁间隔壁结构包括第一侧壁间隔壁层、第二侧壁间隔壁层及设置在第一侧壁间隔壁层与第二侧壁间隔壁层之间的保护性侧壁间隔壁层，其中第一侧壁间隔壁层及第二侧壁间隔壁层包含第一材料，且保护性侧壁间隔壁层包含与第一材料不同的第二材料；以及导电走线，上覆在第一存储单元之上，其中导电走线接触顶部电极及保护性侧壁间隔壁层。
在一些实施例中，本申请提供一种存储器器件，所述存储器器件包括：第一磁阻式随机存取存储器(MRAM)单元，上覆在衬底之上且设置在嵌入式存储区内，其中嵌入式存储区与逻辑区相邻；第二MRAM单元，上覆在衬底之上，其中第一MRAM单元及第二MRAM单元分别包括顶部电极、底部电极及设置在顶部电极与底部电极之间的磁隧道结(MTJ)结构；上部层间介电(ILD)层，上覆在第一MRAM单元及第二MRAM单元之上，其中上部ILD层包括在第一MRAM单元与第二MRAM单元之间界定沟槽的侧壁，其中上部ILD层包含第一材料；第一介电保护层，设置在沟槽内，且包含与第一材料不同的第二材料，其中第一介电保护层相对于逻辑区在侧向上偏移非零距离；侧壁间隔壁结构，分别在侧向上包围第一MRAM单元及第二MRAM单元，其中侧壁间隔壁结构包括设置在第一侧壁间隔壁层与第二侧壁间隔壁层之间的保护性侧壁间隔壁层；以及导电走线，上覆在第一MRAM单元与第二MRAM单元之上，其中第一导电走线直接接触第一MRAM单元的顶表面，且第二导电走线直接接触第二MRAM单元的顶表面。
在一些实施例中，本申请提供一种形成存储器器件的方法，所述方法包括：在衬底之上形成第一磁阻式随机存取存储器(MRAM)单元；在衬底之上形成第二MRAM单元；分别在第一MRAM单元及第二MRAM单元周围形成侧壁间隔壁结构，其中侧壁间隔壁结构分别包括第一侧壁间隔壁层、第二侧壁间隔壁层及夹在第一侧壁间隔壁层与第二侧壁间隔壁层之间的保护性侧壁间隔壁层；在第一MRAM单元及第二MRAM单元之上形成上部层间介电(ILD)层，其中上部ILD层包括侧壁，所述侧壁界定在第一MRAM单元与第二MRAM单元之间在侧向上间隔开的沟槽；在上部ILD层之上形成介电保护层，其中介电保护层填充沟槽；对上部ILD层及介电保护层实行第一平坦化工艺，其中介电保护层在第一平坦化工艺之后保留在沟槽中；以及在第一MRAM单元及第二MRAM单元之上形成导电走线，其中导电走线分别直接接触第一MRAM单元及第二MRAM单元的顶部电极。
根据本公开的一些实施例，提供一种存储器器件，包括：上部层间介电(ILD)层，上覆在衬底；第一存储单元，设置在所述上部层间介电层内，其中所述第一存储单元包括顶部电极、底部电极及设置在所述顶部电极与所述底部电极之间的磁隧道结(MTJ)结构；侧壁间隔壁结构，在侧向上环绕所述第一存储单元，其中所述侧壁间隔壁结构包括第一侧壁间隔壁层、第二侧壁间隔壁层及设置在所述第一侧壁间隔壁层与所述第二侧壁间隔壁层之间的保护性侧壁间隔壁层，其中所述第一侧壁间隔壁层及所述第二侧壁间隔壁层包含第一材料，且所述保护性侧壁间隔壁层包含与所述第一材料不同的第二材料；以及导电走线，上覆在所述第一存储单元，其中所述导电走线接触所述顶部电极及所述保护性侧壁间隔壁层。
在一些实施例中，存储器器件还包括：第二存储单元，设置在所述上部层间介电层内且相对于所述第一存储单元在侧向上偏移；以及第一介电保护层，设置在所述第一存储单元与所述第二存储单元之间，其中所述第一介电保护层设置在所述上部层间介电层的界定沟槽的侧壁之间，其中所述第一介电保护层包括倾斜的相对侧壁，且其中所述第一介电保护层包含第一介电材料，且所述上部层间介电层包含与所述第一介电材料不同的第二介电材料。
在一些实施例中，所述倾斜的相对侧壁相对于所述导电走线在侧向上偏移非零距离。
在一些实施例中，所述导电走线直接接触所述顶部电极的顶表面，且直接接触所述保护性侧壁间隔壁层的顶表面。
在一些实施例中，所述导电走线直接接触所述第二侧壁间隔壁层。
在一些实施例中，所述第一材料包括氮化硅或碳化硅，且所述第二材料包括氧化铝。
在一些实施例中，所述导电走线的最大宽度大于所述磁隧道结结构的最大宽度。
在一些实施例中，所述导电走线直接接触所述顶部电极的上表面及侧壁。
在一些实施例中，所述导电走线的底表面设置在所述磁隧道结结构的顶表面下面，其中所述导电走线沿着所述保护性侧壁间隔壁层的顶表面及侧壁连续地延伸。
根据本公开的一些其他实施例，提供一种存储器器件，包括：第一磁阻式随机存取存储器(MRAM)单元，上覆在衬底且设置在嵌入式存储区内，其中所述嵌入式存储区与逻辑区相邻；第二磁阻式随机存取存储器单元，上覆在所述衬底，其中所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元分别包括顶部电极、底部电极及设置在所述顶部电极与所述底部电极之间的磁隧道结(MTJ)结构；上部层间介电(ILD)层，上覆在所述第一磁阻式随机存取存储器单元与所述第二磁阻式随机存取存储器单元，其中所述上部层间介电层包括在所述第一磁阻式随机存取存储器单元与所述第二磁阻式随机存取存储器单元之间界定沟槽的侧壁，其中所述上部层间介电层包含第一材料；第一介电保护层，设置在所述沟槽内，且包含与所述第一材料不同的第二材料，其中所述第一介电保护层相对于所述逻辑区在侧向上偏移非零距离；侧壁间隔壁结构，分别在侧向上包围所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元，其中所述侧壁间隔壁结构包括设置在第一侧壁间隔壁层与第二侧壁间隔壁层之间的保护性侧壁间隔壁层；以及导电走线，上覆在所述第一磁阻式随机存取存储器单元与所述第二磁阻式随机存取存储器单元，其中第一导电走线直接接触所述第一磁阻式随机存取存储器单元的顶表面，且第二导电走线直接接触所述第二磁阻式随机存取存储器单元的顶表面。
在一些实施例中，存储器器件还包括：下部内连走线，设置在所述逻辑区内，其中所述下部内连走线在垂直方向上位于所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元下面；导通孔，上覆在所述下部内连走线；以及上部导电走线，上覆在所述导通孔，其中所述上部导电走线的上表面与所述第一介电保护层的上表面对准。
在一实施方式中，设置在所述逻辑区内的所述上部导电走线的底表面在垂直方向上位于设置在所述嵌入式存储区内的所述导电走线的底表面下面。
在一些实施例中，所述第一材料是低介电常数介电材料，且所述第二材料是极低介电常数介电材料。
在一实施方式中，所述第一侧壁间隔壁层及所述第二侧壁间隔壁层包含所述第二材料，其中所述第二材料是氮化硅，且其中所述保护性侧壁间隔壁层包含氧化铝。
在一些实施例中，所述第一导电走线直接接触在侧向上包围所述第一磁阻式随机存取存储器单元的所述保护性侧壁间隔壁层，且所述第二导电走线直接接触在侧向上包围所述第二磁阻式随机存取存储器单元的所述保护性侧壁间隔壁层。
根据本公开的一些其他实施例，提供一种用于制造存储器器件的方法，包括：在衬底之上形成第一磁阻式随机存取存储器(MRAM)单元；在所述衬底之上形成第二磁阻式随机存取存储器单元；分别在所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元周围形成侧壁间隔壁结构，其中所述侧壁间隔壁结构分别包括第一侧壁间隔壁层、第二侧壁间隔壁层及夹在所述第一侧壁间隔壁层与所述第二侧壁间隔壁层之间的保护性侧壁间隔壁层；在所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元之上形成上部层间介电(ILD)层，其中所述上部层间介电层包括界定沟槽的侧壁，所述侧壁在所述第一磁阻式随机存取存储器单元与所述第二磁阻式随机存取存储器单元之间在侧向上间隔开；在所述上部层间介电层之上形成介电保护层，其中所述介电保护层填充所述沟槽；对所述上部层间介电层及所述介电保护层实行第一平坦化工艺，其中所述介电保护层在所述第一平坦化工艺之后保留在所述沟槽中；以及在所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元之上形成导电走线，其中所述导电走线分别直接接触所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元的顶部电极。
在一些实施例中，形成所述导电走线包括：在所述上部层间介电层之上形成掩模层；根据所述掩模层来图案化所述上部层间介电层，从而分别暴露出所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元的所述顶部电极的上表面，并在所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元之上界定开口，其中在所述图案化工艺期间，以第一速率刻蚀所述上部层间介电层，且以第二速率刻蚀所述保护性侧壁间隔壁层，其中所述第一速率比所述第二速率快至少5倍；
在所述开口内形成导电结构；以及对所述导电结构实行第二平坦化工艺，直到到达所述介电保护层的上表面为止，从而在所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元之上界定所述导电走线，其中所述导电走线直接接触相应的保护性侧壁间隔壁层。
在一些实施例中，所述存储器器件包括与逻辑区在侧向上相邻的嵌入式存储区，其中所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元在侧向上设置在所述嵌入式存储区内，且与所述逻辑区在侧向上偏移非零距离，其中在所述第一平坦化工艺之后，从所述逻辑区移除所述介电保护层。
在一些实施例中，所述上部层间介电层包含第一介电材料，且所述介电保护层包含第二介电材料，其中所述第一介电材料是与所述第二介电材料不同的材料。
在一些实施例中，所述上部层间介电层的界定所述沟槽的侧壁相对于与所述介电保护层的底表面对准的水平线以非零角度倾斜。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的各个方面。所属领域中的技术人员应理解，他们可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本公开的精神及范围，且在不背离本公开的精神及范围的情况下，他们可对其进行各种改变、代替及变更。

Claims (10)

1.一种存储器器件，其特征在于包括：
上部层间介电层，上覆在衬底；
第一存储单元，设置在所述上部层间介电层内，其中所述第一存储单元包括顶部电极、底部电极及设置在所述顶部电极与所述底部电极之间的磁隧道结结构；
侧壁间隔壁结构，在侧向上环绕所述第一存储单元，其中所述侧壁间隔壁结构包括第一侧壁间隔壁层、第二侧壁间隔壁层及设置在所述第一侧壁间隔壁层与所述第二侧壁间隔壁层之间的保护性侧壁间隔壁层，其中所述第一侧壁间隔壁层及所述第二侧壁间隔壁层包含第一材料，且所述保护性侧壁间隔壁层包含与所述第一材料不同的第二材料；以及
导电走线，上覆在所述第一存储单元，其中所述导电走线接触所述顶部电极及所述保护性侧壁间隔壁层。
2.根据权利要求1所述的存储器器件，还包括：
第二存储单元，设置在所述上部层间介电层内且相对于所述第一存储单元在侧向上偏移；以及
第一介电保护层，设置在所述第一存储单元与所述第二存储单元之间，其中所述第一介电保护层设置在所述上部层间介电层的界定沟槽的侧壁之间，其中所述第一介电保护层包括倾斜的相对侧壁，且其中所述第一介电保护层包含第一介电材料，且所述上部层间介电层包含与所述第一介电材料不同的第二介电材料。
3.根据权利要求2所述的存储器器件，其中所述倾斜的相对侧壁相对于所述导电走线在侧向上偏移非零距离。
4.根据权利要求1所述的存储器器件，其中所述导电走线直接接触所述顶部电极的顶表面，且直接接触所述保护性侧壁间隔壁层的顶表面。
5.根据权利要求1所述的存储器器件，其中所述导电走线的最大宽度大于所述磁隧道结结构的最大宽度。
6.一种存储器器件，其特征在于包括：
第一磁阻式随机存取存储器单元，上覆在衬底且设置在嵌入式存储区内，其中所述嵌入式存储区与逻辑区相邻；
第二磁阻式随机存取存储器单元，上覆在所述衬底，其中所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元分别包括顶部电极、底部电极及设置在所述顶部电极与所述底部电极之间的磁隧道结结构；
上部层间介电层，上覆在所述第一磁阻式随机存取存储器单元与所述第二磁阻式随机存取存储器单元，其中所述上部层间介电层包括在所述第一磁阻式随机存取存储器单元与所述第二磁阻式随机存取存储器单元之间界定沟槽的侧壁，其中所述上部层间介电层包含第一材料；
第一介电保护层，设置在所述沟槽内，且包含与所述第一材料不同的第二材料，其中所述第一介电保护层相对于所述逻辑区在侧向上偏移非零距离；
侧壁间隔壁结构，分别在侧向上包围所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元，其中所述侧壁间隔壁结构包括设置在第一侧壁间隔壁层与第二侧壁间隔壁层之间的保护性侧壁间隔壁层；以及
导电走线，上覆在所述第一磁阻式随机存取存储器单元与所述第二磁阻式随机存取存储器单元，其中第一导电走线直接接触所述第一磁阻式随机存取存储器单元的顶表面，且第二导电走线直接接触所述第二磁阻式随机存取存储器单元的顶表面。
7.根据权利要求6所述的存储器器件，还包括：
下部内连走线，设置在所述逻辑区内，其中所述下部内连走线在垂直方向上位于所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元下面；
导通孔，上覆在所述下部内连走线；以及
上部导电走线，上覆在所述导通孔，其中所述上部导电走线的上表面与所述第一介电保护层的上表面对准，
其中设置在所述逻辑区内的所述上部导电走线的底表面在垂直方向上位于设置在所述嵌入式存储区内的所述导电走线的底表面下面。
8.根据权利要求6所述的存储器器件，其中所述第一导电走线直接接触在侧向上包围所述第一磁阻式随机存取存储器单元的所述保护性侧壁间隔壁层，且所述第二导电走线直接接触在侧向上包围所述第二磁阻式随机存取存储器单元的所述保护性侧壁间隔壁层。
9.一种用于制造存储器器件的方法，其特征在于包括：
在衬底之上形成第一磁阻式随机存取存储器单元；
在所述衬底之上形成第二磁阻式随机存取存储器单元；
分别在所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元周围形成侧壁间隔壁结构，其中所述侧壁间隔壁结构分别包括第一侧壁间隔壁层、第二侧壁间隔壁层及夹在所述第一侧壁间隔壁层与所述第二侧壁间隔壁层之间的保护性侧壁间隔壁层；
在所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元之上形成上部层间介电层，其中所述上部层间介电层包括界定沟槽的侧壁，所述侧壁在所述第一磁阻式随机存取存储器单元与所述第二磁阻式随机存取存储器单元之间在侧向上间隔开；
在所述上部层间介电层之上形成介电保护层，其中所述介电保护层填充所述沟槽；
对所述上部层间介电层及所述介电保护层实行第一平坦化工艺，其中所述介电保护层在所述第一平坦化工艺之后保留在所述沟槽中；以及
在所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元之上形成导电走线，其中所述导电走线分别直接接触所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元的顶部电极。
10.根据权利要求9所述的方法，其中形成所述导电走线包括：
在所述上部层间介电层之上形成掩模模层；
根据所述掩模层来图案化所述上部层间介电层，从而分别暴露出所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元的所述顶部电极的上表面，并在所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元之上界定开口，其中在所述图案化工艺期间，以第一速率刻蚀所述上部层间介电层，且以第二速率刻蚀所述保护性侧壁间隔壁层，其中所述第一速率比所述第二速率快至少5倍；
在所述开口内形成导电结构；以及
对所述导电结构实行第二平坦化工艺，直到到达所述介电保护层的上表面为止，从而在所述第一磁阻式随机存取存储器单元及所述第二磁阻式随机存取存储器单元之上界定所述导电走线，其中所述导电走线直接接触相应的保护性侧壁间隔壁层。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11362030B2 (en) * 2020-05-29 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Sidewall spacer structure enclosing conductive wire sidewalls to increase reliability
KR20220112376A (ko) * 2021-02-04 2022-08-11 삼성전자주식회사 자기 메모리 장치 및 이를 포함하는 전자 장치
KR20220115645A (ko) * 2021-02-08 2022-08-18 삼성전자주식회사 반도체 소자 및 그 제조방법
US11729996B2 (en) * 2021-07-30 2023-08-15 International Business Machines Corporation High retention eMRAM using VCMA-assisted writing

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9196825B2 (en) 2013-09-03 2015-11-24 Taiwan Semiconductor Manufacturing Co., Ltd. Reversed stack MTJ
US9673388B2 (en) 2014-10-20 2017-06-06 Globalfoundries Singapore Pte. Ltd. Integrated circuit structures with spin torque transfer magnetic random access memory and methods for fabricating the same
KR102326547B1 (ko) * 2015-08-19 2021-11-15 삼성전자주식회사 자기 저항 메모리 장치 및 그 제조 방법
US10276779B2 (en) * 2017-08-28 2019-04-30 Taiwan Semiconductor Manufacturing Co., Ltd. Top electrode cap structure for embedded memory
US10461246B2 (en) 2017-09-16 2019-10-29 Taiwan Semiconductor Manufacturing Co., Ltd. Memory device and method for manufacturing the same
US10727274B2 (en) * 2018-10-23 2020-07-28 Taiwan Semiconductor Manufacturing Co., Ltd. Techniques for MRAM top electrode via connection
US11121308B2 (en) 2019-10-15 2021-09-14 Taiwan Semiconductor Manufacturing Company, Ltd. Sidewall spacer structure for memory cell

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