TW201725702A - 具多個靜態隨機存取記憶胞之靜態隨機存取記憶體及其製造方法 - Google Patents

具多個靜態隨機存取記憶胞之靜態隨機存取記憶體及其製造方法 Download PDF

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Abstract

於靜態隨機存取記憶體之製造方法中，形成第一假圖案於形成有第一至第三罩幕層於其上之基板上。形成數個中間假圖案於第一假圖案的側壁上。移除第一假圖案，進而留下中間假圖案。採用中間假圖案以圖案化第三罩幕層、採用圖案化之第三罩幕層圖案化第二罩幕層，進而形成第二假圖案。形成側壁間隔物層於第二假圖案的側壁上。移除第二假圖案，進而留下側壁間隔物層作為基板上之硬罩幕圖案，採用硬罩幕圖案圖案化第一罩幕層。採用圖案化之第一罩幕層圖案化基板。靜態隨機存取記憶胞分別為一胞邊界所定義，於該胞邊界之內僅包括兩個第一假圖案。

Description

具多個靜態隨機存取記憶胞之靜態隨機存取記憶體及其製造方法
本揭露關於一種半導體裝置，且特別是關於具有場效電晶體元件(FET devices)之一種半導體靜態隨機存取記憶體裝置(semiconductor SRAM device)及其製造方法。
為了追求更高元件密度、更佳表現、更低功耗與低成本，半導體工業已演進至奈米技術製程節點，製造與設計問題的挑戰造就了如鰭型場效電晶體(Fin FET)之三維設計的發展。於一鰭型場效電晶體中，可以利用額外側壁(additional sidewall)以抑制短通道效應(short channel effect)。
依據一實施例，本揭露提供了一種具多個靜態隨機存取記憶胞之靜態隨機存取記憶體之製造方法，包括：形成數個第一假圖案於依序形成有一第一罩幕層、一第二罩幕層與一第三罩幕層於其上之一基板上；形成數個中間假圖案於該些第一假圖案的側壁上，以填滿該些第一假圖案之間的空間；移除該些第一假圖案，進而留下該些中間假圖案於該基板之該第三硬罩幕層上；採用該些中間假圖案以圖案化該第三罩幕層； 採用圖案化之該第三罩幕層以圖案化該第二罩幕層，進而形成數個第二假圖案；形成數個側壁間隔物層於該些第二假圖案的數個側壁上；移除該些第二假圖案，進而留下該些側壁間隔物層作為該基板上之數個硬罩幕圖案；採用該些硬罩幕圖案做為蝕刻罩幕以圖案化該第一罩幕層；及採用圖案化之該第一罩幕層做為蝕刻罩幕以圖案化該基板，其中該些靜態隨機存取記憶胞分別為一胞邊界所定義，且於該胞邊界之內僅包括兩個第一假圖案。
依據另一實施例，本揭露提供了一種具多個靜態隨機存取記憶胞之靜態隨機存取記憶體之製造方法，其中：該些靜態隨機存取記憶胞分別由具有延伸於一第一方向上之一底側、延伸於該第一方向上且相對於該底側之一頂側、延伸於橫跨該第一方向之一第二方向上之一左側、及延伸於該第二方向上且相對於該左側之一右側之一胞邊界所定義出，該些靜態隨機存取記憶胞分別包括：一第一鰭結構，自該第二方向上之一第一側朝向一第二側延伸；一第二鰭結構，自該第二方向上之該第一側朝向該第二側延伸，於該第二方向上該第二鰭結構較該第一鰭結構為短；一第三鰭結構，自該第二方向上之該第二側朝向該第一側延伸，該第三鰭結構於該第二方向上較該第一鰭結構為短；及一第四鰭結構，自該第二方向上之該第一側朝向該第二側延伸，該方法包括藉由採用形成於基板上之數個硬罩幕而圖案化一基板，其中該些硬罩幕係採用該些第一硬罩幕圖案而圖案化，進而形成該些第一鰭結構至第四鰭結構，該些第一硬罩幕圖案係由以下步驟形成：形成數個第一假圖案於 該基板上；形成一第一材料之一毯覆層於該些第一假圖案上；蝕刻該第一材料之該毯覆層，進而形成該些第一罩幕圖案於該些第一假圖案的側壁上；及移除該些第一假圖案，進而留下該些第一硬罩幕圖案，該些第一假圖案係由下述步驟所形成：形成數個第二假圖案於依序形成有一第一罩幕層、一第二罩幕層與一第三罩幕層於其上之該基板上；形成一第二材料之一毯覆層於該些第二假圖案上；蝕刻該第二材料之該毯覆層，進而形成該些中間假圖案於該些第二假圖案之側壁上以及於該些第二假圖案之間；移除該些第二假圖案，進而留下該些中間假圖案；採用該些中間假圖案作為蝕刻罩幕，圖案化該第三罩幕層；及採用圖案化之該第三罩幕層作為蝕刻罩幕以圖案化該第二假罩幕層，進而形成該些第一假圖案；及於一靜態隨機存取記憶胞之該胞邊界內僅形成有兩個第二假圖案。
依據又一實施例，本揭露提供了一種具多個靜態隨機存取記憶胞之靜態隨機存取記憶體，包括：該些靜態隨機存取記憶胞分別由具有延伸於一第一方向上之一底側、延伸於該第一方向上且相對於該底側之一頂側、延伸於橫跨該第一方向之一第二方向上之一左側、以及延伸於該第二方向上且相對於該左側之一右側之一胞邊界所定義出，該些靜態隨機存取記憶胞分別包括：一第一鰭結構，自該第二方向上之一第一側朝向一第二側延伸；一第二鰭結構，自該第二方向上之該第一側朝向該第二側延伸，於該第二方向上該第二鰭結構較該第一鰭結構為短；一第三鰭結構，於該第二方向上自該第二側朝向該第一側延伸，該第三鰭結構於該第二方向上較該第一鰭結構為 短；及一第四鰭結構，於該第二方向上自該第一側朝向該第二側延伸，該些靜態隨機存取記憶胞係按照m列*n行矩陣設置，其中n與m為2或以上之自然數，且沒有鰭結構設置於位於該第一方向上之該頂側之一長度的1/4之距離內之該m列*n行矩陣之外之一區域內。
1‧‧‧鰭型場效電晶體
10‧‧‧基板
12‧‧‧第一罩幕層
14‧‧‧第二罩幕層
16‧‧‧第三罩幕層
20‧‧‧鰭結構
22‧‧‧鰭結構
24‧‧‧鰭結構
26‧‧‧鰭結構
28‧‧‧鰭結構
30‧‧‧閘極介電層
40‧‧‧閘極電極
50‧‧‧隔離絕緣層
90‧‧‧凹口
100‧‧‧第一假圖案
102‧‧‧第一假圖案
103‧‧‧空間
104‧‧‧第一假圖案
105‧‧‧空間
106‧‧‧第一假圖案
107‧‧‧空間
108‧‧‧第一假圖案
110‧‧‧空間
110’‧‧‧毯覆層
111‧‧‧中間假圖案
111’‧‧‧第二假圖案
112‧‧‧中間假圖案
112’‧‧‧第二假圖案
113‧‧‧中間假圖案
113’‧‧‧第二假圖案
114‧‧‧中間假圖案
114’‧‧‧第二假圖案
115‧‧‧中間假圖案
115’‧‧‧第二假圖案
117‧‧‧中間假圖案
117’‧‧‧第二假圖案
119‧‧‧中間假圖案
120‧‧‧毯覆層
121‧‧‧空間
121A‧‧‧罩幕圖案
121B‧‧‧罩幕圖案
122A‧‧‧罩幕圖案
122B‧‧‧罩幕圖案
123‧‧‧空間
123A‧‧‧罩幕圖案
123B‧‧‧罩幕圖案
124A‧‧‧罩幕圖案
124B‧‧‧罩幕圖案
125‧‧‧空間
125A‧‧‧罩幕圖案
125B‧‧‧罩幕圖案
127‧‧‧空間
128A‧‧‧罩幕圖案
128B‧‧‧罩幕圖案
130‧‧‧阻劑圖案
135‧‧‧開口
S1‧‧‧間距
S2‧‧‧間距
L1‧‧‧寬度
L2‧‧‧寬度
W1‧‧‧寬度
T1‧‧‧厚度
T2‧‧‧厚度
T2’‧‧‧厚度
T2”‧‧‧厚度
T3‧‧‧厚度
Le‧‧‧寬度
Lc‧‧‧寬度
OR‧‧‧外部區
SR1‧‧‧第一靜態隨機存取記憶體
SR2‧‧‧第二靜態隨機存取記憶體
SR3‧‧‧第三靜態隨機存取記憶體
SR4‧‧‧第四靜態隨機存取記憶體
BL‧‧‧第一位元線
BLB‧‧‧第二位元線
WL‧‧‧字元線
PW1‧‧‧第一P型井區
PW2‧‧‧第二P型井區
PU1‧‧‧第一第一導電類型場效電晶體裝置
PU2‧‧‧第二第一導電類型場效電晶體裝置
PD1‧‧‧第一第二導電類型場效電晶體
PD2‧‧‧第二第二導電類型場效電晶體
PG1‧‧‧第一傳遞閘極場效電晶體裝置
PG2‧‧‧第二傳遞閘極場效電晶體裝置
NW‧‧‧N型井區
SD1、SD2、SD3、SD4、SD5、SD6‧‧‧源極/汲極接觸物
GA1‧‧‧第一閘極電極
GA2‧‧‧第二閘極電極
GA3‧‧‧第三閘極電極
GA4‧‧‧第四閘極電極
LC1‧‧‧第一區域內連物
LC2‧‧‧第二區域內連物
F1‧‧‧第一鰭結構
F2‧‧‧第二鰭結構
F3‧‧‧第三鰭結構
F4‧‧‧第四鰭結構
CELB‧‧‧胞邊界
第1A圖為一靜態隨機存取記憶體單位記憶胞之一電路示意圖；第1B圖為依據本揭露之一實施例之一靜態隨機存取記憶體之單位記憶胞之一佈局示意圖；第1C圖為靜態隨機存取記憶體之數個單位記憶胞的一設置示意圖；第1D圖為依據本揭露之一實施例之靜態隨機存取記憶體之數個單位記憶胞的一設置示意圖；第1E圖顯示了一鰭型場效電晶體之一立體示意圖；第2A-12A、2B-12B、2C-12C圖顯示了依據本揭露之一實施例之靜態隨機存取記憶體裝置之一連續製程之示意圖；及第13A-16A、13B-16B、13C-16C圖顯示了依據本揭露之另一實施例之靜態隨機存取記憶體裝置用之鰭型結構之連續製程之示意圖。
為以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排 列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
再者，為了方便描述圖式中一元件或特徵部件與另一(複數)元件或(複數)特徵部件的關係，可使用空間相關用語，例如“在...之下”、“下方”、“較下部”、“上方”、“較上部”及類似的用語等。除了圖式所繪示的方位之外，空間相關用語用以涵蓋使用或操作中的裝置的不同方位。所述裝置也可被另外定位(例如，旋轉90度或者位於其他方位)，並對應地解讀所使用的空間相關用語的描述。再者，”由...所製成”之描述可解讀為”包含”或”由...組成”的意思。
再者，於本揭露中所示之佈局結構為設計佈局情形而沒有需要顯示作為半導體裝置之確切的實體結構。
第1A圖為一靜態隨機存取記憶體(SRAM)之單位記憶胞之一電路示意圖。SRAM單位記憶胞(SRAM unit cell)包括具有一資料存儲節點與一互補資料存儲節點之兩交叉耦合反相器(cross-coupled inverters)。第一反相器的輸出係耦接於第二反相器的輸入，而第二反相器的輸出係耦接於第一反相器 的輸入。此SRAM更包括耦接於第一反相器的輸出及第二反相器的輸入之一第一傳遞閘極場效電晶體裝置(first pass-gate FET device)PG1，以及耦接於第二反相器之輸出及第一反相器的輸入之一第二傳遞閘極場效電晶體裝置(second pass-gate FET device)PG2。第一傳遞閘極場效電晶體裝置與第二傳遞閘極場效電晶體裝置之閘極係耦接於一字元線WL，第一傳遞閘極場效電晶體裝置PG1之一源極/汲極係耦接於一第一位元線BL，而第二傳遞閘極場效電晶體裝置PG2之一源極/汲極係耦接於一第二位元線BLB，其為第一位元線BL之互補(complement)。於本揭露中，可交換地使用場效電晶體裝置之源極與汲極。
第一反相器包括了一第一第一導電類型場效電晶體裝置(first first-conductive-type FET device)PU1與一第一第二導電類型場效電晶體(first second-conductive-type FET device)PD1。第二反相器包括了一第二第一導電類型場效電晶體裝置(second first-conductive-type FET device)PU2與一第二第二導電類型場效電晶體(second second-conductive-type FET device)PD2。第一傳遞閘極場效電晶體裝置PG1與第二傳遞閘極場效電晶體裝置PG2係為第二導電類型裝置。於第一實施例中，第一導電類型為P型而第二導電類型為N型。當然，於另一實施例中亦可能第一導電類型為N型而第二導電類型為P型，而於此情形中於SRAM內的剩餘元件可依據習知技術而適度的調整。
此SRAM更包括一第一P型井區PW1、一第二P型井 區PW2與一N型井區NW。如第1A圖所示，第一傳遞閘極場效電晶體裝置PG1(N型)與第一N型場效電晶體裝置PD1係設置於第一P型井區PW1內，第二傳遞閘極場效電晶體裝置PG2(N型)與第二N型場效電晶體裝置PD2係設置於第二P型井區PW2內，而第一P型場效電晶體裝置PU1與第二場效電晶體裝置PU2係設置於N型井區NW內。
第1B圖為依據本揭露之一第一實施例之一SRAM單位記憶胞之一佈局示意圖。於第1B圖中，僅繪示了部分的下方膜層元件。
此SRAM單位記憶胞可為一胞邊界CELB所定義，且可包括第一至第四鰭結構F1、F2、F3與F4，其分別於Y(行)方向上延伸且設置於X(列)方向上。此四個鰭結構F1、F3、F4與F2係按照上述順序而設置於X方向上。胞邊界CELB具有延伸於X方向上之底側、相對於底側而延伸於X方向上之頂側、延伸於Y方向上之一左側以及相對於左側而延伸於Y方向上之一右側。
此SRAM單位記憶胞包括六個電晶體。第一傳遞閘極場效電晶體裝置PG1係為由第一閘極電極GA1與第一鰭結構F1所形成之一鰭型場效電晶體(PG1)。第一N型場效電晶體裝置PD1係為由第二閘極電極GA2與第一鰭結構F1所形成之一鰭型場效電晶體。第一P型場效電晶體裝置PU1係為由第二閘極電極GA2與第三鰭結構F3所形成之一鰭型場效電晶體。第二傳遞閘極場效電晶體裝置PG2係為由第三閘極電極GA3與第二鰭結構F2所形成之一鰭型場效電晶體。第二N型場效電晶體裝置PD2 係為由第四閘極電極GA4與第二鰭結構F2所形成之一鰭型場效電晶體。第二P型場效電晶體裝置PU2係為由第四閘極電極GA4與第四鰭結構F4所形成之一鰭型場效電晶體。於靜態隨機存取記憶體單位記憶胞內的所有鰭型場效電晶體僅包括一主動鰭結構做為一通道與源極/汲極。
此靜態隨機存取記憶體裝置與此靜態隨機存取記憶體單位記憶胞更包括如接觸物、介層物、與金屬導線之上方膜層結構，而於本揭露中將省略其詳細描述。
此靜態隨機存取記憶體裝置包括按照X(列)與Y(行)方向上設置之數個靜態隨機存取記憶體單位記憶胞(SRAM unit cell)。第1C圖顯示了第一至第四靜態隨機存取記憶體單位記憶胞SR1、SR2、SR3、SR4之四個靜態隨機存取記憶體單元記憶胞的一佈局示意圖。第一靜態隨機存取記憶體SR1具有如第2圖所示之佈局結構。第二靜態隨機存取記憶體SR2具有相對平行於Y方向之一軸之第一靜態隨機存取記憶體SR1之水平翻轉佈局(horizontally flipped layout)之一佈局。第三靜態隨機存取記憶體SR3具有相對平行於X方向之一軸之第一靜態隨機存取記憶體SR1之垂直翻轉佈局(vertically flipped layout)之一佈局。第四靜態隨機存取記憶體SR4具有相對平行於Y方向之一軸之第三靜態隨機存取記憶體SR3之垂直翻轉佈局(vertically flipped layout)之一佈局。沿著行方向(Y)上，交錯設置有數個第一靜態隨機存取記憶體SR1與第三靜態隨機存取記憶體SR3。
第1D圖顯示了具有3列與3行之一靜態隨機存取記 憶體陣列。各個靜態隨機存取記憶體之單位記憶胞具有如第1B圖所示之佈局結構與前述之翻轉結構(flipped structure)。
如第1D圖所示一靜態隨機存取記憶體單位記憶胞的鰭結構係連結於Y方向上的鄰近靜態隨機存取記憶體單位記憶胞之對應鰭結構，進而分別地形成一連續圖案。相似地，一靜態隨機存取記憶體單位記憶胞的閘極電極於X方向上係連結於鄰近靜態隨機存取記憶體單位記憶胞的閘極電極，進而分別形成一連續圖案。
第1E圖顯示了一鰭型場效電晶體之立體示意圖。除了其他結構外，鰭型場效電晶體1包括了一基板10、一鰭結構20、一閘極介電層30、與一閘極電極40。於本實施例中，基板10為一矽基板。或者，基板10可包括如鍺之其他元素態半導體、包括如碳化矽與矽鍺之IV-IV族化合物半導體之化合物半導體、包括如GaAs、GaP、GaN、InP、InAs、InSb、GaAsP、AlGaN、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP之III-V族半導體、或上述材料之組合。鰭結構20係設置於基板上。鰭結構20可由基板10之相同材料所形成，且可自基板10連續延伸而出。於本實施例中，鰭結構係由矽所製成。鰭結構20的矽層可為未經摻雜的(intrinsic)、或適度地摻雜有N型摻質或P型摻質。
位於閘極電極40之下之鰭結構20的下部係稱為一井區，而鰭結構20之上部係稱為一通道區。於閘極電極40之下，井區係埋設於隔離絕緣層50內，而通道區係突出於隔離絕緣層50。介於此些鰭結構20之間的空間及/或介於一鰭結構與 另一元件形成於基板10上之間的空間可為包括了絕緣材料之一隔離絕緣層50(或所謂的淺溝槽隔離層)所填入。隔離絕緣層50的絕緣材料可包括氧化矽、氮化矽、氮氧化矽(SiON)、SiOCN、摻氟矽酸玻璃(FSG)或低介電常數介電材料。
突出於隔離絕緣層50之通道區係為一閘極介電層30所覆蓋，而閘極介電層30係更為一閘極電極40所覆蓋。未為閘極電極40所覆蓋之通道區的部分則作為金氧半導體場效應電晶體(MOS FET)之一源極及/或一汲極之用。
於特定實施例中，閘極介電層30包括介電材料，例如氧化矽、氮化矽、或高介電常數介電材料及或上述材料之組合。高介電常數介電材料的範例包括了二氧化鉿、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、氧化鉿-氧化鋁合金、其他適當高介電常數介電材料、及/或上述材料的組合。
閘極電極40包括了任何的適當材料，例如多晶矽、鋁、銅、鉭、鎢、鈷、鉬、氮化鉭、矽化鎳、矽化鈷、氮化鈦、氮化鎢、TiAl、TiAlN,TaCN,TaC,TaSiN、金屬合金、其他適當材料、及/或上述材料的組合。閘極結構可採用一閘極最後或取代閘極技術所形成。
於部分實施例中，可於閘極介電層(未顯示)與金屬閘極之間插入有一或多個功函數調整層(未顯示)。功函數調整層可由如氮化鈦、氮化鉭、TaAlC、碳化鈦、碳化鉭、鈷、鋁、TiAl、HfTi、TiSi、TaSi或TiAlC之單一膜層之導電材料所製成，或為此些材料之二個或更多個之多重膜層。對於N通道場效電 晶體而言，可採用一或多個之TaN、TaAlC、TiN、TiC、Co、TiAl、HfTi、TiSi及TaSi或其他適當材料作為功函數調整膜層，而對於P通道場效電晶體而言，可採用一或多個之TiAlC、Al、TiAl、TaN、TaAlC、TiN、TiC及Co或其他適當材料作為功函數調整膜層。
藉由摻雜摻質於源極及汲極區或磊晶地成長適當材料，可形成源極與汲極區於未為閘極電極40所覆蓋之鰭結構20內。可於源極與汲極區上形成矽或鍺與鈷、鎳、鎢、鈦或鉭之合金。
第2A-12C圖顯示了依據本揭露之一實施例之用於一靜態隨機存取記憶體裝置之數個鰭結構之依序製程之示意圖。第2A、3A…12A等圖為後續形成的四個相鄰之靜態隨機存取記憶體單位記憶胞內鰭結構之佈局之相同圖式。第2B、3B…12B等圖為於各製造階段內的平面圖，而第2C、3C…12C等圖分別顯示了於各製造階段中沿第2B、3B…12B等圖內之X1-X1或X2-X2的剖面圖。可以理解的是，可於如第2A-12C圖所示之製程之前、之中或之後施行額外操作，而於本方法之其他實施例中可取代或消除部分之下述操作。
第2A圖顯示了於後續形成之四個相鄰靜態隨機存取記憶體裝置單位記憶胞內之鰭結構佈局。此四個相鄰靜態隨機存取記憶體裝置單位記憶胞之佈局相同於第1C圖內所示的佈局。
於如SR1之一靜態隨機存取記憶體裝置單位記憶胞中，提供有對應於第1B圖內第一至第四鰭結構之四個鰭結構 22、24、26、28。此些鰭結構延伸於第二方向(Y方向)上且設置於第一方向(X方向)上。
於一記憶胞中，即一胞邊界之內，第一鰭結構22延伸於胞邊界的底側至相對於此底側之邊界的頂側。第二鰭結構24延伸於胞邊界的底側至相對於此底側之胞邊界的頂側。第三鰭結構26延伸於胞邊界的底側至相對於此底側之胞邊界的頂側，且短於第一鰭結構。第四鰭結構28延伸於胞邊界的底側至相對於此底側之胞邊界的頂側，且短於第二鰭結構。第一至第四鰭結構係依照既定間距而於X方向上設置。於本實施例中此特定間距為固定的。於其他實施例中，介於第一與第三鰭結構間的間距可能不同於第三與第四鰭結構的間距。
於一些實施例中，鰭結構之寬度L1係介於約20奈米至80奈米，而於其他實施例中則介於約5奈米至30奈米。於一些實施例中，相鄰鰭結構之間的間距(space)S1係介於約20奈米至約100奈米，而於其他實施例中係介於約30奈米至80奈米。
如第2B與2C圖所示，形成一第一罩幕層12、一第二罩幕層14與一第三罩幕層16於基板10上。第一罩幕層與第三罩幕層分別可包括二氧化矽、氮化矽、氮氧化矽、氮碳化矽及SiOCN之一或多個膜層。於一實施例中，第一罩幕層12包括二氧化矽之下方層、位於二氧化矽之下方層上的氮化矽層、以及位於氮化矽層上之二氧化矽之上方層。第三罩幕層16包括氮化矽層及位於氮化矽層上之二氧化矽層。第二罩幕層14包括相對於二氧化矽具有高蝕刻選擇比之一材料之一或多個膜層。於一 實施例中，第二罩幕層14包括一多晶矽層。
形成一第一假圖案100於第三罩幕層16上。第一假圖案100係由有機材料或無機材料之一或多個膜層所製成。於一實施例中，第一假圖案100包括多晶矽。形成第一材料之一毯覆層於第三罩幕層16之上且接著施行包括微影操作及或蝕刻操作之圖案化操作以形成第一假圖案100。於靜態隨機存取記憶體單位記憶胞的胞邊界之內，於一些實施例中僅兩個第一假圖案具有相同寬度。
可使用化學氣相沉積、物理氣相沉積、或原子層沉積以形成作為第一假圖案100之毯覆層(blanket layer)。
第一假圖案100係形成為延伸於Y方向上的線-空間圖案(lines-and-spaces pattern)。第一假圖案100的寬度W1係調整為約2L1+S1。如第2A與2B圖所示，第一假圖案100的左邊大體對應於第一鰭結構22(或第四鰭結構28)的左邊，而第一假圖案100的右邊大體對應於第三鰭結構26(或第二鰭結構24)的右邊。
第一假圖案100的厚度係介於約30奈米至約100奈米之一範圍。
於形成第一假圖案100之後，形成第二材料之一毯覆層110於第一假圖案100之上。第二材料係為如氧化矽與氮化矽之無機材料且不同於第一材料。於此實施例中，使用由化學氣相沉積法所形成之氮化矽。
於第三罩幕層16的上表面上之第二材料的厚度T2係介於約30奈米至約200奈米。
於胞邊界內之X方向上且介於第一假圖案102與104之間及介於第一假圖案106與108之間的空間103與105係完全為第二材料所填入。於一些實施例中，如第3C圖所示，因介於第一假圖案104與106之間的空間107於X方向上橫跨了鄰近之靜態隨機存取記憶體單位記憶胞，因此於空間107上形成有一凹口90。例如，當空間107係等於或大於約65奈米時，形成了有凹口90。於此空間內，第二材料的厚度T2’係大體相同於位於第一假圖案上的第二材料的厚度，其介於約30奈米至約100奈米。
接著，於第二材料之毯覆層上施行非等向性蝕刻。如第4B與4C圖所示，於第一假圖案102與104之間及於第一假圖案106與108之間的空間103與105係全部為第二材料所填入而形成了中間假圖案112與114。第二材料亦殘留做為位於第一假圖案102與106的左側及位於第一假圖案104與108的右側之側壁間隔物，進而形成其他之中間假圖案111、113、115、及117。
接著，如第5B圖與第5C圖所示，藉由乾及/或濕蝕刻以移除第一假圖案。於移除第一假圖案之後，便形成延伸於Y方向上的中間假圖案111、112、113、115、114、與117，其係按照上述次序於X方向上設置。
接著，如第6B與6C圖所示，使用中間假圖案作為蝕刻罩幕，圖案化第三罩幕層16，藉由採用圖案化之第三罩幕層，圖案化第二罩幕層14成為第二假圖案111’、112’、113’、115’、114’、與117’，其分別為空間121、123、125、127、與 129所分隔。於蝕刻第二罩幕層之後，移除圖案化之第三罩幕層16。
第二假圖案112’與114’寬度大體彼此相似且大體相似於第一假圖案100的寬度，而第二假圖案111’、113’、115’與117’的寬度大體彼此相似且小於第二假圖案112’與114’的寬度。第二假圖案112’與114’的寬度大體相同於位於第三與第四鰭結構之間之一間距S2。當於一單位記憶胞內設定第一至第四鰭結構係為相同間距時，間距S1等於間距S2。
如前所示，第一假圖案100的寬度為2L1+S1。藉由前述的操作，圖案(第二假圖案)具有較小線寬(S1或S2)，其可超越光學微影所能得到的解析度極限。縱使當S1或S2尺寸並未超過解析度極限時，仍可增加用於第一假圖案100之圖案化操作的製程容忍度。
接著，如第7B與7C圖所示，形成第三材料之毯覆層120於第二假圖案上。第三假圖案為如氧化矽、氮化矽、或多晶矽之無機材料且不同於第二材料。於本實施例中，採用由化學氣相沉積所形成的氧化矽。於第一罩幕層12的上表面上之第三材料的厚度T3係介於約5奈米至約50奈米。
由於第三材料層的厚度充分地小於第二假圖案間的空間，因此第三材料並不會全部地填入此些空間內而為順應地形成於第二假圖案上。
接著，針對第三材料之毯覆層施行非等向性蝕刻。如第8B與8C圖所示，第三材料殘留於第二假圖案的左側與右側以作為側壁間隔物，且於移除第二假圖案後，形成了如第 9B與9C圖所示之罩幕圖案121A、121B、122A、122B、123A、123B、124A、124B、125A、125B、128A、與128B。
罩幕圖案的寬度L2大體相同或略大於最終形成的鰭結構的寬度L1。此寬度L2係介於約7奈米至約20奈米。
藉由調整第一、第二與第三毯覆層及第一與第二假圖案的厚度及或尺寸，可得到罩幕圖案之期望寬度與位置。
接著，如第10B與10C圖所示，形成具有開口135之阻劑圖案130於罩幕圖案上。第10C圖為沿第10B圖內線段X2-X2之剖面圖。開口135露出了坐落於X方向上鄰近於胞邊界之罩幕圖案121A、123B、125B、128B以及部分之罩幕圖案122A、122B、124A與124B。
接著，藉由蝕刻操作以移除罩幕圖案的露出部及移除阻劑圖案130。如第11B與11C圖所示，形成了對應於鰭結構且殘留於基板10上之罩幕圖案121B、122A、122B、123A、125B、124A、124B、與128A。於本實施例中，位於胞邊界內之介於相鄰罩幕圖案之間的空間為一致的。
藉由罩幕圖案121B、122A、122B、123A、125B、124A、124B、與128A作為蝕刻罩幕的使用，圖案化第一罩幕層，且接著採用圖案化第一罩幕層做為蝕刻罩幕，於基板10上施行溝槽蝕刻，進而形成如第12B與12C圖所示之鰭結構20。
如前所示，於本實施例中，移除位於X方向上鄰近於胞邊界之罩幕圖案121A、123B、125B與128B。特別地，當一靜態隨機存取記憶體陣列係由m列乘上n行矩陣之靜態隨機存取記憶胞(m與n為2或更多的整數)所形成時，位於靜態隨機 存取記憶體陣列外側的外部區OR(請參照第1D圖)並未含有任何之鰭結構。如第1D圖所示，此外部區OR係定義為於X方向上具有寬度Le之一區域，其為靜態隨機存取記憶體單位記憶胞於X方向上的寬度Lc的1/4。
或者，可非必要地使用第二與第三罩幕層。於如此情形下，第一假圖案係形成於一基板上，第二假圖案係形成於第一假圖案的側壁上以填滿介於第一假圖案之間的空間且移除第一假圖案，進而留下第二假圖案於基板上。側壁間隔物層係形成於第二假圖案的側壁上。移除第二假圖案，進而留下側壁間隔物做為於基板上之硬罩幕圖案。採用硬罩幕圖案作為蝕刻罩幕以圖案化基板。
第13A-16C圖顯示了依據本揭露之另一實施例之一靜態隨機存取記憶體裝置用之鰭結構的依序製程之示意圖。第13A、14A、15A與16A圖皆為相同於如第2A圖所繪示之後續形成的四個相鄰靜態隨機存取記憶體單元記憶胞內鰭結構佈局之示意圖。第13B、14B、15B、與16B圖顯示了於各製造階段中的平面圖，而第13C、14C、15C、與16C圖顯示了於各製造階段中沿X1-X1的剖面圖。可以理解的是，可於第13A-16C圖所示製程之前、之中與之後施行額外操作，且於本方法之其他實施例中，可取代或省略下述之部分操作。
除了第3B、3C至9B、9C圖外，本實施例大體相似於前述實施例。
不同於第3B與3C圖，形成第二材料之較厚之毯覆層110’於第一假圖案100上，如第13C圖所示。
藉由如回蝕刻操作或化學機械研磨操作之平坦化操作的使用，移除第二材料的上方部，因此第二材料可全部填入於空間103、105與107之間，如第14B與14C圖所示。不同於第4C圖，中間假圖案119係形成於空間107內。特別地，當空間107相同或少於50奈米時，空間107係為第二材料所全部填滿。
接著，移除第一假圖案100，留下中間假圖案111、112、119、114、與117，以及接著採用中間假圖案作為蝕刻罩幕而形成第二假圖案111’、112’、119’、114’、與117’，如第15B與15C圖所示。
相似於第7B與7C及8B與8C圖，形成第三材料之毯覆層於第二假圖案上，接著於第三材料之毯覆層上施行非等向性蝕刻。如第16B與16C圖所示，第三材料殘留作為位於第二假圖案的左側與右側上之側壁間隔物，且於移除第二假圖案之後，形成了如第16B與16C圖所示之罩幕圖案121B、122A、122B、123A、124A、125B、128A、與128B。
接著，相似於第10B與10C圖，移除第二假圖案，留下罩幕圖案121B、122A、122B、123A、124A、125B、128A、與128B。接著，施行相似或相同於第11B與11C至12B與12C圖所示之操作，而得到鰭結構。
於此實施例中，不同於第9B與9C圖，沒有沿著胞邊界形成硬罩幕。當於外部區OR形成其他之硬罩幕時，可藉由如第10B與10C圖所示之圖案化操作移除此些其他的硬罩幕。
於此提供之多個實施例具有較習知技術為佳之數個優點。舉例來說，於本揭露中，此些圖案(第二導電圖案)具 有相似的線寬(S1或S2)，其可超越光學微影所得到之解析度。即使S1或S2的尺寸並未超越解析度限制，仍可增加用於第一假圖案的圖案化製程的製程容忍度。
可以理解的是，在此討論的所有優點並非必需的，於所有實施例與範例中並非需要特定優點，且於其他實施例或範例中可具有不同優點。
依據本揭露之一目的，一種具多個靜態隨機存取記憶胞之靜態隨機存取記憶體之製造方法包括了下述操作。形成數個第一假圖案於依序形成有一第一罩幕層、一第二罩幕層與一第三罩幕層於其上之一基板上。形成數個中間假圖案於該些第一假圖案的側壁上，以填滿該些第一假圖案之間的空間。移除該些第一假圖案，進而留下該些中間假圖案於該基板之該第三硬罩幕層上。採用該些中間假圖案以圖案化該第三罩幕層。採用圖案化之該第三罩幕層以圖案化該第二罩幕層，進而形成數個第二假圖案。形成數個側壁間隔物層於該些第二假圖案的數個側壁上。移除該些第二假圖案，進而留下該些側壁間隔物層作為該基板上之數個硬罩幕圖案。採用該些硬罩幕圖案做為蝕刻罩幕以圖案化該第一罩幕層。採用圖案化之該第一罩幕層做為蝕刻罩幕以圖案化該基板。該些靜態隨機存取記憶胞分別為一胞邊界所定義。於該胞邊界之內僅包括兩個第一假圖案。
依據本揭露之另一目的，提供了一種具多個靜態隨機存取記憶胞之靜態隨機存取記憶體之製造方法。該些靜態隨機存取記憶胞分別由具有延伸於一第一方向上之一底側、延 伸於該第一方向上且相對於該底側之一頂側、延伸於橫跨該第一方向之一第二方向上之一左側、及延伸於該第二方向上且相對於該左側之一右側之一胞邊界所定義出。該些靜態隨機存取記憶胞分別包括：一第一鰭結構，自該第二方向上之一第一側朝向一第二側延伸；一第二鰭結構，自該第二方向上之該第一側朝向該第二側延伸，於該第二方向上該第二鰭結構較該第一鰭結構為短；一第三鰭結構，自該第二方向上之該第二側朝向該第一側延伸，該第三鰭結構於該第二方向上較該第一鰭結構為短；及一第四鰭結構，自該第二方向上之該第一側朝向該第二側延伸。此方法包括藉由採用形成於基板上之數個硬罩幕而圖案化一基板，其中該些硬罩幕係採用該些第一硬罩幕圖案而圖案化，進而形成該些第一鰭結構至第四鰭結構。該些第一硬罩幕圖案係由以下步驟形成：形成數個第一假圖案於該基板上；形成一第一材料之一毯覆層於該些第一假圖案上；蝕刻該第一材料之該毯覆層，進而形成該些第一罩幕圖案於該些第一假圖案的側壁上；及移除該些第一假圖案，進而留下該些第一硬罩幕圖案。該些第一假圖案係由下述步驟所形成：形成數個第二假圖案於依序形成有一第一罩幕層、一第二罩幕層與一第三罩幕層於其上之該基板上；形成一第二材料之一毯覆層於該些第二假圖案上；蝕刻該第二材料之該毯覆層，進而形成該些中間假圖案於該些第二假圖案之側壁上以及於該些第二假圖案之間；移除該些第二假圖案，進而留下該些中間假圖案；採用該些中間假圖案作為蝕刻罩幕，圖案化該第三罩幕層；及採用圖案化之該第三罩幕層作為蝕刻罩幕以圖案化該第二假罩 幕層，進而形成該些第一假圖案。於一靜態隨機存取記憶胞之該胞邊界內僅形成有兩個第二假圖案。
依據本揭露之另一目的，一種具多個靜態隨機存取記憶胞之靜態隨機存取記憶體。該些靜態隨機存取記憶胞分別由具有延伸於一第一方向上之一底側、延伸於該第一方向上且相對於該底側之一頂側、延伸於橫跨該第一方向之一第二方向上之一左側、以及延伸於該第二方向上且相對於該左側之一右側之一胞邊界所定義出。該些靜態隨機存取記憶胞分別包括：一第一鰭結構，自該第二方向上之一第一側朝向一第二側延伸；一第二鰭結構，自該第二方向上之該第一側朝向該第二側延伸，於該第二方向上該第二鰭結構較該第一鰭結構為短；一第三鰭結構，於該第二方向上自該第二側朝向該第一側延伸，該第三鰭結構於該第二方向上較該第一鰭結構為短；及一第四鰭結構，於該第二方向上自該第一側朝向該第二側延伸。該些靜態隨機存取記憶胞係按照m列*n行矩陣設置，其中n與m為2或以上之自然數，且沒有鰭結構設置於位於該第一方向上之該頂側之一長度的1/4之距離內之該m列*n行矩陣之外之一區域內。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
PU1‧‧‧第一第一導電類型場效電晶體裝置
PU2‧‧‧第二第一導電類型場效電晶體裝置
PD1‧‧‧第一第二導電類型場效電晶體
PD2‧‧‧第二第二導電類型場效電晶體
PG1‧‧‧第一傳遞閘極場效電晶體裝置
PG2‧‧‧第二傳遞閘極場效電晶體裝置
GA1‧‧‧第一閘極電極
GA2‧‧‧第二閘極電極
GA3‧‧‧第三閘極電極
GA4‧‧‧第四閘極電極
F1‧‧‧第一鰭結構
F2‧‧‧第二鰭結構
F3‧‧‧第三鰭結構
F4‧‧‧第四鰭結構
CELB‧‧‧胞邊界

Claims (10)

  1. 一種具多個靜態隨機存取記憶胞之靜態隨機存取記憶體之製造方法，包括：形成數個第一假圖案於依序形成有一第一罩幕層、一第二罩幕層與一第三罩幕層於其上之一基板上；形成數個中間假圖案於該些第一假圖案的側壁上，以填滿該些第一假圖案之間的空間；移除該些第一假圖案，進而留下該些中間假圖案於該基板之該第三硬罩幕層上；採用該些中間假圖案以圖案化該第三罩幕層；採用圖案化之該第三罩幕層以圖案化該第二罩幕層，進而形成數個第二假圖案；形成數個側壁間隔物層於該些第二假圖案的數個側壁上；移除該些第二假圖案，進而留下該些側壁間隔物層作為該基板上之數個硬罩幕圖案；採用該些硬罩幕圖案做為蝕刻罩幕以圖案化該第一罩幕層；及採用圖案化之該第一罩幕層做為蝕刻罩幕以圖案化該基板；其中，該些靜態隨機存取記憶胞分別為一胞邊界所定義，且於該胞邊界之內僅包括兩個第一假圖案。
  2. 如申請專利範圍第1項所述之具多個靜態隨機存取記憶胞之靜態隨機存取記憶體之製造方法，其中該兩個第一假圖案分別具有相同尺寸。
  3. 如申請專利範圍第1項所述之具多個靜態隨機存取記憶胞之靜態隨機存取記憶體之製造方法，其中於該胞邊界內該些硬罩幕圖案係依照一相同間距設置。
  4. 如申請專利範圍第1項所述之具多個靜態隨機存取記憶胞之靜態隨機存取記憶體之製造方法，其中該些第一假圖案係由多晶矽所製成。
  5. 一種具多個靜態隨機存取記憶胞之靜態隨機存取記憶體之製造方法，其中：該些靜態隨機存取記憶胞分別由具有延伸於一第一方向上之一底側、延伸於該第一方向上且相對於該底側之一頂側、延伸於橫跨該第一方向之一第二方向上之一左側、及延伸於該第二方向上且相對於該左側之一右側之一胞邊界所定義出；該些靜態隨機存取記憶胞分別包括：一第一鰭結構，自該第二方向上之一第一側朝向一第二側延伸；一第二鰭結構，自該第二方向上之該第一側朝向該第二側延伸，於該第二方向上該第二鰭結構較該第一鰭結構為短；一第三鰭結構，自該第二方向上之該第二側朝向該第一側延伸，該第三鰭結構於該第二方向上較該第一鰭結構為短；及一第四鰭結構，自該第二方向上之該第一側朝向該第二側延伸；該方法包括藉由採用形成於基板上之數個硬罩幕而圖案化 一基板，其中該些硬罩幕係採用該些第一硬罩幕圖案而圖案化，進而形成該些第一鰭結構至第四鰭結構；該些第一硬罩幕圖案係由以下步驟形成：形成數個第一假圖案於該基板上；形成一第一材料之一毯覆層於該些第一假圖案上；蝕刻該第一材料之該毯覆層，進而形成該些第一罩幕圖案於該些第一假圖案的側壁上；移除該些第一假圖案，進而留下該些第一硬罩幕圖案，該些第一假圖案係由下述步驟所形成：形成數個第二假圖案於依序形成有一第一罩幕層、一第二罩幕層與一第三罩幕層於其上之該基板上；形成一第二材料之一毯覆層於該些第二假圖案上；蝕刻該第二材料之該毯覆層，進而形成該些中間假圖案於該些第二假圖案之側壁上以及於該些第二假圖案之間；移除該些第二假圖案，進而留下該些中間假圖案；採用該些中間假圖案作為蝕刻罩幕，圖案化該第三罩幕層；採用圖案化之該第三罩幕層作為蝕刻罩幕以圖案化該第二假罩幕層，進而形成該些第一假圖案；及於一靜態隨機存取記憶胞之該胞邊界內僅形成有兩個第二假圖案。
  6. 如申請專利範圍第5項所述之具多個靜態隨機存取記憶胞之靜態隨機存取記憶體之製造方法，其中此兩個第二假圖案分別具有相同尺寸。
  7. 如申請專利範圍第5項所述之具多個靜態隨機存取記憶胞 之靜態隨機存取記憶體之製造方法，其中該些第二假圖案係由多晶矽所製成。
  8. 如申請專利範圍第5項所述之具多個靜態隨機存取記憶胞之靜態隨機存取記憶體之製造方法，其中於移除該第一假圖案後，於形成該些第一硬罩幕圖案時，移除部分之該第一硬罩幕圖案使得該些第一硬罩幕圖案中之兩個具有對應於該第二與第三鰭結構之一長度。
  9. 如申請專利範圍第5項所述之具多個靜態隨機存取記憶胞之靜態隨機存取記憶體之製造方法，其中：形成其他之數個第一硬罩幕圖案，當形成該些第一硬罩幕圖案時，可形成該些額外之第一硬罩幕圖案於該左側與相對於該第一鰭結構之該些第一硬罩幕圖案之一之間以及於該右側與相對於該第四鰭結構之該些第一硬罩幕圖案之一之間；及當移除該些第一罩幕圖案之該部時，移除該些其他之第一硬罩幕圖案。
  10. 一種具多個靜態隨機存取記憶胞之靜態隨機存取記憶體，包括：該些靜態隨機存取記憶胞分別由具有延伸於一第一方向上之一底側、延伸於該第一方向上且相對於該底側之一頂側、延伸於橫跨該第一方向之一第二方向上之一左側、以及延伸於該第二方向上且相對於該左側之一右側之一胞邊界所定義出；該些靜態隨機存取記憶胞分別包括： 一第一鰭結構，自該第二方向上之一第一側朝向一第二側延伸；一第二鰭結構，自該第二方向上之該第一側朝向該第二側延伸，於該第二方向上該第二鰭結構較該第一鰭結構為短；一第三鰭結構，於該第二方向上自該第二側朝向該第一側延伸，該第三鰭結構於該第二方向上較該第一鰭結構為短；及一第四鰭結構，於該第二方向上自該第一側朝向該第二側延伸；該些靜態隨機存取記憶胞係按照m列*n行矩陣設置，其中n與m為2或以上之自然數；且沒有鰭結構設置於位於該第一方向上之該頂側之一長度的1/4之距離內之該m列*n行矩陣之外之一區域內。
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