CN109216361B - 静态随机存取存储器 - Google Patents

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Abstract

本发明的实施例提供了一种静态随机存取存储器(SRAM)单元，包括写入端口，该写入端口包括第一反相器和与第一反相器交叉连接的第二反相器，第一反相器包括第一上拉晶体管和第一下拉晶体管，并且第二反相器包括第二上拉晶体管和第二下拉晶体管；以及读取端口，包括串联连接的读取传输门晶体管和读取下拉晶体管。掺杂在第二下拉晶体管和读取下拉晶体管的沟道区域中的杂质的第一掺杂浓度大于掺杂在第一下拉晶体管的沟道区域中的杂质的第二掺杂浓度，或杂质掺杂在第二下拉晶体管和读取下拉晶体管的沟道区域中，而没有掺杂在第一下拉晶体管的沟道区域中。

Description

静态随机存取存储器
技术领域
本发明的实施例涉及八晶体管静态随机存取存储器(SRAM)。
背景技术
八晶体管SRAM包括写入端口部分和读取端口部分，并且相对于写入部分的中心具有不平衡的栅电极层，因为一个栅电极从写入端口部分延伸至读取端口部分而另一栅电极没有延伸至对应于读取端口部分的部分。因此，可能劣化SRAM性能。
发明内容
根据本发明的一个方面，提供了一种静态随机存取存储器(SRAM)单元，包括：写入端口，包括包含第一上拉晶体管和第一下拉晶体管的第一反相器；以及包含第二上拉晶体管和第二下拉晶体管并且与第一反相器交叉连接的第二反相器；以及读取端口，包括串联连接的读取传输门晶体管和读取下拉晶体管，所述读取下拉晶体管、所述第二下拉晶体管和所述第二上拉晶体管的相应栅电极彼此电连接，其中，掺杂在所述第二下拉晶体管和所述读取下拉晶体管的沟道区域中的杂质的第一掺杂浓度大于掺杂在所述第一下拉晶体管的沟道区域中的杂质的第二掺杂浓度，或所述杂质被掺杂在所述第二下拉晶体管和所述读取下拉晶体管的沟道区域中，而没有掺杂在所述第一下拉晶体管的沟道区域中。
根据本发明的另一个方面，提供了一种静态随机存取存储器(SRAM)单元，包括：写入端口，包括包含第一上拉晶体管和第一下拉晶体管的第一反相器；以及包含第二上拉晶体管和第二下拉晶体管并且与第一反相器交叉连接的第二反相器；以及读取端口，包括串联连接的读取传输门晶体管和读取下拉晶体管，所述读取传输门晶体管、所述第二下拉晶体管和所述第二上拉晶体管的相应栅电极彼此连接，其中，掺杂在所述第二下拉晶体管的沟道区域中的杂质的第一掺杂浓度大于掺杂在所述第一下拉晶体管的沟道区域中的杂质的第二掺杂浓度和掺杂在所述读取下拉晶体管的沟道区域中的杂质的第三掺杂浓度，或所述杂质被掺杂在所述第二下拉晶体管的沟道区域中而未掺杂在所述第一下拉晶体管和所述读取下拉晶体管的沟道区域中。
根据本发明的又一个方面，提供了一种半导体器件，包括：第一晶体管和第二晶体管，沿着第一方向顺序布置在第一路径上；第三晶体管至第五晶体管，沿着所述第一方向顺序布置在第二路径上，所述第二路径在垂直于所述第一方向的第二方向上与所述第一路径间隔开；第一栅电极层，沿着所述第一方向从其第一端连续地延伸至其第二端，并且覆盖所述第一晶体管和所述第二晶体管的沟道区域；以及第二栅电极层，沿着所述第一方向从其第三端连续地延伸至其第四端，并且至少覆盖所述第三晶体管和所述第四晶体管的沟道区域，所述第三晶体管至所述第五晶体管的栅电极彼此电连接并且所述第三晶体管和所述第四晶体管的栅电极构成所述第二栅电极层的部分或整体，其中：所述第一晶体管、所述第三晶体管和所述第五晶体管是第一类型晶体管，并且所述第二晶体管和所述第四晶体管是第二类型晶体管，所述第一栅电极层的第二端和所述第二栅电极层的第三端相对于所述第一晶体管至所述第四晶体管的几何中心点对称，以及掺杂在所述第四晶体管和所述第五晶体管的沟道区域中的第二类型杂质的第一掺杂浓度大于掺杂在所述第一晶体管的沟道区域中的所述第二类型杂质的第二掺杂浓度，或所述第二类型杂质被掺杂在所述第四晶体管和所述第五晶体管的沟道区域中，而没有掺杂在所述第一晶体管的沟道区域中。
附图说明
当结合附图进行阅读时，从以下详细描述可最佳理解本发明的各个方面。应该指出，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了8晶体管(8-T)静态随机存取存储器(SRAM)单元的示例性电路图。
图2是与本发明的实施例有关的鳍式场效应晶体管(FinFET)的立体图。
图3A示出了图1示出其电路图的8T SRAM单元的简化布局。
图3B示出了相对于图3A所示的SRAM单元的写入端口部分的晶体管的几何中心的第二栅电极中的金属结和第四栅电极的端部的相对位置。
图4示出了图3A所示的SRAM单元简化布局。
图5示出了沿着图4中的线V-V’截取的截面图。
图6示出了沿着示出制造SRAM单元的工艺步骤的图4中的线V-V’截取的截面图。
图7示出了沿着示出制造SRAM单元的工艺步骤的图4中的线V-V’截取的截面图。
图8示出了沿着示出制造SRAM单元的工艺步骤的图4中的线V-V’截取的截面图。
图9示出了沿着示出制造SRAM单元的工艺步骤的图4中的线V-V’截取的截面图。
图10示出了制造SRAM的工艺流程图。
图11示出了根据本发明的一些实施例的SRAM单元阵列的布局。
图12A和图12B示出了分别对应于图4和图11所示的布局的修改布局。
图13A和图13B示出了分别对应于图4和图11所示的布局的另一修改布局。
图14示出了对比SRAM单元的简化布局。
图15示出了对应于本发明的实施例和对比例的SRAM单元之间的性能对比。
图16示出了另一对比SRAM单元的简化布局。
图17示出了对应于本发明的实施例和对比例的SRAM单元之间的性能对比。
图18A示出了根据本发明的实施例的另一SRAM单元的简化布局。
图18B示出了相对于图18A所示的简化布局的写入端口部分的晶体管的几何中心的第二栅电极中的端部和第四栅电极的端部的相对位置。
图19示出了沿着图18A中的线XIX-XIX’截取的截面图。
图20示出了根据本发明的实施例的另一SRAM单元的简化布局。
图21示出了沿着图20中的线XXI-XXI’截取的截面图。
具体实施方式
以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件直接接触形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实施例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
而且，为便于描述，在此可以使用诸如“且，为便于描述，在此可以使用诸如个、“且，为便于、“且，为等空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)原件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其它方式定向(旋转90度或在其它方位上)，而本文使用的空间相对描述符可以同样地作出相应的解释。
在本发明中，在一个方向上延伸层、图案、诸如位线、字线和电源线的线或结构意味着在考虑或不考虑制造期间发生的工艺误差/变化的情况下，该层、图案、线或结构在延伸的一个方向上的尺寸大于它们在与延伸的一个方向垂直的另一方向上的另一尺寸。在本发明中，除非明确描述，否则延伸层、图案、线或结构意味着在考虑或不考虑制造中的工艺误差/变化的情况下单向地延伸层、图案、线(包括位线或字线)。也就是说，除非明确描述，否则延伸层、图案、线或结构意味着在考虑或不考虑工艺误差/变化的情况下形成具有相同宽度的层、图案、线或结构。应该理解，在本发明中，一个图案(或一个方向)与另一图案(或另一方向)垂直或基本垂直意味着两个图案(或两个方向)彼此垂直或两个图案(或两个方向)在考虑或不考虑制造工艺中的误差/变化的情况下彼此垂直。应该理解，在本发明中，一个图案(或一个方向)与另一图案(或另一方向)平行或基本平行意味着两个图案(或两个方向)彼此平行或两个图案(或两个方向)在考虑或不考虑制造工艺中的误差/变化的情况下彼此平行。应该理解，在本发明中，一个图案/结构相对于参考图案/结构与另一图案/结构对称意味着两个图案/结构相对于参考图案/结构彼此对称，或两个图案/结构在考虑或不考虑制造工艺中的误差/变化的情况下相对于参考图案/结构彼此对称。
在本发明中，使用“约”、“大约”或“基本”来描述参数意味着被认为是限定参数的设计误差/裕度、制造误差/裕度、测量误差等，或不使用“约”、“大约”或“基本”来描述参数意味着所描述的参数具有精确值或范围。这种描述对于本领域普通技术人员来说应该是可识别的。
在本发明中，应该理解，当另一存储单元沿着其与存储单元的共同边界紧邻存储单元设置时，连续形成接触或横跨它们的边界的存储单元的相应层。换句话说，存储单元的相应层和相邻存储器单元的对应于相应层的另一层形成单个连续层。
本发明的实施例被认为能够通过彼此全部或部分地组合来实现。例如，除非明确提供了相反或矛盾的描述，否则即使未在另一实施例中描述，在特定实施例中描述的一个元件也可以理解为该描述与其它实施例有关。
可以通过任何合适的方法图案化鳍。例如，可以使用包括双重图案化或多重图案化工艺的一种或多种光刻工艺来图案化鳍。通常，双重图案化或多重图案化工艺结合光刻和自对准工艺，允许创建具有例如比使用单一直接光刻工艺可获得的节距更小的节距的图案。例如，在一个实施例中，在衬底上方形成牺牲层并且使用光刻工艺图案化牺牲层。使用自对准工艺在图案化的牺牲层旁边形成间隔件。之后，去除牺牲层，并且之后可以使用剩余的间隔件来图案化鳍。
图1示出了8晶体管(8-T)静态随机存取存储器(SRAM)单元10的示例性电路图。SRAM单元10包括具有交叉连接的第一反相器INV1和第二反相器INV2以及第一传输门晶体管PG1和第二传输门晶体管PG2的写入端口部分，以及包括读取传输门晶体管RPG和读取下拉晶体管RPD的读取端口部分。
传输门晶体管PG1和PG2的源电极分别连接至第一位线BL和第二位线BLB，第二位线BLB传送与第一位线BL传送的数据互补的数据，并且传输门晶体管PG1和PG2的栅电极连接至写入字线WWL。第一传输门晶体管PG1的漏电极、第一反相器INV1的输出和第二反相器INV2的输入在第一局部连接电极ND11处彼此连接。第二传输门晶体管PG2的漏电极、第一反相器INV1的输入和第二反相器INV2的输出在第二局部连接电极ND12处彼此连接。交叉连接的第一反相器INV1和第二反相器INV2用作存储数值及其互补数值的锁存器。交叉连接的反相器INV1和INV2分别由第一上拉晶体管PU1和第一下拉晶体管PD1以及第二上拉晶体管PU2和第二下拉晶体管PD2实现。第一上拉晶体管PU1、第一传输门晶体管PG1和第一下拉晶体管PD1的漏电极在第一局部连接电极ND11处彼此连接。第二上拉晶体管PU2、第二传输门晶体管PG2和第二下拉晶体管PD2的漏电极在第二局部连接电极ND12处彼此连接。
第一下拉晶体管PD1和第二下拉晶体管PD2的源电极分别连接至第一电源线Vss1和第二电源线Vss2。第一上拉晶体管PU1和第二上拉晶体管PU2的源电极连接至电源线Vdd。
第二上拉晶体管PU2和第二下拉晶体管PD2的栅电极、第一传输门晶体管PG1、第一上拉晶体管PU1和第一下拉晶体管PD1的漏电极电连接至读取下拉晶体管RPD的栅电极。读取下拉晶体管RPD的源电极电连接至第三电源线Vss3，并且其漏电极电连接至读取传输门晶体管RPG的漏电极。虽然未在附图中示出，但是第一电源线Vss1、第二电源线Vss2和第三电源线Vss3可以彼此电连接以具有相同的电势。读取传输门晶体管RPG的栅电极电连接至读取字线RWL，并且其源电极电连接至读取位线RBL。
图2是与本发明的实施例有关的鳍式场效应晶体管(FinFET)的示例性立体图，其可以用于实现图1所示的SRAM单元。
参照图2，FinFET 15包括从诸如硅衬底的衬底100突出的由例如硅形成的半导体鳍120。半导体鳍120可以是蚀刻沟槽的衬底或通过外延生长的。可选地，半导体鳍120可以由绝缘体上硅(SOI)衬底的器件层制成。半导体鳍120的下部介于衬底100上方形成的隔离区域110之间。作为下文要描述的实例，隔离区域110是浅沟槽隔离(STI)区域。然而，本发明不限于此。根据另一实施例，隔离区域110可以是场氧化物区域。
FinFET 15还包括源极区域140和漏极区域150以及介于它们之间的沟道区域130。FinFET 15的源极区域140、漏极区域150和沟道区域130由半导体鳍120的位于隔离区域1100之上的水平处的顶部制成。源极区域140和漏极区域150是重掺杂的，并且可以包含浓度在从约5×1019cm-3至1×1020cm-3范围内的杂质，而沟道区域130是未掺杂或轻掺杂的。
在一些实施例中，可以用具有与预掺杂的杂质相同类型的杂质轻掺杂沟道区域130，从而使得与没有这种掺杂的实例相比，可以增加FinFET 15的阈值电压。此处，阈值电压的增加是指FinFET 15的阈值电压的绝对值增加。这种掺杂工艺是指之后将描述的反向掺杂工艺。
栅电极层138由诸如W或Co的一个或多个金属材料层制成，并且可以进一步包括其它功函调整金属，栅电极层130形成在沟道区域130上方，并且延伸至覆盖沟道区域130的侧壁以及覆盖隔离区域110的部分。
本领域普通技术人员应该理解，如果FinFET 15的配置被用作实现例如SRAM单元10中的传输门晶体管和下拉晶体管的N型晶体管，以及如果FinFET 15的配置被用作实现例如SRAM单元10中的上拉晶体管的P型晶体管，则用于形成N型晶体管和P型晶体管栅电极层的材料或栅电极层的对应部分的厚度可以不同，以分别获得用于N型晶体管和P型晶体管的合适的功函水平，从而根据具体设计而具有合适的阈值电压。这些部件将参照之后描述的图5、图20和图21变得明显。
FinFET 15也具有由例如高k介电材料形成的栅极绝缘层135，诸如金属氧化物的高k介电材料包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物。栅绝缘层135介于栅电极层138和沟道区域130之间以将它们彼此电隔离。
虽然未在图2中示出，但是根据一些实施例，可以主要基于同一半导体鳍120形成两个或多个FinFET。在这种情况下，两个或多个FinFET的源极和漏极区域以及沟道区域可以由同一半导体鳍120形成。因此，设置在两个紧邻的FinFET的沟道区域之间的漏极区域(或源极区域)彼此直接连接。
应该理解，可以在源极区域140和漏极区域150上方形成金属接触件，和/或可以在栅电极层138上方形成栅电极层接触件，以将源极区域140和漏极区域150和/或栅电极层138电连接至FinFET 15上方的各个金属层，诸如位线、字线和电源节点。
根据其它实施例，FinFET 15的源极区域和漏极区域可以通过原位重掺杂的外延层填充通过去除由参考标号140和150表示的区域的上部而形成凹槽来制成，而不是直接由图2所示的半导体鳍120形成。在一些实施例中，用于形成源极和漏极区域的外延层可以在外延工艺之后重掺杂。
图3A示出了8-T SRAM单元的简化布局，其电路图在图1示出。为了便于说明，图3A所示的简化布局仅示出阱、半导体鳍、栅电极层/栅电极、形成在半导体鳍上的接触件、形成在栅电极层/栅电极上的栅极接触件、通孔(via0和vias1)、第一金属层和第二金属层的布局。本领域普通技术人员应该理解，一个或多个金属层可以形成在第二金属层之上的水平处并且通过一个或多个金属层与它们之下的导电图案之间的通孔电连接至该导电图案。本领域普通技术人员还应理解，为了说明的目的，图3A仅示出了包括第一和第二金属层的金属层的一个示例性配置。本发明不限于此。
图3B示出了第二栅电极中的金属结和第四栅电极的端部相对于图3A所示的SRAM单元的写入端口部分的晶体管的几何中心的相对位置。
图4示出了图3A所示的SRAM单元简化布局。为了简单起见，在图4中示出了半导体鳍、栅电极层/栅电极、长接触件、对接接触件和栅极接触件的布局，而省略了诸如第一金属层M1、第二金属层M2以及通孔的其它层的布局。
图5示出了沿着图4中的线V-V’截取的截面图。
参照图3A，SRAM单元10形成在由平行于X方向的第一边界301和第二边界302以及平行于Y方向并且连接在第一边界301和第二边界302之间的第三边界303和第四边界304限定的区域中。换句话说，该区域具有由边界301至304包围的矩形形状。由第一边界301至第四边界304限定的区域包括三个阱，它们是位于区域的中心的N型阱Nwell和位于N型阱Nwell的相对两侧上的第一和第二P型阱Pwell。虽然在图3A中，仅标记N型阱Nwell的边界，但是本领域普通技术人员应该理解，在不考虑隔离区域(如果存在于第一和第二P型阱Pwell之间)的尺寸的情况下，第一和第二P型阱Pwell占据SRAM单元10的其余部分。
在一些实施例中，在层横跨单元的一个边界或从一个边界延伸至另一边界的情况下，该层相对于该边界对称布置。也就是说，如果SRAM单元和与SRAM单元相邻的另一SRAM单元与SRAM单元共享同一边界，则连续形成横跨同一边界的层，从而使得层的位于两个SRAM单元中的部分层构成整体连续层。例如，如图3A和图4所示，第一半导体鳍310每个均在第一边界301和第二边界302之间连续地延伸并且可以进一步连续地延伸至在Y方向上与SRAM单元10相邻的另一SRAM单元(未示出)。
另一方面，在层与单元的一个边界间隔开的情况下，该层不连续地形成在两个紧邻的单元中。也就是说，如果SRAM单元和与SRAM单元相邻的另一SRAM单元与SRAM单元共享相同的边界，则第二栅电极层420与第四边界304间隔开并且不直接连接至形成在与SRAM单元紧邻的其它SRAM单元中的对应的第二栅电极层420。在这种情况下，两个紧邻的单元的第二栅电极层420彼此间隔开。
如图3A所示，SRAM单元10包括每个均沿着Y方向延伸并且沿着X方向顺序布置的第一半导体鳍310、第二半导体鳍320、第三半导体鳍330、第四半导体鳍340和第五半导体鳍350。可以基于半导体鳍构建一个或多个鳍式场效应晶体管(FinFET)。
图5示出了半导体鳍的结构。如图5所示，包括第三半导体鳍330、第四半导体鳍340和第五半导体鳍350的半导体鳍从衬底300突出。仍参照图5，可以在衬底300上方形成围绕半导体鳍330、340和350的底部的隔离区域311，诸如浅沟槽隔离。虽然未在图5中示出，但是第一半导体鳍310和第二半导体鳍320可以被配置为与第三半导体鳍330、第四半导体鳍340和第五半导体鳍350类似。将在之后描述图5中所示的隔离区域311之上的水平处的其它结构。
返回参照图3A或图4，第一半导体鳍310、第四半导体鳍340和第五半导体鳍350每个均在第一边界301和第二边界302之间连续地延伸，并且分别形成在位于N型阱Nwell的相对两侧上的第一和第二P型阱Pwell中。形成在N型阱Nwell内的第二半导体鳍320从第二边界302朝向第一边界延伸，但与第一边界301间隔开。形成在N型阱Nwell内的第三半导体鳍330从第一边界301朝向第二边界302延伸，但与第二边界302间隔开。
SRAM单元10的第一传输门晶体管PG1和第一下拉晶体管PD1的源极、漏极和沟道区域由第一半导体鳍310制成。第二传输门晶体管PG2和第二下拉晶体管PD2源极、漏极和沟道区域由第四半导体鳍340制成。读取传输门晶体管RPG和读取下拉晶体管RPD的源极、漏极和沟道区域由第五半导体鳍350制成。SRAM单元10的第一上拉晶体管PU1的源极、漏极和沟道区域以及SRAM单元10的第二上拉晶体管PU2的源极、漏极和沟道区域分别由第二半导体鳍320和第三半导体鳍330制成。
参照图3A或图4，第一半导体鳍310、第四半导体鳍340和第五半导体鳍350每个均包括两个平行的半导体鳍以提供更大的驱动电流。在一些实施例中，第一传输门晶体管PG1、第一下拉晶体管PD1、第二下拉晶体管PD2、第二传输门晶体管PG2、读取传输门晶体管RPG以及读取下拉晶体管RPD的每个均基于单个半导体鳍形成。在其它实施例中，第一传输门晶体管PG1、第一下拉晶体管PD1、第二下拉晶体管PD2、第二传输门晶体管PG2、读取传输门晶体管RPG以及读取下拉晶体管RPD的每个均基于多于两个并联连接的子晶体管形成，其中，源极、漏极和沟道区域彼此平行布置，并且在多于两个平行沟道区域上方形成共用栅电极。
如图3A所示，SRAM单元10包括彼此间隔开并且在X方向上对准的第一栅电极层410和第二栅电极层420。第一栅电极层410形成在第一传输门晶体管PG1的沟道区域上方，并且第二栅电极层420形成在第二上拉晶体管PU2、第二下拉晶体管PD2以及读取下拉晶体管RPD的沟道区域上方。SRAM单元10包括覆盖第二传输门晶体管PG2的沟道区域的第三栅电极层430、覆盖第一上拉晶体管PU1和第一下拉晶体管PD1的沟道区域的第四栅电极层440以及覆盖读取传输门晶体管RPG的沟道区域的第五栅电极层450。第三栅电极层430、第四栅电极层440和第五栅电极层450彼此间隔开并且在X方向上彼此对准。
SRAM单元10的第一传输门晶体管PG1和第一下拉晶体管PD1具有通过第一半导体鳍310的中心部分彼此直接连接的漏极区域。第一上拉晶体管PU1的漏极区域通过长接触件710连接至第一传输门晶体管PG1和第一下拉晶体管PD1的连接的漏极区域。SRAM单元10的第二传输门晶体管PG2和第二下拉晶体管PD2的漏极区域通过第四半导体鳍340的中心部分彼此直接连接。第二上拉晶体管PU2的漏极区域通过长接触件720连接至第二传输门晶体管PG2和第二下拉晶体管PD2的连接的漏极区域。在布局图中具有矩形形状的长接触件可以具有大于栅极接触件的厚度，从而使得长接触件可以将源极或漏极区域或位于源极或漏极区域上方的硅化物层连接至通孔via0或可以通过形成在栅电极层上的栅极接触件电连接至栅电极层。
长接触件710和720分别通过形成在第二栅电极层420和第四栅电极层440上的对接接触件630和660电连接至第二栅电极层420和第四栅电极层440。因此，第一传输门晶体管PG1、第一下拉晶体管PD1和第一上拉晶体管PU1的漏极区域以及覆盖第二上拉晶体管PU2和第二下拉晶体管PD2的沟道的第二栅电极层420通过长接触件710和对接接触件630电连接。长接触件710和对接接触件630用作图1所示的第一局部连接电极ND11。第二传输门晶体管PG2、第二下拉晶体管PD2和第二上拉晶体管PU2的漏极区域以及覆盖第一上拉晶体管PU1和第二上拉晶体管PU2的沟道的第四栅电极层440通过长接触件720和对接接触件660电连接。长接触件720和对接接触件660用作图1所示的第二局部连接电极ND12。
SRAM单元10包括长接触件795，该长接触件795与长接触件710和720对准并且电接触第五半导体鳍350的用作读取传输门晶体管RPG和读取下拉晶体管RPD的漏极区域的部分。
SRAM 10包括额外的长接触件，额外的长接触件包括长接触件730、740、750、760、770、780和790。长接触件730电接触第一半导体鳍310的形成第一传输门晶体管PG1的源极区域的部分，从而使得第一传输门晶体管PG1的源极区域可以通过其上形成的长接触件730和通孔via0电连接至第一位线BL。长接触件740电接触第三半导体鳍330的形成第二上拉晶体管PU2的源极区域的部分，从而使得第二上拉晶体管PU2的源极区域可以通过其上形成的长接触件740和通孔via0电连接至电源线Vdd。长接触件750电连接第四半导体鳍340的形成第二下拉晶体管PD2的源极区域的部分和第五半导体鳍350的形成读取下拉晶体管RPD的源极区域的部分。长接触件760电接触第四半导体鳍340的形成第二传输门晶体管PG2的源极区域的部分，从而使得第二传输门晶体管PG2的源极区域可以通过其上形成的长接触件760和通孔via0电连接至第二位线BLB。长接触件770电接触第二半导体鳍320的形成第一上拉晶体管PU1的源极区域的部分，从而使得第一上拉晶体管PU1的源极区域可以通过其上形成的长接触件770和通孔via0电连接至电源线Vdd。长接触件780电接触第一半导体鳍310的形成第一下拉晶体管PD1的源极区域的部分。长接触件730、740和750沿着X方向彼此对准并且设置在第一边界301上方，长接触件760、770和780沿着X方向彼此对准并且设置在第二边界302上方，并且长接触件710和720在X方向上彼此对准并且设置在SRAM单元10的中间区域中。第一栅电极层410和第二栅电极层420在X方向上彼此对准，并且设置在长接触件730、740和750与长接触件710和720之间的区域中。第三栅电极层430和第四栅电极层440在X方向上彼此对准并且设置在长接触件760、770和780与长接触件710和720之间的区域中。也就是说，栅电极层的图案和长接触件的图案在Y方向上交替布置。
仍参照图3A，形成电源线Vdd、第一位线BL和第二位线BLB的第一金属层M1可以额外地形成第一字线接触件WC1和第二字线接触件WC2，第一字线接触件WC1和第二字线接触件WC2分别通过形成在第一栅电极层410和第三栅电极层430上的栅极接触件620和650和通孔via0电连接至第一栅电极层410和第三栅电极层430。也由第一金属层M1制成的读取字线接触件RWC通过形成在第五栅电极层450上的栅极接触件610和通孔via0电连接至第五栅电极层450。字线接触件WC1和WC2可以通过位于第一金属层M1之上的通孔via1电连接至由位于通孔Via1之上的第二金属层M2形成的写入字线WWL，并且读取字线接触件RWC可以通过位于第一金属层M1之上的通孔via1电连接至由第二金属层M2形成的读取字线RWL。
第二金属层M2也形成平行于Y方向延伸的第一电源线Vss1、第二电源线Vss2和第三电源线Vss3。第一电源线Vss1通过其与长接触件780之间的通孔Via1电连接至长接触件780，从而使得第一下拉晶体管PD1的源极区域可以电连接至第一电源线Vss1。第二电源线Vss2通过其与长接触件750之间的通孔Via1电连接至长接触件750，从而使得第二下拉晶体管PD2的源极区域可以电连接至第二电源线Vss2。第三电源线Vss3通过其与长接触件790之间的通孔Via1电连接至长接触件790，从而使得读取传输门晶体管PRG的源极区域可以电连接至第三电源线Vss3。虽然未示出，但是根据一些实施例，第一电源线Vss1、第二电源线Vss2和第三电源线Vss3可以例如通过形成在第一电源线Vss1、第二电源线Vss2和第三电源线Vss3的上方层级上的一个或多个金属层以及其与该一个或多个金属层之间的通孔彼此电连接。
根据一些实施例，SRAM单元10的写入端口部分中的晶体管是标准阈值电压(SVT)器件，而SRAM单元10的读取端口部分中的晶体管是低阈值电压(LVT)器件或超低阈值电压(ULVT)器件。因此，与其中写入端口部分中的晶体管是LVT器件或ULVT器件的对比SRAM单元相比，SRAM单元10在维持存储的数据时可以具有减小的漏电流，并且与其中读取端口部分中的晶体管是SVT器件的对比SRAM单元相比，SRAM单元10可以具有改进的下拉能力以确保更快的操作速度。此处，SVT、LVT和ULVT是指阈值电压的绝对值。对于相同类型的晶体管，LVT小于SVT并且大于ULVT。
在一些实施例中，SRAM单元10中的诸如第一传输门晶体管PG1和第二传输门晶体管PG2以及第一和第二下拉晶体管的N型晶体管的SVT为约110nm至约120nm，并且SRAM单元10中的诸如第一上拉晶体管PU1和第二上拉晶体管PU2的P型晶体管的SVT为约117nm至约127nm。在一些实施例中，SRAM单元10中的诸如读取下拉晶体管RPD和读取传输门晶体管RPG的N型晶体管的LVT或ULVT为约243nm至约253nm。
为了实现SRAM单元10的读取端口部分中的LVT或ULVT和写入端口部分中的SVT，图5所示的构成连续的第二栅电极层420的第一段421至第三段423分别至少覆盖读取下拉晶体管RPD的沟道区域、至少覆盖第二下拉晶体管PD2的沟道区域并且至少覆盖第二上拉晶体管PU2的沟道区域，并且包含一种或多种彼此不同的材料或第一段421至第三段423中的对应层具有不同的厚度。在一些实施例中，为了获得不同的阈值电压，可以使用具有合适的厚度的不同的功函调整层。包含在第一至第三段中的功函调整层的变化可以获得第一至第三部分的合适的功函水平。
参照图5，第一段421、第二段422和第三段423的每个均设置在栅极绝缘层136上方，栅极绝缘层136包括：例如界面介电层，诸如SiO2、Si3N4、SiON和/或它们的混合物；诸如金属氧化物的高k介电层，包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物；和/或氮化钛硅(TSN)层。
仍参照图5，在一些实施例中，至少覆盖读取下拉晶体管RPD的沟道区域的第一段421、至少覆盖第二下拉晶体管PD2的沟道区域的第二段422和至少覆盖第二上拉晶体管PU2的沟道区域的第三段423的每个均包括多层结构，多层结构包括例如功函调整层425和426以及由例如W制成的堆叠在功函调整层425和426上的导电层427。在一些实施例中，功函调整层425和426分别是TaN和TiAl层；然而，本发明不限于此。在其它实施例中，可以使用Ta、Pt、Ru、Mo、TiSi、PtTa、WSi2、TiSiN、TaSiN、TiAlN、TaCN、NiSi或它们的组合作为功函调整层。本领域普通技术人员应意识到，多层结构中列出的示例性层仅仅是实例，并且在其它实施例中可以进一步包括额外的层，或可以省略上述材料。
在一些实施例中，第二段422的多层结构还包括位于功函调整层425和426之间的另一功函调整层428，另一功函调整层428由例如TiN或诸如Ta、Pt、Ru、Mo、TiSi、PtTa、WSi2、TiSiN、TaSiN、TiAlN、TaCN、NiSi或它们的组合等的其它合适的材料制成。第三段423的多层结构还包括位于功函调整层425和426之间的另一功函调整层429，另一功函调整层429由例如TiN或诸如Ta、Pt、Ru、Mo、TiSi、PtTa、WSi2、TiSiN、TaSiN、TiAlN、TaCN、NiSi或它们的组合的其它合适的材料制成。另一方面，第一段421的多层结构即不包含包含在第二段422中的功函调整层428也不包含包含在第三段423中的功函调整层429。在这种情况下，第一段421至第三段423中的功函调整层的数量彼此不同。
虽然均包含在第一段421、第二段422和第三段423的多层结构中的每个层连续地延伸以覆盖读取下拉晶体管RPD、第二下拉晶体管PD2和第二上拉晶体管PU2的沟道区域，但是由于第二段422的多层结构中的额外的功函调整层428以及在第一段421的多层结构中不存在这种额外的功函调整层，因此第一段421和第二段422在额外的功函调整层428开始(或终止)的界面处具有金属结305。
在一些实施例中，如果额外的功函调整层428和额外的功函调整层由例如TiN的相同的材料制成，则第二段422和第三段423在额外的功函调整层的厚度变化的界面处具有金属结307。如果额外的功函调整层428和额外的功函调整层429由相同的材料制成，则额外的功函调整层428的厚度小于额外的功函调整层429的厚度。在一个实施例中，第二段422中的额外的功函调整层428的厚度可以在从约10nm至约15nm，并且第三段423中的额外的功函调整层429可以在从约20nm至约30nm。然而，本发明不限于此。
在其它实施例中，额外的功函调整层428和额外的功函调整层429可以由不同的材料制成，并且第二段422和第三段423在不同的功函金属彼此连接的界面处具有金属结307。在这种情况下，根据选择的额外的功函金属，额外的功函调整层428的厚度可以与额外的功函调整层429的厚度相同、大于或小于额外的功函调整层429的厚度。
在一些实施例中，添加额外的功函层428和/或429和/或改变它们的厚度可以调整由它们覆盖的晶体管的阈值电压。例如，取决于是否形成额外的功函调整层428，第二下拉晶体管PD2和读取下拉晶体管RPD分别变成SVT器件和LVT器件或ULVT器件。相对于读取下拉晶体管PRD的阈值电压，第二下拉晶体管PD2的阈值电压可以通过调整额外的功函调整层428的厚度来调整。
虽然未在附图中示出，但在其它实施例中，第一段421可以包含包含在第二段422中的相同的额外的功函调整层428，但是具有比包含在第二段422中的额外的功函调整层428的厚度更小的厚度，从而使得第二下拉晶体管PD2和读取下拉晶体管RPD分别是SVT器件和LVT或ULVT器件。
根据一些实施例，图4所示的第四栅电极层440可以被配置为包括对应于图5所示的第二段422和第三段423的两个段。对应于第二段422的一段至少覆盖第一下拉晶体管PD1的沟道区域，并且对应于第三段423的另一段至少覆盖第一上拉晶体管PU1的沟道区域。根据一些实施例，第一栅电极层410和第三栅电极层430对应于第二栅电极层420的第二段422。根据一些实施例，第五栅电极层450对应于第二栅电极层420的第一段421。此处，“对应于”是指两个相应栅电极层/段的相同或基本相同的垂直配置。因此，第一栅电极层410、第三栅电极层430和第四栅电极层440的垂直结构可以是指图5所示的第二段422和/或第三段423的垂直结构，并且第五栅电极层450的垂直结构可以是指图5所示的第一段421的垂直结构。为了避免冗余，将省略对第一栅电极层410、第三栅电极层430、第四栅电极层440和第五栅电极层450的结构的描述。
因此，第一下拉晶体管PD1以及第一传输门晶体管PG1和第二传输门晶体管PG2连同第二下拉晶体管PD2是N型SVT器件，并且第一上拉晶体管PU1和第二上拉晶体管PU2是P型SVT器件。另一方面，读取下拉晶体管RPD和读取传输门晶体管RPG是N型LVT器件或N型ULVT器件。
现在参照图3B和图4，第四栅电极层440的端部306和第二栅电极层420的端部309’相对于写入端口部分中的晶体管的几何中心C不对称。因此，即使第四栅电极层440的另一端308和第二栅电极层420的另一端相对于写入端口部分中的晶体管的几何中心C对称，第二栅电极层420和第四栅电极层440相对于几何中心C也自然不平衡(或不对称)，这会劣化SRAM单元的性能。因此，如果不具有根据本发明的实施例的任何特征，则SRAM单元可能具有较低的操作速度、较低的器件可靠性和较高的工作电压。如果不具有根据本发明的实施例的任何特征，那么在SRAM单元中引入多个阈值电压电平(即，写入端口部分中的SVT和LVT或ULVT)时，不对称配置会进一步增大第一下拉晶体管PD1和第二下拉晶体管PD2的阈值电压的差。如果不具有根据本发明的实施例的任何特征，具有不对称配置的SRAM单元以相对较高的Vccmin(即，SRAM单元正常运转的最小电压)工作，导致功率浪费。
此处，如图3B所示，写入端口部分中的晶体管的几何中心C是一个点，表示写入端口部分中的晶体管的几何中心，在该点处，第一线LPG、第二线LPD和第三线LPU彼此两两交叉，其中，第一线LPG连接第一传输门晶体管PG1的几何中心PG1C以及第二传输门晶体管PG2的几何中心PG2C；第二线LPD连接第一下拉晶体管PD1的几何中心PD1C以及第二下拉晶体管PD2的几何中心PD2C；以及第三线LPU连接第一上拉晶体管PU1的几何中心PU1C以及第二上拉晶体管PU2的几何中心PU2C。在一些实施例中，第一下拉晶体管PD1的几何中心PD1C、第一上拉晶体管PU1的几何中心PU1C、第二传输门晶体管PG2的几何中心PG2C以及读取传输门晶体管RPG的几何中心RPGC均设置在平行于X方向的线LH1上。第一传输门晶体管PG1的几何中心PG1C、第二上拉晶体管PU2的几何中心PU2C、第二下拉晶体管PD2的几何中心PD2C以及读取下拉晶体管RPD的几何中心RPDC均设置在平行于X方向的线LH2上。
在一些实施例中，第四栅电极层440的端部306和第二栅电极层420的第一段421和第二段422的金属结305相对于几何中心C设置为点对称，因为端部306和金属结305均与穿过几何中心C的线L1和L2相切，如图3B所示。然而，本发明不限于此。在其它实施例中，金属结305可以设置在比第四栅电极层440的端部306更靠近几何中心C的位置305C1处或比第四栅电极层440的端部306更远离几何中心C的位置305C2处或位置305C1和305C2之间的任何位置。
在一些实施例中，第四栅电极层440的另一端部308和第二栅电极层420的另一端部309相对于几何中心C点对称。
根据一些实施例，为了将读取端口部分中的晶体管的阈值电压相对于写入端口部分中的晶体管的阈值电压调整在预定范围内，可以对读取端口部分并且也可以对写入端口部分中的紧邻读取端口部分的部分实施反向掺杂工艺。在一些实施例中，反向掺杂工艺之后可以是退火工艺以激活掺杂剂。
图3B和图4所示的参考标号200表示反向掺杂区域以调节其中形成的晶体管的阈值电压。本领域普通技术人员应该理解，在反向掺杂工艺期间，仅区域200用反向掺杂工艺中提供的杂质(掺杂剂)反向掺杂，而SRAM单元10的其余区域未用反向掺杂工艺中提供的杂质掺杂。因此，可以将读取端口部分中的晶体管的阈值电压增加至根据具体设计的水平，并且同时，将第二下拉晶体管PD2的阈值电压增加至接近或基本等于第一下拉晶体管PD1的电压的水平，从而减小第一下拉晶体管PD1和第二下拉晶体管PD2的阈值电压的差，以减轻或最小化由第二栅电极层420和第四栅电极层440的不对称配置引起的不利影响。
在一些实施例中，在半导体鳍由基于Si基半导体材料制成的情况下，包括但不限于B、Al、N、Ga、In或它们的组合的一种或多种P型掺杂剂可以用作反向掺杂工艺中的掺杂剂。本领域普通技术人员应该理解，当用于形成半导体鳍的材料改变时，可以从其它材料中选择P型掺杂剂。在一些实施例中，杂质的掺杂浓度为约3×1013/cm3至约3.5×1013/cm3。
通过利用以上掺杂浓度范围将以上示例性杂质反向掺杂至读取端口部分以及写入端口部分的紧邻读取端口部分的部分中，使得第二下拉晶体管PD2的阈值电压和第一下拉晶体管PD1的阈值电压的差不大于例如3％，并且Vccmin(SRAM单元10将正常运转的最小电压)可以减小例如55mV至60mV。在一些实施例中，第一下拉晶体管PD1的阈值电压略大于第二下拉晶体管PD2的阈值电压。该差定义为等于(VthPD1-VthPD2)/VthPD1×100％的绝对值，其中，VthPD1是第一下拉晶体管PD1的阈值电压，并且VthPD2是第二下拉晶体管PD2的阈值电压。
另一方面，如果杂质的掺杂浓度大于约3.5×1013/cm3，则由于在用于形成相应的晶体管的沟道区域的区域中的过掺杂杂质，SRAM单元10可能不能正常运转，并且如果杂质的掺杂浓度小于约3×1013/cm3，则第二下拉晶体管PD2的阈值电压仍然可以显著低于第一下拉晶体管PD1的阈值电压，从而影响SRAM单元10的性能。
本领域普通技术人员应该理解，如果反向掺杂工艺中提供的杂质掺杂在SRAM单元10的其余区域中，则这种掺杂是不期望的，这可能由例如掺杂的杂质在区域200的边界和其余区域周围扩散和/或由反向掺杂工艺期间在其余区域上方的注入掩模的不完全阻挡引起。这种预期的掺杂(如果存在)被省略以通过反向掺杂工艺限定掺杂区域200。
本领域普通技术人员应该理解，如果在反向掺杂工艺之前，由于杂质预先存在于用于制造SRAM单元10的衬底中或由于在衬底200中形成阱，则杂质预先存在于其余区域中。这些杂质的浓度水平低于通过反向掺杂工艺注入的那些浓度水平，因此不计入以确定通过反向掺杂工艺的掺杂剂的掺杂浓度。
如图4所示，区域200沿着X方向从第四边界304连续地延伸至第三半导体鳍330和第四半导体鳍340之间的中间区域，并且在第一边界301和第二边界302之间连续地延伸。在一些实施例中，区域200的位于第三半导体鳍330和第四半导体鳍340之间的中间区域中的边界沿着Y方向线性延伸。
仍然参照图4，S0是第三半导体鳍330与第四半导体鳍340之间在X方向上的距离，并且S1是第四半导体鳍340与区域200的位于第三半导体鳍330和第四半导体鳍340之间的中间区域中的边界之间在X方向上的距离。在一些实施例中，S1和S0满足0.4≤S1/S0≤0.5，从而可以确保第二下拉晶体管PD2的阈值电压和第二上拉晶体管PU2的阈值电压。另一方面，如果S1/S0小于0.4，则第二下拉晶体管PD2的阈值电压不能被有效地调节为基本等于或非常接近第一下拉晶体管PD1的阈值电压，并且如果S1/S0大于0.5，则第二上拉晶体管PU2的阈值电压可以受到影响而不能基本等于第一上拉晶体管PU1的阈值电压。
图6至图9示出了沿着示出制造SRAM单元的工艺步骤的图4中的线V-V’截取的截面图。为了简单起见，将仅描述沿着线V-V’截取的可见结构。本领域普通技术人员应该意识到，可以相应地制造沿着线V-V’截取的不可见的其它结构，因此将省略这种描述。
如图6所示，第三半导体鳍330、第四半导体鳍340和第五半导体鳍350形成为从半导体衬底300突出。半导体衬底300可以是由例如Si、Ge、SiGe、SiC、SiP、SiPC、InP、InAs、GaAs、AlInAs、InGaP、InGaAs、GaAsSb、GaPN、AlPN以及任何其它合适的材料中的一种形成的半导体衬底。诸如浅沟槽隔离(STI)的隔离层311可以覆盖第三半导体鳍330、第四半导体鳍340和第五半导体鳍350的下部。
可以通过去除部分衬底300形成第三半导体鳍330、第四半导体鳍340和第五半导体鳍350。在其它实施例中，第三半导体鳍330、第四半导体鳍340和第五半导体鳍350可以由绝缘体上硅(SOI)的器件层制成。在这种情况下，去除器件层的部分并且被去除的部分之间的中间部分保留并且变成第三半导体鳍330、第四半导体鳍340和第五半导体鳍350。在其它实施例中，可以通过外延工艺在衬底300上生长第三半导体鳍330、第四半导体鳍340和第五半导体鳍350，并且在这种情况下，第三半导体鳍330、第四半导体鳍340和第五半导体鳍350可以由与衬底300基本相同或不同的材料形成。
如图7所示，形成厚度例如为约1.5nm至约3nm的诸如SiO2层的保护层312以覆盖相应的晶体管的沟道区域。之后，用作平坦化层的BARC层203填充第三半导体鳍330、第四半导体鳍340和第五半导体鳍350之间的间隔并且形成平坦的上表面。在这种情况下，不实施诸如化学机械抛光/平坦化(CMP)的额外的平坦化步骤。BARC层203的厚度和材料选取被选择为适合于193nm技术和/或之上的光刻，诸如极紫外光刻(EUV)技术。在一些实施例中，BARC层203可以是聚甲基丙烯酸甲酯(PMMA)层或任何其它合适的材料。在一些实施例中，可以实施平坦化工艺以确保BARC层203的顶面的平坦度以具有更均匀涂布的光刻胶层204。在一些实施例中，设置在光刻胶层204之下的BARC层203用作底部抗反射涂(BARC)层。在其它实施例中，可以省略防止光刻胶层204与第三半导体鳍330、第四半导体鳍340和第五半导体鳍350直接接触的BARC层203以及保护层312。
仍参照图7，可以使用具有对应于区域200的透明区域2000和对应于区域200以外的其余区域的不透明区域2001的掩模2002来图案化光刻胶层204。
在将掩模2002相对于第三半导体鳍330、第四半导体鳍340和第五半导体鳍350对准之后，可以实施光刻工艺，随后是显影工艺，从而将光刻胶层204图案化成图8所示的光刻胶图案206。例如通过湿或干蚀刻来去除由光刻胶图案206暴露的BARC层203的部分，从而使得BARC层203变成BARC图案205。
如图9所示，使用光刻胶图案206和BARC图案205作为注入掩模，利用约10keV至约20keV的注入能级实施反向掺杂工艺。已经在以上描述了反向掺杂工艺中使用的掺杂剂和掺杂浓度，因此此处不再重复。在一些实施例中，可以在反向掺杂工艺之后实施退火工艺。
仍参照图9，提供掺杂剂所经由的路径基本垂直于衬底300的平面。本发明不限于此。在其它实施例中，相对于平行于第三半导体鳍330、第四半导体鳍340和第五半导体鳍350的延伸方向和垂直于衬底300的平面的平面，注入掺杂剂所经由的路径可以倾斜等于或小于约15°。因此，可以更有效地实施对第三半导体鳍330、第四半导体鳍340和第五半导体鳍350的侧面区域的注入。
虽然未在附图中示出，但之后，去除光刻胶图案206、BARC图案205和保护层312。
将参照图10描述形成SRAM单元10的其余工艺。
参照图10中，伪介电层和伪栅电极层形成在上文中形成的具有合适反向掺杂剂的半导体鳍上(1010)。通过光刻工艺图案化伪介电层和伪栅电极层(1020)。之后，在伪栅电极层和伪介电层上形成栅极间隔件(1030)。之后通过去除半导体鳍的未由伪介电层和伪栅电极层覆盖的部分来形成凹槽(1040)。之后，通过生长外延层在凹槽部分中形成源极和漏极区域(1050)。之后，形成下层间介电层以覆盖伪栅电极层，以及随后对下层间介电层实施CMP工艺，暴露伪栅电极层(1060)。之后，去除伪栅电极层和伪介电层(1070)以形成栅极间隔。下一步，在栅极间隔中的半导体鳍上方形成诸如上述栅极绝缘层136的介电层并且形成栅电极层，栅电极层每个均包括例如上述一个或多个段421、422和433(1080)。之后，在下层间电介质和栅电极层上方形成上层间电介质(1090)。图案化上层间电介质以具有露出源极和漏极区域的开口，从而使得可以在开口中形成接触件(1100)。下一步，形成和图案化额外的一个或多个层间电介质，随后是金属沉积工艺，以形成其它接触件、通孔和金属层，从而实现SRAM单元10的内部和外部连接。
SRAM 10的制造方法不限于此。可以修改以上步骤的顺序。例如，可以在步骤1070之后并且在步骤1080之前实施用于提高相应的晶体管的阈值电压的反向掺杂工艺。
根据一些实施例，如果反向掺杂工艺和额外的掺杂工艺提供相同的掺杂剂，则可以在反向掺杂工艺之前或之后实施额外的掺杂工艺，从而导致半导体鳍中的掺杂剂的掺杂浓度的改变。本领域普通技术人员应该理解，在反向掺杂工艺中提供的掺杂剂被掺杂至指定区域中并且不被施加在非指定区域中，因此即使在额外的掺杂工艺中掺杂额外的掺杂剂，额外的掺杂剂也基本上被均匀地施加至用于形成相同类型晶体管的半导体鳍中的对应区域中。因此，两个相同类型晶体管(一个反向掺杂而另一个未反向掺杂)的对应区域(例如，两个相同类型晶体管的沟道区域)将具有掺杂剂的不同掺杂浓度。根据一些实施例，如果在反向掺杂工艺中使用B，对第一N型晶体管实施反向掺杂工艺，并且不对第二N型晶体管实施反向掺杂工艺，因此即使在N型阱的形成期间掺杂了B，第一N型晶体管的沟道区域的B浓度也大于第二N型晶体管的沟道区域的B浓度。
关于掺杂浓度，在掺杂剂基本均匀分布的区域中的掺杂浓度大于紧邻或围绕该区域的外围区域中的掺杂浓度是确定的。也就是说，本发明中描述的掺杂浓度不是指与所设计的掺杂部分相邻的横向边缘部分、位于所设计的掺杂区域之上的较浅部分或位于所设计的掺杂区域之下的较深区域中的掺杂浓度。在一些实施例中，当两个掺杂浓度彼此对比时，在距参考表面基本相同的深度水平处确定两个掺杂浓度。
图11示出了根据本发明的SRAM单元阵列的布局。
参照图11，在X方向和Y方向上布置多个SRAM单元20形成SRAM单元阵列。在一些实施例中，X方向上的两个紧邻的SRAM单元20相对于它们之间的共同边界线对称，并且Y方向上的两个紧邻的SRAM单元20相对于它们之间的共同边界线对称。在这种情况下，在两个紧邻列的多个SRAM单元20的反向掺杂工艺中掺杂杂质的区域200形成一个连续区域。
在上述实施例中，一个SRAM单元中的区域200是一个连续区域。本发明不限于此。
图12A和12B示出了分别对应于图4和图11所示的布局的修改布局。
附图中的相同参考标号/字符表示具有相同特征的相同或类似的元件。为了避免冗余，将省略重复的描述，并且将在下面描述与已经描述的那些不同的部件。
参照图12A和图12B，参考标号200’表示在反向掺杂工艺中待掺杂杂质的区域。与图4和图11所示的区域200相比，图12A所示的布局20’中的区域200’包括在X方向上彼此间隔开的两个离散部分。两个离散部分的每个覆盖第四半导体鳍340或者第五半导体鳍350。因此，可以将杂质掺杂至诸如半导体鳍区域及其周围的部分中，与图4和图11所示的实例相比，除了各半导体鳍区域之间的中间区域之外，这可以更有效地调节相应的晶体管的阈值电压。
虽然未在附图中示出，但在其它实施例中，图12A中覆盖第四半导体鳍340的左区域200’可以通过减小其在Y方向上的尺寸来修改，同时保持图12A中覆盖第五半导体鳍350的右区域200’不变。在这种情况下，左侧修改的左区域至少覆盖第四半导体鳍340的用于形成第二下拉晶体管PD2的区域，但不覆盖第四半导体鳍340的用于形成第二传输门晶体管PG2的区域。
图13A和图13B示出了分别对应于图4和图11所示的布局的另一修改布局。
参照图13A和图13B，参考标号200”表示在反向掺杂工艺中掺杂杂质的区域。与图4和图11所示的区域200相比，图13A所示的布局20”中的区域200”包括在Y方向上彼此间隔开的两个离散部分。两个离散部分的每个均覆盖第四半导体鳍340和第五半导体鳍350中对应于相应晶体管的沟道区的部分。因此，可以将杂质掺杂至诸如半导体鳍区域的对应于沟道区域的部分的部分中，这可以更有效地调节相应的晶体管的阈值电压。
虽然未在附图中示出，但在其它实施例中，基于图12A所示的两个离散部分200’的配置，可以进一步修改图13A中的两个离散部分200”以变成在X方向上彼此间隔开的两个离散部分，同时保持Y方向上的尺寸不变。
图14示出了对比SRAM单元的简化布局(下文称为“对比例1”)。
参照图14，对比例1的简化布局21与SRAM单元10的简化布局20基本相同，除了掺杂了反向掺杂工艺中提供的掺杂剂的区域211没有覆盖第四半导体鳍340之外。本领域普通技术人员应该理解，图14中未示出的其余层的布局可以与图3A所示的那些相同。将省略这种描述以避免冗余。
图15示出了当根据一些实施例的SRAM单元10的第二下拉晶体管PD2的阈值电压和第一下拉晶体管PD1的阈值电压平衡时，与对比例1的Vccmin相比，SRAM单元10的Vccmin显著减小例如55mV至60mV(标记为“本发明实例”)。根据一些实施例的第二下拉晶体管PD2的阈值电压和第一下拉晶体管PD1的阈值电压在相差约3％的范围内彼此基本相等或接近，与此相对比，对比例1中则彼此相差为17％或更高。
对比例2与SRAM单元10的简化布局20基本相同，除了省略反向掺杂工艺中提供的掺杂剂掺杂的区域200之外。
图16示出了另一对比SRAM单元的简化布局(下文称为“对比例3”)。
参照图16，对比例3的简化布局23与图14所示的对比例1的简化布局21基本相同，除了覆盖第一半导体鳍310的额外的区域212也在反向掺杂工艺中掺杂之外。本领域普通技术人员应该理解，图16中未示出的其余层的布局可以与图3A所示的那些相同。将省略这种描述以避免冗余。
图17示出了当根据一些实施例的SRAM单元10的第二下拉晶体管PD2的阈值电压和第一下拉晶体管PD1的阈值电压平衡时，与对比例2和对比例3的Vccmin相比，SRAM单元10的Vccmin显著减小例如55mV至60mV(标记为“本发明实例”)。根据一些实施例的第二下拉晶体管PD2的阈值电压和第一下拉晶体管PD1的阈值电压在例如约3％内的范围内彼此基本相等或接近，与此相对比，对比例2和3则彼此相差为17％或更高。
图18A示出了根据本发明的实施例的另一SRAM单元的简化布局。图18B示出了相对于图18A所示的简化布局的写入端口部分的晶体管的几何中心的第二栅电极中的端部和第四栅电极的端部的相对位置。图19示出了沿着图18A中的线XIX-XIX’截取的截面图。
图18A所示的根据本发明的实施例的另一SRAM单元的简化布局24与图4所示的存储单元10的简化布局20基本相同。在以下描述中，将仅描述简化布局24中的不同部分。
图4所示的简化布局20中的第二栅电极层420可以由图18A所示的彼此间隔的第一部分420’和第二部分420”替换。
参照图18A和图19，第一部分420’从端部307连续地延伸以覆盖第二下拉晶体管PD2和第二上拉晶体管PU2的沟道区域。沿着X方向与第一部分420’对准的第二部分420”覆盖读取下拉晶体管RPD的沟道区域。第一部分420’和第二部分420”通过介电层800(由例如SiO2、Si3N4、SiON或它们的混合物制成)彼此分隔开，并且通过互连层799(由例如栅极接触层制成)彼此电连接。互连层799设置在介电层800上方以与第一部分420’和第二部分420”接触。
参照图19，第一部分420’包括两个段422’和423，段422’和423具有与图5所示的第二段422和第三段423相同或基本相同的垂直配置，并且第二部分420”具有与图5所示的第一段421相同或基本相同的垂直配置。将省略重复的描述以避免冗余。
现在参照图18A和图18B，当介电层800和互连层799被引入以替换图4中的第二栅电极层420的对应部分时，第四栅电极层440的端部306和第一部分420’的端部307相对于几何中心C设置为点对称。因此，可以进一步改进存储单元的性能。第一部分420’的端部307的位置不限于此。例如，第一部分420’的端部307可以在位置307C1和307C2之间移动。
在一些实施例中，杂质的掺杂浓度为约1.5×1013/cm3至约2.5×1013/cm3。与图4所示的实例相比，使用相对较低的掺杂浓度，这是因为用包括介电层800和互连层799的组合结构替换图4中的第二栅电极层420的对应部分可以减轻图4中的第二栅电极层420和第四栅电极层440的不对称配置的不利影响。通过用以上掺杂浓度范围将以上示例性杂质反向掺杂至读取端口部分以及写入端口部分的紧邻读取端口部分的部分中，使得第二下拉晶体管PD2的阈值电压和第一下拉晶体管PD1的阈值电压相差不大于例如3％，并且Vccmin(SRAM单元10将正常运转的最小电压)可以减小例如55mV至60mV。在一些实施例中，第一下拉晶体管PD1的阈值电压略大于第二下拉晶体管PD2的阈值电压。
另一方面，如果杂质的掺杂浓度大于约2.5×1013/cm3，则由于用于形成相应的晶体管的沟道区域的区域中的过掺杂杂质，SRAM单元10可能不能正常运转，并且如果杂质的掺杂浓度小于约1.5×1013/cm3，则第二下拉晶体管PD2的阈值电压仍然可以显著低于第一下拉晶体管PD1的阈值电压，从而影响SRAM单元10的性能。
在一些实施例中，S1和S0满足0.4≤S1/S0≤0.6。与图4所示的实例相比，S1/S0具有较宽的范围，这是因为用包括介电层800和互连层799的组合结构替换图4中的第二栅电极层420的对应部分可以减轻图4中的第二栅电极层420和第四栅电极层440的不对称配置的不利影响。因此，可以确保第二下拉晶体管PD2的阈值电压和第二上拉晶体管PU2的阈值电压。另一方面，如果S1/S0小于0.4，则第二下拉晶体管PD2的阈值电压不能被有效地调节为基本等于或非常接近第一下拉晶体管PD1的阈值电压，并且如果S1/S0大于0.6，则第二上拉晶体管PU2的阈值电压可以受到影响以致不能基本等于第一上拉晶体管PU1的阈值电压。
图20示出了根据本发明的实施例的另一SRAM单元的简化布局。图21示出了沿着图20中的线XXI-XXI’截取的截面图。
图20所示的根据本发明的实施例的另一SRAM单元的简化布局25与图4所示的存储单元10的简化布局20基本相同。在以下描述中，将仅描述简化布局25中的不同部分。
不是将读取下拉晶体管PRD和读取传输门晶体管RPG形成为图4和图5所示的LVT器件或ULVT器件，而是将读取下拉晶体管PRD和读取传输门晶体管RPG连同包括第一传输门晶体管PG1和第二传输门晶体管PG2以及第一下拉晶体管PD1和第二下拉晶体管PD2的其它N型器件形成为SVT器件。
因此，如图21所示，第二栅电极层220包括在X方向上具有与图5所示的第二段422相同的材料组分的一个连续部分422”，并且将在图21所示的实例中省略图5所示的第一段421。
在其它实施例中，所有的N型晶体管中仅读取传输门晶体管RPG是LVT器件或ULVT器件，并且其余晶体管是SVT器件。在这种情况下，第五栅电极层450的垂直配置可以与图5所示的第一段421的垂直配置相同。
由于以上修改，掺杂反向掺杂工艺中提供的掺杂剂的区域213与图4所示的区域200不同。本领域普通技术人员应该理解，在反向掺杂工艺期间，仅区域213用反向掺杂工艺中提供的杂质(掺杂剂)反向掺杂，而SRAM单元的其余区域未用反向掺杂工艺中提供的杂质掺杂。因此，将第二下拉晶体管PD2的阈值电压增加至接近或基本等于第一下拉晶体管PD1的电压的水平，从而减小第一下拉晶体管PD1和第二下拉晶体管PD2的阈值电压的差，以减轻或最小化由第二栅电极层420和第四栅电极层440的不对称配置引起的不利影响。
在一些实施例中，杂质的掺杂浓度为约1.5×1013/cm3至约2.5×1013/cm3。与图4所示的实例相比，使用相对较低的掺杂浓度，这是因为将图21所示的读取下拉晶体管RPD和读取传输门晶体管的一个或多个修改为SVT器件。通过用以上掺杂浓度范围将以上示例性杂质反向掺杂至读取端口部分以及写入端口部分的紧邻读取端口部分的部分中，使得第二下拉晶体管PD2的阈值电压和第一下拉晶体管PD1的阈值电压的差不大于例如3％，并且Vccmin，即，SRAM单元10将正常运转的最小电压可以减小例如55mV至60mV。在一些实施例中，第一下拉晶体管PD1的阈值电压略大于第二下拉晶体管PD2的阈值电压。
另一方面，如果杂质的掺杂浓度大于约2.5×1013/cm3，则由于用于形成相应的晶体管的沟道区域的区域中的过掺杂杂质，SRAM单元10可能不能正常运转，并且如果杂质的掺杂浓度小于约1.5×1013/cm3，则第二下拉晶体管PD2的阈值电压仍然可以显著低于第一下拉晶体管PD1的阈值电压，从而影响SRAM单元10的性能。
上述实施例针对包括多个FinFET的SRAM单元。本发明不限于此。根据其它实施例，SRAM单元可以由平面晶体管或全环栅晶体管来实现。根据其它实施例，除了SRAM单元之外，可以对任何其它器件实施阈值电压的调节。
根据一些方面，可以通过补偿晶体管的不对称或不平衡阈值电压改进八晶体管SRAM单元或SRAM存储器阵列/器件或任何其它电路的性能。
根据一些方面，与其它晶体管的SRAM单元相比，八晶体管SRAM单元的读取下拉晶体管和读取传输门晶体管可以具有相对较低的阈值电压，从而可以增加SRAM单元的操作速度。根据一些方面，SRAM单元的写入部分中的下拉晶体管的阈值电压的差可以通过对SRAM单元中的一些区域选择性地实施的反向掺杂工艺来减小。
根据一些方面，使用注入掩模来限定反向掺杂区域以提高第二下拉晶体管的阈值电压。根据一些方面，注入掩模至少覆盖用于形成第二下拉晶体管和读取下拉晶体管的区域，从而可以补偿由第二下拉晶体管和读取下拉晶体管的栅电极之间的金属结引起的金属边界效应。根据一些方面，使用注入掩模的注入可以将第一和第二下拉晶体管的阈值电压的差从17％减小至3％，从而实现平衡的器件性能。
根据一些方面，Vccmin(SRAM单元可以正常运转的最小电压)可以减小约55mV至约60mV。
根据一些方面，与没有结合本发明的特征的实例相比，可以实现Vccmin的约55mV至约60mV的改进。
在实施例中，静态随机存取存储器(SRAM)单元包括写入端口，该写入端口包括第一反相器和与第一反相器交叉连接的第二反相器，第一反相器包括第一上拉晶体管和第一下拉晶体管，并且第二反相器包括第二上拉晶体管和第二下拉晶体管；以及读取端口，包括读取传输门晶体管和读取下拉晶体管，读取下拉晶体管和读取传输门晶体管彼此串联连接，读取传输门晶体管、第二下拉晶体管和第二上拉晶体管的栅电极彼此连接。掺杂在第二下拉晶体管和读取下拉晶体管的沟道区域中的杂质的第一掺杂浓度大于掺杂在第一下拉晶体管的沟道区域中的杂质的第二掺杂浓度，或杂质被掺杂在第二下拉晶体管和读取下拉晶体管的沟道区域中，并且不掺杂在第一下拉晶体管的沟道区域中。在实施例中，第一和第二传输门晶体管、第一和第二下拉晶体管、读取传输门晶体管和读取下拉晶体管是第一类型晶体管，第一和第二上拉晶体管是第二类型晶体管，并且杂质是第二类型掺杂剂。在实施例中，SRAM单元还包括沿着第一方向彼此顺序布置并且间隔开的第一至第五半导体鳍，第一下拉晶体管和第一传输门晶体管由第一半导体鳍构成，第一上拉晶体管由第二半导体鳍构成，第二上拉晶体管基于第三半导体鳍制成，第二传输门晶体管和第二下拉晶体管由第四半导体鳍构成，并且读取下拉晶体管和读取传输门晶体管由第五半导体鳍构成，并且杂质被掺杂在第四和第五半导体鳍的上部中。在实施例中，第二下拉晶体管的阈值电压的绝对值大于读取下拉晶体管的阈值电压的绝对值并且小于第一下拉晶体管的阈值电压的绝对值。在实施例中，SRAM单元还包括连续地延伸以覆盖读取下拉晶体管、第二下拉晶体管和第二上拉晶体管的沟道区域的栅电极层，栅电极层包括至少覆盖读取下拉晶体管的沟道区域的第一段、至少覆盖第二下拉晶体管的沟道区域的第二段以及至少覆盖第二上拉晶体管的沟道区域的第三段，读取下拉晶体管、第二下拉晶体管、第二上拉晶体管的栅电极构成栅电极层的部分或整体，并且第一段的功函水平低于的第二段。在实施例中，第一掺杂浓度为约3×1013/cm3至约3.5×1013/cm3。在实施例中，第一和第二段具有金属结。在实施例中，读取传输门晶体管的沟道区域掺杂有具有与第一掺杂浓度基本相同的第三掺杂浓度的杂质。在实施例中，第二下拉晶体管的阈值电压与第一下拉晶体管的阈值电压的绝对值的差不大于3％。在实施例中，SRAM单元还包括覆盖读取下拉晶体管的沟道的第一栅电极层，和连续地延伸以覆盖第二上拉晶体管和第二下拉晶体管的沟道区域的第二栅电极层，第一栅电极和第二栅电极通过填充它们之间的间隔的介电层彼此分隔开，并且通过设置在第一栅电极层、介电层和第二栅电极层上的互连层彼此电连接，第二栅电极层包括至少覆盖第二下拉晶体管的沟道区域的第一段和至少覆盖第二上拉晶体管的沟道区域的第二段，读取下拉晶体管的栅电极构成第一栅电极层的部分或整体，并且第二下拉晶体管和第二上拉晶体管的栅电极构成第二栅电极层的部分或整体，并且第一栅电极层的功函水平低于第二栅电极层的第一段的功函水平。在实施例中，第一掺杂浓度为约1.5×1013/cm3至约2.5×1013/cm3。
在实施例中，静态随机存取存储器(SRAM)单元包括写入端口，该写入端口包括第一反相器和与第一反相器交叉连接的第二反相器，第一反相器包括第一上拉晶体管和第一下拉晶体管，并且第二反相器包括第二上拉晶体管和第二下拉晶体管；以及读取端口，包括读取传输门晶体管和读取下拉晶体管，读取下拉晶体管串联连接至读取传输门晶体管，读取传输门晶体管、第二下拉晶体管和第二上拉晶体管的栅电极彼此连接。掺杂在第二下拉晶体管的沟道区域中的杂质的第一掺杂浓度大于掺杂在第一下拉晶体管的沟道区域中的杂质的第二掺杂浓度和掺杂在读取下拉晶体管的沟道区域中的杂质的第三掺杂浓度，或杂质被掺杂在第二下拉晶体管的沟道区域中并且未掺杂在第一下拉晶体管和读取下拉晶体管的沟道区域中。在实施例中，读取下拉晶体管的阈值电压的绝对值大于读取传输门晶体管的阈值电压的绝对值。在实施例中，SRAM单元还包括连续地延伸以覆盖读取下拉晶体管、第二下拉晶体管和第二上拉晶体管的沟道区域的栅电极层，栅电极层包括至少覆盖读取下拉晶体管和第二下拉晶体管的沟道区域的第一段和至少覆盖第二上拉晶体管的沟道区域的第二段，读取下拉晶体管、第二下拉晶体管和第二上拉晶体管的栅电极构成栅电极层的部分或整体，并且第一段的功函水平沿着栅电极层的延伸方向基本相同。在实施例中，第一掺杂浓度为约1.5×1013/cm3至约2.5×1013/cm3。
在实施例中，半导体器件包括第一和第二晶体管，第一和第二晶体管在第一路径上沿着第一方向以第一晶体管和第二晶体管的顺序布置，在第二路径上沿着第一方向顺序布置的第三至第五晶体管，第二路径在垂直于第一方向的第二方向上与第一路径间隔开；第一栅电极层，沿着第一方向从其第一端连续地延伸至其第二端，并且覆盖第一和第二晶体管的沟道区域；以及第二栅电极层，沿着第一方向从其第三端连续地延伸至其第四端，并且至少覆盖第三和第四晶体管的沟道区域，第三至第五晶体管的栅电极彼此电连接并且第三和第四晶体管的栅电极构成第二栅电极层的部分或整体。在实施例中，第一、第三和第五晶体管是第一类型晶体管，并且第二和第四晶体管是第二类型晶体管，第一栅电极层的第二端和第二栅电极层的第三端相对于第一至第四晶体管的几何中心点对称，并且掺杂在第四和第五晶体管的沟道区域中的第二类型杂质的第一掺杂浓度大于掺杂在第一晶体管的沟道区域中的第二类型杂质的第二掺杂浓度，或第二类型杂质被掺杂在第四和第五晶体管的沟道区域中，并且不掺杂在第一晶体管的沟道区域中。在实施例中，第二栅电极层沿着第一方向从其第三端连续地延伸至其第四端，并且包括分别至少覆盖第三至第五晶体管的沟道区域的第一段至第三段，第三至第五晶体管的栅电极构成第二栅电极层的部分或整体，第一栅电极层的第一端和第二栅电极层的第四端相对于第一至第四晶体管的几何中心点对称，并且第二段的功函水平高于第三段的功函水平。在实施例中，第一掺杂浓度为约3×1013/cm3至约3.5×1013/cm3。在实施例中，半导体器件还包括至少覆盖第五晶体管的沟道区域的第三栅电极层，该第三栅电极层通过介电层与第二栅电极层分隔开，并且通过设置在第二和第三栅电极层以及介电层上的互连层电连接至第二栅电极层，第五晶体管的栅电极构成第三栅电极层的部分或整体，并且第三栅电极层的功函水平低于第二栅电极层的与互连层接触的部分的功函水平。在实施例中，第一掺杂浓度为约1.5×1013/cm3至约2.5×1013/cm3。
上面概述了若干实施例的特征，使得本领域人员可以更好地理解本发明的方面。本领域人员应该理解，它们可以容易地使用本发明作为基础来设计或修改用于实施与本人所介绍实施例相同的目的和/或实现相同优势的其它工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中它们可以做出多种变化、替换以及改变。

Claims (20)

1.一种静态随机存取存储器(SRAM)单元，包括：
写入端口，包括包含第一上拉晶体管和第一下拉晶体管的第一反相器；以及包含第二上拉晶体管和第二下拉晶体管并且与第一反相器交叉连接的第二反相器；以及
读取端口，包括串联连接的读取传输门晶体管和读取下拉晶体管，所述读取下拉晶体管、所述第二下拉晶体管和所述第二上拉晶体管的相应栅电极彼此电连接，
第一栅电极层，覆盖所述读取下拉晶体管的沟道，
第二栅电极层，连续地延伸以覆盖所述第二上拉晶体管和所述第二下拉晶体管的沟道区域，其中：
所述第一栅电极层与所述第二栅电极层分隔，或
所述第一栅电极层和所述第二栅电极层接触以形成连续延伸的整体栅电极层，其中，所述第一栅电极层和所述第二栅电极层之间形成金属结，
其中，掺杂在所述第二下拉晶体管和所述读取下拉晶体管的沟道区域中的杂质的第一掺杂浓度大于掺杂在所述第一下拉晶体管的沟道区域中的杂质的第二掺杂浓度，或所述杂质被掺杂在所述第二下拉晶体管和所述读取下拉晶体管的沟道区域中，而没有掺杂在所述第一下拉晶体管的沟道区域中。
2.根据权利要求1所述的静态随机存取存储器单元，还包括：第一传输门晶体管和第二传输门晶体管，其中，所述第一传输门晶体管和所述第二传输门晶体管、所述第一下拉晶体管和所述第二下拉晶体管、所述读取传输门晶体管和所述读取下拉晶体管是第一类型晶体管，
所述第一上拉晶体管和所述第二上拉晶体管是第二类型晶体管，以及
所述杂质是第二类型掺杂剂。
3.根据权利要求1所述的静态随机存取存储器单元，还包括：第一传输门晶体管和第二传输门晶体管以及沿着第一方向彼此顺序布置并且间隔开的第一半导体鳍至第五半导体鳍，其中：
所述第一下拉晶体管和所述第一传输门晶体管由所述第一半导体鳍构成，所述第一上拉晶体管由第二半导体鳍构成，所述第二上拉晶体管由第三半导体鳍构成，所述第二传输门晶体管和所述第二下拉晶体管由所述第四半导体鳍构成，并且所述读取下拉晶体管和所述读取传输门晶体管由所述第五半导体鳍构成，以及
所述杂质被掺杂在所述第四半导体鳍和所述第五半导体鳍的上部中。
4.根据权利要求1所述的静态随机存取存储器单元，其中，所述第二下拉晶体管的阈值电压的绝对值大于所述读取下拉晶体管的阈值电压的绝对值并且小于所述第一下拉晶体管的阈值电压的绝对值。
5.根据权利要求1所述的静态随机存取存储器单元，其中，当所述第一栅电极层和所述第二栅电极层接触时，所述整体栅电极层连续地延伸以覆盖所述读取下拉晶体管、所述第二下拉晶体管和所述第二上拉晶体管的沟道区域，其中：
所述第二栅电极层包括至少覆盖所述第二下拉晶体管的沟道区域的第一段以及至少覆盖所述第二上拉晶体管的沟道区域的第二段，
所述读取下拉晶体管、所述第二下拉晶体管、所述第二上拉晶体管的相应栅电极构成所述整体栅电极层的部分或整体，以及
所述第一栅电极层的功函水平低于所述第二栅电极层的第一段的功函水平。
6.根据权利要求5所述的静态随机存取存储器单元，其中，所述第一掺杂浓度为3×1013/cm3至3.5×1013/cm3。
7.根据权利要求5所述的静态随机存取存储器单元，其中，所述第一栅电极层和所述第二栅电极层的第一段具有金属结。
8.根据权利要求1所述的静态随机存取存储器单元，其中，所述读取传输门晶体管的沟道区域掺杂有具有与所述第一掺杂浓度基本相同的第三掺杂浓度的杂质。
9.根据权利要求1所述的静态随机存取存储器单元，其中，所述第二下拉晶体管的阈值电压与所述第一下拉晶体管的阈值电压的差的绝对值与所述所述第一下拉晶体管的阈值电压的百分比不大于3％。
10.根据权利要求1所述的静态随机存取存储器单元，其中，当所述第一栅电极层和所述第二栅电极层分隔开时，
所述第一栅电极层和所述第二栅电极层通过填充它们之间的间隔的介电层彼此分隔开，并且通过设置在所述第一栅电极层、所述介电层和所述第二栅电极层上的互连层彼此电连接，
所述第二栅电极层包括至少覆盖所述第二下拉晶体管的沟道区域的第一段和至少覆盖所述第二上拉晶体管的沟道区域的第二段，
所述读取下拉晶体管的栅电极构成所述第一栅电极层的部分或整体，并且所述第二下拉晶体管和所述第二上拉晶体管的栅电极构成所述第二栅电极层的部分或整体，以及
所述第一栅电极层的功函水平低于所述第二栅电极层的第一段的功函水平。
11.根据权利要求10所述的静态随机存取存储器单元，其中，所述第一掺杂浓度为1.5×1013/cm3至2.5×1013/cm3。
12.一种静态随机存取存储器(SRAM)单元，包括：
写入端口，包括包含第一上拉晶体管和第一下拉晶体管的第一反相器；以及包含第二上拉晶体管和第二下拉晶体管并且与第一反相器交叉连接的第二反相器；以及
读取端口，包括串联连接的读取传输门晶体管和读取下拉晶体管，所述读取传输门晶体管、所述第二下拉晶体管和所述第二上拉晶体管的相应栅电极彼此连接，
栅电极层，连续地延伸以覆盖所述读取下拉晶体管、所述第二下拉晶体管和所述第二上拉晶体管的沟道区域，其中：
所述栅电极层包括至少覆盖所述读取下拉晶体管和所述第二下拉晶体管的沟道区域的第一段和至少覆盖所述第二上拉晶体管的沟道区域的第二段，
所述读取下拉晶体管、所述第二下拉晶体管和所述第二上拉晶体管的相应的栅电极构成栅电极层的部分或整体，和
所述第一段的功函水平沿着所述栅电极层的延伸方向基本相同，其中，掺杂在所述第二下拉晶体管的沟道区域中的杂质的第一掺杂浓度大于掺杂在所述第一下拉晶体管的沟道区域中的杂质的第二掺杂浓度和掺杂在所述读取下拉晶体管的沟道区域中的杂质的第三掺杂浓度，或所述杂质被掺杂在所述第二下拉晶体管的沟道区域中而未掺杂在所述第一下拉晶体管和所述读取下拉晶体管的沟道区域中。
13.根据权利要求12所述的静态随机存取存储器单元，其中，所述读取下拉晶体管的阈值电压的绝对值大于所述读取传输门晶体管的阈值电压的绝对值。
14.根据权利要求12所述的静态随机存取存储器单元，其中，所述第二下拉晶体管的阈值电压与所述第一下拉晶体管的阈值电压的差的绝对值与所述第一下拉晶体管的阈值电压的百分比不大于3％。
15.根据权利要求12所述的静态随机存取存储器单元，其中，所述第一掺杂浓度为1.5×1013/cm3至2.5×1013/cm3。
16.一种半导体器件，包括：
第一晶体管和第二晶体管，沿着第一方向顺序布置在第一路径上；
第三晶体管至第五晶体管，沿着所述第一方向顺序布置在第二路径上，所述第二路径在垂直于所述第一方向的第二方向上与所述第一路径间隔开；
第一栅电极层，沿着所述第一方向从其第一端连续地延伸至其第二端，并且覆盖所述第一晶体管和所述第二晶体管的沟道区域；以及
第二栅电极层，沿着所述第一方向从其第三端连续地延伸至其第四端，并且至少覆盖所述第三晶体管和所述第四晶体管的沟道区域，所述第三晶体管至所述第五晶体管的栅电极彼此电连接并且所述第三晶体管和所述第四晶体管的栅电极构成所述第二栅电极层的部分或整体，其中：
所述第一晶体管、所述第三晶体管和所述第五晶体管是第一类型晶体管，并且所述第二晶体管和所述第四晶体管是第二类型晶体管，
所述第一栅电极层的第二端和所述第二栅电极层的第三端相对于所述第一晶体管至所述第四晶体管的几何中心点对称，以及
掺杂在所述第四晶体管和所述第五晶体管的沟道区域中的第二类型杂质的第一掺杂浓度大于掺杂在所述第一晶体管的沟道区域中的所述第二类型杂质的第二掺杂浓度，或所述第二类型杂质被掺杂在所述第四晶体管和所述第五晶体管的沟道区域中，而没有掺杂在所述第一晶体管的沟道区域中。
17.根据权利要求16所述的半导体器件，其中：
所述第二栅电极层沿着所述第一方向从其所述第三端连续地延伸至其所述第四端，并且包括分别至少覆盖所述第三晶体管至所述第五晶体管的沟道区域的第一段至第三段，所述第三晶体管至所述第五晶体管的栅电极构成所述第二栅电极层的部分或整体，
所述第一栅电极层的所述第一端和所述第二栅电极层的所述第四端相对于所述第一晶体管至所述第四晶体管的几何中心点对称，以及
所述第二段的功函水平高于所述第三段的功函水平。
18.根据权利要求17所述的半导体器件，其中，所述第一掺杂浓度为3×1013/cm3至3.5×1013/cm3。
19.根据权利要求16所述的半导体器件，还包括：第三栅电极层，至少覆盖所述第五晶体管的沟道区域，所述第三栅电极层通过介电层与所述第二栅电极层分隔开，并且通过设置在所述第二栅电极层和所述第三栅电极层以及所述介电层上的互连层电连接至所述第二栅电极层，其中：
所述第五晶体管的栅电极构成所述第三栅电极层的部分或整体，以及
所述第三栅电极层的功函水平低于所述第二栅电极层的与所述互连层接触的部分的功函水平。
20.根据权利要求16所述的半导体器件，其中，所述第一掺杂浓度为1.5×1013/cm3至2.5×1013/cm3。
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