CN115116850A - 半导体装置的制造方法 - Google Patents

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CN115116850A
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CN
China
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layer
source
drain
region
gate
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林士豪
杨智铨
陈稚轩
陈柏宁
周佳弘
苏信文
黄志翔
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Taiwan Semiconductor Manufacturing Co TSMC Ltd
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Abstract

半导体装置的制造方法包含在装置区中提供鳍元件，以及在鳍元件上方形成虚设栅极。在一些实施例中，方法更包含在相邻于虚设栅极的源极/漏极区中形成源极/漏极部件。在一些情况中，源极/漏极部件包含底部区及顶部区，顶部区在顶部区与底部区之间的界面接触底部区。在一些实施例中，方法更包含将多个掺杂物杂质植入源极/漏极部件中。在一些范例中，多个掺杂物杂质包含底部区中的第一掺杂物的布植以及顶部区的第二掺杂物的布植。在一些实施例中，第一掺杂物具有底部区中的第一渐变掺杂轮廓，且第二掺杂物具有顶部区中的第二渐变掺杂轮廓。

Description

半导体装置的制造方法
技术领域
本发明实施例是有关于半导体技术，且特别是有关于半导体装置及其制造方法。
背景技术
电子产业对更小、更快的电子装置的需求不断增长，这些装置同时能够支持更多日益复杂和精密的功能。因此，半导体产业持续有制造低成本、高效能及低功耗集成电路(integrated circuits，ICs)的趋势。到目前为止，这些目标在很大程度上是通过缩小半导体集成电路尺寸(例如，最小部件尺寸)来实现的，进而改善生产效率并降低相关成本。然而，此元件尺寸微缩化也增加了半导体制造过程的复杂性。因此，实现半导体集成电路和装置的持续进步需要半导体制造过程及技术的类似进步。
近来，已引进多栅极装置通过增加栅极通道耦合、降低关态电流及减少短通道效应(short-channel effects，SCEs)来改善栅极控制。已引进的一种此类多栅极装置为鳍式场效晶体管(fin field-effect transistor，FinFET)。鳍式场效晶体管得名于鳍状结构，鳍状结构从形成鳍的基板延伸出来，并用于形成场效晶体管的通道。另一种多栅极装置是全绕式栅极(gate-all-around，GAA)晶体管，部分用于解决与鳍式场效晶体管相关的效能挑战。全绕式栅极晶体管得名于全绕式栅极晶体管的栅极结构延伸完全环绕通道，以提供比鳍式场效晶体管更好的静电控制。鳍式场效晶体管和全绕式栅极晶体管与传统的互补式金属氧化物半导体(complementary metal-oxide-semiconductor，CMOS)制程相容，且鳍式场效晶体管和全绕式栅极晶体管的三维结构允许其能够在保持栅极控制和减轻短通道效应的同时进行积极的元件尺寸微缩化。
一般来说，可以在鳍式场效晶体管不再满足效能要求的情况下，使用全绕式栅极晶体管。然而，尽管具有许多理想的特性，但是由于半导体集成电路尺寸的不断微缩化的缘故，全绕式栅极晶体管制造仍然持续面临挑战。
因此，现有技术并非在所有方面都完全令人满意。
发明内容
在一些实施例中，提供半导体装置的制造方法，此方法包含提供从基底延伸的鳍；在鳍上方形成栅极结构；在相邻于栅极结构的源极/漏极区中形成源极/漏极部件；以及对源极/漏极部件进行掺杂，以在源极/漏极部件中提供渐变掺杂轮廓，其中沿垂直于基底的顶表面的方向定义渐变掺杂轮廓。
在一些实施例中，提供半导体装置的制造方法，此方法包含在装置区提供鳍元件；在鳍元件上方形成虚设栅极；在相邻于虚设栅极的源极/漏极区中形成源极/漏极部件，其中源极/漏极部件包含底部区及顶部区，顶部区在顶部区与底部区之间的界面接触底部区；以及将多个掺杂物杂质植入源极/漏极部件中，其中多个掺杂物杂质包含底部区中的第一掺杂物的布植以及顶部区的第二掺杂物的布植，其中第一掺杂物具有底部区中的第一渐变掺杂轮廓，且其中第二掺杂物具有顶部区中的第二渐变掺杂轮廓。
在另外一些实施例中，提供半导体装置，半导体装置包含第一栅极结构，形成于基底的第一装置区中的第一鳍上方，及第一源极/漏极部件，相邻于第一栅极结构，其中第一源极/漏极部件包含第一底部区及在第一界面接触第一底部区的第一顶部区；以及第二栅极结构，形成于基底的第二装置区中的第二鳍上方，及第二源极/漏极部件，相邻于第二栅极结构，其中第二源极/漏极部件包含第二底部区及在第二界面接触第二底部区的第二顶部区；其中第一底部区及第二底部区包含具有第一渐变掺杂轮廓的第一掺杂物种，其中第一顶部区包含具有第二渐变掺杂轮廓的第二掺杂物种，且其中第二顶部区包含具有第三渐变掺杂轮廓的第三掺杂物种。
附图说明
根据以下的详细说明并配合所附图式可以更加理解本发明实施例。应注意的是，根据本产业的标准惯例，图示中的各种部件(feature)并未必按照比例绘制。事实上，可能任意的放大或缩小各种部件的尺寸，以做清楚的说明。
图1提供依据一些实施例的多栅极装置的简化俯视布局示意图。
图2为依据本发明实施例的一个或多个方面，半导体装置300的制造方法的流程图。
图3A、图4A、图5A、图6A、图7A、图8A、图9A、图10A、图11A、图12A、图13A、图14A、图15A、图16A、图17A、图18A、图19A、图 20A和图23A提供依据一些实施例，沿大致平行于图1的区段BB’定义的平面的半导体装置300的实施例的剖面示意图。
图3B、图3C、图4B、图4C、图5B、图5C、图6B、图6C、图7B、图7C、图8B、图8C、图9B、图9C、图10B、图10C、图11B、图11C、图12B、图12C、图13B、图13C、图14B、图14C、图15B、图15C、图16B、图16C、图17B、图17C、图18B、图18C、图19B、图19C、图20B、图20C和图23B、图23C 图提供依据一些实施例，沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。
图21提供依据一些实施例，图12C和图20B的一部分的示意图。
图22提供依据一些实施例，图21的半导体装置300的一部分的放大示意图。
图24提供依据本发明实施例的各方面，在静态随机存取存储器阵列的存储器单元中实现的静态随机存取存储器单元的例示性电路图。
其中，附图标记说明如下：
100：多栅极装置
104：鳍元件
105，107：源极/漏极区
108：栅极结构
200：方法
202，204，206，208，210，212，214，216，218，220，222，224，226， 228，230，232，234，236：方框
300：半导体装置
302：基底
302A：基底部分
304：鳍
305：p型装置区
307：n型装置区
309，311：栅极堆叠物
308，310：外延层
312：浅沟槽隔离部件
314，316：硬遮罩层
402，402A，402B：间隔层
502，1302：第一硬遮罩层
504，1304：第二硬遮罩层
506，1306：光阻层
508，702，1308，1502：沟槽
902，1702：凹口
1002，1802：内部间隔材料层
1102，1902：内部间隙壁
1202，2002：源极/漏极部件
1204，2004：布植制程
1206，2006：图案化硬遮罩层
1208，2008：部分
1310：氮化物层
2102，2104，2108：源极/漏极层
2106：硅化物层
2202，2204：箭头
2206：离子布植剂量分布
2400：静态随机存取存储器单元
2410，2420：反向器
L0，L1，L2：层
SD1，SD2，SD3，SD4，SD5：区域
PG-1，PG-2：通道栅极晶体管
PU-1，PU-2：上拉晶体管
PD-1，PD-2：下拉晶体管
Vdd，Vss：电源供应电压
BL：位元线
WL：字元线
BLB：互补位元线
SN，SNB：存储节点
Icell：单元电流
具体实施方式
要了解的是以下的公开内容提供许多不同的实施例或范例，以实施提供的主体的不同部件。以下叙述各个构件及其排列方式的特定范例，以求简化公开内容的说明。当然，这些仅为范例并非用以限定本发明。例如，元件的尺寸不限于本揭示的一实施方式的范围或数值，但可取决于元件的处理条件及/或要求性质。此外，在随后描述中在第二部件上方或在第二部件上形成第一部件的包括第一及第二部件形成为直接接触的实施例，以及亦可包括额外部件可形成在第一及第二部件之间，使得第一及第二部件可不直接接触的实施例。此外，公开内容中不同范例可能使用重复的参考符号及/或用字。这些重复符号或用字是为了简化与清晰的目的，并非用以限定各个实施例及/或所述外观结构之间的关系。
再者，为了方便描述图式中一元件或部件与另一(复数)元件或(复数)部件的关系，可使用空间相关用语，例如“在...之下”、“下方”、“下部”、“在...之上”、“上部”及类似的用语。除了图式所绘示的方位之外，空间相关用语也涵盖装置在使用或操作中的不同方位。所述装置也可被另外定位 (例如，旋转90度或者位于其他方位)，并对应地解读所使用的空间相关用语的描述。
应注意的是，本文以多栅极晶体管的形式呈现本发明实施例。多栅极晶体管包含晶体管的栅极结构形成于通道区的至少两面上。这些多栅极装置可包含p型金属氧化物半导体多栅极装置或n型金属氧化物半导体多栅极装置。由于它们的鳍状结构，特定范例可在本文中被呈现并称为鳍式场效晶体管。本文也呈现一种被称为全绕式栅极(GAA)晶体管的多栅极晶体管的实施例。全绕式栅极晶体管包含具有栅极结构或栅极结构的一部分形成于通道区的4 个面上(例如围绕通道区的一部分)的任何装置。本文呈现的装置也包含具有通道区设置于半导体通道层中的实施例。在各种实施例中，半导体通道层可包含纳米片通道、纳米线通道、棒状通道及/或其他合适的通道外形。本文呈现的实施例装置可具有与单一、连续的栅极结构相关的一个或多个通道区(例如半导体通道层)。然而，本发明所属技术领域中具通常知识者将理解这些教示可应用至单一通道(例如单一半导体通道层)或任何数量的通道。本发明所属技术领域中具通常知识者可理解半导体装置的其他范例可受益于本发明实施例的各方面。
在各种范例中，全绕式栅极源极/漏极部件可使用可包含多个外延成长层的多层形成。在一些范例中，第一源极/漏极层可包含低掺杂层来防止向外扩散及/或抑制漏电流，而第二源极/漏极层可包含高掺杂层来降低源极/漏极接触电阻。然而，在一些范例中，第一源极/漏极层或第二源极/漏极层的任一者的次优掺杂(suboptimal doping)可导致各种问题。举例来说，此种次优掺杂可能降低全绕式栅极装置的短通道控制，并导致高次临界漏电、接面漏电及增加的寄生电容。再者，当此种全绕式栅极装置用于形成静态随机存取存储器(static random-access memory，SRAM)装置，此种次优掺杂可能导致不平衡的通道栅极(pass-gate，PG)/上拉(pull-up，PU)临界电压(Vt)及次优α比率(PU Idsat/PG Idsat)，上述两者对于提供所期望的静态随机存取存储器单元操作裕度至关重要。更特别来说，对于高度微缩化的静态随机存取存储器装置，全绕式栅极装置效能对静态随机存取存储器单元操作的速度和功耗至关重要。
本发明实施例提供优于现有技术的优点，但应当理解的是，其他实施例可提供不同的优点，但是本文并不必要讨论所有优点，且所有实施例必不需要特定优点。举例来说，本文讨论的实施例包含提供具有改善的源极/漏极部件的多栅极装置的方法及结构(例如全绕式栅极晶体管)。在一些实施例中，在形成源极/漏极外延部件之后，进行一个或多个掺杂物布植制程来掺杂源极 /漏极外延部件。在各种范例中，配置一个或多个掺杂物布植制程，以提供植入的源极/漏极外延部件中的掺杂物梯度。在一些情况中，每个用于形成源极/漏极外延部件的外延层可各自在对应的外延层中也包含掺杂物梯度。在一些实施例中，掺杂物梯度可沿垂直方向(例如垂直于基底顶表面的方向)定义。举例来说，特定外延层的掺杂浓度可沿垂直方向增加或减少。在一些实施例中，第一源极/漏极层可掺杂碳(C)(例如通过离子布植)，其中碳掺杂物的浓度在第一源极/漏极层的底部最大(例如最重掺杂)，且其中碳掺杂物的浓度在第一源极/漏极层的顶部减少至最小(例如最轻掺杂)。在一些实施例中，碳掺杂物可用于抑制底部源极/漏极漏电流，并防止掺杂物外扩散。取决于装置类型，第二源极/漏极层也可掺杂(例如通过离子布植)磷(P)或硼(B)杂质，其中磷或硼掺杂物的浓度在第二源极/漏极层的顶部最大(例如最重掺杂)，且其中磷或硼掺杂物的浓度在相邻于第一源极/漏极层的顶部的第二源极/漏极层的底部减少至最小(例如最轻掺杂)。在一些实施例中，在第二源极/漏极层的底部的磷或硼掺杂物的低掺杂浓度可用于抑制底部源极/漏极漏电流，而在第二源极/ 漏极层的顶部的磷或硼掺杂物的高掺杂浓度可用以改善接触电阻。在一些情况中，举例来说，当使用全绕式栅极晶体管来制造静态随机存取存储器装置时，通道栅极(PG)或下拉(PD)装置的第二源极/漏极层可掺杂磷，而上拉(PU) 装置的第二源极/漏极层可掺杂硼。在一些实施例中，第一源极/漏极层的碳布植可用于通道栅极、下拉及上拉装置。依据本文公开的实施例，所公开在源极/漏极外延部件中的掺杂物梯度提供全绕式栅极晶体管改善的源极/漏极部件，进而为静态随机存取存储器装置提供改善的短通道控制、较小的次临界漏电流、改善的静态随机存取存储器单元产率及改善的操作裕度。其他实施例和优点对于本领域技术人员在阅读本发明实施例之后将为显而易见的。
为了以下讨论的目的，图1提供多栅极装置100的简化俯视布局示意图。在各种实施例中，多栅极装置100可包含鳍式场效晶体管装置、全绕式栅极晶体管或其他类型的多栅极装置。多栅极装置100可包含从基底延伸的多个鳍元件104、设置于鳍元件104上方并围绕鳍元件104的栅极结构108以及源极/漏极区105和107，其中源极/漏极区105和107形成于鳍元件104中、鳍元件104上及/或围绕鳍元件104。多栅极装置100的通道区可包含多个半导体通道层(例如当多栅极装置100包含全绕式栅极晶体管)，多个半导体通道层设置于鳍元件104中、栅极结构108下方，且沿大致平行于图1的区段 AA’的平面。在一些实施例中，侧壁间隙壁可形成于栅极结构108的侧壁上。以下参考图2的方法进一步讨论多栅极装置100的各种其他部件。
请参照图2，图2显示半导体制造的方法200，方法200包含半导体装置 300(包含多栅极装置)的制造。依据各种实施例，半导体装置300具有改善的源极/漏极部件。以下参考全绕式栅极晶体管的制造讨论方法200，全绕式栅极晶体管可用于使用静态随机存取存储器装置。然而，应当理解的是，方法 200的各方面可相同地应用至多栅极装置的其他类型，或应用至多栅极装置实现的其他类型的装置，例如核心(逻辑)装置、模拟装置或其他类型的装置，而不偏离本发明实施例的范围。在一些实施例中，方法200可用于制造以上参考图1描述的多栅极装置100。因此，以上参考多栅极装置100描述的一个或多个方面也可应用至方法200。应理解的是，方法200包含具有互补式金属氧化物半导体(CMOS)技术制程流程的部件的步骤，因此在此仅作简要描述。再者，可在方法200之前、之后及/或期间进行额外的步骤。
此外，半导体装置300可包含各种其他装置和部件，例如其他类型的装置，例如额外的晶体管、双极性接面晶体管、电阻、电容、电感、二极管、熔丝及/或其他逻辑电路等，但是为了更佳理解本发明实施例的发明概念而进行了简化。在一些实施例中，半导体装置300包含多个半导体装置(例如晶体管)，这些半导体装置包含可互连的p型晶体管、n型晶体管等。再者，应注意的是，方法200的制程步骤包含参考图式的任何描述仅为例示性，且并非意在限制超出以下请求项中具体记载的内容。
方法200开始于方框202，其中提供基底，基底包含鳍及虚设栅极。请参照图3A、图3B、图3C的范例，在方框202的一实施例中，提供基底302，基底302包含鳍304及栅极堆叠物309和311。图3A提供沿大致平行于图1 的区段BB’定义的平面的半导体装置300的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区。图3A也显示p型装置区305及n型装置区307。在一些实施例中，p型装置区305包含静态随机存取存储器p型装置区，而n型装置区307包含静态随机存取存储器n型装置区。图3B和图 3C提供沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。此外，图3B显示n型装置区307，而图3C显示p型装置区 305。在一些实施例中，基底302可为半导体基底，例如硅基底。基底302可包含各种层，包含形成于半导体基底上的导电层或绝缘层。取决于本发明所属技术领域已知的设计需求，基底302可包含各种掺杂配置。基底302也可包含其他半导体，例如锗(Ge)、碳化硅(SiC)、硅锗(SiGe)或钻石。替代地，基底302可包含化合物半导体及/或合金半导体。再者，基底302可选择性地包含外延层(epitaxial layer，epi-layer)，为了增强效能而作应变，可包含绝缘层上覆硅(silicon-on-insulator，SOI)结构及/或可具有其他合适的增强部件。
鳍304(包含外延层308和310)可通过成长第一组成的外延层(例如后续图案化以形成外延层310)在第二组成的外延层(例如后续图案化以形成外延层 308)之间来形成。在一实施例中，第一组成的外延层(例如用以形成外延层310) 为硅锗(SiGe)，而第二组成的外延层(例如用以形成外延层308)为硅(Si)。然而，可能有其他实施例，这些实施例包含提供具有不同氧化速率及/或蚀刻选择性的第一组成及第二组成。举例来说，在一些实施例中，第一组成或第二组成的外延层的任一者可包含其他材料(例如锗)、化合物半导体(例如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟及/或锑化铟)、合金半导体(包含SiGe、GaAsP、AlInAs、AlGaAs、InGaAs、GaInP及/或GaInAsP)或前述的组合。举例来说，第一组成或第二组成的外延层的外延成长可通过分子束外延(molecular beam epitaxy，MBE)制程、金属有机化学气相沉积(metalorganic chemical vapor deposition，MOCVD)制程及/或其他合适的外延成长制程进行。应注意的是，虽然显示的外延层308和310在鳍304中具有特定堆叠顺序，其中外延层308 为外延层308和310的堆叠物的最顶层，但是可能有其他配置。举例来说，在一些情况中，外延层310可替代地作为外延层308和310的堆叠物的最顶层。换句话说，可交换或不同于图式显示的外延层308和310的成长顺序以及导致的外延层308和310的堆叠顺序，且这些不同的顺序也在本发明实施例的范围中。
鳍304可通过使用合适的制程制造，合适的制程包含光微影和蚀刻制程。光微影制程可包含在半导体装置300上方形成光阻层，将光阻曝光成为一图案，进行曝光后烘烤制程，以及将光阻显影，以形成包含光阻的遮罩元件。在一些实施例中，将光阻图案化以形成遮罩元件的步骤可通过使用电子束 (e-beam)微影制程进行。接着，使用遮罩元件来保护基底302的一部分区域以及形成于其上的层，同时干蚀刻及/或湿蚀刻制程在未受保护的区域中形成沟槽第一组成及第二组成的外延层并进入基底302中，进而留下多个延伸的鳍304。
在各种实施例中，每个鳍304包含由基底302形成的基底部分302A、外延层310(例如包含第一组成)以及外延层308(例如包含第二组成)。在一些范例中，外延层308(例如包含第二组成)或外延层308的一部分可形成半导体装置300的全绕式栅极晶体管。举例来说，外延层308可被称为半导体通道层，半导体通道层用于形成全绕式栅极晶体管的通道区。在各种实施例中，半导体通道层(例如外延层308或外延层308的一部分)可包含纳米片通道、纳米线通道、棒状通道及/或其他合适的通道外观。
应注意的是，虽然显示的鳍304包含3层外延层310及3层外延层308，此仅为显示目的，且并非意在限制超出请求项中具体记载的内容。应理解的是，可形成任何数量的外延层，举例来说，外延层的数量取决于全绕式栅极晶体管的半导体通道层的期望数量。在一些范例中，依据全绕式栅极晶体管 (例如核心(逻辑)装置、静态随机存取存储器装置或模拟装置等)实现的装置类型选择外延层的数量，进而形成半导体通道层的数量。在一些实施例中，外延层308的数量，进而形成半导体通道层的数量在3与10之间。
在一些实施例中，外延层310各具有厚度在约4nm-8nm。在一些范例中，外延层308各具有厚度在约4nm-8nm。如上所述，外延层308可做为后续形成的多栅极装置(例如全绕式栅极晶体管)的通道区，且可至少部分基于装置效能考量来选择外延层308的厚度。外延层310可作为定义后续形成的多栅极装置的相邻通道区之间的间隙距离，且也可至少部分基于装置效能考量来选择外延层310的厚度。
再者，在方框202的实施例中，仍参照图3A、图3B、图3C，在鳍304 之间形成凹陷的浅沟槽隔离(shallow trench isolation，STI)部件312。在一些范例中，在形成鳍304之后，可以介电材料填充鳍304之间的沟槽。在一些实施例中，填充沟槽使用的介电材料可包含SiO2、氮化硅、氮氧化硅、氟掺杂硅酸盐玻璃(fluorine-doped silicate glass，FSG)、低介电常数介电质、前述的组合及/或本领域已知的其他合适材料。在各种范例中，介电材料可通过化学气相沉积制程、次常压化学气相沉积(subatmospheric CVD，SACVD)制程、可流动化学气相沉积制程、原子层沉积(atomic layer deposition，ALD)制程、物理气相沉积(physical vapor deposition，PVD)制程及/或其他合适的制程沉积。
在沉积介电材料之后，可进行化学机械研磨(chemical mechanical polishing，CMP)制程，以移除介电材料的多余部分，并将半导体装置300的顶表面平坦化，以及进行浅沟槽隔离凹陷制程(例如包含湿蚀刻及/或干蚀刻制程)，以将鳍304之间的介电材料凹陷来形成凹陷的浅沟槽隔离部件312。在各种范例中，鳍304延伸至凹陷的浅沟槽隔离部件312之上，以暴露每个鳍304的外延层308和310的外延堆叠物。
再者，在方框202的实施例中，仍参照图3A、图3B、图3C，形成虚设栅极。虽然本文讨论针对取代栅极(栅极后制)制程，其中虚设栅极结构形成且后续被取代，可能有其他配置。在一些实施例中，栅极堆叠物309和311 形成于半导体装置300的鳍304上方。在一实施例中，栅极堆叠物309和311 为虚设(牺牲)栅极堆叠物，在半导体装置300的后续加工阶段中，后续并以最终的栅极堆叠物取代移除虚设(牺牲)栅极堆叠物，如以下讨论。栅极堆叠物309和311在后续加工阶段可通过高介电常数介电层(high-K dielectric layer， HK)及金属栅极电极(metal gate electrode，MG)取代。在一些实施例中，栅极堆叠物309和311形成于基底302上方，且至少部分设置于半导体装置300 的鳍304上方。鳍304在栅极堆叠物309和311下方的部分可被称为通道区。栅极堆叠物309和311也可定义鳍304的源极/漏极区，源极/漏极区例如在鳍304相邻于通道区且在通道区的两侧的区域。在一些实施例中，侧壁间隙壁也可形成于栅极堆叠物309和311的侧壁上，如以下讨论。
在一些实施例中，栅极堆叠物309和311包含介电层及介电层上方的电极层312。栅极堆叠物309和311也可包含一个或多个硬遮罩层314和316。在一些实施例中，硬遮罩层314可包含氮化物层，而硬遮罩层316可包含氧化物层。在一些实施例中，栅极堆叠物309和311通过各种制程步骤形成，例如层沉积、图案化、蚀刻以及其他合适的加工步骤。在一些范例中，层沉积制程包含化学气相沉积(包含低压化学气相沉积和等离子体辅助化学气相沉积)、物理气相沉积、原子层沉积、热氧化、电子束蒸镀或其他合适的沉积技术或前述的组合。在形成栅极堆叠物309和311的范例中，图案化制程包含微影制程(例如光微影或电子束微影)，微影制程可更包含光阻涂布(例如旋涂)、软烤、遮罩对准、曝光、曝光后烘烤、光阻显影、清洗、干燥(例如旋干及/或硬烤)、其他合适的微影技术及/或前述的组合。在一些实施例中，蚀刻制程可包含干蚀刻(例如反应性离子蚀刻(reactive ion etching，RIE))、湿蚀刻及/或其他蚀刻方法。
在一些实施例中，栅极堆叠物309和311的介电层包含氧化硅。替代地或额外地，介电层可包含氮化硅、高介电常数介电材料或其他合适的材料。在一些实施例中，电极层312可包含多晶硅(polysilicon)。在一些实施例中，硬遮罩层314的氮化物包含垫氮化层，垫氮化层可包含Si3N4、氮氧化硅或碳化硅。在一些实施例中，硬遮罩层316的氧化物包含垫氧化层，垫氧化层可包含SiO2。
接着，方法200进行至方框204，其中沉积间隔层。特别来说，间隔层可在形成栅极堆叠物309和311之后沉积。请参照图4A/4B/4C的范例，在方框204的一实施例中，在半导体装置300上方沉积间隔层402。图4A提供沿大致平行于图1的区段BB’定义的平面的半导体装置300的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区，而图4B/4C提供沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。图4A/4B/4C也显示上述的n型装置区307及p型装置区305，图4A/4B/4C 显示间隔层402可沉积于n型装置区307及p型装置区305上方。在一些实施例中，间隔层402可为顺应层。间隔层402可沉积于栅极堆叠物309和311 上方及栅极堆叠物309和311的侧壁上，以及沉积于鳍304上方及鳍304的侧壁上。在一些范例中，间隔层402可具有厚度在约2-10nm。在一些范例中，间隔层402可包含介电材料，例如氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低介电常数材料(例如具有介电常数‘k’<7)及/或前述的组合。在一些实施例中，间隔层402包含多层，例如间隔层402A及形成于间隔层402A上方的间隔层402B，间隔层402A和间隔层402B可包含主要间隙壁、衬垫层和类似物。举例来说，间隔层402可通过在半导体装置300上方沉积介电材料的制程形成，这些制程例如化学气相沉积制程、次常压化学气相沉积(SACVD)制程、可流动化学气相沉积制程、原子层沉积制程、物理气相沉积制程或其他合适的制程。
接着，方法200进行至方框206，其中进行第一源极/漏极光微影制程。请参照图5A/5B/5C的范例，在方框206的一实施例中，进行第一源极/漏极光微影制程，其中第一源极/漏极光微影制程可包含p型区源极/漏极光微影制程。图5A提供沿大致平行于图1的区段BB’定义的平面的半导体装置300 的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区，而图 5B/5C提供沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。作为方框206的第一源极/漏极光微影制程的一部分，可在半导体装置300上方沉积第一硬遮罩(hard mask，HM)层502，在第一硬遮罩层502上方沉积第二硬遮罩层504，以及在第二硬遮罩层504上方形成光阻层506。第一硬遮罩层502和第二硬遮罩层504可各包含氮化硅层，例如 Si3N4、氮氧化硅或碳化硅。第一硬遮罩层502和第二硬遮罩层504可通过化学气相沉积、物理气相沉积、原子层沉积或通过其他合适的制程沉积。在一些实施例中，第一硬遮罩层502可包含底部接触蚀刻停止层(bottom contact etch stop layer，B-CESL)，而第二硬遮罩层504可包含中间接触蚀刻停止层 (middle contact etch stoplayer，M-CESL)。在各种范例中，光阻层506可沉积 (例如通过旋涂)于第二硬遮罩层504上方。在形成光阻层506之后，将光阻层506曝光及显影，以将光阻层506图案化。在一些实施例中，光阻层506 的图案化步骤移除了光阻层506在p型装置区305的部分，而光阻层506在 n型装置区307的部分仍保持完整。在各种实施例中，在将光阻层506图案化之后，可进行蚀刻制程(例如干蚀刻、湿蚀刻或前述的组合)，以蚀刻p型装置区305中的第一硬遮罩层502和第二硬遮罩层504，图案化的光阻层506 作为遮罩，以形成沟槽508。在形成沟槽508之后，在一些实施例中，图案化的光阻层506可通过例如溶剂、光阻剥离、灰化或其他合适技术来移除。然而，第一硬遮罩层502和第二硬遮罩层504仍设置于n型装置区307上方。
接着，方法200进行至方框208，其中进行第一鳍侧壁蚀刻制程。请参照图6A/6B/6C的范例，在方框208的一实施例中，在方框206形成的沟槽 508所暴露的区域(p型装置区305)中进行第一鳍侧壁蚀刻制程。图6A提供沿大致平行于图1的区段BB’定义的平面的半导体装置300的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区，而图6B/6C提供沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。在一些实施例中，第一鳍侧壁蚀刻制程可包含湿蚀刻制程、干蚀刻制程或前述的组合。在一些情况中，第一鳍侧壁蚀刻制程用以移除p型装置区305 中的鳍304上方及鳍304的侧壁的一部分上方的间隔层402(包含间隔层 402A/402B)的一部分，进而暴露p型装置区305中的源极/漏极区的鳍304的外延层308和310的外延堆叠物(图6A)。在一些实施例中，第一鳍侧壁蚀刻制程也可从p型装置区305中的栅极堆叠物309的顶表面及相邻栅极堆叠物 309之间(例如在源极/漏极区)中的外延层308和310的外延堆叠物的顶表面移除间隔层402(包含间隔层402A/402B)的一部分(图6C)。因此，第一鳍侧壁蚀刻制程可用以暴露p型装置区305的源极/漏极区中的外延层308和310，而图案化的第一硬遮罩层502和图案化的第二硬遮罩层504仍保护n型装置区307。在一些实施例中，第一鳍侧壁蚀刻制程也可部分蚀刻第二硬遮罩层 504，进而缩减第二硬遮罩层504的厚度。
接着，方法200进行至方框210，其中进行第一源极/漏极蚀刻制程。请参照图7A/7B/7C的范例，在方框210的一实施例中，进行第一源极/漏极蚀刻制程，以蚀刻p型装置区305的源极/漏极区中的外延层308和310的外延堆叠物。图7A提供沿大致平行于图1的区段BB’定义的平面的半导体装置 300的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区，而图7B/7C提供沿大致平行于图1的区段AA’定义的平面的半导体装置300 的实施例的剖面示意图。在一些实施例中，进行第一源极/漏极蚀刻制程，以移除p型装置区305的源极/漏极区中暴露的外延层308和310，以形成沟槽 702，沟槽702暴露p型装置区305中的鳍304的下方基底部分302A，而图案化的第一硬遮罩层502和图案化的第二硬遮罩层504仍遮蔽n型装置区307。举例来说，第一源极/漏极蚀刻制程可用以移除外延层308和310在上述方框 208的第一鳍侧壁蚀刻制程期间暴露的部分(在p型装置区305的源极/漏极区中)。在一些实施例中，第一源极/漏极蚀刻制程可包含干蚀刻制程、湿蚀刻制程或前述的组合。
接着，方法200进行至方框212，其中移除第一和第二图案化硬遮罩层。请参照图8A/8B/8C的范例，在方框212的一实施例中，移除图案化的第一硬遮罩层502和图案化的第二硬遮罩层504(设置于n型装置区307上方)。图8A提供沿大致平行于图1的区段BB’定义的平面的半导体装置300的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区，而图8B/8C提供沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。在一些范例中，在方框210的第一源极/漏极蚀刻制程之后，移除图案化的第一硬遮罩层502和图案化的第二硬遮罩层504。在各种实施例中，图案化的第一硬遮罩层502和图案化的第二硬遮罩层504可通过使用湿蚀刻制程、干蚀刻制程或前述的组合移除。
接着，方法200进行至方框214，其中进行凹陷制程。请参照图9A/9B/9C 图的范例，在方框214的一实施例中，在沟槽702中进行凹陷制程。图9A 提供沿大致平行于图1的区段BB’定义的平面的半导体装置300的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区，而图9B/9C提供沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。在各种范例中，方框214的凹陷制程包含外延层310(硅锗层)的横向蚀刻，以沿沟槽702的侧壁形成凹口902。由于外延层310(硅锗)及外延层 308(硅)之间蚀刻选择性的差异的缘故，可进行外延层310的横向蚀刻，而不同时蚀刻外延层308。在一些实施例中，使用湿蚀刻制程、干蚀刻制程或前述的组合进行外延层310的横向蚀刻。在一些实施例中，凹口902可设置于栅极堆叠物309的侧壁间隙壁下方。在一些情况中，凹口可延伸使得凹口也至少部分设置于栅极堆叠物309的电极层312之下。在各种范例中，凹口902 一般定义后续形成内部间隙壁的区域，如以下讨论。
接着，方法200进行至方框216，其中形成第一内部间隙壁。请参照图 10A/10B/10C及图11A/11B/11C的范例，在方框216的一实施例中，在半导体装置300的p型装置区305中形成第一内部间隙壁。图10A和图11A提供沿大致平行于图1的区段BB’定义的平面的半导体装置300的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区，而图10B/10C和图 11B/11C提供沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。在一些实施例中，内部间隔材料层1002先沉积于半导体装置300(包含n型装置区307和p型装置区305)上方。在一些实施例中，内部间隔材料层1002可先顺应性半导体装置300上方，包含在凹口902中及沿p型装置区305中的沟槽的侧壁沉积。在一些范例中，内部间隔材料层1002 可包含介电材料，例如SiCNx。更一般来说，在各种范例中，内部间隔材料层1002可包含氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低介电常数材料(例如具有介电常数‘k’<7)及/或前述的组合。在一些实施例中，内部间隔材料层1002可包含非晶硅。举例来说，内部间隔材料层1002可通过使用化学气相沉积制程、次常压化学气相沉积制程、可流动化学气相沉积制程、原子层沉积制程、物理气相沉积制程或其他合适的制程在半导体装置 300上方顺应性沉积介电材料来形成。在沉积内部间隔材料层1002之后，在方框216的另一实施例中，可进行回蚀刻制程。在一些实施例中，回蚀刻制程大致移除半导体装置300的内部间隔材料层1002，除了在回蚀刻制程之后，内部间隔材料层1002的一部分保留在凹口902中，以定义p型装置区305 的内部间隙壁1102。在各种范例中，内部间隙壁1102可延伸至栅极堆叠物 309的侧壁间隙壁下方，且选择性至少部分在栅极堆叠物309的电极层312 下方(取决于凹口902的尺寸)，同时邻接后续形成的源极/漏极部件，如以下讨论。
接着，方法200进行至方框218，其中形成第一源极/漏极部件。请参照图12A/12B/12C，在方框218的一实施例中，在半导体装置300的p型装置区305中形成源极/漏极部件1202。图12A提供沿大致平行于图1的区段BB’定义的平面的半导体装置300的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区，而图12B/12C提供沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。在一些实施例中，源极/漏极部件1202形成于p型装置区305中与栅极堆叠物309相邻且在栅极堆叠物309的任一侧上的源极/漏极区中。举例来说，源极/漏极部件1202可形成于p型装置区305的沟槽702中。在一些实施例中，源极/漏极部件1202 通过在源极/漏极区中外延成长一个或多个半导体材料层形成。一般来说，用以形成半导体装置300的源极/漏极部件的所成长的一个或多个半导体材料层可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、SiB、SiGeBx、SiAs、 SiPAsx、SiC、SiCP或其他合适的材料。在各种实施例中，源极/漏极部件1202 邻接内部间隙壁1102和外延层308(例如全绕式栅极晶体管的通道层)。
接着，方法200进行至方框220，其中掺杂第一源极/漏极部件。请仍参照图12A/12B/12C，在方框220的一实施例中，使用一个或多个布植制程1204 来掺杂源极/漏极部件1202，以提供源极/漏极部件1202中的掺杂物梯度 (dopant gradient)。在一些实施例中，作为方框220的掺杂制程的一部分，且在进行一个或多个布植制程1204之前，在半导体装置300上方形成图案化硬遮罩(HM)层1206。在一些实施例中，图案化硬遮罩层1206包含氮化硅层(例如Si3N4、氮氧化硅或碳化硅)，且可通过化学气相沉积、物理气相沉积、原子层沉积或通过其他合适的制程沉积。如图所示，图案化硬遮罩层1206中的开口暴露p型装置区305中的源极/漏极部件1202，而图案化硬遮罩层1206 仍覆盖n型装置区307。
在形成图案化硬遮罩层1206之后，可进行一个或多个布植制程1204，来掺杂源极/漏极部件1202。掺杂源极/漏极部件1202的布植制程1204可包含p型掺杂物杂质，进而提供p型源极/漏极部件。举例来说，在一些实施例中，形成于p型装置区305中的p型源极/漏极部件(例如源极/漏极部件1202) 可包含SiGe或硼掺杂外延层(例如SiB或SiGeBx)。至少在一些范例中，可使用多个外延成长层形成源极/漏极部件1202。举例来说，在一些实施例中，源极/漏极部件1202的第一源极/漏极层可包含渐变(graded)碳掺杂层，渐变碳掺杂层用以抑制底部源极/漏极漏电流，并防止掺杂物外扩散。在一些实施例中，源极/漏极部件1202的第二源极/漏极层可包含下部及上部。举例来说，第二源极/漏极层的下部可包含低掺杂层(例如源极/漏极部件1202的轻硼掺杂SiGe)，以防止外扩散及/或抑制底部源极/漏极漏电流，而第二源极/漏极层的上部可包含高掺杂层(例如重硼掺杂SiGe)，以降低源极/漏极接触电阻。因此，第二源极/漏极层的下部及上部也被统一定义为渐变掺杂物层(例如渐变硼掺杂层)。应注意的是，当描述使用一个或多个布植制程1204来进行源极/ 漏极部件1202的掺杂时，在一些实施例中，可额外地将源极/漏极部件1202 原位掺杂(例如在外延成长制程期间)。在各种实施例中，在掺杂源极/漏极部件1202之后，可移除图案化硬遮罩层1206(例如使用湿蚀刻制程、干蚀刻制程或前述的组合)。
为了提供用以形成源极/漏极部件(例如源极/漏极部件1202)的多个外延成长层的渐变掺杂轮廓的进一步细节，请参照图21和图22。图21的范例一般提供图12C的部分1208，部分1208显示包含电极层312及在栅极堆叠物 309的侧壁上的间隔层402的栅极堆叠物309。图21也显示外延层308和310、内部间隙壁1102、源极/漏极层2102、源极/漏极层2104以及硅化物层2106。在各种范例中，源极/漏极层2102可被称为层“L1”，而源极/漏极层2104可被称为层“L2”。在一些实施例中，源极/漏极层2108可被称为层“L0”，源极/ 漏极层2108可包含在形成源极/漏极层2102(层L1)和源极/漏极层2104(层L2) 之前的个别外延层。在一些实施例中，层L0可包含用以抑制底部源极/漏极漏电流，并防止掺杂物外扩散的渐变碳掺杂层(例如SiC)。在一些情况中，层 L1和L2的下部(例如靠近层L0)可包含低掺杂层(例如源极/漏极部件1202的轻硼掺杂SiGe)，以防止外扩散及/或抑制底部漏电流，而层L1和L2的上部可包含高掺杂层(例如重硼掺杂SiGe)，以降低源极/漏极接触电阻。因此，层 L1和L2的下部及上部也被统一定义为渐变掺杂物层(例如渐变硼掺杂层)。以下参照图23A/23B/23C提供层L0、L1和L2的额外讨论。
应注意的是，在图21的范例中，源极/漏极层2102显示一替代实施例，此实施例包含源极/漏极层2102顺着外延层308和内部间隙壁1102共同定义的侧壁表面的轮廓的不规则轮廓。如图所示，在一些范例中，源极/漏极层 2104面对源极/漏极层2102的部分可大致顺着源极/漏极层2102的不规则轮廓。换句话说，在一些实施例中，源极/漏极层2102和源极/漏极层2104皆可具有不规则轮廓。
请参照图22，图22显示图21的半导体装置300的一部分的放大示意图。特别来说，图22显示的部分包含半导体装置300的源极/漏极部件(例如源极 /漏极部件1202)，源极/漏极部件包含上述的层L0、L1和L2。在一些实施例中，用以形成源极/漏极部件的层L0、L1和L2的每一者可包含掺杂物梯度。举例来说，掺杂物梯度可沿垂直方向(例如垂直于基底顶表面)定义。举例来说，如图22所示，植入层L1和L2的磷(P)或硼(B)的掺杂浓度在层L1和L2 的顶部可为最大，此掺杂浓度沿朝向层L1和L2的底部的垂直方向减少，如从“重掺杂”指向“轻掺杂”的箭头2202所示。相似地，如图22所示，植入层 L0的碳(C)掺杂浓度在层L0的底部可为最大，此掺杂浓度沿朝向层L0的顶部的垂直方向减少，如箭头2204所示。在一些实施例中，层L0的碳掺杂物可用以抑制底部源极/漏极漏电流，并防止掺杂物外扩散。在一些实施例中，层L1和L2的底部处的磷或硼的低掺杂浓度可用以抑制底部源极/漏极漏电流，而层L1和L2的顶部处的磷或硼的高掺杂浓度可用以改善接触电阻。
在一些情况中，举例来说，当使用全绕式栅极晶体管来制造静态随机存取存储器装置时，通道栅极(PG)或下拉(pull-down，PD)装置(例如可为n型装置)的层L1和L2可掺杂磷(或砷，在一些情况中)，而上拉(PU)装置(例如可为 p型装置)的层L1和L2可掺杂硼。因此，在各种实施例中，上拉装置(p型装置)的层L1和L2可包含硼掺杂外延层，例如SiB或SiGeBx，而通道栅极或下拉装置(n型装置)的层L1和L2可包含SiP或砷掺杂外延层，例如SiAs或 SiPAsx。在一些实施例中，层L0的碳布植可用于通道栅极、下拉及上拉装置的每一者。如此一来，在一些情况中，层L0可包含SiC层。再者，至少在一些实施例中，层L0可包含硼掺杂SiGe(用于p型装置)或SiP(用于n型装置)。
详细说明层L0、L1、L2中的每一层内的掺杂物梯度，参考离子布植剂量分布2206。举例来说，剂量分布中显示的百分比可代表既定掺杂物的总剂量的一部分作为源极/漏极外延部件(例如源极/漏极部件1202)中的垂直位置的函数。作为显示的目的，将图22的范例中显示的源极/漏极外延部件沿源极/漏极部件的垂直方向分为区域‘SD1’、‘SD2’、‘SD3’、‘SD4’和‘SD5’。如图所示，在区域SD1、SD2、SD3、SD4和SD5的每一者的顶部和底部边界提供的百分比代表从一个边界(例如顶部/底部)到另一个边界(例如顶部/底部)既定掺杂物的总剂量的一部分的变化(梯度)。
举例来说，在区域SD1中，磷的总剂量的部分(用于通道栅极和下拉n 型装置)或硼的总剂量的部分(用于上拉p型装置)可从区域SD1的顶部总剂量的约100％减少至在区域SD1的底部处总剂量的约80％。在区域SD2中，磷的总剂量的部分(用于通道栅极和下拉n型装置)或硼的总剂量的部分(用于上拉p型装置)可从区域SD2的顶部总剂量的约80％减少至在区域SD2的底部处总剂量的约60％。在区域SD3中，磷的总剂量的部分(用于通道栅极和下拉n型装置)或硼的总剂量的部分(用于上拉p型装置)可从区域SD3的顶部总剂量的约60％减少至在区域SD3的底部处总剂量的约20％。作为另一范例，在区域SD5中，碳的总剂量的部分(用于通道栅极和下拉n型装置或上拉p 型装置)可从区域SD5的底部总剂量的约100％减少至在区域SD5的顶部处总剂量的约80％；而在区域SD4中，碳的总剂量的部分(用于通道栅极和下拉n 型装置或上拉p型装置)可从区域SD4的底部总剂量的约80％减少至在区域 SD4的顶部处总剂量的约20％。应注意的是，在各种范例中，在定义在源极 /漏极外延部件中的梯度，以及进而导致定义于区域SD1、SD2、SD3、SD4 和SD5中的每一者中的梯度可包含线性梯度、非线性梯度、阶梯梯度(在既定掺杂物的总剂量或掺杂物浓度中可包含一个或多个阶梯变化)或前述的组合。在一些实施例中，层L1中的掺杂物浓度(例如P或B)可在约5x1020atoms/cm3与10x1020 atoms/cm3之间的范围中，而层L2中的掺杂物浓度(例如P或B)可在约1x1021 atoms/cm3与5x1021 atoms/cm3之间的范围中，且层 L0中的掺杂物浓度(例如C)可在约1x1019 atoms/cm3与5x1019 atoms/cm3之间的范围中。依据本文公开的实施例，提供用于全绕式栅极晶体管的源极/漏极外延部件中的掺杂物梯度具有改善的源极/漏极部件，此可导致提供静态随机存取存储器装置具有改善的短通道控制、较小的次临界漏电流、改善的静态随机存取存储器单元产率及改善的操作裕度。
在掺杂上述的第一源极/漏极部件，并移除图案化硬遮罩层1206之后，接着，方法200进行至方框222，其中进行第二源极/漏极光微影制程。请参照图13A/13B/13C，在方框222的一实施例中，进行第二源极/漏极光微影制程，其中第二源极/漏极制程可包含n型区源极/漏极光微影制程。图13A提供沿大致平行于图1的区段BB’定义的平面的半导体装置300的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区，而图13B/13C提供沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。作为方框222的第二源极/漏极光微影制程的一部分，可在半导体装置300上方沉积第一硬遮罩(HM)层1302，可在第一硬遮罩层1302上方沉积第二硬遮罩层1304，且可在第二硬遮罩层1304上方形成光阻层1306。第一硬遮罩层1302和第二硬遮罩层1304可各包含氮化硅层，例如Si3N4、氮氧化硅或碳化硅。第一硬遮罩层1302和第二硬遮罩层1304可通过化学气相沉积、物理气相沉积、原子层沉积或通过其他合适的制程来沉积。在一些实施例中，第一硬遮罩层1302可包含底部接触蚀刻停止层(B-CESL)，而第二硬遮罩层1304可包含中间接触蚀刻停止层(M-CESL)。在各种范例中，光阻层 1306可沉积(例如通过旋涂)于第二硬遮罩层1304上方。在形成光阻层1306 之后，将光阻层1306曝光及显影，以将光阻层1306图案化。在一些实施例中，光阻层1306的图案化步骤移除了光阻层1306在n型装置区307的部分，而光阻层1306在p型装置区305的部分仍保持完整。在各种实施例中，在将光阻层1306图案化之后，可进行蚀刻制程(例如干蚀刻、湿蚀刻或前述的组合)，以蚀刻n型装置区307中的第一硬遮罩层1302和第二硬遮罩层1304，图案化的光阻层1306作为遮罩，以形成沟槽1308。如图所示，沟槽1308暴露n型装置区307中的鳍304和栅极堆叠物311上方的间隔层402。在形成沟槽1308之后，在一些实施例中，图案化的光阻层1306可通过例如溶剂、光阻剥离、灰化或其他合适技术来移除。然而，图案化的第一硬遮罩层1302 和图案化的第二硬遮罩层1304仍设置于p型装置区305上方。应注意的是，在一些实施例中，在形成第一硬遮罩层1302之前，可在源极/漏极部件1202 上方形成氮化物层1310(例如SiNx)，以保护p型源极/漏极部件1202免于氧化。在各种范例中，如以下讨论，可在形成n型源极/漏极部件之后，移除氮化物层1310。
接着，方法200进行至方框224，其中进行第二鳍侧壁蚀刻制程。请参照图14A/14B/14C，在方框224的一实施例中，在方框222形成的沟槽1308 所暴露的区域(n型装置区307)中进行第二鳍侧壁蚀刻制程。图14A提供沿大致平行于图1的区段BB’定义的平面的半导体装置300的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区，而图14B/14C提供沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。在一些实施例中，第二鳍侧壁蚀刻制程可包含湿蚀刻制程、干蚀刻制程或前述的组合。在一些情况中，第二鳍侧壁蚀刻制程用以移除n型装置区307中的鳍304上方及鳍304的侧壁的一部分上方的间隔层402(包含间隔层 402A/402B)的一部分，进而暴露n型装置区307中的源极/漏极区的鳍304的外延层308和310的外延堆叠物(图14A)。在一些实施例中，第二鳍侧壁蚀刻制程也可从n型装置区307中的栅极堆叠物311的顶表面及相邻栅极堆叠物311之间(例如在源极/漏极区)中的外延层308和310的外延堆叠物的顶表面移除间隔层402(包含间隔层402A/402B)的一部分(图14B)。因此，第二鳍侧壁蚀刻制程可用以暴露n型装置区307的源极/漏极区中的外延层308和 310，而图案化的第一硬遮罩层1302和图案化的第二硬遮罩层1304仍保护p 型装置区305(以及先前形成的源极/漏极部件1202)。在一些实施例中，第二鳍侧壁蚀刻制程也可部分蚀刻第二硬遮罩层1304，进而缩减第二硬遮罩层 1304的厚度。
接着，方法200进行至方框226，其中进行第二源极/漏极蚀刻制程。请参照图15A/15B/15C，在方框226的一实施例中，进行第二源极/漏极蚀刻制程，以蚀刻n型装置区307的源极/漏极区中的外延层308和310的外延堆叠物。图15A提供沿大致平行于图1的区段BB’定义的平面的半导体装置300 的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区，而图 15B/15C提供沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。在一些实施例中，进行第二源极/漏极蚀刻制程，以移除n型装置区307的源极/漏极区中暴露的外延层308和310，以形成沟槽1502，沟槽1502暴露n型装置区307中的鳍304的下方基底部分302A，而图案化的第一硬遮罩层1302和图案化的第二硬遮罩层1304仍遮蔽p型装置区305。举例来说，第二源极/漏极蚀刻制程可用以移除外延层308和310在上述方框 224的第二鳍侧壁蚀刻制程期间暴露的部分(在n型装置区307的源极/漏极区中)。在一些实施例中，第二源极/漏极蚀刻制程可包含干蚀刻制程、湿蚀刻制程及/或前述的组合。
接着，方法200进行至方框228，其中移除第一和第二图案化硬遮罩层。请参照图16A/16B/16C，在方框228的一实施例中，移除图案化的第一硬遮罩层1302和图案化的第二硬遮罩层1304(设置于p型装置区305上方)。图 16A提供沿大致平行于图1的区段BB’定义的平面的半导体装置300的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区，而图16B/16C 提供沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。在一些范例中，在方框226的第二源极/漏极蚀刻制程之后，移除图案化的第一硬遮罩层1302和图案化的第二硬遮罩层1304。在各种实施例中，图案化的第一硬遮罩层1302和图案化的第二硬遮罩层1304可通过使用湿蚀刻制程、干蚀刻制程或前述的组合移除。在一些实施例中，在移除第一硬遮罩层1302和图案化的第二硬遮罩层1304之后，氮化物层1310仍设置于p型源极/漏极部件1202上方，以在半导体装置300的后续加工期间保护 p型源极/漏极部件1202。
接着，方法200进行至方框230，其中进行凹陷制程。请参照图 17A/17B/17C的范例，在方框230的一实施例中，在沟槽1502中进行凹陷制程。图17A提供沿大致平行于图1的区段BB’定义的平面的半导体装置300 的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区，而图 17B/17C提供沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。在各种范例中，方框230的凹陷制程包含外延层310(硅锗层)的横向蚀刻，以沿沟槽1502的侧壁形成凹口1702。由于外延层310(硅锗)及外延层308(硅)之间蚀刻选择性的差异的缘故，可进行外延层310的横向蚀刻，而不同时蚀刻外延层308。在一些实施例中，使用湿蚀刻制程、干蚀刻制程或前述的组合进行外延层310的横向蚀刻。在一些实施例中，凹口 1702可设置于栅极堆叠物311的侧壁间隙壁下方。在一些情况中，凹口可延伸使得凹口也至少部分设置于栅极堆叠物311的电极层312之下。在各种范例中，凹口1702一般定义后续形成内部间隙壁的区域，如以下讨论。
接着，方法200进行至方框232，其中形成第二内部间隙壁。请参照图 18A/18B/18C及图19A/19B/19C的范例，在方框232的一实施例中，在半导体装置300的n型装置区307中形成第二内部间隙壁。图18A和图19A提供沿大致平行于图1的区段BB’定义的平面的半导体装置300的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区，而图18B/18C和图 19B/19C提供沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。在一些实施例中，内部间隔材料层1802先沉积于半导体装置300(包含n型装置区307和p型装置区305)上方。在一些实施例中，内部间隔材料层1802可先顺应性半导体装置300上方，包含在凹口1702中及沿n型装置区307中的沟槽1502的侧壁沉积。内部间隔材料层1802也可顺应性沉积于设置于p型装置区305中的p型源极/漏极部件1202上方的氮化物层1310上方。在一些范例中，内部间隔材料层1802可包含介电材料，例如SiCNx。更一般来说，在各种范例中，内部间隔材料层1802可包含氧化硅、氮化硅、碳化硅、氮氧化硅、SiCN、碳氧化硅、SiOCN、低介电常数材料(例如具有介电常数‘k’<7)及/或前述的组合。在一些实施例中，内部间隔材料层1802可包含非晶硅。举例来说，内部间隔材料层1802可通过使用化学气相沉积制程、次常压化学气相沉积制程、可流动化学气相沉积制程、原子层沉积制程、物理气相沉积制程或其他合适的制程在半导体装置300上方顺应性沉积介电材料来形成。
在沉积内部间隔材料层1802之后，在方框232的另一实施例中，可进行回蚀刻制程。在一些实施例中，回蚀刻制程大致移除半导体装置300的内部间隔材料层1802，除了在回蚀刻制程之后，内部间隔材料层1802的一部分保留在凹口1702中，以定义n型装置区307的内部间隙壁1902。在各种范例中，内部间隙壁1902可延伸至栅极堆叠物311的侧壁间隙壁下方，且选择性至少部分在栅极堆叠物311的电极层312下方(取决于凹口1702的尺寸)，同时邻接后续形成的源极/漏极部件，如以下讨论。
接着，方法200进行至方框234，其中形成第二源极/漏极部件。请参照图20A/20B/20C，在方框234的一实施例中，在半导体装置300的n型装置区307中形成源极/漏极部件2002。图20A提供沿大致平行于图1的区段BB’定义的平面的半导体装置300的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区，而图20B/20C提供沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。在一些实施例中，源极/漏极部件2002形成于n型装置区307中与栅极堆叠物311相邻且在栅极堆叠物311的任一侧上的源极/漏极区中，而氮化物层1310仍保护在p型装置区305中的源极/漏极部件1202。举例来说，源极/漏极部件2002可形成于 n型装置区307的沟槽1502中。在一些实施例中，源极/漏极部件2002通过在源极/漏极区中外延成长一个或多个半导体材料层形成。如上所述，一般来说，用以形成半导体装置300的源极/漏极部件的所成长的一个或多个半导体材料层可包含Ge、Si、GaAs、AlGaAs、SiGe、GaAsP、SiP、SiB、SiGeBx、 SiAs、SiPAsx、SiC、SiCP或其他合适的材料。在各种实施例中，源极/漏极部件2002邻接内部间隙壁1902和外延层308(例如全绕式栅极晶体管的通道层)。
接着，方法200进行至方框236，其中掺杂第二源极/漏极部件。请仍参照图20A/20B/20C，在方框236的一实施例中，使用一个或多个布植制程2004 来掺杂源极/漏极部件2002，以提供源极/漏极部件2002中的掺杂物梯度。在一些实施例中，作为方框236的掺杂制程的一部分，且在进行一个或多个布植制程2004之前，在半导体装置300上方形成图案化硬遮罩(HM)层2006。在一些实施例中，图案化硬遮罩层2006包含氮化硅层(例如Si3N4、氮氧化硅或碳化硅)，且可通过化学气相沉积、物理气相沉积、原子层沉积或通过其他合适的制程沉积。如图所示，图案化硬遮罩层2006暴露n型装置区307 中的源极/漏极部件2002，而图案化硬遮罩层2006仍覆盖p型装置区305。
在形成图案化硬遮罩层2006之后，可进行一个或多个布植制程2004，来掺杂源极/漏极部件2002。掺杂源极/漏极部件2002的布植制程2004可包含n型掺杂物杂质，进而提供n型源极/漏极部件。举例来说，在一些实施例中，形成于n型装置区307中的n型源极/漏极部件(例如源极/漏极部件2002) 可包含SiP或砷掺杂外延层(例如SiB或SiGeBx)。至少在一些范例中，可使用多个外延成长层形成源极/漏极部件2002。举例来说，在一些实施例中，源极/漏极部件2002的第一源极/漏极层可包含渐变(graded)碳掺杂层，渐变碳掺杂层用以抑制底部源极/漏极漏电流，并防止掺杂物外扩散。在一些实施例中，源极/漏极部件2002的第二源极/漏极层可包含下部及上部。举例来说，第二源极/漏极层的下部可包含低掺杂层(例如源极/漏极部件2002的轻掺杂 SiP或轻砷掺杂层，例如SiAs或SiPAsx)，以防止外扩散及/或抑制底部源极/ 漏极漏电流，而第二源极/漏极层的上部可包含高掺杂层(例如源极/漏极部件 2002的重硼掺杂SiP或重砷掺杂层，例如SiAs或SiPAsx)，以降低源极/漏极接触电阻。因此，第二源极/漏极层的下部及上部也被统一定义为渐变掺杂物层(例如渐变磷掺杂层或砷掺杂层)。应注意的是，当描述使用一个或多个布植制程2004来进行源极/漏极部件2002的掺杂时，在一些实施例中，可额外地将源极/漏极部件2002原位掺杂(例如在外延成长制程期间)。在各种实施例中，在掺杂源极/漏极部件2002之后，可移除图案化硬遮罩层2006(例如使用湿蚀刻制程、干蚀刻制程或前述的组合)。
在各种范例中，源极/漏极部件2002可以相同于源极/漏极部件1202的方式形成。因此，上述参考源极/漏极部件1202的一个或多个方面也可应用至源极/漏极部件2002。举例来说，在一些实施例中，以上讨论的图21也可一般提供图20B的部分2008的示意图，显示包含电极层312及在栅极堆叠物 311的侧壁上的间隔层402的栅极堆叠物311。图21也显示外延层308和310、内部间隙壁1902、源极/漏极层2102、源极/漏极层2104以及硅化物层2106。如上所述，源极/漏极层2102可被称为层“L1”，而源极/漏极层2104可被称为层“L2”。再者，如上所述，源极/漏极层2108可被称为层“L0”，源极/漏极层2108可包含在形成源极/漏极层2102(层L1)和源极/漏极层2104(层L2)之前的个别外延层。在一些实施例中，层L0可包含用以抑制底部源极/漏极漏电流，并防止掺杂物外扩散的渐变碳掺杂层(例如SiC)。在一些情况中，层 L1和L2的下部(例如靠近层L0)可包含低掺杂层(例如n型源极/漏极部件2002 的轻掺杂SiP或轻砷掺杂层，例如SiAs或SiPAsx)，以防止外扩散及/或抑制底部漏电流，而层L1和L2的上部可包含高掺杂层(例如n型源极/漏极部件 2002的重掺杂SiP或重砷掺杂层，例如SiAs或SiPAsx)，以降低源极/漏极接触电阻。因此，层L1和L2的下部及上部也被统一定义为渐变掺杂物层(例如渐变磷掺杂层或砷掺杂层)。
此外，关于在图21的范例，源极/漏极层2102显示一替代实施例，此实施例包含源极/漏极层2102顺着外延层308和内部间隙壁1902共同定义的侧壁表面的轮廓的不规则轮廓。如图所示，在一些范例中，源极/漏极层2104 面对源极/漏极层2102的部分可大致顺着源极/漏极层2102的不规则轮廓。换句话说，在一些实施例中，源极/漏极层2102和源极/漏极层2104皆可具有不规则轮廓。
如上所述，源极/漏极部件2002可以相同于源极/漏极部件1202的方式形成。因此，上述参考图22的方面也可应用至源极/漏极部件2002。也就是说，在各种实施例中，源极/漏极部件2002(包含层L0、L1和L2)也可包含层L0、 L1和L2的每一者中的掺杂物梯度，如图22的配置。举例来说，植入层L1 和L2的磷(P)或硼(B)的掺杂浓度在层L1和L2的顶部可为最大，此掺杂浓度沿朝向层L1和L2的底部的垂直方向减少，如箭头2202所示。相似地，也如图22所示，植入层L0的碳(C)掺杂浓度在层L0的底部可为最大，此掺杂浓度沿朝向层L0的顶部的垂直方向减少，如箭头2204所示。
在各种实施例中，层L0、L1和L2的组成可如上所述。举例来说，通道栅极(PG)或下拉(PD)装置(例如n型装置)的层L1和L2可掺杂磷(或砷，在一些情况中)，而上拉(PU)装置(例如p型装置)的层L1和L2可掺杂硼。因此，在各种实施例中，上拉装置(p型装置)的层L1和L2可包含硼掺杂外延层，例如SiB或SiGeBx，而通道栅极或下拉装置(n型装置)的层L1和L2可包含 SiP或砷掺杂外延层，例如SiAs或SiPAsx。在一些实施例中，层L0的碳布植可用于通道栅极、下拉及上拉装置的每一者。如此一来，在一些情况中，层L0可包含SiC层。再者，至少在一些实施例中，层L0可包含硼掺杂SiGe(用于p型装置)或SiP(用于n型装置)。
再者，在一些实施例中，横跨上述的区域SD1、SD2、SD3、SD4和SD5 地参考离子布植剂量分布2206可相似地应用至源极/漏极部件2202。举例来说，在区域SD1中，磷的总剂量的部分(用于通道栅极和下拉n型装置)或硼的总剂量的部分(用于上拉p型装置)可从区域SD1的顶部总剂量的约100％减少至在区域SD1的底部处总剂量的约80％。在区域SD2中，磷的总剂量的部分(用于通道栅极和下拉n型装置)或硼的总剂量的部分(用于上拉p型装置)可从区域SD2的顶部总剂量的约80％减少至在区域SD2的底部处总剂量的约60％。在区域SD3中，磷的总剂量的部分(用于通道栅极和下拉n型装置)或硼的总剂量的部分(用于上拉p型装置)可从区域SD3的顶部总剂量的约 60％减少至在区域SD3的底部处总剂量的约20％。作为另一范例，在区域SD5 中，碳的总剂量的部分(用于通道栅极和下拉n型装置或上拉p型装置)可从区域SD5的底部总剂量的约100％减少至在区域SD5的顶部处总剂量的约 80％；而在区域SD4中，碳的总剂量的部分(用于通道栅极和下拉n型装置或上拉p型装置)可从区域SD4的底部总剂量的约80％减少至在区域SD4的顶部处总剂量的约20％。
在掺杂上述的第二源极/漏极部件，并移除图案化硬遮罩层2006之后，请参照图23A/23B/23C，在一些实施例中，可移除氮化物层1310。图23A提供沿大致平行于图1的区段BB’定义的平面的半导体装置300的实施例的剖面示意图，区段BB’通过半导体装置300的源极/漏极区，而图23B/23C提供沿大致平行于图1的区段AA’定义的平面的半导体装置300的实施例的剖面示意图。在一些实施例中，氮化物层1310可通过使用湿蚀刻、干蚀刻或前述的组合来移除。图23A/23B/23C的各方面可大致相同于图20A/20B/20C的各方面。然而，举例来说，图23A/23B/23C也示意性地显示上述的层“L0”、“L1”和“L2”。在一些实施例中，层“L0”包含源极/漏极部件1202和源极/漏极部件 2202的每一者的底部。在一些范例中，层“L1”包含源极/漏极部件1202和源极/漏极部件2202的每一者设置于层“L0”之上的一部分。在各种实施例中，层“L2”包含源极/漏极部件1202和源极/漏极部件2202的每一者设置于层“L1”之上的一部分。在一些实施例中，层L0可包含用以抑制底部源极/漏极漏电流，并防止掺杂物外扩散的渐变碳掺杂层(例如SiC)。在一些情况中，层L1 和L2的下部(例如靠近层L0)可包含低掺杂层(例如n型源极/漏极部件2002 的轻掺杂SiP或轻砷掺杂层，例如SiAs或SiPAsx)(或例如p型源极/漏极部件 1202的轻硼掺杂SiGe)，以防止外扩散及/或抑制底部漏电流，而层L1和L2 的上部可包含高掺杂层(例如n型源极/漏极部件2002的重掺杂SiP或重砷掺杂层，例如SiAs或SiPAsx)(或例如p型源极/漏极部件1202的重硼掺杂SiGe)，以降低源极/漏极接触电阻。
一般来说，半导体装置200可经历进一步加工，以形成本技术领域中所知的各种部件和区域。举例来说，后续加工可形成层间介电(inter-layer dielectric，ILD)层，可移除栅极堆叠物309和311，可进行半导体通道释放制程(例如包含外延层310(SiGe)的选择性移除)，且可在基底302上形成高介电常数/金属栅极堆叠物、接触开口、接触金属以及各种接点/导通孔/导线和多层互连部件(例如金属层和层间介电质)，以配置来连接各种部件，以形成可包含一个或多个多栅极装置(例如一个或多个全绕式栅极晶体管)的功能性电路。再者，在一范例中，多层互连结构可包含垂直互连线(例如导通孔或接点) 以及水平互连线(例如金属线)。各种互连部件可使用各种导电材料，这些导电材料包含铜、钨及/或硅化物。在一范例中，使用镶嵌及/或双镶嵌制程，以形成铜相关的多层互连结构。再者，可在方法200之前、期间及之后进行额外的制程步骤，且依据方法200的各种实施例，可取代或消除一些制程步骤。再者，虽然方法200显示及描述具有全绕式栅极晶体管的半导体装置300，但是应理解的是，可能有其他装置。在一些实施例中，方法200可用于制造鳍式场效晶体管装置或其他多栅极装置。
如上所述，方法200可用于制造用于实现静态随机存取存储器装置的全绕式栅极晶体管。举例来说，p型装置区305包含p型全绕式栅极晶体管，并对应至静态随机存取存储器p型装置区；而n型装置区307包含n型全绕式栅极晶体管，并对应至静态随机存取存储器n型装置区。为了提供关于依据所公开方法制造的静态随机存取存储器装置的进一步细节，请参照图24，图24显示静态随机存取存储器单元2400的例示性电路图。在一些实施例中，可在静态随机存取存储器阵列的存储器单元中使用静态随机存取存储器单元 2400。虽然图24显示单一端(port)静态随机存取存储器单元，但是应当理解的是，各种公开的实施例可相同地应用至多端静态随机存取存储器单元(例如双端静态随机存取存储器单元)而不偏离本发明实施例的范围。为了清楚起见，将图24简化，以更好地理解本公开的发明概念。可在静态随机存取存储器单元2400中增加其他部件，且在静态随机存取存储器单元2400的其他实施例中，可取代、修改或消除以下描述的一些部件。
在一些实施例中，静态随机存取存储器单元2400包含六个晶体管：通道栅极晶体管PG-1、通道栅极晶体管PG-2、上拉晶体管PU-1、上拉晶体管PU-2、下拉晶体管PD-1以及下拉晶体管PD-2。因此，在一些范例中，静态随机存取存储器单元2400可被称为6T静态随机存取存储器单元。在操作中，通道栅极晶体管PG-1和通道栅极晶体管PG-2提供到静态随机存取存储器单元 2400的存储区的通道，存储区包含交叉耦合的反向器(反向器2410和2420)。反向器2410包含上拉晶体管PU-1和下拉晶体管PD-1，而反向器2420包含上拉晶体管PU-2和下拉晶体管PD-2。在一些实施例中，上拉晶体管PU-1 和PU-2被配置为p型全绕式栅极晶体管(或p型鳍式场效晶体管)，而下拉晶体管PD-1和PD-2被配置为n型全绕式栅极晶体管(或n型鳍式场效晶体管)。在一些实施例中，通道栅极晶体管PG-1和PG-2也被配置为n型全绕式栅极晶体管(或n型鳍式场效晶体管)。因此，在各种实施例中，上拉晶体管PU-1 和PU-2可被制造于p型装置区305中，且可包含依据方法200制造的p型全绕式栅极晶体管。相似地，在一些范例中，下拉晶体管PD-1和PD-2及通道栅极晶体管PG-1和PG-2可被制造于n型装置区307中，且可包含依据方法200制造的n型全绕式栅极晶体管。
上拉晶体管PU-1的栅极在源极(电性耦接至电源供应电压(Vdd))与第一共用漏极(CD1)之间，而下拉晶体管PD-1的栅极在源极(电性耦接至电源供应电压(VSS))与第一共用漏极之间。上拉晶体管PU-2的栅极在源极(电性耦接至电源供应电压(Vss))与第二共用漏极(CD2)之间，而下拉晶体管PD-2的栅极在源极(电性耦接至电源供应电压(VSS))与第二共用漏极之间。在一些实施例中，第一共用漏极(CD1)为以真实形态(true form)存储数据的存储节点(SN)，而第二共用漏极(CD2)为以互补形态(complementary form)存储数据的存储节点(SNB)。上拉晶体管PU-1的栅极和下拉晶体管PD-1的栅极耦接至第二共用漏极，而上拉晶体管PU-2的栅极和下拉晶体管PD-2的栅极耦接至第一共用漏极。通道栅极晶体管PG-1的栅极在源极(电性耦接至位元线BL)与漏极之间，此漏极电性耦接至第一共用漏极。通道栅极晶体管PG-2的栅极在源极(电性耦接至位元线BLB)与漏极之间，此漏极电性耦接至第二共用漏极。通道栅极晶体管PG-1和PG-2电性耦接至字元线WL。在一些实施例中，在读取操作及/或写入操作期间，通道栅极晶体管PG-1和PG-2提供到存储节点 SN和SNB的通道。举例来说，通过字元线回应施加至通道栅极晶体管PG-1 和PG-2的栅极的电压，通道栅极晶体管PG-1和PG-2将存储节点SN和SNB 分别耦接至位元线BL和BLB。
通过使用方法200来制造静态随机存取存储器装置(例如静态随机存取存储器单元2400)，这些静态随机存取存储器装置将具有改善的短通道控制、较小的次临界漏电、改善的静态随机存取存储器单元产率及改善的操作裕度 (例如包含大致平衡的PG/PU及最佳化α比率)。举例来说，考虑流过n型通道栅极晶体管PG-1和n型下拉晶体管PD-1的静态随机存取存储器单元电流 (Icell)。依据各种实施例，n型通道栅极晶体管PG-1和n型下拉晶体管PD-1 的每一者的饱和漏极电流(Idsat)增加，而n型通道栅极晶体管PG-1和n型下拉晶体管PD-1的每一者的临界电压变化(Vt sigma)减少。因此，在一些实施例中，静态随机存取存储器单元2400的单元电流(Icell)增加，而静态随机存取存储器单元2400的Vccmin(正常工作电压的低限)减少。因此，改善了静态随机存取存储器单元2400的效能(例如包含单元读取/写入)。使用依据方法 200制造的多栅极装置形成的静态随机存取存储器单元(例如静态随机存取存储器单元2400)的其他实施例和优点(例如改善的短通道控制、较小的次临界漏电、改善的单元产率及改善的操作裕度)对于本领域技术人员在阅读本发明实施例之后将为显而易见的。
关于本文提供的描述，本发明实施例提供多栅极装置(例如全绕式栅极晶体管)的方法和结构具有改善的源极/漏极部件。在一些实施例中，在形成源极/漏极外延部件之后，进行一个或多个掺杂物布植制程，以掺杂源极/漏极外延部件，以在布植的源极/漏极外延部件中提供掺杂物梯度。在一些实施例中，第一源极/漏极层可包含用以抑制底部源极/漏极漏电流，并防止掺杂物外扩散的渐变碳掺杂层。取决于装置类型，第二源极/漏极层可包含渐变磷掺杂层、渐变砷掺杂层或渐变硼掺杂层。在一些实施例中，在第二源极/漏极层的底部的磷、砷或硼掺杂物的低掺杂浓度可用以抑制底部源极/漏极漏电流，而在第二源极/漏极层的顶部的磷、砷或硼掺杂物的高掺杂浓度可用以改善接触电阻。依据本文公开的实施例，所公开在源极/漏极外延部件中的掺杂物梯度为全绕式栅极晶体管提供改善的源极/漏极部件，进而为静态随机存取存储器提供具有改善的短通道控制、较小的次临界漏电、改善的静态随机存取存储器单元产率及改善的操作裕度。本领域技术人员将理解本文描述的方法和结构可应用至多种其他半导体装置，以有利地从这些其他装置实现类似的优点，而不偏离本发明实施例的范围。
因此，本发明实施例之一描述一方法，此方法包含提供从基底延伸的鳍。在一些实施例中，此方法更包含在鳍上方形成栅极结构。此方法包含在相邻于栅极结构的源极/漏极区中形成源极/漏极部件。在各种实施例中，此方法更包含对源极/漏极部件进行掺杂，以在源极/漏极部件中提供渐变掺杂轮廓。在一些实施例中，沿垂直于基底的顶表面的方向定义渐变掺杂轮廓。
在一些其他实施例中，其中掺杂源极/漏极部件的步骤包含进行一个或多个离子布植制程。
在一些其他实施例中，上述方法更包含在掺杂源极/漏极部件之前，在半导体装置上方形成图案化硬遮罩层，其中图案化硬遮罩层的开口暴露源极/ 漏极部件。
在一些其他实施例中，其中在p型装置区中提供鳍，且其中源极/漏极部件包含SiGe、SiB或SiGeBx。
在一些其他实施例中，其中在n型装置区中提供鳍，且其中源极/漏极部件包含SiP、SiAs或SiPAsx。
在一些其他实施例中，其中源极/漏极部件包含第一外延层、第一外延层上方的第二外延层以及在第二外延层上方且相邻于第二外延层的第三外延层，其中第一外延层、第二外延层和第三外延层的每一者包含渐变掺杂轮廓。
在一些其他实施例中，其中第一外延层包含渐变碳掺杂层，且第一外延层的底部的第一掺杂浓度大于第一外延层的顶部的第二掺杂浓度。
在一些其他实施例中，其中第二外延层和第三外延层个包含渐变磷掺杂层，且其中第二外延层和第三外延层的每一者的顶部的第一掺杂浓度大于第二外延层和第三外延层的每一者的底部的第二掺杂浓度。
在一些其他实施例中，其中第二外延层和第三外延层的每一者包含渐变硼掺杂层，且其中第二外延层和第三外延层的每一者的顶部的第一掺杂浓度大于第二外延层和第三外延层的每一者的底部的第二掺杂浓度。
在本发明实施例另一者讨论一方法，此方法包含在装置区中提供鳍元件，以及在鳍元件上方形成虚设栅极。在一些实施例中，此方法更包含在相邻于虚设栅极的源极/漏极区中形成源极/漏极部件。在一些情况中，源极/漏极部件包含底部区及顶部区，顶部区在顶部区与底部区之间的界面接触底部区。在一些实施例中，此方法更包含将多个掺杂物杂质植入源极/漏极部件中。在一些范例中，多个掺杂物杂质包含底部区中的第一掺杂物的布植以及顶部区的第二掺杂物的布植。在一些实施例中，第一掺杂物具有底部区中的第一渐变掺杂轮廓，且第二掺杂物具有顶部区中的第二渐变掺杂轮廓。
在一些其他实施例中，其中装置区包含p型装置区或n型装置区。
在一些其他实施例中，上述方法更包含:在将多个掺杂物杂质植入之前，形成具有开口暴露源极/漏极部件的图案化硬遮罩层。
在一些其他实施例中，其中第一掺杂物包含碳，且其中第一渐变掺杂轮廓包含在底部区中的碳浓度，底部区中的碳浓度在顶部区与底部区之间的界面的方向减少。
在一些其他实施例中，其中第二掺杂物包含磷，且其中第二渐变掺杂轮廓包含在顶部区中的磷浓度，顶部区中的磷浓度在顶部区与底部区之间的界面的方向减少。
在一些其他实施例中，其中底部区包含第一外延层，且其中顶部区包含第二外延层和第三外延层，其中第一外延层包含第一渐变掺杂轮廓，且其中第二外延层和第三外延层包含第二渐变掺杂轮廓。
在一些其他实施例中，其中第二外延层和第三外延层的每一者接触相邻的通道区。
在一些其他实施例中，其中使用包含第一渐变掺杂轮廓和第二渐变掺杂轮廓的源极/漏极部件来制造静态随机存取存储器装置的通道栅极装置、下拉装置或上拉装置。
在本发明实施例另一者讨论半导体装置，半导体装置包含第一栅极结构，形成于基底的第一装置区中的第一鳍上方，及第一源极/漏极部件，相邻于第一栅极结构。在一些实施例中，第一源极/漏极部件包含第一底部区及在第一界面接触第一底部区的第一顶部区。在一些范例中，半导体装置可更包含第二栅极结构，形成于基底的第二装置区中的第二鳍上方，及第二源极/漏极部件，相邻于第二栅极结构。在一些情况中，第二源极/漏极部件包含第二底部区及在第二界面接触第二底部区的第二顶部区。在各种实施例中，第一底部区及第二底部区包含具有第一渐变掺杂轮廓的第一掺杂物种，第一顶部区包含具有第二渐变掺杂轮廓的第二掺杂物种，且第二顶部区包含具有第三渐变掺杂轮廓的第三掺杂物种。
在一些其他实施例中，其中第一渐变掺杂轮廓包含第一浓度的第一掺杂物种，第一浓度在第一界面或第二界面的方向减少，其中第二渐变掺杂轮廓包含第二浓度的第二掺杂物种，第二浓度在第一界面的方向减少，且其中第三渐变掺杂轮廓包含第三浓度的第三掺杂物种，第三浓度在第二界面的方向减少。
在一些其他实施例中，其中第一掺杂物种包含碳，其中第二掺杂物种包含硼，且其中第三掺杂物种包含磷。
前述内文概述了许多实施例的特征，使本技术领域中具有通常知识者可以从各个方面更加了解本发明实施例。本技术领域中具有通常知识者应可理解，且可轻易地以本发明实施例为基础来设计或修饰其他制程及结构，并以此达到相同的目的及/或达到与在此介绍的实施例等相同的优点。本技术领域中具有通常知识者也应了解这些相等的结构并未背离本发明的发明精神与范围。在不背离本发明的发明精神与范围的前提下，可对本发明实施例进行各种改变、置换或修改。

Claims (1)

1.一种半导体装置的制造方法，包括:
提供从一基底延伸的一鳍；
在该鳍上方形成一栅极结构；
在相邻于该栅极结构的一源极/漏极区中形成一源极/漏极部件；以及
对该源极/漏极部件进行掺杂，以在该源极/漏极部件中提供一渐变掺杂轮廓，其中沿垂直于该基底的顶表面的一方向定义该渐变掺杂轮廓。
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