KR20040027359A - 트랜지스터의 확산 길이 의존성을 고려한 회로 시뮬레이션장치 및 트랜지스터 모델 작성 방법 - Google Patents

트랜지스터의 확산 길이 의존성을 고려한 회로 시뮬레이션장치 및 트랜지스터 모델 작성 방법 Download PDF

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Abstract

MOS 트랜지스터들의 트랜지스터 모델의 파라미터들 및 다양한 확산 길이들을 갖는 트랜지스터들의 파라미터들로부터 추출한 확산-길이-의존 파라미터들로부터, 확산-길이-의존 파라미터 보정 유닛은 이 파라미터들의 확산 길이 의존성에 대한 근사식을 작성하며, 작성된 근사식을 이용하여, 원래의 파라미터값들을 대신하여 사용하는 파라미터 보정값들을 계산한다. 따라서, 원래의 파라미터값들을 대신하여 보정값들을 용이하게 사용하여, 상이한 확산 길이 DL 을 갖는 MOS 트랜지스터들의 트랜지스터 모델을 용이하게 생성할 수 있다. 따라서, MOS 트랜지스터들의 드레인 전류의 확산 길이 의존성을 고려한 회로 시뮬레이션을 수행할 수 있어서, 정밀한 시뮬레이션을 획득할 수 있다.

Description

트랜지스터의 확산 길이 의존성을 고려한 회로 시뮬레이션 장치 및 트랜지스터 모델 작성 방법 {CIRCUIT SIMULATION APPARATUS INCORPORATING DIFFUSION LENGTH DEPENDENCE OF TRANSISTORS AND METHOD FOR CREATING TRANSISTOR MODEL}
본 발명은 회로 시뮬레이션 정밀도의 향상에 관한 것으로, 좀더 자세하게는, 지금까지 고려되지 않은 MOS 트랜지스터의 확산 길이 의존성을 고려한 회로 시뮬레이션 장치 및 트랜지스터 모델 작성 방법에 관한 것이다.
반도체의 개발에 있어서, MOS 트랜지스터가 소형화됨에 따라, SPICE 로 대표되는 회로 시뮬레이터의 시뮬레이션 정밀도를 더 향상시키는 것이 요구되고 있다.
도 1 은 종래의 회로 시뮬레이션 장치의 구성을 나타낸 블록도이다. 시뮬레이션 실행 유닛 (1) 은 SPICE 로 대표되는 시뮬레이터의 본체이며, 컴퓨터 상에서 실제로 동작하는 시뮬레이션 실행 프로그램이다. 시뮬레이션 실행 유닛 (1) 은 시뮬레이션 대상 회로의 접속 설명들 (connection descriptions) 이 저장된 회로 네트리스트 (circuit net list; 3) 을 판독하며, MOS 트랜지스터들의 트랜지스터 모델 (2) 을 참조하여, 시뮬레이션 대상 회로의 전류 및 전압의 변화를 계산한다.
더 높은 시뮬레이션 정밀도를 위해서는, 트랜지스터 모델이 더 높은 정밀도를 갖는 것이 절대적으로 요구된다. 트랜지스터 모델의 더 높은 정밀도를 위하여, 임계 전압, 협채널 효과 계수 (narrow-channel effect coefficient), 단채널 (short-channel) 효과 계수, 이동도 및 캐리어의 속도 포화 전압 (speed saturation voltage) 등의 모델 파라미터들을 추출하는 방법들이 개선되고 있다 (예를 들어, 미심사된 일본 특허 공보 제 2001-035930 호의 도 1 참조).
또한, SPICE 트랜지스터 모델로서 유명한 BSIM3 및 BSIM4 트랜지스터 모델의 작성에 있어서, 장치 조건이 변경되는 경우에, 추출한 파라미터들을 변경된 조건에 대응하는 파라미터들로 수정함으로써 단시간에 트랜지스터 모델을 작성하는 방법이 개시되어 있다 (예를 들어, 미심사된 일본 특허 공보 제 2000-322456 호의 도 1 참조).
그러나, 최근, Gregory Scott 등은 MOS 트랜지스터의 드레인 전류가 확산 길이 DL 에 의존하여 변화하는 것을 지적하였으며, 이것은 시뮬레이션 정밀도를 저하시키는 신규한 요인으로 주목하고 있다 (Gregory Scott 외 4 명의 "NMOS Drive Current Reduction Caused by Transistor Layout and Trench Isolation Induced Stress", IEDM Technical Digest, U.S.A., IEEE, 1999, IEDM-99, p.827-830). 얕은 트렌치 분리 (Shallow Trench Isolation; STI) 등의 분리 기술에 기초한 트랜지스터의 경우에 있어서는, 트랜지스터들 사이의 분리가 미세해짐에 따라, 주위에 분리 영역들이 존재하기 때문에, 확산층 및 채널 영역에 유도된 결정 변형 (crystal strain) 의 영향으로 게이트 전극의 하부의 채널 영역에서의 이동도가 변화하여 드레인 전류를 변화시키는 것으로 가정하고 있다.
도 2a 는 N-채널 MOS 트랜지스터의 평면도이며, 도 2b 는 도 2a 의 II-II 선을 따라 절단한 단면도이다. 도 2a 에 도시된 바와 같이, 확산 길이 DL 은 게이트 전극 (32) 에 수직 방향으로서, 확산층 및 채널 형성영역과 STI 에 의한 분리영역 사이의 경계를 나타내는 필드 패턴 (field pattern; 31) 의 길이를 나타낸다. 그 길이는 소스 길이, 채널 길이 및 드레인 길이를 총 합산한 길이에 대응한다. 도 2b 에서, 도면부호 41 은 실리콘 기판을, 도면부호 42 는 P형 웰 (p-type well) 을, 도면부호 43 은 N형 소스-드레인 영역을, 도면부호 44 는 N형 LDD (Lightly Doped Drain) 영역을, 도면부호 45 는 게이트 절연막을, 도면부호 46 은 게이트 전극을, 도면부호 47 은 STI 영역을, 및 도면부호 48 은 절연막을 나타낸다. STI 영역 (47) 은 실리콘 기판 (41) 의 표면에 파진 트렌치에 절연물을 충전함으로써 형성되며, N형 소스-드레인 영역과 접하고 있다. 도 2a 및 2b 에는, N-채널 M0S 트랜지스터가 도시되어 있다. P-채널 M0S 트랜지스터는 단지 N형 불순물을 P형 불순물로 대체할 경우에 획득되며, 동일한 구조를 가진다.
그러나, BSIM3 및 BSIM4 트랜지스터 모델 등의 현재의 회로 시뮬레이션 장치로 이용되는 트랜지스터 모델 (2) 에는 드레인 전류의 확산 길이 DL 에 대한 의존성을 고려하지 않는다. 즉, 도 3 에 도시된 바와 같이, N-채널 MOS 트랜지스터의 드레인 전류에 대한 확산 길이 의존성에 의하여, 확산 길이 DL 이 작은 경우에는, 드레인 전류 ID 의 측정값 (검은색 점) 은 작다. 그러나, 현재의 M0S 트랜지스터 모델에서, 드레인 전류 ID 의 값은, 직선 L0 로 나타낸 바와 같이, 모델 파라미터 추출용으로 사용된 트랜지스터의 확산 길이가 DL0 인 경우에 획득된 값으로 일정하다. 따라서, SPICE 로 대표되는 현재의 회로 시뮬레이션 장치에 있어서는, DL 의존성의 존재를 무시한 채 시뮬레이션을 수행하고 있다. 이것은 시뮬레이션 정밀도의 향상을 저해하는 요인이다.
확산 길이의 의존성을 고려하지 않은 현재의 회로 시뮬레이션 장치를 이용하는 경우에도, 상이한 확산 길이 DL 를 갖는 개별 MOS 트랜지스터에 대한 파라미터의 추출을 통하여 여러 종류의 트랜지스터 모델들을 미리 작성, 확산 길이 DL 을 가지며 여러 종류의 모델들로부터 시뮬레이션 대상 회로용으로 이용되는 트랜지스터 모델을 선택, 및 선택된 트랜지스터 모델을 이용하여, 시뮬레이션의 정밀도를 향상시킬 수 있다. 그러나, 상이한 확산 길이 DL 을 갖는 여러 종류의 트랜지스터 모델들을 작성하기 때문에, 파라미터 추출 및 파라미터 피팅 (fitting) 에 많은 시간이 요구된다. 또한, MOS 트랜지스터 모델들은 시뮬레이션 중에 확산 길이 DL 에 의존하여 선택적으로 이용하여야 한다. 이것은 복잡하고 인적 에러들 (human errors) 을 발생시킬 수 있다.
본 발명의 목적은 특정한 확산 길이 DL 에 대하여 파라미터들을 피팅시킨 MOS 트랜지스터 모델에 기초하여, 광범위한 확산 길이 DL 에 대한 MOS 트랜지스터 모델을 단시간에 용이하게 작성할 수 있는 유닛을 갖는 회로 시뮬레이션 장치를 제공하는 것이며, 회로 시뮬레이션 장치에서의 다양한 확산 길이들 DL 을 갖는 MOS 트랜지스터 모델을 작성하는 방법을 제공하는 것이다.
본 발명의 제 1 양태에 따른 회로 시뮬레이션 장치는 시뮬레이션 대상 회로의 접속 설명들이 저장된 회로 네트리스트를 판독하고, 트랜지스터 모델을 참조하여 시뮬레이션 대상 회로의 전류 및 전압의 변화를 계산하는 시뮬레이션 실행 유닛; 및 소정의 확산 길이를 갖는 트랜지스터에 기초하여 작성된 트랜지스터 모델에 대한 확산 길이에 의존하여 값이 변하는 확산-길이-의존 파라미터에 관한 보정 근사식을 작성하고, 상기 근사식을 이용하여, 상기 트랜지스터 모델과 상이한 확산 길이를 갖는 트랜지스터 모델에 대한 확산-길이-의존 파라미터의 보정값을 계산하는 확산-길이-의존 파라미터 보정 유닛을 구비한다.
본 발명의 제 2 양태에 따른 트랜지스터 모델의 작성 방법은 소정의 확산 길이를 갖는 MOS 트랜지스터의 특성에 기초하여 트랜지스터 모델을 작성하는 단계; 소정의 확산 길이와 상이한 확산 길이를 갖는 복수의 MOS 트랜지스터들의 각각에 대한 확산-길이-의존 파라미터들을 추출하여, 그 확산-길이-의존 파라미터들의 확산 길이 의존성을 나타내는 근사식을 작성하는 단계; 및 상기 근사식에 의해 시뮬레이션용으로 이용되는 트랜지스터의 확산-길이-의존 파라미터들의 보정값을 계산하여, 소정의 확산 길이를 갖는 MOS 트랜지스터의 특성에 기초하여 트랜지스터 모델의 확산-길이-의존 파라미터값들 대신 그 보정값들을 사용하는 단계를 포함한다.
도 1 은 종래의 회로 시뮬레이션 장치의 구성을 나타낸 블록도.
도 2a 는 N-채널 MOS 트랜지스터의 평면도. 도 2b 는 도 2a 의 II-II 선을 따라 절단한 단면도.
도 3 은 종래의 회로 시뮬레이션에서 확산 길이 의존성을 고려하지 않은 것을 나타낸 그래프.
도 4 는 본 발명에 따른 회로 시뮬레이션 장치의 구성을 나타낸 블록도.
도 5 는 본 발명에 따른 트랜지스터 모델 작성 방법에 대한 플로우차트.
도 6a, 6b 및 6c 는 상이한 확산 길이 DL 을 갖는 MOS 트랜지스터의 평면도.
도 7a 는 임계 전압 파라미터 VTH0 의 측정값을 다항식을 이용해 근사화하여 얻어진 곡선 L1 과 비교한 그래프. 도 7b 는 확산 길이 DL 에 대한 드레인 전류 ID 의 의존성의 측정값과 그 계산값을 비교한 그래프. 도 7c 는 확산 길이값의 영역을 임계값 DLC 이하의 확산 길이값의 영역과 임계값 DLC 를 초과하는 확산 길이값의 영역으로 분할하여 각 영역에 근사식을 설정하는 예를 도시한 그래프.
* 도면의 주요부분에 대한 부호의 설명 *
1 : 시뮬레이션 실행 유닛2 : 트랜지스터 모델
3 : 회로 네트리스트4 : 확산-길이-의존 파라미터 보정 유닛
11 : 확산-길이-의존 근사식 작성부
12 : 임계값/이동도 보정 계산부
31 : 필드 패턴32 : 게이트 전극
이하, 본 발명에 따른 바람직한 실시형태를 첨부한 도면을 참조하여 설명한다. 이하의 설명은 본 발명의 실시형태들을 나타낸다. 그러나, 본 발명은 이하의 설명에 한하지는 않는다.
도 4 는 본 발명의 제 1 실시형태에 따른 회로 시뮬레이션 장치의 구성을 나타낸 블록도이다. 시뮬레이션 실행 유닛 (1) 은 도 1 에 도시된 종래의 회로 시뮬레이션 장치와 같이 SPICE 로 대표되는 회로 시뮬레이터의 본체이다. 그것은 컴퓨터 상에서 실제로 동작하는 시뮬레이션 실행 프로그램이다. 시뮬레이션 실행 유닛 (1) 은 도 1 에 도시된 종래의 회로 시뮬레이션 장치의 경우와 같이, 시뮬레이션 대상 회로의 접속 설명들이 저장된 회로 네트리스트 (3) 을 판독하며, MOS 트랜지스터의 트랜지스터 모델 (2) 를 참조하여, 시뮬레이션 대상 회로의 전류 및 전압의 변화를 계산한다. 그러나, 도 4 에 도시된 회로 시뮬레이션 장치는 시뮬레이션 실행 유닛 (1), 트랜지스터 모델 (2) 및 회로 네트리스트 (3) 에 부가하여 확산-길이-의존 파라미터 보정 유닛 (4) 를 제공하는 신규성이 있다.
MOS 트랜지스터들의 트랜지스터 모델 (2) 의 파라미터들 및 다양한 확산 길이들을 갖는 트랜지스터들의 파라미터들로부터 추출된 확산-길이-의존 파라미터들의 데이터로부터, 확산-길이-의존 파라미터 보정 유닛 (4) 는 이 파라미터들의 확산 길이 의존성의 근사식을 작성하며, 작성된 근사식을 이용하여 원래의 파라미터값 대신 사용되는 파라미터 보정값을 계산한다. 따라서, 보정값들은 원래의 파라미터값들을 대신하여 용이하게 사용될 수 있으므로, 상이한 확산 길이 DL 을 갖는 MOS 트랜지스터 모델 (도 4 에는 미도시됨; 2a) 를 단시간에 용이하게 작성할 수 있다. 확산-길이-의존 파리미터 보정 유닛 (4) 는 확산-길이-의존 근사식 작성부 (11) 및 임계값/이동도 보정 계산부 (12) 를 가진다.
확산-길이-의존 근사식 작성부 (11) 은 상이한 확산 길이 DL 을 갖는 복수의MOS 트랜지스터들의 특성에 대한 측정 결과로부터 임계 전압 파라미터 VTH0 의 확산 길이 의존성에 대한 근사식을 작성하며, 상이한 확산 길이 DL 을 갖는 복수의 MOS 트랜지스터들의 특성에 대한 측정값으로부터 이동도 파라미터 U0 의 확산 길이 의존성에 대한 근사식도 작성한다. 임계 전압 파라미터 VTH0 및 이동도 파라미터 U0 는 BSIM3 및 BSIM4 트랜지스터 모델의 파라미터들 VTHO 및 U0 에 각각 대응한다.
임계값/이동도 보정 계산부 (12) 는 확산-길이-의존 근사식 작성부 (11) 에 의해 작성 및 저장된 근사식들에 기초하여, 트랜지스터 모델의 원하는 확산 길이 DL 에서의 임계 전압 파라미터 VTH0 및 이동도 파라미터 U0 의 보정값을 계산한다.
임계 전압 파라미터 VTH0 및 이동도 파라미터 U0 의 보정값은 트랜지스터 모델 (2) 에 반환되며, 그 트랜지스터 모델 (2) 를 트랜지스터 모델 (미도시; 2a) 로 변경하여, 원하는 확산 길이 DL 에서의 드레인 전류 특성에 정확히 대응하는 MOS 트랜지스터들의 트랜지스터 모델을 단시간에 용이하게 작성할 수 있다.
도 5 는 본 발명의 제 2 실시형태에 따른 트랜지스터 모델의 작성 방법에 대한 플로우차트이다. 플로우는 단계 21 및 22 를 포함하는 제 1 절차, 단계 23 및 24 를 포함하는 제 2 절차, 및 단계 25 및 26 을 포함하는 제 3 절차를 가진다. 이하, 도 4 에 도시된 제 1 실시형태에 따른 회로 시뮬레이션 장치를 이용한 트랜지스터 모델의 작성 방법은 도 5 를 참조하여 자세히 설명한다.
통상, 예를 들어, 도 4 에는 도시되지 않은 파라미터 측정/추출 장치를 이용하여, 다양한 게이트 사이즈 및 고정된 확산 길이 DL = DL0 를 갖는 MOS 트랜지스터들의 각 단자들에서의 바이어스를 변경하여 획득된 데이터로부터 MOS 트랜지스터 모델의 각 파라미터들을 추출한다. 도 5 에 있어서, 확장 길이 DL = DL0 를 갖는 트랜지스터의 특성을 단계 21 에서 측정한다. 단계 22 에서는, 다양한 파라미터들을 추출 및 피팅시키며, 확산 길이 DL = DL0 를 갖는 MOS 트랜지스터의 전압/전류 특성을 정확하게 재현할 수 있는 트랜지스터 모델 (2) 를 작성한다.
다음으로, 단계 23 에서는, 도 6a 내지 6c 에 도시되어 있는 상이한 확산 길이 DL 를 갖는 MOS 트랜지스터들의 드레인 전류 및 임계 전압을 측정한다. 도 6a 는, 확산 길이 DL = DL0 를 가지며 단계 21 및 22 에서 파라미터 추출용으로 이용되는 MOS 트랜지스터의 평면도이다. 도 6b 는 확산 길이 DL = DL1 (DL0 보다 더 작은 값) 을 갖는 MOS 트랜지스터의 평면도이다. 도 6c 는 확산 길이 DL = DL2 (DL0 보다 더 큰 값) 을 갖는 MOS 트랜지스터의 평면도이다.
단계 24 에서는, 확산 길이 DL 에 대한 임계 전압 파라미터 VTH0 의 의존성 및 이동도 파라미터 U0 의 의존성을 드레인 전류 및 임계 전압의 측정 결과로부터 획득하여, 근사식을 작성한다.
드레인 전류의 확산 길이 의존성을 나타내는 파라미터로서 이동도 파라미터 U0 를 선택한 이유는, 상기 Gregory Scott 등의 문서에 설명된 바와 같이, 드레인 전류의 확산 길이 의존성이, STI 에 의해 분리된 MOS 트랜지스터의 캐리어 이동도는 확산 길이의 사이즈에 의존하여 변화하기 때문이라고 알려진 사실에 기초한다. STI 에 의해 분리된 MOS 트랜지스터에 있어서, STI 부분은 열처리로 인하여 부피가 증대하여, 확산층 영역이 변형되고 결정 왜곡 (crystal distortion) 이 발생한다.따라서, 캐리어 이동도가 변하고 드레인 전류도 변한다. 또한, 캐리어 이동도의 변화와 함께, 임계 전압의 변화도 관측된다. 따라서, 본 발명의 발명자들은 드레인 전류에 매우 큰 영향을 주는 임계 전압 파라미터 VTH0 를 확산 길이 DL 에 대한 의존성을 나타내는 제 2 파라미터로 선택하였다. 임계 전압이 확산 길이 DL 에 의존하는 것이 관측되기 때문에, STI 로 인한 결정 왜곡 뿐만 아니라 트랜지스터 제조시 불순물의 도즈량의 변화와 같은 다른 요인들에 의해서도 드레인 전류가 변할 확률은 매우 높다.
전기적인 특성의 변화는 확산 길이 DL 에 의존하며, 드레인 길이 또는 소스 길이에 대한 의존성은 작다. 특히, 물리적인 기원에 밀접하게 관련되도록 결정된 SPICE 시뮬레이터의 트랜지스터 모델에 있어서, 2 개의 파라미터, 즉, 이동도 파라미터 U0 및 임계 전압 파라미터 VTHO, 에 확산 길이 DL 에 대한 의존성을 도입하여 근사식을 작성 및 저장하는 것은 효과적이다.
단계 24 에서, 구체적으로는, 이동도 파라미터 U0 가 (1/DL) 의 n차 다항식 (n : 양의 정수) 에 비례하는 부분과 임계 전압 파라미터 VTHO 가 (1/DL) 의 m차 다항식 (m : 양의 정수) 에 따라서 변하는 부분의 2 개의 부분을 획득하여, 다항식의 비례 계수를 실제 측정값과 일치하도록 추출한다. 다음과 같은 식으로 나타낼 수 있다.
수학식 1 에서의 (ud0 + ud1 ×(1/DL) + ud2 ×(1/DL)2+ ud3 ×(1/DL)3…+ udn ×(1/DL)n) = 1 및 수학식 2 에서의 (vd0 + vd1 ×(1/DL) + vd2 ×(1/DL)2+ vd3 ×(1/DL)3…+ vdn ×(1/DL)m)= 0 이 되도록 선택함으로써, DL = DL0 에서의 정밀도를 유지하면서, DL 이 DL0 와 같지 않은 영역에서의 정밀도를 향상시킬 수 있다.
확산 길이 DL 이 매우 큰 경우에는, 왜곡의 영향은 약해지며, DL 에 대한 의존성은 작아진다. 따라서, (1/DL) 의 다항식을 이용한 근사화에 의해, 더 좋은 근사식을 획득할 수 있다.
또한, N-채널 MOS 트랜지스터 및 P-채널 MOS 트랜지스터는 서로 상이한 왜곡에 대한 의존성을 가진다. 또한, 전기적인 특성의 관점에서도, 그들은 서로 상이한 확산 길이 DL 에 대한 의존성을 가진다. 그러나, (1/DL) 의 다항식을 이용한 근사화는 그들 모두에게 유효하며, 확산 길이 DL 에 대한 의존성을 다항식으로 표현할 수 있다.
상술한 바와 같이, 제 2 절차의 단계 23 및 24 에서 획득한 계수들 (ud0, ud1, ud2, ud3, …) 을 가지며 확산 길이 DL 에 대한 이동도 파라미터 U0 의 의존성을 근사화하는 다항식 및 제 2 절차의 단계 23 및 24 에서 획득한 계수들 (vd0, vd1, vd2, vd3, …) 을 가지며 확산 길이 DL 에 대한 임계 전압 파라미터 VTHO 의 의존성을 근사화하는 다항식은 제 1 절차의 단계 21 및 22 에서 획득되고 DL = DL0 를 갖는 MOS 트랜지스터를 이용하여 파라미터들을 추출한 MOS 트랜지스터 모델과 함께 시뮬레이션할 때에 제공한다.
도 7a 는 N-채널 MOS 트랜지스터에서의 임계 전압 파라미터 VTHO 의 측정값 (검은색 점) 과 다항식을 이용한 근사화에 의해 획득한 근사화 곡선 L1 사이의 관계를 나타낸 그래프이다. 상술한 바와 같은 근사식을 작성하여, DL = DL1 또는 DL = DL2 등의 원하는 확산 길이 DL 에 대응하는 임계 전압 파라미터 VTHO 를 용이하게 획득할 수 있다. 도 7a 에 도시된 임계 전압 파라미터 VTHO 와 유사하게, 원하는 확산 길이 DL 에 대응하는 이동도 파라미터 U0 도 근사식을 작성하여 용이하게 획득할 수 있다.
도 7b 는 확산 길이 DL 에 대한 N-채널 MOS 트랜지스터의 드레인 전류 의존성의 측정값 (검은색 점) 과, 본 발명에 적용하고 근사식을 이용함으로써, 각 확산 길이에 대하여 보정된 트랜지스터 모델로부터 계산된 드레인 전류의 확산 길이 의존성을 나타내는 곡선 L2 의 비교를 나타낸 그래프의 일예이다. 도 3 에 도시된 종래의 일예의 경우와 달리, 이동도 파라미터 U0 및 임계 전압 파라미터 VTHO의 확산 길이 의존성을 도입함으로써, 확산 길이 DL 에 대한 드레인 전류 ID 의 의존성을 도 7b 에 도시된 바와 같이 잘 표현할 수 있다. STI 로 분리된 P-채널 트랜지스터는 N-채널 MOS 트랜지스터와는 반대의 의존성, 즉, 확산 길이가 감소하는 경우 드레인 전류는 증가함, 을 나타낸다. 그러나, 이동도 파라미터 U0 및 임계 전압 파라미터 VTHO 의 확산 길이 의존성을 도입함으로써, 확산 길이에 대한 드레인 전류의 의존성을 N-채널 MOS 트랜지스터의 경우와 같이 잘 표현할 수 있다.
단계 25 에서, 시뮬레이션 대상 회로에 이용되는 확산 길이 DL 에서의 이동도 파라미터 U0 의 보정값 및 임계 전압 파라미터 VTHO 의 보정값은 각각 확산 길이 DL 에 대한 이동도 파라미터 U0 의 의존성을 근사화시키는 다항식 및 확산 길이 DL 에 대한 임계 전압 파라미터 VTHO 의 의존성을 근사화시키는 다항식을 이용하여 계산할 수 있다.
단계 26 에서, DL = DL0 를 갖는 원래의 MOS 트랜지스터들을 이용하여 추출한 트랜지스터 모델 (2) 에 대하여, 이동도 파라미터 U0 를 대응 근사식으로부터 계산된 보정값으로 대체하고 임계 전압 파라미터 VTHO 를 대응 근사식으로부터 계산된 보정값으로 대체함으로써, 회로 설계자는 원래의 트랜지스터 모델 (2) 로부터 원하는 DL 에 일치하는 MOS 트랜지스터 모델 (2a) 를 작성하여 높은 정밀도의 시뮬레이션을 수행할 수 있다. 또한, 확산 길이 DL 이 변하는 경우, 회로 설계자가 변경해야 하는 확산-길이-의존 파라미터는 오직 이동도 파라미터 U0 및 임계 전압 파라미터 VTHO 일 뿐이다. 따라서, 확산 길이 의존성은 더 적은 단계들을 이용하여 트랜지스터 모델에 고려될 수 있다.
도 5 에 도시된 플로우차트는 마치 단계 21 및 22 를 포함한 제 1 절차, 단계 23 및 24 를 포함한 제 2 절차, 및 단계 25 및 26 을 포함한 제 3 절차가 순차적으로 수행되는 것처럼 도시되어 있다. 그러나, 제 1 절차 및 제 2 절차는 대체로 시간상 서로 독립적으로 수행한다. 어떤 경우에는, 제 1 절차 및 제 2 절차가 거의 동시에 수행되거나, 제 1 절차와 제 2 절차 사이에 장시간이 경과할 수도 있다. 또한, 제 3 절차는 대체로 제 1 절차 및 제 2 절차와 시간상으로 독립적으로 수행한다. 제 1 절차에서 작성한 트랜지스터 모델 및 제 2 절차에서 작성한 근사식을 이용하고 상이한 확산 길이를 갖는 트랜지스터 모델들을 이용하여 시뮬레이션을 수행하기 위하여, 제 3 절차만을 여러번 반복하는 경우도 있다.
단계 26 에서는, 회로 설계자가 수동으로 (manually) 원래의 트랜지스터 모델의 파라미터값들을 근사식으로부터 계산된 보정값으로 대체하는 것을 설명하고 있다. 하지만, 트랜지스터 모델 및 확산 길이 DL 의 값이 지정된 경우, 본 발명은 확산-길이-의존 파라미터들 (이동도 파라미터 U0 및 임계 전압 파라미터 VTH0) 을 근사식으로부터 계산된 보정값으로 자동으로 대체하여, 지정된 확산 길이 DL 에 대응하는 트랜지스터 모델을 생성하도록 확장될 수 있다.
또한, 본 발명의 상기 설명에서는, 시뮬레이션용으로 이용되는 MOS 트랜지스터의 확산 길이에 대하여, 시뮬레이션 회로에서 한 종류의 확산 길이를 사용하는 것을 설명하였다. 그러나, 본 발명은 이하 설명되는 바와 같이 확장될 수도 있다. 일 트랜지스터 또는 복수의 트랜지스터들로 이루어진 회로 블록 유닛에 확산 길이를 지정할 수 있도록 회로 접속 설명들의 형식을 변경하여, 각 트랜지스터의 확산 길이 또는 회로 블록 유닛들에 지정된 확산 길이에 일치하는 트랜지스터 모델을 형성하여 시뮬레이션용으로 이용할 수 있다.
또한, (1/DL) 의 하나의 다항식을 이용하여서는 임계 전압 파라미터 VTHO 의 확장 길이 의존성을 오차가 작게 근사화시킬 수 없는 경우, 확산 길이값의 영역을 근사화 임계값 DLC 이하의 확산 길이값의 영역과 근사화 임계값 DLC 초과의 확산 길이값의 영역으로 분할하여, 도 7c 에 도시된 바와 같이, 각 영역에 근사식을 설정할 수 있다. 또한, 이동도 파라미터 U0 의 확산 길이 의존성의 경우에 있어서도, 확산 길이값들의 영역을 근사화 임계값 DLC 이하의 확산 길이값들의 영역과 근사화 임계값 DLC 초과의 확산 길이값들의 영역으로 분할하여, 각 영역에 근사식을 설정할 수 있다. 도 7c 에서는, 근사화 임계값 DLC 이하의 확산 길이값의 영역에 대한 근사식으로 표현되는 근사화 곡선 L3 및 근사화 임계값 DLC 초과의 확산 길이값의 영역에 대한 근사식으로 표현되는 근사화 곡선 L4 를 근사화의 정밀도를 향상시키는데 이용한다. 또한, 확산 길이값들의 영역을 2 개의 영역으로 분할한 경우가 도 7c 에 도시되어 있지만, 확산 길이값들의 영역은 3 개 이상의 영역으로도 분할할 수 있으며, 각 영역에 대해 근사식을 설정할 수도 있다.
상술한 바와 같이, 본 발명에서는 트랜지스터 모델에 기초하여 확산 길이에 대한 의존성을 갖는 파라미터의 근사식을 작성하며, 원래의 파라미터값 대신에 작성된 근사식을 이용하여 획득한 파라미터값을 사용하여, 상이한 확산 길이 DL 을 갖는 MOS 트랜지스터들의 트랜지스터 모델을 작성한다. 따라서, 원하는 확산길이 DL 의 드레인 전류 특성에 잘 일치하는 MOS 트랜지스터들의 트랜지스터 모델을 단시간에 용이하게 작성할 수 있다. 따라서, MOS 트랜지스터의 드레인 전류에 대한 확산 길이를 고려한 회로 시뮬레이션을 수행할 수 있으므로, 시뮬레이션의 정밀도를 향상시킬 수 있다.

Claims (12)

  1. 시뮬레이션 대상 회로의 접속 설명들을 저장하는 회로 네트리스트를 판독하고, 트랜지스터 모델을 참조하여 상기 시뮬레이션 대상 회로의 전류 및 전압의 변화를 계산하는 시뮬레이션 실행 유닛; 및
    소정의 확산 길이를 갖는 트랜지스터들에 기초하여 작성된 트랜지스터 모델에 대한 확산 길이에 의존하여 값이 변하는 확산-길이-의존 파라미터에 관한 보정 근사식을 작성하고, 상기 근사식을 이용하여 상기 트랜지스터 모델과는 상이한 확산 길이를 갖는 트랜지스터 모델에 대한 상기 확산-길이-의존 파라미터의 보정값을 계산하는 확산-길이-의존 파라미터 보정 유닛을 구비하는 것을 특징으로 하는 회로 시뮬레이션 장치.
  2. 제 1 항에 있어서,
    상기 확산-길이-의존 파라미터는 임계 전압 파라미터 및 이동도 파라미터를 포함하는 것을 특징으로 하는 회로 시뮬레이션 장치.
  3. 제 2 항에 있어서,
    상기 임계 전압 파라미터의 확산-길이-의존 근사식은 확산 길이의 역수에 대한 다항식인 것을 특징으로 하는 회로 시뮬레이션 장치.
  4. 제 2 항에 있어서,
    상기 임계 전압 파라미터의 확산-길이-의존 근사식은, 확산 길이값들의 영역을 하나 이상의 소정의 근사화 임계 확산 길이값들에 의해 분할하여 얻어진 복수의 영역들에 선택적으로 적용되는, 확산 길이의 역수에 대한 복수의 다항식들을 포함하는 것을 특징으로 하는 회로 시뮬레이션 장치.
  5. 제 2 항에 있어서,
    상기 이동도 파라미터의 확산-길이-의존 근사식은 확산 길이의 역수에 대한 다항식인 것을 특징으로 하는 회로 시뮬레이션 장치.
  6. 제 2 항에 있어서,
    상기 이동도 파라미터의 확산-길이-의존 근사식은, 확산 길이값들의 영역을 하나 이상의 소정의 근사화 임계 확산 길이값들에 의해 분할하여 얻어진 복수의 영역들에 선택적으로 적용되는, 확산 길이의 역수에 대한 복수의 다항식들을 포함하는 것을 특징으로 하는 회로 시뮬레이션 장치.
  7. 소정의 확산 길이를 갖는 MOS 트랜지스터의 특성에 기초하여 트랜지스터 모델을 작성하는 단계;
    상기 소정의 확산 길이와 상이한 확산 길이를 갖는 복수의 MOS 트랜지스터들의 각각에 대한 확산-길이-의존 파라미터들을 추출하여, 상기 확산-길이-의존 파라미터들의 확산 길이 의존성을 나타내는 근사식을 작성하는 단계; 및
    상기 근사식에 의해 시뮬레이션용으로 이용되는 트랜지스터의 상기 확산-길이-의존 파라미터들의 보정값들을 계산하고, 상기 소정의 확산 길이를 갖는 상기 MOS 트랜지스터의 특성에 기초하여 상기 트랜지스터 모델의 상기 확산-길이-의존 파라미터값들 대신 상기 보정값들을 사용하는 단계를 포함하는 것을 특징으로 하는 트랜지스터 모델의 작성 방법.
  8. 제 7 항에 있어서,
    상기 확산-길이-의존 파라미터는 임계 전압 파라미터 및 이동도 파라미터를 포함하는 것을 특징으로 하는 트랜지스터 모델의 작성 방법.
  9. 제 8 항에 있어서,
    상기 임계 전압 파라미터의 확산-길이-의존 근사식은 확산 길이의 역수에 대한 다항식인 것을 특징으로 하는 트랜지스터 모델의 작성 방법.
  10. 제 8 항에 있어서,
    상기 임계 전압 파라미터의 확산-길이-의존 근사식은, 확산 길이값들의 영역을 하나 이상의 소정의 근사화 임계 확산 길이값들에 의해 분할하여 얻어진 복수의 영역들에 선택적으로 적용되는, 확산 길이의 역수에 대한 복수의 다항식들을 포함하는 것을 특징으로 하는 트랜지스터 모델의 작성 방법.
  11. 제 8 항에 있어서,
    상기 이동도 파라미터의 확산-길이-의존 근사식은 확산 길이의 역수에 대한 다항식인 것을 특징으로 하는 트랜지스터 모델의 작성 방법.
  12. 제 8 항에 있어서,
    상기 이동도 파라미터의 확산-길이-의존 근사식은, 확산 길이값들의 영역을 하나 이상의 소정의 근사화 임계 확산 길이값들에 의해 분할하여 얻어진 복수의 영역들에 선택적으로 적용되는, 확산 길이의 역수에 대한 복수의 다항식들을 포함하는 것을 특징으로 하는 트랜지스터 모델의 작성 방법.
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Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716912B1 (ko) * 2004-06-30 2007-05-10 동부일렉트로닉스 주식회사 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법
KR100831200B1 (ko) * 2006-08-09 2008-05-21 인더스트리얼 테크놀로지 리써치 인스티튜트 회로 신뢰성 시뮬레이션 방법 및 그 시스템
KR100850092B1 (ko) * 2006-08-31 2008-08-04 동부일렉트로닉스 주식회사 Ｃｍｏｓ 소자의 ｓｐｉｃｅ 모델링 방법
KR100859475B1 (ko) * 2006-12-29 2008-09-24 동부일렉트로닉스 주식회사 파라미터의 직접 추출법으로 가변 커패시터를 모델링하는방법
KR101244702B1 (ko) * 2012-12-27 2013-03-18 서울과학기술대학교 산학협력단 트랜지스터에서의 문턱 전압 이동 시뮬레이션 방법
KR101506902B1 (ko) * 2014-02-03 2015-03-30 서울시립대학교 산학협력단 평판 트랜지스터의 일함수 분산 결정 장치 및 방법
KR101532579B1 (ko) * 2014-02-10 2015-06-30 서울시립대학교 산학협력단 3차원 구조 트랜지스터의 일함수 분산 결정 장치 및 방법
KR101580828B1 (ko) * 2014-11-11 2015-12-29 서울시립대학교 산학협력단 대칭형 터널 전계 효과 트랜지스터의 임의 변화 최소화를 위한 디자인 파라미터 결정 장치 및 결정 방법

Families Citing this family (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101006204A (zh) * 2004-06-22 2007-07-25 Bhp比利顿创新公司 金属氧化物的电化学还原
RU2007107083A (ru) * 2004-07-30 2008-09-10 БиЭйчПи БИЛЛИТОН ИННОВЕЙШН ПТИ ЛТД (AU) Электрохимическое восстановление оксидов металлов
JP2006178907A (ja) * 2004-12-24 2006-07-06 Matsushita Electric Ind Co Ltd 回路シミュレーション方法および装置
JP4544631B2 (ja) * 2005-07-04 2010-09-15 ルネサスエレクトロニクス株式会社 トランジスタモデル生成装置、および、トランジスタモデル生成方法
CN100416576C (zh) * 2005-08-31 2008-09-03 上海华虹Nec电子有限公司 一种横向三极管仿真模型及其实现方法
US8407634B1 (en) 2005-12-01 2013-03-26 Synopsys Inc. Analysis of stress impact on transistor performance
JP5020562B2 (ja) * 2006-07-25 2012-09-05 株式会社 液晶先端技術開発センター シミュレーション装置、シミュレーション方法、及び半導体装置の製造方法
US8346831B1 (en) * 2006-07-25 2013-01-01 Vivante Corporation Systems and methods for computing mathematical functions
US7949985B2 (en) * 2007-06-01 2011-05-24 Synopsys, Inc. Method for compensation of process-induced performance variation in a MOSFET integrated circuit
JP2008311361A (ja) * 2007-06-13 2008-12-25 Nec Electronics Corp 半導体集積回路、半導体集積回路のレイアウト設計方法、及び半導体集積回路の自動レイアウトプログラム
JP4874207B2 (ja) * 2007-10-01 2012-02-15 ルネサスエレクトロニクス株式会社 回路シミュレーション方法、回路シミュレーション装置、及びプログラム
CN101251864B (zh) * 2008-03-25 2012-06-06 上海集成电路研发中心有限公司 锗硅hbt雪崩外延层有效厚度计算方法及雪崩电流计算方法
US20100088083A1 (en) * 2008-10-08 2010-04-08 Vns Portfolio Llc Method and Apparatus for Circuit Simulation
US8362622B2 (en) * 2009-04-24 2013-01-29 Synopsys, Inc. Method and apparatus for placing transistors in proximity to through-silicon vias
JP5560700B2 (ja) * 2009-12-24 2014-07-30 富士通セミコンダクター株式会社 設計支援装置、設計支援方法及び設計支援プログラム
US8785291B2 (en) 2011-10-20 2014-07-22 International Business Machines Corporation Post-gate shallow trench isolation structure formation
US8466496B2 (en) 2011-11-17 2013-06-18 International Business Machines Corporation Selective partial gate stack for improved device isolation
US9817928B2 (en) 2012-08-31 2017-11-14 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9190346B2 (en) 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9379018B2 (en) 2012-12-17 2016-06-28 Synopsys, Inc. Increasing Ion/Ioff ratio in FinFETs and nano-wires
US8847324B2 (en) 2012-12-17 2014-09-30 Synopsys, Inc. Increasing ION /IOFF ratio in FinFETs and nano-wires
CN103778297B (zh) * 2014-01-27 2017-04-12 中国科学院微电子研究所 Mos器件的sti应力效应建模方法及装置
JP2021140845A (ja) * 2020-03-05 2021-09-16 株式会社東芝 磁気ディスク装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5694579A (en) * 1993-02-18 1997-12-02 Digital Equipment Corporation Using pre-analysis and a 2-state optimistic model to reduce computation in transistor circuit simulation
US5648920A (en) 1994-11-22 1997-07-15 Texas Instruments Incorporated Method and apparatus for deriving total lateral diffusion in metal oxide semiconductor transistors
US5761481A (en) * 1995-05-04 1998-06-02 Advanced Micro Devices, Inc. Semiconductor simulator tool for experimental N-channel transistor modeling
US5751593A (en) * 1996-04-10 1998-05-12 Motorola, Inc. Accurate delay prediction based on multi-model analysis
US6314390B1 (en) * 1998-11-30 2001-11-06 International Business Machines Corporation Method of determining model parameters for a MOSFET compact model using a stochastic search algorithm
JP2000322456A (ja) 1999-05-10 2000-11-24 Hitachi Ltd モデルパラメータ抽出方法及び装置
JP2001035930A (ja) 1999-07-19 2001-02-09 Mitsubishi Electric Corp 特性抽出装置、特性評価装置、および、半導体装置
US6618837B1 (en) * 2000-09-14 2003-09-09 Cadence Design Systems, Inc. MOSFET modeling for IC design accurate for high frequencies
US6441396B1 (en) * 2000-10-24 2002-08-27 International Business Machines Corporation In-line electrical monitor for measuring mechanical stress at the device level on a semiconductor wafer
JP3653485B2 (ja) * 2001-08-31 2005-05-25 株式会社半導体理工学研究センター ポケット注入ｍｏｓｆｅｔのしきい値電圧の計算方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100716912B1 (ko) * 2004-06-30 2007-05-10 동부일렉트로닉스 주식회사 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법
KR100831200B1 (ko) * 2006-08-09 2008-05-21 인더스트리얼 테크놀로지 리써치 인스티튜트 회로 신뢰성 시뮬레이션 방법 및 그 시스템
KR100850092B1 (ko) * 2006-08-31 2008-08-04 동부일렉트로닉스 주식회사 Ｃｍｏｓ 소자의 ｓｐｉｃｅ 모델링 방법
KR100859475B1 (ko) * 2006-12-29 2008-09-24 동부일렉트로닉스 주식회사 파라미터의 직접 추출법으로 가변 커패시터를 모델링하는방법
KR101244702B1 (ko) * 2012-12-27 2013-03-18 서울과학기술대학교 산학협력단 트랜지스터에서의 문턱 전압 이동 시뮬레이션 방법
KR101506902B1 (ko) * 2014-02-03 2015-03-30 서울시립대학교 산학협력단 평판 트랜지스터의 일함수 분산 결정 장치 및 방법
KR101532579B1 (ko) * 2014-02-10 2015-06-30 서울시립대학교 산학협력단 3차원 구조 트랜지스터의 일함수 분산 결정 장치 및 방법
KR101580828B1 (ko) * 2014-11-11 2015-12-29 서울시립대학교 산학협력단 대칭형 터널 전계 효과 트랜지스터의 임의 변화 최소화를 위한 디자인 파라미터 결정 장치 및 결정 방법

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