JP2004119608A - トランジスタの拡散層長依存性を組み込んだ回路シミュレーション装置およびトランジスタモデル作成方法 - Google Patents
トランジスタの拡散層長依存性を組み込んだ回路シミュレーション装置およびトランジスタモデル作成方法 Download PDFInfo
- Publication number
- JP2004119608A JP2004119608A JP2002279398A JP2002279398A JP2004119608A JP 2004119608 A JP2004119608 A JP 2004119608A JP 2002279398 A JP2002279398 A JP 2002279398A JP 2002279398 A JP2002279398 A JP 2002279398A JP 2004119608 A JP2004119608 A JP 2004119608A
- Authority
- JP
- Japan
- Prior art keywords
- diffusion layer
- parameter
- layer length
- transistor
- dependence
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Images
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Abstract
【解決手段】拡散層依存パラメータ補正手段4は、MOSトランジスタのトランジスタモデル2および種々の拡散層長のトランジスタから抽出した拡散層長依存パラメータのデータからこれらのパラメータの拡散層長依存性の近似式を作成し、作成した近似式を用いて元のパラメータの値と置き換えるパラメータの補正値を計算する。これにより補正値を元のパラメータの値と容易に置き換えでき、拡散層長DLの異なるMOSトランジスタのトランジスタモデルを作成できる。MOSトランジスタのドレイン電流の拡散層長依存性を考慮した回路シミュレーションが可能となるので高精度のシミュレーションが可能となる。
【選択図】 図1
Description
【発明の属する技術分野】
本発明は回路シミュレーションの精度向上に関し、特に、これまで考慮されていないMOSトランジスタの拡散層長依存性を組み込んだ回路シミュレーション装置およびトランジスタモデル作成方法に関する。
【0002】
【従来の技術】
半導体開発において、MOSトランジスタの微細化に伴って、SPICEで代表される回路シミュレータのシミュレーション精度の一層の向上が要求されている。
【0003】
図5は従来の回路シミュレーション装置の構成を示すブロック図である。シミュレーション実行手段1はSPICEに代表されるシミュレータの本体で、実体はコンピュータ上で動作するシミュレーション実行プログラムである。シミュレーション実行手段1はシミュレーション対象の回路の接続記述が格納された回路ネットリスト3を読み込み、MOSトランジスタのトランジスタモデル2を参照してシミュレーション対象回路の電流・電圧の変化を計算する。
【0004】
シミュレーションの高精度化にはトランジスタモデルの高精度化が必須であり、トランジスタモデルを高精度化するための、しきい値電圧、狭チャネル効果係数、短チャネル効果係数、移動度、キャリアの速度飽和電圧等のモデルパラメータの抽出方法の改良が行われている(例えば特許文献1参照。)。
【0005】
また、SPICE用のトランジスタモデルとして著名なBSIM3,BSIM4のトランジスタモデルの作成において、デバイス条件が変更された場合に、抽出したパラメータを基に変更した条件に対応したパラメータに変更して短時間にトランジスタモデルを作成する方法が開示されている(例えば特許文献2参照。)。
【0006】
しかしながら、最近、MOSトランジスタのドレイン電流が拡散層長DLに依存して変化することが非特許文献1で指摘され、新たなシミュレーション精度の低下要因として注目されている。トランジスタ間の分離の微細化に伴い、STI(Shallow Trench Isolation:浅い溝分離)などの分離技術を用いたトランジスタにおいては、周囲に分離領域が存在することにより拡散層およびチャネルの領域に誘起された結晶ひずみの影響によりゲート電極の下部のチャネル領域での移動度が変化してドレイン電流を変化させるものと考えられる。
【0007】
図6(a)はNチャネルMOSトランジスタの平面図であり、図6(b)はII−IIに沿った断面図である。図6(a)に示すように、拡散層長DLは拡散層およびチャネル形成領域とSTIによる分離領域の境界を表すフィールドパタン31のゲート電極32に対して垂直な方向の長さを表し、ソース長とチャネル長とドレイン長とを合わせた長さに相当する。図6(b)において、41はシリコン基板であり、42はP型ウェルであり、43はN型ソース・ドレイン領域であり、44はN型LDD(Lightly Doped Drain)領域であり、45はゲート絶縁膜であり、46はゲート電極であり、47はSTI領域であり、48は絶縁膜である。STI領域47はシリコン基板41の表面に掘られた溝に絶縁物を充填して形成され、N型ソース・ドレイン領域に接している。図6(a),(b)ではNチャネルMOSトランジスタを示したが、PチャネルMOSトランジスタは不純物のN型とP型を変えるだけで、同様の構造である。
【0008】
ところが、BSIM3,BSIM4のトランジスタモデルを含めて現在の回路シミュレーション装置で用いられるトランジスタモデル2にはドレイン電流の拡散層長DLに対する依存性は組み込まれていない。すなわち、図7のNチャネルMOSトランジスタのドレイン電流の拡散層長依存性に示すように、拡散層長DLが小さい場合にはドレイン電流IDの測定値(黒丸)が小さくなっているのに対して、現在のMOSトランジスタのモデルでは直線L0に示されるように、モデルパラメータ抽出に用いたトランジスタの拡散層長DL0でのドレイン電流IDの値で一定となっている。このために、SPICEに代表される現在の回路シミュレーション装置ではDL依存性の存在を無視したシミュレーションが行われており、シミュレーション精度の向上を阻害する要因になっている。
【0009】
【特許文献1】
特開2001−035930号公報(図1)
【特許文献2】
特開2000−322456号公報(図1)
【非特許文献1】
スコット(Gregory Scott)、外4名、「トランジスタの配置と溝分離に誘起されたストレスにより生じるNMOS駆動電流の減少(NMOS Drive Current Reduction Caused by Transistor Layout and Trench Isolation Induced Stress)」、アイイーディーエム技術要約(IEDM Technical Digest)、米国、アイイーイーイー(IEEE)、1999年、IEDM−99、p.827−830
【0010】
【発明が解決しようとする課題】
拡散層長依存性が組み込まれていない現在の回路シミュレーション装置を用いた場合でも、予め拡散層長DLが異なるMOSトランジスタ毎にパラメータ抽出を行って多種類のトランジスタモデルを作成しておき、シミュレーション対象の回路に使用される拡散層長DLのトランジスタモデルを多種類のモデルの中から選択して使用することにより、シミュレーション精度の向上を図ることは可能である。しかしながら、拡散層長DLが異なる多種類のトランジスタモデルを作成するためにパラメータ抽出、パラメータフィッティングの作業に長時間を要することになり、また、シミュレーション時に拡散層長DLに応じてMOSトランジスタモデルを使いわなければならず煩雑で人的ミスが入り込みやすい。
【0011】
本発明はこのような状況に鑑みてなされたものであり、本発明の目的は、特定の拡散層長DLでパラメータフィッティングされたMOSトランジスタモデルをもとに、広範囲の拡散層長DLに対してMOSトランジスタモデルを短時間に容易に作成できる手段を備えた回路シミュレーション装置を提供することであり、またこの回路シミュレーション装置において種々の拡散層長DLを有するMOSトランジスタモデルを作成する方法を提供することである。
【0012】
【課題を解決するための手段】
本発明の第1の発明の回路シミュレーション装置は、シミュレーション対象の回路の接続記述が格納された回路ネットリストを読み込み、トランジスタモデルを参照してシミュレーション対象回路の電流・電圧の変化を計算するシミュレーション実行手段と、所定の拡散層長のトランジスタに基づいて作成されたトランジスタモデルに対して拡散層長に依存して値が変化する拡散層長依存パラメータについての補正近似式を作成し、前記トランジスタモデルとは拡散層長の異なるトランジスタモデルに対する前記拡散層長依存パラメータの補正値を前記近似式を用いて算出する拡散層依存パラメータ補正手段と、を備えて構成される。
【0013】
第2の発明のトランジスタモデル作成方法は、所定の拡散層長のMOSトランジスタの特性に基づいてトランジスタモデルを作成する第1の手順と、前記所定の拡散層長とは異なる拡散層長の複数のMOSトランジスタのそれぞれについて拡散層長依存パラメータの値を抽出し前記拡散層長依存パラメータの拡散層長依存を表す近似式を作成する第2の手順と、シミュレーションで使用するトランジスタの拡散層長における拡散層依存パラメータの補正値を前記近似式により算出し前記所定の拡散層長のMOSトランジスタの特性に基づくトランジスタモデルの拡散層依存パラメータの値と置換する第3の手順とを有することを特徴としている。
【0014】
【発明の実施の形態】
以下、本発明の好ましい実施の形態について、添付図面を参照しながら詳細に説明する。なお、以下の説明は、本発明の実施の形態を示すものであり、本発明が以下の説明に限定されて解釈されるものではない。
【0015】
図1は本発明の一実施の形態である回路シミュレーション装置の構成を示すブロック図である。シミュレーション実行手段1は図5の従来の回路シミュレーション装置と同様SPICEに代表される回路シミュレータの本体で、実体はコンピュータ上で動作するシミュレーション実行プログラムである。シミュレーション実行手段1はシミュレーション対象の回路の接続記述が格納された回路ネットリスト3を読み込み、MOSトランジスタのトランジスタモデル2を参照してシミュレーション対象回路の電流・電圧の変化を計算することは、図5の従来の回路シミュレーション装置と同様である。しかしながら、図1の回路シミュレーション装置では、シミュレーション実行手段1,トランジスタモデル2,回路ネットリスト3に加えて、拡散層依存パラメータ補正手段4を備えている点が新規である。
【0016】
拡散層依存パラメータ補正手段4は、MOSトランジスタのトランジスタモデル2および種々の拡散層長のトランジスタから抽出した拡散層長依存パラメータのデータからこれらのパラメータの拡散層長依存性の近似式を作成し、作成した近似式を用いて元のパラメータの値と置き換えるべきパラメータの補正値を計算する。これにより元のパラメータの値を補正値に容易に置き換えでき、拡散層長DLの異なるMOSトランジスタのトランジスタモデル2a(図1には図示せず)を容易に短時間に作成できる。拡散層依存パラメータ補正手段4は、拡散層長依存性近似式生成部11としきい値/移動度補正計算部12とを有している。
【0017】
拡散層長依存性近似式生成部11は、拡散層長DLの異なる複数のMOSトランジスタの特性測定結果からしきい値電圧パラメータVTH0の拡散層長依存性の近似式を作成し、また拡散層長DLの異なる複数のMOSトランジスタの特性測定結果から移動度パラメータU0の拡散層長依存性の近似式を作成する。ここでしきい値パラメータVTH0、移動度パラメータU0は、BSIM3,BSIM4におけるパラメータVTH0,U0にそれぞれ相当する。
【0018】
しきい値/移動度補正計算部12は、拡散層長依存性近似式生成部11で作成され保存された近似式に基づいてトランジスタモデルの所望の拡散層長DLのしきい値電圧パラメータVTH0および移動度パラメータU0の補正された値を計算する。
【0019】
しきい値電圧パラメータVTH0および移動度パラメータU0の補正された値をもとのトランジスタモデル2に返してトランジスタモデル2a(図示せず)に変更することにより、所望の拡散層長DLのドレイン電流特性とよく一致するMOSトランジスタのトランジスタモデルを短時間に容易に生成することができる。
【0020】
図2は、本発明の第2の実施の形態のトランジスタモデル作成方法のフロー図である。フローは、第1の手順であるステップ21および22と第2の手順であるステップ23および24と、第3の手順であるステップ25および26とを有している。以下、図2を参照しながら図1の第1の実施の形態の回路シミュレーション装置によるトランジスタモデルの作成方法について詳細に説明する。
【0021】
通常、MOSトランジスタモデルの各パラメータは、図1には図示していないパラメータ測定・抽出装置を用いて、例えばDL=DL0に拡散層長DLを固定した種々のゲートサイズのMOSトランジスタの各端子バイアスを変えたデータから抽出される。図2において、ステップ21で拡散層長DL=DL0のトランジスタの特性を測定し、ステップ22で各種のパラメータを抽出しフィッティングして拡散層長DL=DL0のMOSトランジスタの電圧・電流特性をよく再現するトランジスタモデル2を作成する。
【0022】
次に、ステップ23で、図3(a),(b),(c)に示すような拡散層長DLの異なるMOSトランジスタのドレイン電流、しきい値電圧を測定する。図3(a)は、ステップ21および22でパラメータ抽出の対象として用いられるDL=DL0の拡散層長を有するMOSトランジスタの平面図であり、図3(b)は、DL0より小さいDL=DL1の拡散層長のMOSトランジスタの平面図であり、図3(c)は、DL0より大きいDL=DL2の拡散層長のMOSトランジスタの平面図である。
【0023】
ステップ24では、ドレイン電流、しきい値電圧の測定結果からしきい値電圧パラメータVTH0および移動度パラメータU0の拡散層長DLに対する依存性を求めて近似式を作成する。
【0024】
ドレイン電流の拡散層長依存性を表現するためのパラメータのひとつとして移動度パラメータU0を選択した理由は、非特許文献1に記載されているように、ドレイン電流の拡散層長依存性がSTIで分離されたMOSトランジスタのキャリア移動度が拡散層の大きさにより変化することに立脚している。STIで分離されたMOSトランジスタは、熱処理によるSTI部分の体積増大によって拡散層領域が変形し、結晶がひずむ。これによりキャリア移動度が変化し、ドレイン電流が変化する。さらに、キャリア移動度の変化と共にしきい値電圧の変化が生じていることも観測されるため、発明者らはドレイン電流に影響の大きいしきい値電圧パラメータVTH0を拡散層長DL依存性を表す第2のパラメータとして選択した。しきい値電圧に拡散層長DL依存性が観測されることから、ドレイン電流の変化にはSTIによる結晶歪みだけでなく、トランジスタ製造時の不純物のドーズ量変動などの他の要因も関係している可能性が高い。
【0025】
電気特性の変化は、拡散層長DLに依存し、ドレイン長、ソース長への依存性は小さい。物理的起源に密接に関係して定められたSPICEシミュレータのトランジスタモデルなどでは特に、移動度パラメータU0、しきい値電圧パラメータVTH0の2つのパラメータに拡散層長DL依存性を導入し、近似式を作成し保存しておくことが有効である。
【0026】
ステップ24では具体的には、移動度パラメータU0が(1/DL)のn次(nは正整数)の多項式に比例する部分と、しきい値電圧パラメータVTH0が(1/DL)のm次(mは正整数)の多項式で変動する部分の2種類に分け、多項式の比例係数を実測に合わせて抽出する。次のような式で表わすことができる。U0(DL)=U0(DL=DL0)×(ud0+ud1×(1/DL)+ud2×(1/DL)2 +ud3×(1/DL)3 ...+udn×(1/DL)n )…(式1)
VTH0(DL)=VTH0(DL=DL0)+(vd0+vd1×(1/DL)+vd2×(1/DL)2 +vd3×(1/DL)3 ...+vdm×(1/DL)m )…(式2)
但し、式1において、(ud0+ud1×(1/DL0)+ud2×(1/DL0)2 +ud3×(1/DL0)3 ...+udn×(1/DL0)n )=1であり、式2において、(vd0+vd1×(1/DL0)+vd2×(1/DL0)2 +vd3×(1/DL0)3 ...+vdm×(1/DL0)m )=0となるように選ぶことで、DL=DL0での精度を保ったまま、DL≠DL0の範囲での精度を上げることができる。
【0027】
拡散層長DLが非常に大きい場合にはひずみの影響が小さくなり、DLへの依存性が小さくなる。したがって(1/DL)の多項式を用いて近似することにより良い近似式を得ることができる。
【0028】
また、NチャネルMOSトランジスタとPチャネルMOSトランジスタとでは異なったひずみへの依存性をもち、電気特性においても異なる拡散層長DL依存性を持つが、何れに対しても(1/DL)の多項式近似は有効であり、拡散層長DL依存性を表現できる。
【0029】
以上のようにして第2の手順であるステップ23および24で得られた各係数ud0,ud1,ud2,ud3...を持つ移動度パラメータU0の拡散層長DL依存性を近似する多項式、および各係数vd0,vd1,vd2,vd3,...をもつしきい値電圧パラメータVTH0の拡散層長DL依存性を近似する多項式が、第1の手順であるステップ21および22で得られたDL=DL0のMOSトランジスタを用いてパラメータ抽出されたMOSトランジスタモデルと共にシミュレーション時に提示される。
【0030】
図4(a)はNチャネルMOSトランジスタにおけるしきい値電圧パラメータVTH0の測定値(黒丸)と多項式で近似した近似曲線L1との一例を示した図である。このように近似式を作成しておくことにより、DL=DL0とは異なる拡散層長であるDL=DL1,DL=DL2等の所望の拡散層長DLに対応するしきい値電圧パラメータVTH0を容易に求めることができる。移動度パラメータU0についても図4(a)のしきい値電圧パラメータVTH0と同様で、近似式を作成しておくことにより、所望の拡散層長DLに対応する移動度パラメータU0を容易に求めることができる。
【0031】
図4(b)はNチャネルMOSトランジスタのドレイン電流IDの拡散層長DLに対する依存性の測定値(黒丸)と、本発明を適用し近似式を用いて拡散層長毎に補正されたトランジスタモデルから算出したドレイン電流の拡散層長依存性を表す曲線L2とを比較した図の一例である。図7の従来例の場合とは異なり、図4(b)に示すように、移動度パラメータU0およびしきい値電圧パラメータVTH0に拡散層長依存性を導入することにより、ドレイン電流IDの拡散層長DLに対する依存性をよく表現することが可能となる。なお、STIにより分離されたPチャネルトランジスタにおいては、拡散層長が小さくなると共にドレイン電流が増大するというNチャネルMOSトランジスタとは逆の依存性を示すが、移動度パラメータU0およびしきい値電圧パラメータVTH0の拡散層長依存性を導入することによりドレイン電流の拡散層長に対する依存性がよく表現できることはNチャネルMOSトランジスタの場合と同様である。
【0032】
ステップ25では、移動度パラメータU0の拡散層長DL依存性を近似する多項式、およびしきい値電圧パラメータVTH0の拡散層長DL依存性を近似する多項式を用いてシミュレーション対象の回路中で使用する拡散層長DLにおける移動度パラメータU0の補正値およびしきい値電圧パラメータVTH0の補正値が算出される。
【0033】
ステップ26では、元のDL=DL0のMOSトランジスタを用いて抽出されたトランジスタモデル2に対し、回路設計者は移動度パラメータU0を近似式から計算された補正値に置き換え、しきい値電圧パラメータVTH0を近似式から計算された補正値に置き換えてそれぞれ変更するにより、元のトランジスタモデル2から所望のDLに適合したMOSトランジスタモデルを2aを作成することができ、高精度のシミュレーションが可能になる。また、拡散層長DLを変えた時に回路設計者が変えなければならない拡散層長依存パラメータは、移動度パラメータU0と、しきい値電圧パラメータVTH0のみであり、拡散層長依存性を少ない手順でトランジスタモデルに組み込むことができる。
【0034】
なお、図2のフロー図では、第1の手順であるステップ21および22と、第2の手順であるステップ23および24と、第3の手順であるステップ25および26とが連続して実行されるが如く図示されているが、第1の手順と第2の手順とは時間的には独立して実行されることが多く、第1の手順と第2の手順がほぼ並行して実行されることもあるが、第1の手順と第2の手順との間に大きな時間経過がある場合もある。また、第3の手順についても第1の手順、第2の手順と時間的には独立して実行される場合も多く、第1の手順で作成したトランジスタモデルと第2の手順で作成した近似式を用い、DLの異なるトランジスタモデルを使ってシミュレーションするために第3の手順のみを複数回に渡って繰り返す場合もある。
【0035】
なお、ステップ26では、回路設計者が人手で元のトランジスタモデルのパラメータの値を近似式から計算された補正値に置き換えるとして説明したが、トランジスタモデルと拡散層長DLの値が指定された場合に、拡散層長依存パラメータ(移動度パラメータU0、しきい値電圧パラメータVTH0)を自動的に近似式から計算した補正値に置き換えて指定された拡散層長DLに対応したトランジスタモデルを生成するように拡張することも可能である。
【0036】
また、以上の本発明についての説明では、シミュレーションにおいて使用されるMOSトランジスタの拡散層長はシミュレーション回路内で1種類であるとして説明したが、トランジスタまたは複数のトランジスタからなる回路ブロックを単位として拡散層長を指定できるように回路接続記述の形式を変更し、それぞれのトランジスタまたは回路ブロックの単位で対応する拡散層長に適合したトランジスタモデルを生成してシミュレーションに用いるように拡張することも可能である。
【0037】
さらに、ひとつの(1/DL)の多項式ではしきい値電圧パラメータVTH0の拡散層長依存性の誤差の小さい近似ができない場合には、図4(c)に示すように近似境界拡散層長DLC以下の範囲とDLCより大きい範囲に分割し、各範囲に対応させて近似式を設定することも可能である。移動度パラメータU0の拡散層長依存性についても同様に近似境界拡散層長DLC以下の範囲とDLCより大きい範囲に分割し、各範囲に対応させて近似式を設定することも可能である。図4(c)では、近似境界拡散層長DLC以下の範囲の近似式による近似曲線L3とDLCより大きい範囲の近似式による近似曲線L4により近似の精度を高めている。また、図4(c)ではふたつの範囲に分割した場合を示したが、3以上の範囲に分割して近似式を設定しても良い。
【0038】
【発明の効果】
以上に説明したように、本発明ではトランジスタモデルをもとに、拡散層長依存性を有するパラメータの近似式を作成し、作成した近似式を用いて得られたパラメータの値を元のパラメータの値と置き換えることにより拡散層長DLの異なるMOSトランジスタのトランジスタモデルを作成するので、所望の拡散層長DLのドレイン電流特性とよく一致するMOSトランジスタのトランジスタモデルを短時間に容易に生成することができる。これにより、MOSトランジスタのドレイン電流の拡散層長依存性を考慮した回路シミュレーションが可能となり、シミュレーション精度を向上させることが可能となる。
【図面の簡単な説明】
【図1】本発明の回路シミュレーション装置の構成を示すブロック図である。
【図2】本発明のトランジスタモデル作成方法のフロー図である。
【図3】(a),(b),(c)はそれぞれ拡散層長DLの異なるMOSトランジスタの平面図である。
【図4】(a)はしきい値電圧パラメータVTH0の測定値と多項式で近似した曲線L1とを比較した図であり、(b)はドレイン電流IDの拡散層長DLに対する依存性の測定値と計算値とを比較した図であり、(c)は拡散層長の臨界値DLC以下の範囲と臨界値DLCより大きい範囲に分割して近似式を設定する例を示す図である。
【図5】従来の回路シミュレーション装置の構成を示すブロック図である。
【図6】(a)はNチャネルMOSトランジスタの平面図であり、(b)は断面図である。
【図7】従来の回路シミュレーションでは拡散層長依存性が組み込まれていないことを説明する図である。
【符号の説明】
1 シミュレーション実行手段
2 トランジスタモデル
3 回路ネットリスト
4 拡散層依存パラメータ補正手段
31 フィールドパタン
32,46 ゲート電極
Claims (12)
- シミュレーション対象の回路の接続記述が格納された回路ネットリストを読み込み、トランジスタモデルを参照してシミュレーション対象回路の電流・電圧の変化を計算するシミュレーション実行手段と、
所定の拡散層長のトランジスタに基づいて作成されたトランジスタモデルに対して拡散層長に依存して値が変化する拡散層長依存パラメータについての補正近似式を作成し、前記トランジスタモデルとは拡散層長の異なるトランジスタモデルに対する前記拡散層長依存パラメータの補正値を前記近似式を用いて算出する拡散層依存パラメータ補正手段と、
を備えることを特徴とする回路シミュレーション装置。 - 前記拡散層長依存パラメータには、しきい値電圧パラメータと移動度パラメータとが含まれることを特徴とする請求項1に記載の回路シミュレーション装置。
- 前記しきい値電圧パラメータの拡散層依存性の近似式は、
拡散層長の逆数の多項式であることを特徴とする請求項2に記載の回路シミュレーション装置。 - 前記しきい値電圧パラメータの拡散層依存性の近似式は、
予め定められた1以上の近似境界拡散層長により分割された複数の範囲内でそれぞれ選択的に適用される複数の拡散層長の逆数の多項式を含んで構成されることを特徴とする請求項2に記載の回路シミュレーション装置。 - 前記移動度パラメータの拡散層依存性の近似式は、
拡散層長の逆数の多項式であることを特徴とする請求項2に記載の回路シミュレーション装置。 - 前記移動度パラメータの拡散層依存性の近似式は、
予め定められた1以上の近似境界拡散層長により分割された複数の範囲内でそれぞれ選択的に適用される複数の拡散層長の逆数の多項式を含んで構成されることを特徴とする請求項2に記載の回路シミュレーション装置。 - 所定の拡散層長のMOSトランジスタの特性に基づいてトランジスタモデルを作成する第1の手順と、
前記所定の拡散層長とは異なる拡散層長の複数のMOSトランジスタのそれぞれについて拡散層長依存パラメータの値を抽出し前記拡散層長依存パラメータの拡散層長依存を表す近似式を作成する第2の手順と、
シミュレーションで使用するトランジスタの拡散層長における拡散層依存パラメータの補正値を前記近似式により算出し前記所定の拡散層長のMOSトランジスタの特性に基づくトランジスタモデルの拡散層依存パラメータの値と置換する第3の手順と、
を有することを特徴とするトランジスタモデル作成方法。 - 前記拡散層長依存パラメータには、
しきい値電圧パラメータと移動度パラメータとが含まれることを特徴とする請求項7に記載のトランジスタモデル作成方法。 - 前記しきい値電圧パラメータの拡散層依存性の近似式は、
拡散層長の逆数の多項式であることを特徴とする請求項8に記載のトランジスタモデル作成方法。 - 前記しきい値電圧パラメータの拡散層依存性の近似式は、
予め定められた1以上の近似境界拡散層長により分割された複数の範囲内でそれぞれ選択的に適用される複数の拡散層長の逆数の多項式を含んで構成されることを特徴とする請求項8に記載のトランジスタモデル作成方法。 - 前記移動度パラメータの拡散層依存性の近似式は、
拡散層長の逆数の多項式であることを特徴とする請求項8に記載のトランジスタモデル作成方法。 - 前記移動度パラメータの拡散層依存性の近似式は、
予め定められた1以上の近似境界拡散層長により分割された複数の範囲内でそれぞれ選択的に適用される複数の拡散層長の逆数の多項式を含んで構成されることを特徴とする請求項8に記載のトランジスタモデル作成方法。
Priority Applications (6)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002279398A JP4408613B2 (ja) | 2002-09-25 | 2002-09-25 | トランジスタの拡散層長依存性を組み込んだ回路シミュレーション装置およびトランジスタモデル作成方法 |
KR10-2003-0065689A KR100517766B1 (ko) | 2002-09-25 | 2003-09-22 | 트랜지스터의 확산 길이 의존성을 고려한 회로 시뮬레이션장치 및 트랜지스터 모델 작성 방법 |
TW092126348A TWI247223B (en) | 2002-09-25 | 2003-09-24 | Circuit simulation apparatus incorporating diffusion length dependence of transistors and method for creating transistor model |
US10/668,974 US7222060B2 (en) | 2002-09-25 | 2003-09-24 | Circuit simulation apparatus incorporating diffusion length dependence of transistors and method for creating transistor model |
CNB031598285A CN1303557C (zh) | 2002-09-25 | 2003-09-25 | 引入了晶体管的扩散长度依赖性的电路仿真装置以及用于生成晶体管模型的方法 |
DE10344570A DE10344570A1 (de) | 2002-09-25 | 2003-09-25 | Schaltkreis-Simulator mit diffusionslängenabhängigen Transistoren und Verfahren zum Erzeugen eines Transistor-Modells |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002279398A JP4408613B2 (ja) | 2002-09-25 | 2002-09-25 | トランジスタの拡散層長依存性を組み込んだ回路シミュレーション装置およびトランジスタモデル作成方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2004119608A true JP2004119608A (ja) | 2004-04-15 |
JP4408613B2 JP4408613B2 (ja) | 2010-02-03 |
Family
ID=31987090
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002279398A Expired - Fee Related JP4408613B2 (ja) | 2002-09-25 | 2002-09-25 | トランジスタの拡散層長依存性を組み込んだ回路シミュレーション装置およびトランジスタモデル作成方法 |
Country Status (6)
Country | Link |
---|---|
US (1) | US7222060B2 (ja) |
JP (1) | JP4408613B2 (ja) |
KR (1) | KR100517766B1 (ja) |
CN (1) | CN1303557C (ja) |
DE (1) | DE10344570A1 (ja) |
TW (1) | TWI247223B (ja) |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007011995A (ja) * | 2005-07-04 | 2007-01-18 | Nec Electronics Corp | トランジスタモデル生成装置、および、トランジスタモデル生成方法 |
WO2010042183A2 (en) * | 2008-10-08 | 2010-04-15 | Vns Portfolio Llc | Method and apparatus for circuit simulation |
JP2010529649A (ja) * | 2007-06-01 | 2010-08-26 | シノプシス インコーポレイテッド | Mosfet集積回路におけるプロセスによって誘起される性能変動の補償方法 |
Families Citing this family (28)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2005123986A1 (en) * | 2004-06-22 | 2005-12-29 | Bhp Billiton Innovation Pty Ltd | Electrochemical reduction of metal oxides |
KR100716912B1 (ko) * | 2004-06-30 | 2007-05-10 | 동부일렉트로닉스 주식회사 | 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법 |
EP1789609A4 (en) * | 2004-07-30 | 2008-11-12 | Bhp Billiton Innovation Pty | ELECTROCHEMICAL REDUCTION OF METAL OXIDES |
JP2006178907A (ja) * | 2004-12-24 | 2006-07-06 | Matsushita Electric Ind Co Ltd | 回路シミュレーション方法および装置 |
CN100416576C (zh) * | 2005-08-31 | 2008-09-03 | 上海华虹Nec电子有限公司 | 一种横向三极管仿真模型及其实现方法 |
US8407634B1 (en) | 2005-12-01 | 2013-03-26 | Synopsys Inc. | Analysis of stress impact on transistor performance |
JP5020562B2 (ja) * | 2006-07-25 | 2012-09-05 | 株式会社 液晶先端技術開発センター | シミュレーション装置、シミュレーション方法、及び半導体装置の製造方法 |
US8346831B1 (en) * | 2006-07-25 | 2013-01-01 | Vivante Corporation | Systems and methods for computing mathematical functions |
TW200809748A (en) * | 2006-08-09 | 2008-02-16 | Ind Tech Res Inst | Method for simulating circuit reliability and system thereof |
KR100850092B1 (ko) * | 2006-08-31 | 2008-08-04 | 동부일렉트로닉스 주식회사 | Cmos 소자의 spice 모델링 방법 |
KR100859475B1 (ko) * | 2006-12-29 | 2008-09-24 | 동부일렉트로닉스 주식회사 | 파라미터의 직접 추출법으로 가변 커패시터를 모델링하는방법 |
JP2008311361A (ja) | 2007-06-13 | 2008-12-25 | Nec Electronics Corp | 半導体集積回路、半導体集積回路のレイアウト設計方法、及び半導体集積回路の自動レイアウトプログラム |
JP4874207B2 (ja) * | 2007-10-01 | 2012-02-15 | ルネサスエレクトロニクス株式会社 | 回路シミュレーション方法、回路シミュレーション装置、及びプログラム |
CN101251864B (zh) * | 2008-03-25 | 2012-06-06 | 上海集成电路研发中心有限公司 | 锗硅hbt雪崩外延层有效厚度计算方法及雪崩电流计算方法 |
US8362622B2 (en) * | 2009-04-24 | 2013-01-29 | Synopsys, Inc. | Method and apparatus for placing transistors in proximity to through-silicon vias |
JP5560700B2 (ja) * | 2009-12-24 | 2014-07-30 | 富士通セミコンダクター株式会社 | 設計支援装置、設計支援方法及び設計支援プログラム |
US8785291B2 (en) | 2011-10-20 | 2014-07-22 | International Business Machines Corporation | Post-gate shallow trench isolation structure formation |
US8466496B2 (en) | 2011-11-17 | 2013-06-18 | International Business Machines Corporation | Selective partial gate stack for improved device isolation |
US9817928B2 (en) | 2012-08-31 | 2017-11-14 | Synopsys, Inc. | Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits |
US9190346B2 (en) | 2012-08-31 | 2015-11-17 | Synopsys, Inc. | Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits |
US8847324B2 (en) | 2012-12-17 | 2014-09-30 | Synopsys, Inc. | Increasing ION /IOFF ratio in FinFETs and nano-wires |
US9379018B2 (en) | 2012-12-17 | 2016-06-28 | Synopsys, Inc. | Increasing Ion/Ioff ratio in FinFETs and nano-wires |
KR101244702B1 (ko) * | 2012-12-27 | 2013-03-18 | 서울과학기술대학교 산학협력단 | 트랜지스터에서의 문턱 전압 이동 시뮬레이션 방법 |
CN103778297B (zh) * | 2014-01-27 | 2017-04-12 | 中国科学院微电子研究所 | Mos器件的sti应力效应建模方法及装置 |
KR101506902B1 (ko) * | 2014-02-03 | 2015-03-30 | 서울시립대학교 산학협력단 | 평판 트랜지스터의 일함수 분산 결정 장치 및 방법 |
KR101532579B1 (ko) * | 2014-02-10 | 2015-06-30 | 서울시립대학교 산학협력단 | 3차원 구조 트랜지스터의 일함수 분산 결정 장치 및 방법 |
KR101580828B1 (ko) * | 2014-11-11 | 2015-12-29 | 서울시립대학교 산학협력단 | 대칭형 터널 전계 효과 트랜지스터의 임의 변화 최소화를 위한 디자인 파라미터 결정 장치 및 결정 방법 |
JP2021140845A (ja) * | 2020-03-05 | 2021-09-16 | 株式会社東芝 | 磁気ディスク装置 |
Family Cites Families (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5694579A (en) * | 1993-02-18 | 1997-12-02 | Digital Equipment Corporation | Using pre-analysis and a 2-state optimistic model to reduce computation in transistor circuit simulation |
US5648920A (en) | 1994-11-22 | 1997-07-15 | Texas Instruments Incorporated | Method and apparatus for deriving total lateral diffusion in metal oxide semiconductor transistors |
US5761481A (en) * | 1995-05-04 | 1998-06-02 | Advanced Micro Devices, Inc. | Semiconductor simulator tool for experimental N-channel transistor modeling |
US5751593A (en) * | 1996-04-10 | 1998-05-12 | Motorola, Inc. | Accurate delay prediction based on multi-model analysis |
US6314390B1 (en) * | 1998-11-30 | 2001-11-06 | International Business Machines Corporation | Method of determining model parameters for a MOSFET compact model using a stochastic search algorithm |
JP2000322456A (ja) | 1999-05-10 | 2000-11-24 | Hitachi Ltd | モデルパラメータ抽出方法及び装置 |
JP2001035930A (ja) | 1999-07-19 | 2001-02-09 | Mitsubishi Electric Corp | 特性抽出装置、特性評価装置、および、半導体装置 |
US6618837B1 (en) * | 2000-09-14 | 2003-09-09 | Cadence Design Systems, Inc. | MOSFET modeling for IC design accurate for high frequencies |
US6441396B1 (en) * | 2000-10-24 | 2002-08-27 | International Business Machines Corporation | In-line electrical monitor for measuring mechanical stress at the device level on a semiconductor wafer |
JP3653485B2 (ja) * | 2001-08-31 | 2005-05-25 | 株式会社半導体理工学研究センター | ポケット注入mosfetのしきい値電圧の計算方法 |
-
2002
- 2002-09-25 JP JP2002279398A patent/JP4408613B2/ja not_active Expired - Fee Related
-
2003
- 2003-09-22 KR KR10-2003-0065689A patent/KR100517766B1/ko not_active IP Right Cessation
- 2003-09-24 US US10/668,974 patent/US7222060B2/en not_active Expired - Fee Related
- 2003-09-24 TW TW092126348A patent/TWI247223B/zh not_active IP Right Cessation
- 2003-09-25 CN CNB031598285A patent/CN1303557C/zh not_active Expired - Fee Related
- 2003-09-25 DE DE10344570A patent/DE10344570A1/de not_active Withdrawn
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2007011995A (ja) * | 2005-07-04 | 2007-01-18 | Nec Electronics Corp | トランジスタモデル生成装置、および、トランジスタモデル生成方法 |
US7451430B2 (en) | 2005-07-04 | 2008-11-11 | Nec Electronics Corporation | Apparatus and method for generating transistor model |
JP4544631B2 (ja) * | 2005-07-04 | 2010-09-15 | ルネサスエレクトロニクス株式会社 | トランジスタモデル生成装置、および、トランジスタモデル生成方法 |
JP2010529649A (ja) * | 2007-06-01 | 2010-08-26 | シノプシス インコーポレイテッド | Mosfet集積回路におけるプロセスによって誘起される性能変動の補償方法 |
WO2010042183A2 (en) * | 2008-10-08 | 2010-04-15 | Vns Portfolio Llc | Method and apparatus for circuit simulation |
WO2010042183A3 (en) * | 2008-10-08 | 2010-06-24 | Vns Portfolio Llc | Method and apparatus for circuit simulation |
Also Published As
Publication number | Publication date |
---|---|
DE10344570A1 (de) | 2004-05-13 |
TW200411448A (en) | 2004-07-01 |
CN1303557C (zh) | 2007-03-07 |
JP4408613B2 (ja) | 2010-02-03 |
US7222060B2 (en) | 2007-05-22 |
CN1497481A (zh) | 2004-05-19 |
KR100517766B1 (ko) | 2005-09-28 |
TWI247223B (en) | 2006-01-11 |
KR20040027359A (ko) | 2004-04-01 |
US20040059559A1 (en) | 2004-03-25 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4408613B2 (ja) | トランジスタの拡散層長依存性を組み込んだ回路シミュレーション装置およびトランジスタモデル作成方法 | |
TWI354909B (en) | Methodology for layout-based modulation and optimi | |
US8069430B2 (en) | Stress-managed revision of integrated circuit layouts | |
US7792663B2 (en) | Circuit simulation method | |
US9189580B1 (en) | Analysis of stress impact on transistor performance | |
JP5390154B2 (ja) | 回路シミュレーション装置、回路シミュレーション方法及びプログラム | |
US20120210283A1 (en) | Analysis of compensated layout shapes | |
JP2006178907A (ja) | 回路シミュレーション方法および装置 | |
JP2009087169A (ja) | 回路シミュレーション方法、回路シミュレーション装置、及びプログラム | |
JP3269459B2 (ja) | Misfetのオーバラップ長の測定方法、測定装置、抽出プログラムを記録した記録媒体 | |
TW201239657A (en) | Methods for fabricating an electrically correct integrated circuit | |
JP2006329824A (ja) | 回路シミュレーション方法 | |
JP2008053692A (ja) | トランジスタのbt劣化のシミュレーションモデルおよびシミュレーションモデル化方法 | |
US20130117002A1 (en) | Method and Apparatus for Simulating Junction Capacitance of a Tucked Transistor Device | |
CN113408231B (zh) | 退化模拟模型建立方法 | |
CN106446476A (zh) | 一种通用版图临近效应表征模型及其提取方法 | |
JP2005340340A (ja) | 半導体シミュレーション装置および半導体シミュレーション方法 | |
Yamada et al. | Layout-aware compact model of MOSFET characteristics variations induced by STI stress | |
JP2000307096A (ja) | 回路シミュレーション方法 | |
JP2005064164A (ja) | Mosfetの特性抽出方法 | |
JP2002076331A (ja) | シミュレーション方法 | |
JP2006100471A (ja) | Mosトランジスタのシミュレーション方法 | |
JP2001053273A (ja) | 信頼性シミュレーション方法 | |
JP2001215458A (ja) | 液晶表示装置に関する回路シミュレーション方法 | |
JP2011198948A (ja) | 回路シミュレータおよび半導体装置の設計方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20040107 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050819 |
|
RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20070703 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090616 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20090714 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20091013 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20091110 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
S533 | Written request for registration of change of name |
Free format text: JAPANESE INTERMEDIATE CODE: R313533 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121120 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131120 Year of fee payment: 4 |
|
LAPS | Cancellation because of no payment of annual fees |