CN1497481A - 引入了晶体管的扩散长度依赖性的电路仿真装置以及用于生成晶体管模型的方法 - Google Patents

引入了晶体管的扩散长度依赖性的电路仿真装置以及用于生成晶体管模型的方法 Download PDF

Info

Publication number
CN1497481A
CN1497481A CNA031598285A CN03159828A CN1497481A CN 1497481 A CN1497481 A CN 1497481A CN A031598285 A CNA031598285 A CN A031598285A CN 03159828 A CN03159828 A CN 03159828A CN 1497481 A CN1497481 A CN 1497481A
Authority
CN
China
Prior art keywords
diffusion
length
dependence
diffusion length
parameter
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CNA031598285A
Other languages
English (en)
Other versions
CN1303557C (zh
Inventor
清水卓
则
坂本浩则
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
NEC Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Corp filed Critical NEC Corp
Publication of CN1497481A publication Critical patent/CN1497481A/zh
Application granted granted Critical
Publication of CN1303557C publication Critical patent/CN1303557C/zh
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Design And Manufacture Of Integrated Circuits (AREA)

Abstract

根据从MOS晶体管的晶体管模型的参数以及具有多种扩散长度的晶体管的参数中提取的扩散－长度－依赖性参数的数据，扩散－长度－依赖性参数校正单元生成扩散长度与这些参数的依赖性的近似表达式，并通过使用生成的近似表达式而计算要用于替代原始参数值的参数校正值。于是，可以容易地使用校正值替代原始参数值，从而可以容易地生成具有不同扩散长度DL的MOS晶体管的晶体管模型。于是可以实现考虑了MOS晶体管的漏电流对于扩散长度的依赖性的电路仿真，从而能够得到高精确仿真。

Description

引入了晶体管的扩散长度依赖性的电路仿真装置 以及用于生成晶体管模型的方法
技术领域
本发明涉及在电路仿真精确度上的改进，更具体的，涉及尚未被考虑的一种引入了MOS晶体管的扩散长度依赖性的电路仿真装置，还涉及一种用于生成晶体管模型的方法。
背景技术
随着MOS晶体管在半导体发展中的小型化，需要以SPICE为代表的电路仿真器的仿真精度进一步提高。
图1是显示现有的电路仿真装置的结构的框图。仿真执行单元1是以SPICE为代表的仿真器的主体，它实际是在计算机上运行的仿真执行程序。仿真执行单元1读取包含了待仿真电路的连接描述的电路网络列表3，并通过参考MOS晶体管的晶体管模型2，计算待仿真的电路的电路和电压的变化。
为了更高的仿真精度，完全需要晶体管模型具有较高的精度。为了晶体管模型的较高的精度，改进了用于提取诸如阈值电压、窄沟道效应系数、短沟道效应系数、迁移率和载波速度饱和电压这样的模型参数的方法(例如，参考日本公开号为2001-035930的未审查专利的图1)。
另外，已经公开了一种方法，在生成作为SPICE晶体管模型而著名的BSIM3和BSIM4晶体管模型时，当设备条件改动的情况下，通过将提取的参数修改为与改变的条件相对应的参数而在短时间内生成晶体管模型(例如，参考日本公开号为2000-322456的未审查专利的图1)。
然而近年来，Gregory Scott等人指出，MOS晶体管的漏电流随其扩散长度DL而改变，并且这一点作为降低仿真精度的新的因素(Gregory Scott以及其他四人的“NMOS Drive Current ReductionCaused by Transistor Layout and Trench Isolation Induced Stress”，IEDMTechnical Digest，U.S.A.，IEEE，1999，IEDM-99，p.827-830)而引起注意。在基于绝缘技术的晶体管，例如STI(浅沟绝缘)的情况下，随着晶体管之间的绝缘变细，假设栅极下沟道区域中的迁移率受到由于环境中存在绝缘区域而在扩散层中引起的结晶应变的影响，从而导致漏电流变化。
图2A是N沟道MOS晶体管的平面图，并且图2B是沿图2A的II-II线的剖面图。如图2A所示，扩散长度DL标明场构图31的长度，场构图31代表在与栅极32垂直方向上STI的沟道形成区和绝缘区之间的扩散层及边界。长度对应于源极长度、沟道长度和漏极长度的总长度。在图2B中，数字41标明硅衬底，数字42标明P型阱、数字43标明N型源-漏区，数字44标明N型LDD(轻掺杂漏)区，数字45标明栅绝缘膜，数字46标明栅极，数字47标明STI区，数字48标明绝缘膜。STI区47是通过将绝缘材料填充到埋入硅衬底41的表面中的槽而形成的，并且与N型源-漏区接触。在图2A和2B中，显示了N沟道MOS晶体管。P沟道MOS晶体管与其结构类似，只是在形成时将N型杂质替换为P型杂质。
然而，在现在的电路仿真装置中使用的晶体管模型2，例如BSIM3和BSIM4晶体管模型中，没有包含漏电流与扩散长度DL的依赖关系。换言之，如图3中N沟道MOS晶体管的漏电流与扩散长度的关系所显示的，当扩散长度DL小时，漏电流ID的测量值(黑点)小。然而，在现在的MOS晶体管模型中，如直线L0所表示的，漏电流ID的值是恒定的，该值是在模型参数提取中使用的晶体管的扩散长度是DL0时得到的。于是，在以SPICE为代表的现在的电路仿真装置中，仿真的执行没有考虑DL依赖性的存在。这是削弱仿真精度得到提高的一个因素。
即使在使用了不包含扩散长度依赖性的现在的电路仿真装置的情况下，通过利用参数提取预先对具有不同扩散长度DL的单个MOS晶体管生成多种晶体管模型，通过从多种模型中选择具有扩散长度DL并且用于待仿真电路的晶体管模型，可以提高仿真准确度。然而，由于生成了具有不同扩散长度DL的多种晶体管模型，所以参数提取和参数配准需要很长的时间。另外，在仿真期间必须根据扩散长度DL而选择性地使用MOS晶体管模型。这被证明很复杂而且容易发生人员操作错误。
发明内容
本发明的一个目的是提供一种电路仿真装置，其具有能够基于参数与特定扩散长度DL配准的MOS晶体管模型而容易地在短时间内对于大范围的扩散长度DL生成MOS晶体管模型的单元，并且提供一种用于在电路仿真装置中生成具有多种扩散长度DL的MOS晶体管模型的方法。
根据本发明的第一个方面的电路仿真装置包括：仿真执行单元，其读取存储了待仿真的电路的连接描述的电路网络列表，并参考晶体管模型计算待仿真的电路的电流和电压的变化；和扩散-长度-关系参数校正单元，其对于基于具有预定扩散长度的晶体管而生成的晶体管模型生成关于值依赖于扩散长度而变化的扩散-长度-依赖性参数的经校正的近似表达式，并通过使用上述近似表达式，对与上述晶体管模型的扩散长度不同的晶体管模型计算扩散-长度-依赖性参数的校正值。
根据本发明的第二个方面的晶体管模型生成方法，包括以下步骤：基于具有预定扩散长度的MOS晶体管的特性来生成晶体管模型，对于扩散长度与所述预定扩散长度不同的多个MOS晶体管的每一个都提取扩散-长度-依赖性参数，并生成代表扩散长度与所述扩散-长度-依赖性参数的依赖关系的近似表达式，以及利用所述近似表达式来计算仿真所使用的晶体管的所述扩散-长度-依赖性的校正值，并使用所述校正值替代基于具有所述预定扩散长度的所述MOS晶体管的特性的所述晶体管模型的所述扩散-长度-依赖性参数值。。
附图说明
图1是显示现有的电路仿真装置的结构的框图；
图2A是N沟道MOS晶体管的平面图，图2B是沿图2A的II-II线的剖面图；
图3是说明现有的电路仿真中没有包含对扩散长度的依赖性的图；
图4是显示根据本发明的电路仿真装置的结构的框图；
图5是根据本发明的晶体管模型生成方法的流程图；
图6A、6B和6C是具有不同扩散长度DL的MOS晶体管的平面图；和
图7A中，阈值电压参数VTH0的测量值与使用多项式近似得到的曲线L1相比较；图7B中，扩散长度DL与漏电流ID的依赖关系的测量值与其计算值相比较；并且图7C显示了一个例子，其中扩散长度值的范围被分为不超过其临界值DLC的扩散长度值的范围和超过临界值DLC的扩散长度值的范围，并且在每一范围内设置近似表达式。
具体实施方式
下面参考附图描述根据本发明的优选实施例。下面的说明用于解释本发明的实施例。然而，本发明并不限于下面的说明。
图4显示了根据本发明第一实施例的电路仿真装置的结构。与图1所示的现有电路仿真装置的情况相同，仿真执行单元1是以SPICE为代表的电路仿真器的主体。它实际上是计算机上运行的仿真执行程序。与图1所示的现有电路仿真装置的情况相同，仿真执行单元1读出存储有待仿真电路的连接描述的电路网络列表3，并通过参考MOS晶体管的晶体管模型2计算待仿真的电路的电流和电压中的变化。然而，图4所示的电路仿真装置的新颖之处在于，除了仿真执行单元1、晶体管模型2和电路网络列表3之外，还提供了扩散-长度-依赖性参数校正单元4。
根据从MOS晶体管的晶体管模型2的参数以及具有不同扩散长度的晶体管的参数中提取的扩散-长度-依赖性参数的数据，扩散-长度-依赖性参数校正单元4生成这些参数的扩散长度依赖性的近似表达式，并使用生成的近似表达式来计算要使用的参数校正值而非原始参数值。于是，可以容易地使用校正值代替原始参数值，从而可以在短时间内容易地生成具有不同扩散长度DL的MOS晶体管模型2a(图4中未示出)。扩散-长度-依赖性参数校正单元4具有扩散-长度-依赖性近似表达式生成部分11和阈值/迁移率校正计算部分12。
扩散-长度-依赖性近似表达式生成部分11根据具有不同扩散长度DL的多个MOS晶体管的特性的测量结果，生成扩散长度与阈值电压参数VTH0的关系的近似表达式，还根据具有不同扩散长度DL的多个MOS晶体管的特性的测量结果，生成扩散长度与迁移率参数U0的关系的近似表达式。阈值电压参数VTH0和迁移率参数U0分别对应于BSIM3和BSIM4晶体管模型的参数VTH0和U0。
阈值/迁移率校正计算部分12根据扩散-长度-依赖性近似表达式生成部分11生成并存储的近似表达式，计算在晶体管模型的期望扩散长度DL处的阈值电压参数VTH0和迁移率参数U0的校正值。
将阈值电压参数VTH0和迁移率参数U0的校正值返回晶体管模型2，并且晶体管模型2变为晶体管模型2a(未显示)，从而可以在短时间内容易地生成MOS晶体管的晶体管模型，该模型精确地对应于在期望的扩散长度DL处的漏电流特性。
图5是根据本发明的第二实施例的晶体管模型生成方法的流程图。流程具有包括步骤21和22的第一工序，包括步骤23和24的第二工序，以及包括步骤25和26的第三工序。下面参考图5详细说明使用根据图4所示的第一实施例的电路仿真装置的晶体管模型生成方法。
通常使用例如图4中未显示的参数测量/提取装置从数据中提取MOS晶体管模型的各参数，这些数据是通过改变在具有多种栅极尺寸且固定扩散长度DL＝DL0的MOS晶体管的各端子处的偏压而得到的。在图5中，在步骤21处测量扩散长度DL＝DL0的晶体管的特性。在步骤22处，提取并配准各种参数，并且生成能够准确复制扩散长度DL＝DL0的MOS晶体管的电压/电流特性的晶体管模型2。
接下来，在步骤23处，测量如图6A至6C所示的具有不同扩散长度DL的MOS晶体管的漏电流和阈值电压。图6A是MOS晶体管的平面图，其扩散长度DL＝DL0并且在步骤21和22处用于参数提取。图6B是扩散长度DL＝DL1的MOS晶体管的平面图，DL1小于DL0。图6C是扩散长度DL＝DL2的MOS晶体管的平面图，DL2大于DL0。
在步骤24处，根据漏电流和阈值电压的测量结果得到阈值电压参数VTH0和迁移率参数U0两者与扩散长度DL的依赖关系，并且生成近似表达式。
将迁移率参数U0选为代表漏电流与扩散长度的依赖性的参数的原因是基于以下事实：如上面提到的Gregory Scott等的文件中所述，由于被STI绝缘的MOS晶体管的载波迁移率依赖于其扩散层的尺寸而变化，所以扩散长度与漏电流有依赖关系。在由STI绝缘的MOS晶体管中，STI部分由于热处理而体积增大，从而使扩散层区域受到变形并且发生晶体畸变。于是，载波迁移率变化并且漏电流也变化。另外，与载波迁移率的变化一起，还观察到阈值电压的变化。于是，本发明的发明者选择了显著影响漏电流的阈值电压参数VTH0作为代表对扩散长度DL的依赖性的第二参数。由于观察到阈值电压依赖于扩散长度DL，所以漏电流的变化很有可能不仅由STI造成的晶体畸变而引起，还由其它因素引起，例如晶体管生产期间杂质剂量的变化。
电特性的变化依赖于扩散长度DL，但是几乎不依赖于漏极长度或源极长度。特别地，在为了与其物理原点更接近而确定的SPICE仿真器的晶体管模型中，将对扩散长度DL的依赖性导入两个参数——迁移率参数U0和阈值电压参数VTH0，并生成及存储近似表达式是有效的方法。
在步骤24处，在特定的期限内，得到两个部分，即，在一个部分中迁移率参数U0是第n阶多项式(n：正整数)的(1/DL)，在另一个部分中阈值电压参数VTH0与第m阶多项式(m：正整数)的(1/DL)相一致地变化，并且执行提取，使得多项数的比例系数符合实际测量值。可以使用下面的表达式。
U0(DL)＝U0(DL＝DL0)×(ud0+ud1×(1/DL)+ud2×(1/DL)2+ud3×(1/DL)3…+udn×(1/DL)n)……(表达式1)
VTH0(DL)＝VTH0(DL＝DL0)×(vd0+vd1×(1/DL)+vd2×(1/DL)2+vd3×(1/DL)3…+vdm×(1/DL)m)……(表达式2)
作出选择使表达式1中(ud0+ud1×(1/DL0)+ud2×(1/DL0)2+ud3×(1/DL0)3…+udn×(1/DL0)n)＝1并且表达式2中(vd0+vd1×(1/DL0)+vd2×(1/DL0)2+vd3×(1/DL0)3…+vdm×(1/DL0)m)＝0，于是可以在DL不等于DL0的范围内提高精确度，同时保持在DL＝DL0处的精确度。
在扩散长度DL非常大的情况，畸变影响变得较弱，并且对于DL的依赖性变小。于是，通过使用(1/DL)的多项式执行近似，可以得到更好的近似表达式。
另外，N沟道MOS晶体管和P沟道MOS晶体管对于畸变的依赖性互不相同。进一步，在电特性方面，它们对于扩散长度DL的依赖性也互不相同。然而，使用(1/DL)的多项式的近似对于二者都是有效的，并且对于扩散长度DL的依赖性可以由多项式代表。
如上所述，在仿真时与MOS晶体管模型一起给出了具有在第二工序的步骤23和24处得到的系数ud0、ud1、ud2、ud3、……，用于近似迁移率参数U0对扩散长度DL的依赖性的一多项式，和具有在第二工序的步骤23和24处得到的系数vd0、vd1、vd2、vd3、……，用于近似阈值电压参数VTH0对扩散长度DL的依赖性的一多项式，参数是通过使用DL＝DL0的MOS晶体管而从上述MOS晶体管模型提取并在第一工序的步骤21和22处得到的。
图7A显示了N沟道MOS晶体管中阈值电压参数VTH0的测量值(黑点)和使用多项式进行近似而得到的近似曲线L1之间的关系。通过如上所述地生成近似表达式，可以容易地得到对应于期望的扩散长度DL(例如DL＝DL1或DL＝DL2，与DL＝DL0不同)的阈值电压参数VTH0。与图7A所示的阈值电压参数VTH0类似，通过生成近似表达式可以容易地得到对应于期望的扩散长度DL的迁移率参数U0。
图7B是一个图例，显示了N沟道MOS晶体管的漏电流对于扩散长度DL的依赖性的测量值(黑点)和代表扩散长度对漏电流的依赖性的曲线L2的比较，曲线L2是从通过应用本发明并使用近似表达式而对于各扩散长度校正的晶体管模型中计算得到的。与图3所示的现有的例子的情况不同，通过导入迁移率参数U0和阈值电压参数VTH0对扩散长度的依赖性，可以适当地表现出漏电流ID对于扩散长度DL的依赖性，如图7B所示。由STI绝缘的P沟道晶体管显示了与N沟道MOS晶体管相反的依赖性，即，漏电流随扩散长度减小而增加。然而，通过导入迁移率参数U0和阈值电压参数VTH0对于扩散长度的依赖性，可以适当地表现出漏电流对于扩散长度的依赖性，这与N沟道MOS晶体管的情况相同。
在步骤25处，通过使用用于近似迁移率参数U0对于扩散长度DL的依赖性的多项式并且通过使用用于近似阈值电压参数VTH0对于扩散长度DL的依赖性的多项式，分别计算在待仿真的电路中使用的扩散长度DL处的迁移率参数U0的校正值和阈值电压参数VTH0的校正值。
在步骤26处，对于使用DL＝DL0的原有MOS晶体管而提取的晶体管模型2，通过将迁移率参数U0替换为从相应的近似表达式计算得到的校正值并且通过将阈值电压参数VTH0替换为从相应的近似表达式计算得到的校正值而改变迁移率参数U0和阈值电压参数VTH0，电路设计者可以从原有的晶体管模型2创建适合期望的DL的MOS晶体管模型2a，从而能够执行高精确的仿真。另外，当扩散长度DL改变时，必须由电路设计者改变的扩散-长度依赖性参数仅仅是迁移率参数U0和阈值电压参数VTH0。于是，使用更少的步骤便能够将扩散长度依赖性引入晶体管模型。
尽管图5所示的流程图表明，包括步骤21和22的第一工序、包括步骤23和24的第二工序、以及包括步骤25和26的第三工序是顺序执行的。但是，第一工序和第二工序经常可以在时间上彼此独立的执行。在某些情况，第一工序和第二工序几乎同时执行，或者在第一工序和第二工序之间相隔很长的时间。另外，第三工序经常与第一工序和第二工序在时间上独立地执行。有一种情况，其中仅多次重复第三工序，以通过使用第一工序生成的晶体管模型以及第二工序生成的近似表达式并且通过使用具有不同扩散长度的晶体管模型执行仿真。
已经解释了，在步骤26处电路设计者将原有晶体管模型的参数值手动替换为从近似表达式计算得到的校正值。然而，将指定了晶体管模型以及扩散长度DL的值的情况，本发明可以引申为通过将扩散-长度-依赖性参数(迁移率参数U0和阈值电压参数VTH0)自动替换为从近似表达式计算得到的校正值，而生成对应于指定的扩散长度DL的晶体管模型。
另外，在上面对本发明的说明中，描述了关于用于仿真的MOS晶体管的扩散长度，在仿真电路中使用了一种扩散长度。然而，本发明可以引申为下面所描述的。通过改变电路连接描述的格式而使得能够在由一个或多个晶体管形成的电路块单元中指定扩散长度，形成了与各晶体管的扩撒长度或电路块单元中指定的扩散长度相符的晶体管模型，且该模型用于仿真。
另外，在不能通过使用(1/DL)的一个多项式而小误差地近似扩散长度与阈值电压参数VTH0的依赖性的情况，有可能将扩散长度值的范围分为不大于其近似临界值DLC的扩散长度值的范围和大于近似临界值DLC的扩散长度值的范围，并且在每一范围内设置一个近似表达式，如图7C所示。进一步，对于迁移率参数U0的扩散长度依赖性，类似地也有可能将扩散长度值的范围分为不大于其近似临界值DLC的扩散长度值的范围和大于近似临界值DLC的扩散长度值的范围，并且在每一范围内设置一个近似表达式。在图7C中，近似曲线L3和近似曲线L4用于提高近似的精确度，其中近似曲线L3由不大于近似临界值DLC的扩散长度值范围的近似表达式代表，近似曲线L4由大于近似临界值DLC的扩散长度值范围的近似表达式代表。另外，尽管图7C中显示了扩散长度值被划分为两个范围的情况，但是扩散长度值的范围可以被划分为三个或更多的范围，并且可以为每一范围设置近似表达式。
如上所述，在本发明中，基于晶体管模型生成依赖于扩散长度的参数的近似表达式，并且使用利用生成的近似表达式得到的参数值替代参数的原始值，从而生成具有不同扩散长度DL的MOS晶体管的晶体管模型。于是，可以在短时间内容易地生成很好地符合期望扩散长度DL的漏电流特性的MOS晶体管的晶体管模型。于是，可以进行考虑了扩散长度与MOS晶体管的漏电流的依赖性的电路仿真，从而能够提高仿真的精确度。

Claims (12)

1.一种电路仿真装置，包括：
仿真执行单元，其读取存储有待仿真电路的连接描述的电路网络列表，并通过参考晶体管模型而计算所述待仿真电路的电流和电压的变化；
扩散-长度-依赖性参数校正单元，其生成与扩散-长度-依赖性参数相关的经校正的近似表达式，并通过使用所述近似表达式对于扩散长度不同于所述晶体管模型的晶体管模型来计算所述扩散-长度-依赖性参数的校正值，其中扩散-长度-依赖性参数的值依赖于基于具有预定扩散长度的晶体管而生成的晶体管模型的扩散长度而变化。
2.如权利要求1的电路仿真装置，其中所述扩散-长度-依赖性参数包括阈值电压参数和迁移率参数。
3.如权利要求2的电路仿真装置，其中所述阈值电压参数的扩散-长度-依赖性近似表达式是扩散长度的倒数的多项式。
4.如权利要求2的电路仿真装置，其中所述阈值电压参数的扩散-长度-依赖性近似表达式包括扩散长度的倒数的多个多项式，这些多项式由一个或多个预定的近似临界扩散长度值选择性地应用于通过划分扩散长度值的范围而得到的多个范围。
5.如权利要求2的电路仿真装置，其中所述迁移率参数的扩散-长度-依赖性近似表达式是扩散长度的倒数的多项式。
6.如权利要求2的电路仿真装置，其中所述迁移率参数的扩散-长度-依赖性近似表达式包括扩散长度的倒数的多个多项式，这些多项式选择性地应用于通过由一个或多个预定的近似临界扩散长度值划分扩散长度值范围而得到的多个范围。
7.一种晶体管模型生成方法，包括下列步骤：
基于具有预定扩散长度的MOS晶体管的特性来生成晶体管模型，
对于扩散长度与所述预定扩散长度不同的多个MOS晶体管的每一个都提取扩散-长度-依赖性参数，并生成代表扩散长度与所述扩散-长度-依赖性参数的依赖关系的近似表达式，以及
利用所述近似表达式来计算仿真所使用的晶体管的所述扩散-长度-依赖性的校正值，并使用所述校正值替代基于具有所述预定扩散长度的所述MOS晶体管的特性的所述晶体管模型的所述扩散-长度-依赖性参数值。
8.如权利要求7的晶体管模型生成方法，其中所述扩散-长度-依赖性参数包括阈值电压参数和迁移率参数。
9.如权利要求8的晶体管模型生成方法，其中所述阈值电压参数的扩散-长度-依赖性近似表达式是扩散长度的倒数的多项式。
10.如权利要求8的晶体管模型生成方法，其中所述阈值电压参数的扩散-长度-依赖性近似表达式包括扩散长度的倒数的多个多项式，这些多项式选择性地应用于通过由一个或多个预定的近似临界扩散长度值划分扩散长度值范围而得到的多个范围。
11.如权利要求8的晶体管模型生成方法，其中所述迁移率参数的扩散-长度-依赖性近似表达式是扩散长度的倒数的多项式。
12.如权利要求8的晶体管模型生成方法，其中所述迁移率参数的扩散-长度-依赖性近似表达式包括扩散长度的倒数的多个多项式，这些多项式选择性地应用于通过由一个或多个预定的近似临界扩散长度值划分扩散长度值范围而得到的多个范围。
CNB031598285A 2002-09-25 2003-09-25 引入了晶体管的扩散长度依赖性的电路仿真装置以及用于生成晶体管模型的方法 Expired - Fee Related CN1303557C (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2002279398A JP4408613B2 (ja) 2002-09-25 2002-09-25 トランジスタの拡散層長依存性を組み込んだ回路シミュレーション装置およびトランジスタモデル作成方法
JP279398/2002 2002-09-25

Publications (2)

Publication Number Publication Date
CN1497481A true CN1497481A (zh) 2004-05-19
CN1303557C CN1303557C (zh) 2007-03-07

Family

ID=31987090

Family Applications (1)

Application Number Title Priority Date Filing Date
CNB031598285A Expired - Fee Related CN1303557C (zh) 2002-09-25 2003-09-25 引入了晶体管的扩散长度依赖性的电路仿真装置以及用于生成晶体管模型的方法

Country Status (6)

Country Link
US (1) US7222060B2 (zh)
JP (1) JP4408613B2 (zh)
KR (1) KR100517766B1 (zh)
CN (1) CN1303557C (zh)
DE (1) DE10344570A1 (zh)
TW (1) TWI247223B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100416576C (zh) * 2005-08-31 2008-09-03 上海华虹Nec电子有限公司 一种横向三极管仿真模型及其实现方法
CN101114314B (zh) * 2006-07-25 2011-05-25 株式会社液晶先端技术开发中心 仿真设备和仿真方法以及半导体器件制造方法
CN101251864B (zh) * 2008-03-25 2012-06-06 上海集成电路研发中心有限公司 锗硅hbt雪崩外延层有效厚度计算方法及雪崩电流计算方法
CN113362862A (zh) * 2020-03-05 2021-09-07 株式会社东芝 磁盘装置

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2005123986A1 (en) * 2004-06-22 2005-12-29 Bhp Billiton Innovation Pty Ltd Electrochemical reduction of metal oxides
KR100716912B1 (ko) * 2004-06-30 2007-05-10 동부일렉트로닉스 주식회사 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법
CA2575580A1 (en) * 2004-07-30 2006-02-02 Bhp Billiton Innovation Pty Ltd Electrochemical reduction of metal oxides
JP2006178907A (ja) * 2004-12-24 2006-07-06 Matsushita Electric Ind Co Ltd 回路シミュレーション方法および装置
JP4544631B2 (ja) 2005-07-04 2010-09-15 ルネサスエレクトロニクス株式会社 トランジスタモデル生成装置、および、トランジスタモデル生成方法
US8407634B1 (en) * 2005-12-01 2013-03-26 Synopsys Inc. Analysis of stress impact on transistor performance
US8346831B1 (en) * 2006-07-25 2013-01-01 Vivante Corporation Systems and methods for computing mathematical functions
TW200809748A (en) * 2006-08-09 2008-02-16 Ind Tech Res Inst Method for simulating circuit reliability and system thereof
KR100850092B1 (ko) * 2006-08-31 2008-08-04 동부일렉트로닉스 주식회사 Ｃｍｏｓ 소자의 ｓｐｉｃｅ 모델링 방법
KR100859475B1 (ko) * 2006-12-29 2008-09-24 동부일렉트로닉스 주식회사 파라미터의 직접 추출법으로 가변 커패시터를 모델링하는방법
US7949985B2 (en) * 2007-06-01 2011-05-24 Synopsys, Inc. Method for compensation of process-induced performance variation in a MOSFET integrated circuit
JP2008311361A (ja) * 2007-06-13 2008-12-25 Nec Electronics Corp 半導体集積回路、半導体集積回路のレイアウト設計方法、及び半導体集積回路の自動レイアウトプログラム
JP4874207B2 (ja) * 2007-10-01 2012-02-15 ルネサスエレクトロニクス株式会社 回路シミュレーション方法、回路シミュレーション装置、及びプログラム
US20100088083A1 (en) * 2008-10-08 2010-04-08 Vns Portfolio Llc Method and Apparatus for Circuit Simulation
US8362622B2 (en) * 2009-04-24 2013-01-29 Synopsys, Inc. Method and apparatus for placing transistors in proximity to through-silicon vias
JP5560700B2 (ja) * 2009-12-24 2014-07-30 富士通セミコンダクター株式会社 設計支援装置、設計支援方法及び設計支援プログラム
US8785291B2 (en) 2011-10-20 2014-07-22 International Business Machines Corporation Post-gate shallow trench isolation structure formation
US8466496B2 (en) 2011-11-17 2013-06-18 International Business Machines Corporation Selective partial gate stack for improved device isolation
US9817928B2 (en) 2012-08-31 2017-11-14 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9190346B2 (en) 2012-08-31 2015-11-17 Synopsys, Inc. Latch-up suppression and substrate noise coupling reduction through a substrate back-tie for 3D integrated circuits
US9379018B2 (en) 2012-12-17 2016-06-28 Synopsys, Inc. Increasing Ion/Ioff ratio in FinFETs and nano-wires
US8847324B2 (en) 2012-12-17 2014-09-30 Synopsys, Inc. Increasing ION /IOFF ratio in FinFETs and nano-wires
KR101244702B1 (ko) * 2012-12-27 2013-03-18 서울과학기술대학교 산학협력단 트랜지스터에서의 문턱 전압 이동 시뮬레이션 방법
CN103778297B (zh) * 2014-01-27 2017-04-12 中国科学院微电子研究所 Mos器件的sti应力效应建模方法及装置
KR101506902B1 (ko) * 2014-02-03 2015-03-30 서울시립대학교 산학협력단 평판 트랜지스터의 일함수 분산 결정 장치 및 방법
KR101532579B1 (ko) * 2014-02-10 2015-06-30 서울시립대학교 산학협력단 3차원 구조 트랜지스터의 일함수 분산 결정 장치 및 방법
KR101580828B1 (ko) * 2014-11-11 2015-12-29 서울시립대학교 산학협력단 대칭형 터널 전계 효과 트랜지스터의 임의 변화 최소화를 위한 디자인 파라미터 결정 장치 및 결정 방법

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5694579A (en) * 1993-02-18 1997-12-02 Digital Equipment Corporation Using pre-analysis and a 2-state optimistic model to reduce computation in transistor circuit simulation
US5648920A (en) 1994-11-22 1997-07-15 Texas Instruments Incorporated Method and apparatus for deriving total lateral diffusion in metal oxide semiconductor transistors
US5761481A (en) * 1995-05-04 1998-06-02 Advanced Micro Devices, Inc. Semiconductor simulator tool for experimental N-channel transistor modeling
US5751593A (en) * 1996-04-10 1998-05-12 Motorola, Inc. Accurate delay prediction based on multi-model analysis
US6314390B1 (en) * 1998-11-30 2001-11-06 International Business Machines Corporation Method of determining model parameters for a MOSFET compact model using a stochastic search algorithm
JP2000322456A (ja) 1999-05-10 2000-11-24 Hitachi Ltd モデルパラメータ抽出方法及び装置
JP2001035930A (ja) 1999-07-19 2001-02-09 Mitsubishi Electric Corp 特性抽出装置、特性評価装置、および、半導体装置
US6618837B1 (en) * 2000-09-14 2003-09-09 Cadence Design Systems, Inc. MOSFET modeling for IC design accurate for high frequencies
US6441396B1 (en) * 2000-10-24 2002-08-27 International Business Machines Corporation In-line electrical monitor for measuring mechanical stress at the device level on a semiconductor wafer
JP3653485B2 (ja) * 2001-08-31 2005-05-25 株式会社半導体理工学研究センター ポケット注入ｍｏｓｆｅｔのしきい値電圧の計算方法

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN100416576C (zh) * 2005-08-31 2008-09-03 上海华虹Nec电子有限公司 一种横向三极管仿真模型及其实现方法
CN101114314B (zh) * 2006-07-25 2011-05-25 株式会社液晶先端技术开发中心 仿真设备和仿真方法以及半导体器件制造方法
CN101251864B (zh) * 2008-03-25 2012-06-06 上海集成电路研发中心有限公司 锗硅hbt雪崩外延层有效厚度计算方法及雪崩电流计算方法
CN113362862A (zh) * 2020-03-05 2021-09-07 株式会社东芝 磁盘装置

Also Published As

Publication number Publication date
CN1303557C (zh) 2007-03-07
KR20040027359A (ko) 2004-04-01
TW200411448A (en) 2004-07-01
US20040059559A1 (en) 2004-03-25
US7222060B2 (en) 2007-05-22
DE10344570A1 (de) 2004-05-13
JP4408613B2 (ja) 2010-02-03
TWI247223B (en) 2006-01-11
JP2004119608A (ja) 2004-04-15
KR100517766B1 (ko) 2005-09-28

Similar Documents

Publication Publication Date Title
CN1303557C (zh) 引入了晶体管的扩散长度依赖性的电路仿真装置以及用于生成晶体管模型的方法
US7761278B2 (en) Semiconductor device stress modeling methodology
US7792663B2 (en) Circuit simulation method
JP2006178907A (ja) 回路シミュレーション方法および装置
Gildenblat et al. Introduction to PSP MOSFET model
US6327555B1 (en) Semiconductor simulation method
JP2006343217A (ja) 回路シミュレーション方法および回路シミュレーション装置
US8122406B2 (en) Generating models for integrated circuits with sensitivity-based minimum change to existing models
CN106815411B (zh) 多叉指mos器件版图邻近效应的建模方法
JP2003150663A (ja) 半導体集積回路の評価方法
CN113408231B (zh) 退化模拟模型建立方法
CN109376483B (zh) 一种lod应力效应spice建模的方法
US20110238393A1 (en) Spice model parameter output apparatus and method, and recording medium
JP3431610B2 (ja) 半導体素子の特性シミュレーション方法及び特性シミュレーション装置
JP4923329B2 (ja) 半導体シミュレーション方法および半導体シミュレーション装置
JP2004119633A (ja) モデルパラメータ抽出方法および装置
CN109977539B (zh) Mosfet器件的应力效应参数抽取与计算方法
JPH0982938A (ja) 半導体デバイスのシミュレーション方法
JP2000307096A (ja) 回路シミュレーション方法
Serrano-Gotarredona et al. A methodology for MOS transistor mismatch parameter extraction and mismatch simulation
Tomaszewski et al. FOSS as an efficient tool for extraction of MOSFET compact model parameters
CN115249003A (zh) 场效应晶体管性能分析方法和布局优化方法
JP2005259777A (ja) 半導体装置の信頼性シミュレーション方法
CN116415388A (zh) 基于vs的cntfet模型参数方法及相关方法和设备
JPH09186213A (ja) 半導体デバイスの特性劣化のパラメータ抽出方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
REG Reference to a national code

Ref country code: HK

Ref legal event code: DE

Ref document number: 1064184

Country of ref document: HK

C14 Grant of patent or utility model
GR01 Patent grant
C56 Change in the name or address of the patentee

Owner name: RENESAS ELECTRONICS CO., LTD.

Free format text: FORMER NAME: NEC CORP.

CP01 Change in the name or title of a patent holder

Address after: Kanagawa, Japan

Patentee after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Patentee before: NEC Corp.

REG Reference to a national code

Ref country code: HK

Ref legal event code: WD

Ref document number: 1064184

Country of ref document: HK

C17 Cessation of patent right
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20070307

Termination date: 20130925