KR100716912B1 - 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법 - Google Patents
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Abstract
본 발명은 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법에 관한 것으로, 보다 자세하게는 BSIM3 모델에 바이어스 의존적인 표류 영역 저항을 추가한 매크로 모델을 정의하고 파라미터를 최적화함으로써 준-포화 효과를 정확히 구현하고 실제 소자의 전기적 특성과 일치하는 시뮬레이션 결과를 도출할 수 있는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법에 관한 것이다.
본 발명의 상기 목적은 BSIM3 모델에 바이어스 의존적인 표류 영역 저항을 추가한 매크로 모델을 정의하는 단계, 상기 매크로 모델에 필요한 파라미터를 최적화하는 단계 및 상기 매크로 모델과 상기 최적화된 파라미터를 사용하여 시뮬레이션하는 단계를 포함하는 것을 특징으로 하는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법에 의해 달성된다.
따라서, 본 발명의 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법은 BSIM3 모델에 표류 영역 저항을 추가한 매크로 모델을 정의하고 파라미터를 최적화함으로써 준-포화 효과를 정확히 구현하고 실제 소자의 전기적 특성과 일치하는 시뮬레이션 결과를 도출하여 LDMOS 트랜지스터를 포함하는 반도체 소자의 설계 및 특성 파악을 정확하게 수행할수 있는 효과가 있다.
LDMOS, 횡형 이중 확산 모스, 표류 영역 저항, 모델링
Description
도 1은 일반적인 LDMOS 트랜지스터의 단면도.
도 2는 종래의 MOS SPICE 모델로 시뮬레이션한 HV LDMOS의 Id-Vds 곡선(실선)과 실제 측정한 Id-Vds 곡선(점선)을 나타낸 그래프.
도 3은 높은 게이트 전압에서 드레인 전류가 제한되는 것을 보여주는 HV LDMOS의 시뮬레이션 결과를 나타낸 그래프.
도 4는 3 가지 종류의 트랜지스터에 대한 Id-Vgs 특성 곡선.
도 5는 본 발명에 의한 매크로 서브-서킷 모델의 개념도.
도 6은 본 발명에 의한 파라미터 최적화를 나타낸 개념도.
도 7은 본 발명에 의한 시뮬레이션 및 실제 측정된 전류-전압 특성 곡선.
본 발명은 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법에 관한 것으 로, 보다 자세하게는 BSIM3 모델에 바이어스 의존적인 표류 영역 저항을 추가한 매크로 모델을 정의하고 파라미터를 최적화함으로써 준-포화 효과를 정확히 구현하고 실제 소자의 전기적 특성과 일치하는 시뮬레이션 결과를 도출할 수 있는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법에 관한 것이다.
고전압 횡형 이중 확산 모스(High Voltage Lateral Double diffused Metal Oxide Semiconducor, 이하 HV LDMOS) 트랜지스터는 현재 액정 표시장치 또는 RF(Radio Frequency) 소자와 같은 다양한 분야에 응용되고 있다.
도 1은 일반적인 LDMOS 트랜지스터의 단면도이다. 도 1에 도시된 바와 같이, LDMOS 트랜지스터는 P형 실리콘 기판(1) 상에 N형 에피층(2)이 형성되며, 이 N형 에피층(2)에는 P형 바디(P-body, 3)와 N-우물(N-well, 4)이 있으며, 상기 P형 바디(3)에는 채널 영역(5)이, 상기 N형 에피층(2)과 상기 N-우물(4)에는 표류 영역(drift region, 6)이 개재되어 있다. 상기 N-우물(4)에는 N+ 확산층으로 이루어진 드레인(7)이, 상기 P형 바디(3)에는 N+ 확산층으로 이루어진 소스 영역(8)과 P+ 확산층으로 이루어진 소스 콘택층(9)이 존재하며 LOCOS(LOCal Oxidation of Silicon) 산화막(10)을 매개로 그 상부에는 폴리 실리콘 게이트(11)가 존재한다.
LDMOS 트랜지스터는 낮은 온-저항(Ron)과 높은 항복 전압(BV: Breakdown Voltage)를 가진다. N-우물(N-well) 도즈(dose)를 증가시키면 항복전압이 증가할 뿐만 아니라 온-저항도 증가한다. 도 1(a)의 LDMOS 트랜지스터는 N-매몰층(N-burried layer, 20)에 의해 상대적으로 낮은 온-저항 및 항복전압을 가진다. 도 1(b)의 LDMOS 트랜지스터는 RESURF(REduced SURface Field) 효과 때문에 높은 온- 저항과 높은 항복전압을 가진다.
SPICE(Simulation Program with Integrated Circuit Emphasis)는 컴퓨터를 이용하여 전기, 전자, 디지털회로의 해석 및 설계를 위해 개발한 시뮬레이션 프로그램이다. 이 SPICE의 개발에 의해 전자회로에 대한 복잡하고 다양한 해석이 가능하게 되었다.
BSIM(BSIM: Berkeley Short-channel IGFET Model)은 버클리 대학의 전기 컴퓨터 공학부의 BSIM 연구 그룹에서 개발된 MOS 디바이스의 SPICE 모델로서 채널의 길이가 약 1.0 ~ 0.8 ㎛에서는 BSIM1, 채널의 길이가 약 0.8 ~ 0.5 ㎛에서는 BSIM2, 채널의 길이가 약 0.5 ~ 0.15 ㎛에서는 BSIM3 모델을 사용하고 있다. 회로 시뮬레이션을 위해서는 LDMOS 트랜지스터의 모델링이 매우 중요하다. LDMOS 디바이스의 모델링은 확장 게이트 영역에 존재하는 LDD(Lightly Doped Drain) 영역 때문에 복잡하다. BSIM3 SPICE 모델이 서브 마이크론 MOS 소자에 가장 적합한 모델로 널리 사용되고 있으나 고전압의 디바이스를 모델링하기에는 충분하지 않다. LDMOS 트랜지스터에 적합한 SPICE 모델이 없기 때문에 널리 사용되는 BSIM3 SPICE 모델에 기초하여 실제적이고 유연한 서브-서킷(sub-circuit) 접근 방식이 제안되었다(D.Moncoqut, D.Farenc, P.Rossel, G.Charitat, H.Trandue, J.Victory, I.Pages, "LDMOS Transistors for SMART POWER Circuits: Modeling and Design,” Proc. IEEE BCTM, pp.216-219, Sept. 1996.).
그러나 종래의 SPICE 모델은 다음과 같은 문제가 존재한다.
첫째, 준-포화 효과(quasi-saturation effect)를 효과적으로 표현하지 못하 고 있다. 도 2는 채널의 폭 대 채널의 길이의 비(이하 W/L)가 100/1.8 ㎛인 LDMOS 트랜지스터에 대해서 게이트-소스간 전압(이하 Vgs)을 2V부터 12V까지 2.5V 간격으로 상승시키면서 드레인 전류(이하 Id) - 드레인-소스간 전압(이하, Vds) 특성을 측정한 결과(점선)와 종래의 MOS SPICE 모델로 시뮬레이션한 결과(실선)를 나타낸 것이다. 도 2에 도시된 바와 같이, 측정치(점선)는 Vgs가 증가함에 따라 곡선 간의 간격이 점차 줄어드는 데 비해 시뮬레이션 결과(실선)는 곡선 간의 간격이 거의 일정함을 알 수 있다. 이와 같이 준-포화 효과는 높은 게이트 전압에서 드레인 전류의 상승폭이 둔화되는 현상을 일컫는다. 종래의 MOS SPICE 모델은 이러한 준-포화 효과를 효과적으로 모델링하지 못하고 있다.
도 3은 높은 게이트 전압에서 드레인 전류가 제한되는 것을 보여주는 HV LDMOS의 시뮬레이션 결과를 나타낸 그래프로서 도 3(a)는 드레인 바이어스를 고정한 상태에서 게이트 바이어스에 변화를 준 결과이고 도 3(b)는 게이트 바이어스를 고정하고 드레인 바이어스를 변화시킨 결과를 나타낸 그래프이다. 도 3(a)에 도시된 바와 같이, Vgs를 증가시킴에 따라 P형 바디와 P형 기판에 형성된 공핍층(depletion region)이 확장되며 이로 인해 비공핍층이 줄어들어 비공핍층을 흐르는 전류가 게이트 전압의 상승폭에 비례하여 증가하지 않고 점차 포화되는 현상이 준-포화 효과이다.
둘째, 바이어스에 의존하는 표류 영역 저항(drift resistance)을 제대로 모델링하지 못하고 있다. 도 3(b)는 일정한 Vgs에서의 HV LDMOS 트랜지스터를 시뮬레이션한 결과이다. Vds를 증가시키면 표류 영역에 형성되는 공핍층의 확장에 의해 표류 영역 저항이 증가한다. Vds가 일정할 때, 표류 영역에서에서의 전류의 통로(current path)는 Vgs가 증가함에 따라 확장된다. 따라서, 표류 영역 저항은 Vds와 Vgs에 의존한다.
세째, 종래의 MOSFET(MOS Field Effect Transistor)와 다른 HV LDMOS의 Id-Vgs 특성을 정확하게 모델링하지 못한다. 일반적으로 MOSFET의 포화 드레인 전류(Ids)는 다음과 같이 모델링된다.
여기서, Vgs는 게이트-소스간 전압, Vth는 문턱 전압(threshold voltage), a는 채널 길이와 관련된 상수이다.
도 4는 3 가지 종류의 트랜지스터에 대한 Id-Vgs 특성 곡선으로서 LDMOS의 경우는 Vds가 40V, MOSFET의 경우는 Vds가 1.8V인 경우를 나타낸 것이다.
상기 수학식 1의 "a"값은 도 4(b)의 라인의 기울기로부터 구한다. 도 4(a)에 도시된 바와 같이, Vgs가 Vth보다 큰 동안은 짧은 채널 n-MOSFET의 드레인 전류는 선형적으로 증가하고 긴 채널 n-MOSFET의 드레인 전류는 쌍곡선 모양으로 증가한다. 그러나 HV LDMOS의 드레인 전류 특성은 통상의 MOSFET와는 차이가 존재한다. 종래의 SPICE 모델은 1.8V의 CMOS(Complementary MOS) 소자를 모델링하기에는 충분하나 HV LDMOS를 모델링하기에는 적합하지 않다. 기존의 BSIM3 SPICE 모델에 표현된 채널의 저항(Rdin)은 단지 Vgs의 함수이다. 그러나 HV LDMOS의 드레인 전류는 복잡하게 증가한다.
이상에서 살펴본 바와 같이, BSIM3 SPICE 모델은 준-포화 효과를 제대로 모델링하지 못하고 있으며 LDMOS 소자의 전류-전압 특성을 제대로 표현하지 못하는 문제가 있다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 종래의 BSIM3 SPICE 모델에 바이어스 의존적인 표류 영역 저항을 추가한 매크로 모델을 정의하고 파라미터를 최적화함으로써 준-포화 효과를 정확히 구현하고 실제 소자의 전기적 특성과 일치하는 시뮬레이션 결과를 도출할 수 있는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 BSIM3 모델에 바이어스 의존적인 표류 영역 저항을 추가한 매크로 모델을 정의하는 단계, 상기 매크로 모델에 필요한 파라미터를 최적화하는 단계 및 상기 매크로 모델과 상기 최적화된 파라미터를 사용하여 시뮬레이션하는 단계를 포함하는 것을 특징으로 하는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설 명에 의해 보다 명확하게 이해될 것이다.
도 5는 본 발명에 의한 매크로 서브-서킷 모델의 개념도이다.
도 5에 도시된 바와 같이, 본 발명의 LDMOS 매크로 서브-서킷(Macro sub-circuit) 모델은 BSIM3 SPICE 모델에 바이어스에 따라 변하는 표류 영역의 저항을 추가한 것이다. Rdin은 BSIM3v3 user's manual(ver 3.2.2) University of California, Berkely, 1999에 아래 수학식 2와 같이 모델링되어 있는 바이어스에 의존하는 채널의 저항 모델이고, Rdex는 표류영역(drift region)에 대한 바이어스 의존적인 저항 모델이다. 이하, BSIM3 모델에 바이어스 의존적인 표류영역 저항(Rdex)을 추가한 매크로 모델을 정의하는 단계를 도 5를 참고하여 좀더 상세히 설명한다. 도 5에서 점선으로 표시된 영역은 BSIM3 모델의 개략도(schematic)이며, 이러한 BSIM3 모델의 드레인(Drain) 영역에 가변저항인 바이어스 의존적인 표류영역 저항(Rdex)을 설치하여 추가함으로써 본 발명에 따른 매크로 서브-서킷 모델이 정의될 수 있다.
여기서, Rdsw는 단위 폭당 기생 저항(parasitic resistance), W는 채널의 폭, Prwg는 Rdsw의 게이트 바이어스 효과 계수이다.
Vds를 증가시키면 표류 영역에 형성되는 공핍층의 확장에 의해 표류 영역 저항이 증가한다. Vds가 일정할 때, 표류 영역에서에서의 전류의 통로는 Vgs가 증가함에 따라 확장된다. 따라서, 표류 영역의 저항(이하, Rdex)은 Vds와 Vgs에 의존하기 때문에 아래의 수학식 3과 같이 표현할 수있다.
여기서, W는 채널의 폭, T는 온도, Vds는 드레인-소스간 전압, Vgs는 게이트-소스간 전압이다.
본 발명의 발명자는 상기 Rdex를 아래의 수학식 4와 같이 표현함으로써 Rdex를 정확하게 묘사할 수 있음을 알아내었다.
여기서, u는 ㎛, T는 온도, W는 표류 영역의 폭, Wo는 폭 오프셋, pxxx는 Vgs[Vds]에 대한 바이어스 계수, TCRdex는 Rdex의 온도 계수이다.
도 6은 본 발명에 의한 파라미터 최적화를 나타낸 개념도이다.
도 6에 도시된 바와 같이, 매크로 서브-서킷 모델에는 세 종류의 파라미터가 존재한다. 상기 세 종류의 파라미터는 사용자-정의 파라미터(user-defined parameter), BSIM3-최적화 파라미터(BSIM3-optimized parameter), 초기-최적화 파라미터(initial-optimized parameter)이다.
상기 파라미터를 최적화하기 위해서는 먼저 UTMOST 또는 BSIMProp+과 같은 파라미터 추출 도구를 사용해 초기-최적화 파라미터를 추출하고 사용자-정의 파라미터와 BSIM3-최적화 파라미터를 최적화한다. 최적화된 사용자-정의 파라미터와 BSIM3-최적화 파라미터를 표 1에 열거하였다.
| 파라미터 | 설명 | 비고 |
| vth0 | 긴 채널 문턱전압 | BSIM3- 최적화 파라미터 |
| dvt0 | vth0에 대한 짧은 채널 효과 1차 계수 | |
| dvt1 | vth0에 대한 짧은 채널 효과 2차 계수 | |
| u0 | 상온에서의 이동도 | |
| ua | 1차 오더 이동도 퇴화(degradation) 계수 | |
| vsat | 상온에서의 포화 속도 | |
| prwg | rdsw의 게이트 바이어스 효과 계수 | |
| rdsw | 단위 길이당 기생 저항 | |
| pclm | 채널 길이 조정 파라미터 | |
| pvag | Early 전압의 게이트 의존성 | |
| p0 | Rdsx의 오프셋 저항 | 사용자- 정의 파라미터 |
| pg1 | Vgs의 1차 계수 | |
| pg2 | Vgs의 2차 계수 | |
| pg3 | Vgs의 3차 계수 | |
| pd1 | Vds의 1차 계수 | |
| pd2 | Vds의 2차 계수 | |
| pd3 | Vds의 3차 계수 | |
| pdg11 | Vgs와 Vds의 1차-1차 계수 | |
| pdg12 | Vds와 Vgs 1차-2차 계수 | |
| pdg21 | Vgs와 Vds의 1차-2차 계수 | |
| pdg22 | Vgs와 Vds의 2차-2차 계수 | |
| TCRdex | Rdex에 대한 온도 계수 | |
| W0 | Rdsx에 대한 오프셋 폭 |
이러한 파라미터를 최적화하기 위해 HSPICE 또는 Smart-SPICE와 같은 회로 시뮬레이터에 내장된 최적화 도구를 사용할 수 있다. 또한, UTMOST의 매크로 모델링 루틴을 이용할 수도 있다. 모든 최적화 작업이 GUI(Graphic User Interface) 환경에서 이루어진다는 점에서 후자가 전자에 비해 보다 편리하다.
최적화된 파라미터를 가진 매크로 서브-서킷 모델을 사용하여 시뮬레이션한 전류-전압(I-V) 특성이 도 7에 도시되어 있으며 측정결과와 일치하고 있음을 알 수 있다. 도 7은 W/L이 100/1.8 ㎛인 LDMOS 트랜지스터의 전류-전압 특성 곡선으로서 점선은 측정치이고 실선은 본 발명의 매크로 서브-서킷 모델을 사용한 시뮬레이션 결과이다. 도 7(a)는 Vds가 0.1V이고 온도가 -40℃, 25℃, 125℃일 때의 Id-Vgs 곡선이고, 도 7(b), 도 7(c) 및 도 7(d)는 각각 온도가 25℃, 125℃, -40℃일 때의 Id-Vgs 곡선이다. 도 7(b), 도 7(c) 및 도 7(d)에 도시된 곡선은 아래에서 위로 올라가면서 Vgs가 각각 2V, 4.5V, 7V, 9.5V 및 12V일 때의 Ids-Vds 곡선이다.
이상에서 살펴본 바와 같이, 본 발명의 매크로 서브-서킷 모델과 최적화된 파라미터를 사용하여 시뮬레이션한 결과 준-포화 효과를 효과적으로 모델링하고 있으며 LDMOS 소자의 전류-전압 특성이 실측치와 일치함을 알 수 있다.
본 발명은 이상에서 살펴본 바와 같이 바람직한 실시 예를 들어 도시하고 설명하였으나, 상기한 실시 예에 한정되지 아니하며 본 발명의 정신을 벗어나지 않는 범위 내에서 당해 발명이 속하는 기술분야에서 통상의 지식을 가진 자에 의해 다양한 변경과 수정이 가능할 것이다.
따라서, 본 발명의 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법은 BSIM3 모델에 표류 영역 저항을 추가한 매크로 모델을 정의하고 파라미터를 최적화함으로써 준-포화 효과를 정확히 구현하고 실제 소자의 전기적 특성과 일치하는 시뮬레이션 결과를 도출하여 LDMOS 트랜지스터를 포함하는 반도체 소자의 설계 및 특 성 파악을 정확하게 수행할 수 있는 효과가 있다.
Claims (7)
- 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법에 있어서,BSIM3 모델에 바이어스 의존적인 표류 영역 저항을 추가한 매크로 모델을 정의하는 단계;상기 매크로 모델에 필요한 파라미터를 최적화하는 단계; 및상기 매크로 모델과 상기 최적화된 파라미터를 사용하여 시뮬레이션하는 단계;를 포함하고,상기 파라미터는 사용자-정의 파라미터, BSIM3-최적화 파라미터 및 초기-최적화 파라미터로 구성되는 것을 특징으로 하는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법.
- 삭제
- 제 1 항에 있어서,상기 표류 영역 저항은 채널의 폭, 온도, Vgs 및 Vds를 포함한 변수들의 수학식으로 표현되고, 다음과 같은 수학식으로 표현되는 것을 특징으로 하는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법.
여기서 Rdex는 표류 영역 저항, f(Vgs, Vds)는 Vgs 및 Vds를 변수로 하는 수학식이다. - 제 3 항에 있어서,상기 f(Vgs, Vds)는 다음과 같은 수학식으로 표현되는 것을 특징으로 하는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법.
여기서, pxxx는 Vgs[Vds]에 대한 바이어스 계수이다. - 삭제
- 제1 항에 있어서,상기 사용자-정의 파라미터는 p0(Rdsx의 오프셋 저항), pg1(Vgs의 1차 계수), pg2(Vgs의 2차 계수), pg3(Vgs의 3차 계수), pd1(Vds의 1차 계수), pd2(Vds의 2차 계수), pd3(Vds의 3차 계수), pdg11(Vgs와 Vds의 1차-1차 계수), pdg12(Vds와 Vgs 1차-2차 계수), pdg21(Vgs와 Vds의 1차-2차 계수), pdg22(Vgs와 Vds의 2차-2차 계수), TCRdex(Rdex에 대한 온도 계수) 및 W0(Rdsx에 대한 오프셋 폭)를 포함하는 것을 특징으로 하는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법.
- 제1 항에 있어서,상기 BSIM3-최적화 파라미터는 vth0(긴 채널 문턱전압), dvt0(vth0에 대한 짧은 채널 효과 1차 계수), dvt1(vth0에 대한 짧은 채널 효과 2차 계수), u0(상온에서의 이동도), ua(1차 오더 이동도 퇴화 계수), vsat(상온에서의 포화 속도), prwg(rdsw의 게이트 바이어스 효과 계수), rdsw(단위 길이당 기생 저항), pclm(채널 길이 조정 파라미터) 및 pvag(Early 전압의 게이트 의존성)를 포함하는 것을 특징으로 하는 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법.
Priority Applications (1)
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|---|---|---|---|
| KR1020040050010A KR100716912B1 (ko) | 2004-06-30 | 2004-06-30 | 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법 |
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| KR1020040050010A KR100716912B1 (ko) | 2004-06-30 | 2004-06-30 | 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법 |
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- 2004-06-30 KR KR1020040050010A patent/KR100716912B1/ko not_active IP Right Cessation
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| Title |
|---|
| Jaejune Jang et al, "RF LDMOS characterization and* |
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