JP2001160622A - Ｍｏｓトランジスタのゲート酸化膜トンネル電流モデル - Google Patents
Ｍｏｓトランジスタのゲート酸化膜トンネル電流モデルInfo
- Publication number
- JP2001160622A JP2001160622A JP34167299A JP34167299A JP2001160622A JP 2001160622 A JP2001160622 A JP 2001160622A JP 34167299 A JP34167299 A JP 34167299A JP 34167299 A JP34167299 A JP 34167299A JP 2001160622 A JP2001160622 A JP 2001160622A
- Authority
- JP
- Japan
- Prior art keywords
- gate
- source
- diode
- tunnel current
- drain
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F30/00—Computer-aided design [CAD]
- G06F30/30—Circuit design
- G06F30/36—Circuit design at the analogue level
- G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Evolutionary Computation (AREA)
- Geometry (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Thin Film Transistor (AREA)
Abstract
(57)【要約】
【課題】 ＭＯＳＦＥＴのゲート−ドレイン間、ゲート
−ソース間のトンネル電流をシミュレートすることが可
能なＭＯＳＦＥＴのゲート酸化膜トンネル電流モデルを
提供する。 【解決手段】 面積と特性の異なる二種類のダイオード
ＤＮＣＨ，ＤＰＣＨとＤＮＯＶ，ＤＰＯＶを逆方向に並
列接続し、かつこれらダイオードをＭＯＳＦＥＴ回路モ
デルのゲートＧ−ドレインＤ間及びゲートＧ−ソースＳ
間に接続する。一つのダイオードＤＮＣＨは、ＭＯＳＦ
ＥＴのゲート面積の半分の面積を持ち、他の一つのダイ
オードＤＮＯＶはゲートとソース・ドレイン拡散層のオ
ーバーラップ長にゲート幅を乗じた面積を持つ。ゲート
酸化膜厚が２ｎｍ以下の領域において顕著になるＭＯＳ
ＦＥＴのゲート−ドレイン間及びゲート−ソース間のト
ンネル電流を、ゲート−ドレイン間とゲート−ソース間
の相対的電位変化を反映させて比較的精度良く表現する
ことができる。
−ソース間のトンネル電流をシミュレートすることが可
能なＭＯＳＦＥＴのゲート酸化膜トンネル電流モデルを
提供する。 【解決手段】 面積と特性の異なる二種類のダイオード
ＤＮＣＨ，ＤＰＣＨとＤＮＯＶ，ＤＰＯＶを逆方向に並
列接続し、かつこれらダイオードをＭＯＳＦＥＴ回路モ
デルのゲートＧ−ドレインＤ間及びゲートＧ−ソースＳ
間に接続する。一つのダイオードＤＮＣＨは、ＭＯＳＦ
ＥＴのゲート面積の半分の面積を持ち、他の一つのダイ
オードＤＮＯＶはゲートとソース・ドレイン拡散層のオ
ーバーラップ長にゲート幅を乗じた面積を持つ。ゲート
酸化膜厚が２ｎｍ以下の領域において顕著になるＭＯＳ
ＦＥＴのゲート−ドレイン間及びゲート−ソース間のト
ンネル電流を、ゲート−ドレイン間とゲート−ソース間
の相対的電位変化を反映させて比較的精度良く表現する
ことができる。
Description
【０００１】
【発明の属する技術分野】本発明はＭＯＳ型電界効果ト
ランジスタ（ＭＯＳＦＥＴ）のシミュレーション用モデ
ルに関し、特にＭＯＳＦＥＴのゲート−ドレイン間、ゲ
ート−ソース間のトンネル電流のモデルに関するもので
ある。
ランジスタ（ＭＯＳＦＥＴ）のシミュレーション用モデ
ルに関し、特にＭＯＳＦＥＴのゲート−ドレイン間、ゲ
ート−ソース間のトンネル電流のモデルに関するもので
ある。
【０００２】
【従来の技術】従来、ＭＯＳＦＥＴの標準的回路シミュ
レーション用モデルとしては例えば、Y. Cheng, M-C. J
eng, Z. Liu, J. Huang, M. Ghan, K. Chen, P. Ko, an
d C. Hu, "A Physical and Scalable I-V Model in BSI
M3V3 for Analog/Digital Circuit Simulation,"IEEE T
ransactions on Electron Devices, vol.44, no.2, pp.
277-287, 1997 に記載されている BSIM3V3がある。しか
し、これらのモデルは開発時にゲート酸化膜厚２ｎｍ以
下の状況を想定していなかったため、ゲート酸化膜トン
ネルリーク電流がモデル化されていない。
レーション用モデルとしては例えば、Y. Cheng, M-C. J
eng, Z. Liu, J. Huang, M. Ghan, K. Chen, P. Ko, an
d C. Hu, "A Physical and Scalable I-V Model in BSI
M3V3 for Analog/Digital Circuit Simulation,"IEEE T
ransactions on Electron Devices, vol.44, no.2, pp.
277-287, 1997 に記載されている BSIM3V3がある。しか
し、これらのモデルは開発時にゲート酸化膜厚２ｎｍ以
下の状況を想定していなかったため、ゲート酸化膜トン
ネルリーク電流がモデル化されていない。
【０００３】一方、ＭＯＳダイオード構造におけるゲー
ト酸化膜トンネル電流自体のモデル化は古くから行わ
れ、最近では例えば、E. Vogel, K. Ahmed, B. Hornun
g, W. Henson, P. McLarty, G. Lucovsky, R. Hauser,
and J. Wortman, "Modeled Tunnel Currents for High
Dielectric Constant Dielectrics," IEEE Transaction
son Electron Devices, vol.45, no.5, pp.1350-1355,
1998 に記載されている解析式モデルがある。しかしこ
れらのモデルは縦方向に均一な一次元構造を前提とした
モデルであるため、ソース・ドレインを有するＭＯＳＦ
ＥＴ構造に対応出来る様なモデルになっていない。
ト酸化膜トンネル電流自体のモデル化は古くから行わ
れ、最近では例えば、E. Vogel, K. Ahmed, B. Hornun
g, W. Henson, P. McLarty, G. Lucovsky, R. Hauser,
and J. Wortman, "Modeled Tunnel Currents for High
Dielectric Constant Dielectrics," IEEE Transaction
son Electron Devices, vol.45, no.5, pp.1350-1355,
1998 に記載されている解析式モデルがある。しかしこ
れらのモデルは縦方向に均一な一次元構造を前提とした
モデルであるため、ソース・ドレインを有するＭＯＳＦ
ＥＴ構造に対応出来る様なモデルになっていない。
【０００４】
【発明が解決しようとする課題】このため、前記したモ
デルでは、ゲート酸化膜厚が２ｎｍ以下の領域において
顕著になるＭＯＳＦＥＴのゲート−ドレイン間、ゲート
−ソース間のゲート酸化膜トンネル電流をシミュレート
することは難しいとされている。特に、ＭＯＳＦＥＴの
前記したトンネル電流に存在するゲート長依存性の非対
称性、あるいは過渡特性、さらには温度非依存性等を再
現することが可能なモデルのトンネル電流をシミュレー
トするモデルを実現することは困難である。
デルでは、ゲート酸化膜厚が２ｎｍ以下の領域において
顕著になるＭＯＳＦＥＴのゲート−ドレイン間、ゲート
−ソース間のゲート酸化膜トンネル電流をシミュレート
することは難しいとされている。特に、ＭＯＳＦＥＴの
前記したトンネル電流に存在するゲート長依存性の非対
称性、あるいは過渡特性、さらには温度非依存性等を再
現することが可能なモデルのトンネル電流をシミュレー
トするモデルを実現することは困難である。
【０００５】本発明の目的は、ＭＯＳＦＥＴのゲート−
ドレイン間、ゲート−ソース間のトンネル電流をシミュ
レートすることが可能なＭＯＳＦＥＴのゲート酸化膜ト
ンネル電流モデルを提供するものである。また、本発明
の他の目的は、過渡特性、温度非依存性を再現すること
が可能なＭＯＳＦＥＴのゲート酸化膜トンネル電流モデ
ルを提供するものである。
ドレイン間、ゲート−ソース間のトンネル電流をシミュ
レートすることが可能なＭＯＳＦＥＴのゲート酸化膜ト
ンネル電流モデルを提供するものである。また、本発明
の他の目的は、過渡特性、温度非依存性を再現すること
が可能なＭＯＳＦＥＴのゲート酸化膜トンネル電流モデ
ルを提供するものである。
【０００６】
【課題を解決するための手段】本発明のＭＯＳＦＥＴの
ゲート酸化膜トンネル電流モデルは、面積と特性の異な
る二種類のダイオードを逆方向に並列接続し、かつこれ
らダイオードをＭＯＳトランジスタ回路モデルのゲート
−ドレイン間及びゲート−ソース間に接続したことを特
徴とする。前記二種類のダイオードの一つは、ＭＯＳト
ランジスタのゲート面積の半分の面積を持つダイオード
であり、他の一つはゲートとソース・ドレイン拡散層の
オーバーラップ長にゲート幅を乗じた面積を持つダイオ
ードで構成する。特に、前記一つのダイオードは、アノ
ード側をゲート、カソード側をソースまたはドレインに
接続し、前記他の一つのダイオードは、アノード側をソ
ースまたはドレインに接続し、カソード側をゲートに接
続する。そして、前記一つのダイオードによりゲート−
チャネル間のトンネル電流のバイアス依存性を近似し、
前記他の一つのダイオードによりゲート−オーバラップ
間のトンネル電流のバイアス依存性を近似する。
ゲート酸化膜トンネル電流モデルは、面積と特性の異な
る二種類のダイオードを逆方向に並列接続し、かつこれ
らダイオードをＭＯＳトランジスタ回路モデルのゲート
−ドレイン間及びゲート−ソース間に接続したことを特
徴とする。前記二種類のダイオードの一つは、ＭＯＳト
ランジスタのゲート面積の半分の面積を持つダイオード
であり、他の一つはゲートとソース・ドレイン拡散層の
オーバーラップ長にゲート幅を乗じた面積を持つダイオ
ードで構成する。特に、前記一つのダイオードは、アノ
ード側をゲート、カソード側をソースまたはドレインに
接続し、前記他の一つのダイオードは、アノード側をソ
ースまたはドレインに接続し、カソード側をゲートに接
続する。そして、前記一つのダイオードによりゲート−
チャネル間のトンネル電流のバイアス依存性を近似し、
前記他の一つのダイオードによりゲート−オーバラップ
間のトンネル電流のバイアス依存性を近似する。
【０００７】また、本発明のゲート酸化膜トンネル電流
モデルでは、前記ダイオードの等価回路は、直列抵抗と
電圧制御電流源から構成されており、容量成分を持たな
いことを特徴とする。また、前記ダイオードのモデルパ
ラメータは温度依存性を有しないことを特徴とする。
モデルでは、前記ダイオードの等価回路は、直列抵抗と
電圧制御電流源から構成されており、容量成分を持たな
いことを特徴とする。また、前記ダイオードのモデルパ
ラメータは温度依存性を有しないことを特徴とする。
【０００８】本発明のゲート酸化膜トンネル電流モデル
によれば、特に、ゲート酸化膜厚が２ｎｍ以下の領域に
おいて顕著になるＭＯＳＦＥＴのゲート−ドレイン間及
びゲート−ソース間のトンネル電流を、ゲート−ドレイ
ン間とゲート−ソース間の相対的電位変化を反映させて
比較的精度良く表現することができる。また、ダイオー
ドモデルは容量成分を持たないため、過渡解析において
も正しい結果が得られる。さらに、ダイオードモデルの
各パラメータは温度依存性を持たないため、温度依存性
がほとんど無いというトンネル電流の特性を精度良く再
現することができる。
によれば、特に、ゲート酸化膜厚が２ｎｍ以下の領域に
おいて顕著になるＭＯＳＦＥＴのゲート−ドレイン間及
びゲート−ソース間のトンネル電流を、ゲート−ドレイ
ン間とゲート−ソース間の相対的電位変化を反映させて
比較的精度良く表現することができる。また、ダイオー
ドモデルは容量成分を持たないため、過渡解析において
も正しい結果が得られる。さらに、ダイオードモデルの
各パラメータは温度依存性を持たないため、温度依存性
がほとんど無いというトンネル電流の特性を精度良く再
現することができる。
【０００９】
【発明の実施の形態】次に、本発明の実施形態を図面を
参照して説明する。図１は本発明のゲート酸化膜トンネ
ル電流モデルを、通常のＭＯＳＦＥＴ回路モデルのゲー
ト−ドレイン間及びゲート−ソース間に接続した構成の
回路図である。前記ゲート酸化膜トンネル電流モデル
は、面積と特性の異なる二種類のダイオードで構成され
ており、これらのダイオードを逆方向に並列接続した構
成とされている。すなわち、図１（ａ）はＮ型ＭＯＳＦ
ＥＴの例を示しており、Ｎ型ＭＯＳＦＥＴのチャネルと
ゲート電極間のトンネル電流を表すダイオードＤＮＣＨ
と、ソース・ドレイン−ゲート間オーバーラップ領域と
ゲート電極間のトンネル電流を表すダイオードＤＮＯＶ
を逆向きに並列接続したものを、ゲートＧとドレインＤ
の間、及びゲートＧとソースＳの間にそれぞれ接続す
る。ここで、ダイオードＤＮＣＨはゲート面積の半分の
面積を持つダイオードであり、ＤＮＯＶはゲートとソー
ス・ドレイン拡散層のオーバーラップ長にゲート幅を乗
じた面積を持つダイオードである。
参照して説明する。図１は本発明のゲート酸化膜トンネ
ル電流モデルを、通常のＭＯＳＦＥＴ回路モデルのゲー
ト−ドレイン間及びゲート−ソース間に接続した構成の
回路図である。前記ゲート酸化膜トンネル電流モデル
は、面積と特性の異なる二種類のダイオードで構成され
ており、これらのダイオードを逆方向に並列接続した構
成とされている。すなわち、図１（ａ）はＮ型ＭＯＳＦ
ＥＴの例を示しており、Ｎ型ＭＯＳＦＥＴのチャネルと
ゲート電極間のトンネル電流を表すダイオードＤＮＣＨ
と、ソース・ドレイン−ゲート間オーバーラップ領域と
ゲート電極間のトンネル電流を表すダイオードＤＮＯＶ
を逆向きに並列接続したものを、ゲートＧとドレインＤ
の間、及びゲートＧとソースＳの間にそれぞれ接続す
る。ここで、ダイオードＤＮＣＨはゲート面積の半分の
面積を持つダイオードであり、ＤＮＯＶはゲートとソー
ス・ドレイン拡散層のオーバーラップ長にゲート幅を乗
じた面積を持つダイオードである。
【００１０】また、図１（ｂ）はＰ型ＭＯＳＦＥＴの例
を示しており、Ｐ型ＭＯＳＦＥＴのチャネルとゲート電
極間のトンネル電流を表すダイオードＤＰＣＨと、ソー
ス・ドレイン−ゲート間オーバーラップ領域とゲート電
極間のトンネル電流を表すダイオードＤＰＯＶを逆向き
に並列接続したものを、ゲートＧとドレインＤの間、及
びゲートＧとソースＳの間にそれぞれ接続する。ここ
で、ダイオードＤＰＣＨはゲート面積の半分の面積を持
つダイオードであり、ＤＰＯＶはゲートとソース・ドレ
イン拡散層のオーバーラップ長にゲート幅を乗じた面積
を持つダイオードである。
を示しており、Ｐ型ＭＯＳＦＥＴのチャネルとゲート電
極間のトンネル電流を表すダイオードＤＰＣＨと、ソー
ス・ドレイン−ゲート間オーバーラップ領域とゲート電
極間のトンネル電流を表すダイオードＤＰＯＶを逆向き
に並列接続したものを、ゲートＧとドレインＤの間、及
びゲートＧとソースＳの間にそれぞれ接続する。ここ
で、ダイオードＤＰＣＨはゲート面積の半分の面積を持
つダイオードであり、ＤＰＯＶはゲートとソース・ドレ
イン拡散層のオーバーラップ長にゲート幅を乗じた面積
を持つダイオードである。
【００１１】前記各ダイオードＤＮＣＨ，ＤＰＣＨ及び
ＤＮＯＶ，ＤＰＯＶの等価回路モデルは図２に示すよう
に、直列抵抗ＲＳと電圧制御電流源ｉ〔＝ｆ（ｖ）〕か
ら構成されており、容量成分は持たない。前記電圧制御
電流源ｉの特性は例えば（数１）で表される。
ＤＮＯＶ，ＤＰＯＶの等価回路モデルは図２に示すよう
に、直列抵抗ＲＳと電圧制御電流源ｉ〔＝ｆ（ｖ）〕か
ら構成されており、容量成分は持たない。前記電圧制御
電流源ｉの特性は例えば（数１）で表される。
【００１２】
【数１】 ここで、Ｉｓはソース電流、νは電圧制御電流源の両端
にかかる電圧、ＮFTはトンネル電流のバイアス依存性を
表すパラメータを示している。また、前記ダイオードの
等価回路モデル中の各パラメータＲＳ，Ｉｓ，ＮFTは温
度依存性を持たない。
にかかる電圧、ＮFTはトンネル電流のバイアス依存性を
表すパラメータを示している。また、前記ダイオードの
等価回路モデル中の各パラメータＲＳ，Ｉｓ，ＮFTは温
度依存性を持たない。
【００１３】次に、本発明の図１に示したしたトンネル
電流モデルの動作について説明する。例えば、図１
（ａ）のＮ型ＭＯＳＦＥＴの場合、ＭＯＳＦＥＴの構造
対称性により、領域をソース側とドレイン側に二分して
考える。
電流モデルの動作について説明する。例えば、図１
（ａ）のＮ型ＭＯＳＦＥＴの場合、ＭＯＳＦＥＴの構造
対称性により、領域をソース側とドレイン側に二分して
考える。
【００１４】１．ソース側 （１）Ｖｇ（ゲート電圧）＞Ｖｓ（ソース電圧）の場
合：ゲートからチャネルへ向かって流れるトンネル電流
が主となる。このトンネル電流のバイアス依存性はアノ
ード側をゲート、カソード側をソースに接続した直列抵
抗を持つダイオードモデルＤＮＣＨにより近似できる。
また、ダイオードモデルＤＮＣＨの面積がゲート面積の
半分であることから、トンネル電流の大きさはゲート面
積の１／２に比例するとして近似できる。
合：ゲートからチャネルへ向かって流れるトンネル電流
が主となる。このトンネル電流のバイアス依存性はアノ
ード側をゲート、カソード側をソースに接続した直列抵
抗を持つダイオードモデルＤＮＣＨにより近似できる。
また、ダイオードモデルＤＮＣＨの面積がゲート面積の
半分であることから、トンネル電流の大きさはゲート面
積の１／２に比例するとして近似できる。
【００１５】（２）Ｖｇ＜Ｖｓの場合：ソース−ゲート
間オーバーラップ領域からゲートに向かって流れるトン
ネル電流が主となる。このトンネル電流のバイアス依存
性はアノード側をソース、カソード側をゲートに接続し
た直列抵抗を持つダイオードモデルＤＮＯＶにより近似
できる。また、トンネル電流の大きさは、ダイオードモ
デルＤＮＯＶの面積がソース−ゲート間オーバーラップ
長にゲート幅を掛けた面積であることから、ソース−ゲ
ート間オーバーラップ長にゲート幅を掛けた面積に比例
するとして近似できる。
間オーバーラップ領域からゲートに向かって流れるトン
ネル電流が主となる。このトンネル電流のバイアス依存
性はアノード側をソース、カソード側をゲートに接続し
た直列抵抗を持つダイオードモデルＤＮＯＶにより近似
できる。また、トンネル電流の大きさは、ダイオードモ
デルＤＮＯＶの面積がソース−ゲート間オーバーラップ
長にゲート幅を掛けた面積であることから、ソース−ゲ
ート間オーバーラップ長にゲート幅を掛けた面積に比例
するとして近似できる。
【００１６】２．ドレイン側 （１）Ｖｇ＞Ｖｄの場合：ゲートからチャネルへ向かっ
て流れるトンネル電流が主となる。このトンネル電流の
バイアス依存性はアノード側をゲート、カソード側をド
レインに接続した直列抵抗を持つダイオードモデルＤＮ
ＣＨにより近似できる。また、トンネル電流の大きさは
ゲート面積の１／２に比例するとして近似できる。
て流れるトンネル電流が主となる。このトンネル電流の
バイアス依存性はアノード側をゲート、カソード側をド
レインに接続した直列抵抗を持つダイオードモデルＤＮ
ＣＨにより近似できる。また、トンネル電流の大きさは
ゲート面積の１／２に比例するとして近似できる。
【００１７】（２）Ｖｇ＜Ｖｄの場合：ドレイン−ゲー
ト間オーバーラップ領域からゲートに向かって流れるト
ンネル電流が主となる。このトンネル電流のバイアス依
存性はアノード側をドレイン、カソード側をゲートに接
続した直列抵抗を持つダイオードモデルＤＮＯＶにより
近似できる。また、トンネル電流の大きさはドレイン−
ゲート間オーバーラップ長にゲート幅を掛けた面積に比
例するとして近似できる。
ト間オーバーラップ領域からゲートに向かって流れるト
ンネル電流が主となる。このトンネル電流のバイアス依
存性はアノード側をドレイン、カソード側をゲートに接
続した直列抵抗を持つダイオードモデルＤＮＯＶにより
近似できる。また、トンネル電流の大きさはドレイン−
ゲート間オーバーラップ長にゲート幅を掛けた面積に比
例するとして近似できる。
【００１８】なお、図１（ｂ）に示すＰ型ＭＯＳＦＥＴ
についても同様であり、それぞれＶｇ＞Ｖｓ，Ｖｇ＞Ｖ
ｄとＶｇ＜Ｖｓ，Ｖｇ＜Ｖｄの各場合におけるソース側
及びドレイン側の各トンネル電流のバイアス依存性とト
ンネル電流の大きさをダイオードモデルＤＰＣＨ，ＤＰ
ＯＶによって近似することができる。
についても同様であり、それぞれＶｇ＞Ｖｓ，Ｖｇ＞Ｖ
ｄとＶｇ＜Ｖｓ，Ｖｇ＜Ｖｄの各場合におけるソース側
及びドレイン側の各トンネル電流のバイアス依存性とト
ンネル電流の大きさをダイオードモデルＤＰＣＨ，ＤＰ
ＯＶによって近似することができる。
【００１９】以上のように、本発明においては、図１
（ａ），（ｂ）に示したように、ゲート酸化膜トンネル
電流を考慮していない標準的ＭＯＳＦＥＴモデルと、標
準的ダイオードモデルを使用することで、ゲート酸化膜
厚が２ｎｍ以下の領域において顕著になるＭＯＳＦＥＴ
のゲート−ドレイン間及びゲート−ソース間のトンネル
電流を、ゲート−ドレイン間とゲート−ソース間の相対
的電位変化を反映させて比較的精度良く表現することが
できる。
（ａ），（ｂ）に示したように、ゲート酸化膜トンネル
電流を考慮していない標準的ＭＯＳＦＥＴモデルと、標
準的ダイオードモデルを使用することで、ゲート酸化膜
厚が２ｎｍ以下の領域において顕著になるＭＯＳＦＥＴ
のゲート−ドレイン間及びゲート−ソース間のトンネル
電流を、ゲート−ドレイン間とゲート−ソース間の相対
的電位変化を反映させて比較的精度良く表現することが
できる。
【００２０】例えば、図３に示すように、Ｎ型ＭＯＳＦ
ＥＴのソース、ドレイン、基板を全て接地し、ゲートに
正電圧を印加したときに流れるゲートリーク電流はゲー
ト長に比例し、ゲートに負電圧を印加したときにのゲー
トリーク電流はゲート長に依存せずほぼ一定の値をとる
が、前記ダイオードモデルにおいても、この様子が精度
良く再現できていることが判る。
ＥＴのソース、ドレイン、基板を全て接地し、ゲートに
正電圧を印加したときに流れるゲートリーク電流はゲー
ト長に比例し、ゲートに負電圧を印加したときにのゲー
トリーク電流はゲート長に依存せずほぼ一定の値をとる
が、前記ダイオードモデルにおいても、この様子が精度
良く再現できていることが判る。
【００２１】また、同図における前記リーク電流のゲー
ト長依存性の非対称性は、ゲートからチャネルへ向かっ
て流れるトンネル電流がゲート面積に比例するのに対
し、チャネルからゲートに向かって流れるトンネル電流
がゲートとソース・ドレイン拡散層のオーバーラップ部
分の面積に比例し、オーバーラップ長はチャネル長が変
化してもほとんど変化しないためである。前記ダイオー
ドモデルにおいても、面積と特性の異なる二種類のダイ
オードを逆方向に並列接続したものを通常のトランジス
タ回路モデルのゲート−ドレイン間及びゲート−ソース
間に接続しているため、このリーク電流のゲート長依存
性の非対称性が再現できる。
ト長依存性の非対称性は、ゲートからチャネルへ向かっ
て流れるトンネル電流がゲート面積に比例するのに対
し、チャネルからゲートに向かって流れるトンネル電流
がゲートとソース・ドレイン拡散層のオーバーラップ部
分の面積に比例し、オーバーラップ長はチャネル長が変
化してもほとんど変化しないためである。前記ダイオー
ドモデルにおいても、面積と特性の異なる二種類のダイ
オードを逆方向に並列接続したものを通常のトランジス
タ回路モデルのゲート−ドレイン間及びゲート−ソース
間に接続しているため、このリーク電流のゲート長依存
性の非対称性が再現できる。
【００２２】さらに、前記ダイオードモデルは、図２の
等価回路において示したように容量成分を持たないた
め、標準的ＭＯＳＦＥＴモデルが内部に持っている容量
モデルと重複することは無く、過渡解析においても正し
い結果が得られる。また、前記ダイオードモデルの各パ
ラメータＲＳ，Ｉｓ，ＮFTは温度依存性を持たないた
め、温度依存性がほとんど無いというトンネル電流の特
性を精度良く再現することができる。
等価回路において示したように容量成分を持たないた
め、標準的ＭＯＳＦＥＴモデルが内部に持っている容量
モデルと重複することは無く、過渡解析においても正し
い結果が得られる。また、前記ダイオードモデルの各パ
ラメータＲＳ，Ｉｓ，ＮFTは温度依存性を持たないた
め、温度依存性がほとんど無いというトンネル電流の特
性を精度良く再現することができる。
【００２３】
【発明の効果】以上説明したように本発明のゲート酸化
膜トンネル電流モデルは、面積と特性の異なる二種類の
ダイオードを逆方向に並列接続し、かつこれらダイオー
ドをＭＯＳトランジスタ回路モデルのゲート−ドレイン
間及びゲート−ソース間に接続しているので、ゲート酸
化膜厚が２ｎｍ以下の領域において顕著になるＭＯＳＦ
ＥＴのゲート−ドレイン間及びゲート−ソース間のトン
ネル電流を、ゲート−ドレイン間とゲート−ソース間の
相対的電位変化を反映させて比較的精度良く表現するこ
とができる。
膜トンネル電流モデルは、面積と特性の異なる二種類の
ダイオードを逆方向に並列接続し、かつこれらダイオー
ドをＭＯＳトランジスタ回路モデルのゲート−ドレイン
間及びゲート−ソース間に接続しているので、ゲート酸
化膜厚が２ｎｍ以下の領域において顕著になるＭＯＳＦ
ＥＴのゲート−ドレイン間及びゲート−ソース間のトン
ネル電流を、ゲート−ドレイン間とゲート−ソース間の
相対的電位変化を反映させて比較的精度良く表現するこ
とができる。
【００２４】また、本発明のゲート酸化膜トンネル電流
モデルは、ダイオードの等価回路は直列抵抗と電圧制御
電流源から構成されており、かつ容量成分を持たないの
で、過渡解析においても正しい結果が得られる。さら
に、ダイオードモデルの各パラメータは温度依存性を持
たないため、温度依存性がほとんど無いというトンネル
電流の特性を精度良く再現することができる。
モデルは、ダイオードの等価回路は直列抵抗と電圧制御
電流源から構成されており、かつ容量成分を持たないの
で、過渡解析においても正しい結果が得られる。さら
に、ダイオードモデルの各パラメータは温度依存性を持
たないため、温度依存性がほとんど無いというトンネル
電流の特性を精度良く再現することができる。
【００２５】したがって、本発明によれば、ＭＯＳＦＥ
Ｔのゲート−ドレイン間、ゲート−ソース間のトンネル
電流をシミュレートすることが可能となり、かつＭＯＳ
ＦＥＴの過渡特性、温度非依存性を再現することが可能
なＭＯＳＦＥＴのゲート酸化膜トンネル電流モデルを得
ることが可能となる。
Ｔのゲート−ドレイン間、ゲート−ソース間のトンネル
電流をシミュレートすることが可能となり、かつＭＯＳ
ＦＥＴの過渡特性、温度非依存性を再現することが可能
なＭＯＳＦＥＴのゲート酸化膜トンネル電流モデルを得
ることが可能となる。
【図１】本発明のＭＯＳＦＥＴのゲート酸化膜トンネル
電流モデルの回路図である。
電流モデルの回路図である。
【図２】本発明にかかるダイオードの等価回路図であ
る。
る。
【図３】ＭＯＳＦＥＴのゲート電圧−ゲート電流特性
と、本発明のトンネル電流モデルの近似特性を対照して
示す図である。
と、本発明のトンネル電流モデルの近似特性を対照して
示す図である。
ＤＮＣＨ，ＤＰＣＨ 一つのダイオード ＤＮＯＶ，ＤＰＯＶ 他の一つのダイオード ＲＳ 直列抵抗 ｉ〔＝ｆ（ｖ）〕 電圧制御電流源
Claims (6)
- 【請求項１】 面積と特性の異なる二種類のダイオード
を逆方向に並列接続し、かつこれらダイオードをＭＯＳ
トランジスタ回路モデルのゲート−ドレイン間及びゲー
ト−ソース間に接続したことを特徴とするＭＯＳトラン
ジスタのゲート酸化膜トンネル電流モデル。 - 【請求項２】 前記二種類のダイオードの一つは、ＭＯ
Ｓトランジスタのゲート面積の半分の面積を持つダイオ
ードであり、他の一つはゲートとソース・ドレイン拡散
層のオーバーラップ長にゲート幅を乗じた面積を持つダ
イオードであることを特徴とする請求項１に記載のＭＯ
Ｓトランジスタのゲート酸化膜トンネル電流モデル。 - 【請求項３】 前記一つのダイオードは、アノード側を
ゲート、カソード側をソースまたはドレインに接続し、
前記他の一つのダイオードは、アノード側をソースまた
はドレインに接続し、カソード側をゲートに接続したこ
とを特徴とする請求項２に記載のＭＯＳトランジスタの
ゲート酸化膜トンネル電流モデル。 - 【請求項４】 前記一つのダイオードによりゲート−チ
ャネル間のトンネル電流のバイアス依存性を近似し、前
記他の一つのダイオードによりゲート−オーバラップ間
のトンネル電流のバイアス依存性を近似することを特徴
とする請求項３に記載のＭＯＳトランジスタのゲート酸
化膜トンネル電流モデル。 - 【請求項５】 前記ダイオードの等価回路は、直列抵抗
と電圧制御電流源から構成されており、容量成分を持た
ないことを特徴とする請求項１ないし４のいずれかに記
載のＭＯＳトランジスタのゲート酸化膜トンネル電流モ
デル。 - 【請求項６】 前記ダイオードのモデルパラメータは温
度依存性を有しないことを特徴とする請求項５に記載の
ＭＯＳトランジスタのゲート酸化膜トンネル電流モデ
ル。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34167299A JP3510546B2 (ja) | 1999-12-01 | 1999-12-01 | Ｍｏｓトランジスタのゲート酸化膜トンネル電流モデル |
| US09/726,114 US20010002707A1 (en) | 1999-12-01 | 2000-11-30 | Apparatus and method for simulating MOSFET |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34167299A JP3510546B2 (ja) | 1999-12-01 | 1999-12-01 | Ｍｏｓトランジスタのゲート酸化膜トンネル電流モデル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001160622A true JP2001160622A (ja) | 2001-06-12 |
| JP3510546B2 JP3510546B2 (ja) | 2004-03-29 |
Family
ID=18347902
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34167299A Expired - Fee Related JP3510546B2 (ja) | 1999-12-01 | 1999-12-01 | Ｍｏｓトランジスタのゲート酸化膜トンネル電流モデル |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20010002707A1 (ja) |
| JP (1) | JP3510546B2 (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005033984A1 (ja) * | 2003-10-03 | 2005-04-14 | Matsushita Electric Industrial Co., Ltd. | ネットリスト変換方法、ネットリスト変換装置、静止状態貫通電流検出方法、及び静止状態貫通電流検出装置 |
| JP2006286840A (ja) * | 2005-03-31 | 2006-10-19 | Toshiba Corp | 半導体集積回路の設計手法 |
| KR100716912B1 (ko) | 2004-06-30 | 2007-05-10 | 동부일렉트로닉스 주식회사 | 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법 |
| US11362647B2 (en) | 2018-12-19 | 2022-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Hysteresis comparator, semiconductor device, and power storage device |
| US11961979B2 (en) | 2018-07-10 | 2024-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US12009688B2 (en) | 2018-10-25 | 2024-06-11 | Semiconductor Energy Laboratory Co., Ltd. | Charge control circuit and abnormality detection system of secondary battery |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104268355B (zh) * | 2014-10-11 | 2018-01-30 | 中国电子科技集团公司第十三研究所 | GaAs基混频肖特基二极管毫米波及太赫兹频段建模方法 |
| CN106023306A (zh) * | 2016-05-24 | 2016-10-12 | 中国电子科技集团公司第十三研究所 | 平面GaAs倍频二极管在太赫兹频段的建模方法 |
| JP7068993B2 (ja) * | 2018-11-21 | 2022-05-17 | 三菱電機株式会社 | シミュレーション回路、および、シミュレーション方法 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2257830B (en) * | 1991-07-12 | 1995-04-05 | Matsushita Electric Works Ltd | Low output-capacity, double-diffused field effect transistor |
| FR2743635B1 (fr) * | 1996-01-11 | 1998-03-06 | Sgs Thomson Microelectronics | Circuit de mesure de courant |
| US6314390B1 (en) * | 1998-11-30 | 2001-11-06 | International Business Machines Corporation | Method of determining model parameters for a MOSFET compact model using a stochastic search algorithm |
-
1999
- 1999-12-01 JP JP34167299A patent/JP3510546B2/ja not_active Expired - Fee Related
-
2000
- 2000-11-30 US US09/726,114 patent/US20010002707A1/en not_active Abandoned
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2005033984A1 (ja) * | 2003-10-03 | 2005-04-14 | Matsushita Electric Industrial Co., Ltd. | ネットリスト変換方法、ネットリスト変換装置、静止状態貫通電流検出方法、及び静止状態貫通電流検出装置 |
| KR100716912B1 (ko) | 2004-06-30 | 2007-05-10 | 동부일렉트로닉스 주식회사 | 횡형 이중 확산 모스 트랜지스터의 시뮬레이션 방법 |
| JP2006286840A (ja) * | 2005-03-31 | 2006-10-19 | Toshiba Corp | 半導体集積回路の設計手法 |
| US11961979B2 (en) | 2018-07-10 | 2024-04-16 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device |
| US12009688B2 (en) | 2018-10-25 | 2024-06-11 | Semiconductor Energy Laboratory Co., Ltd. | Charge control circuit and abnormality detection system of secondary battery |
| US11362647B2 (en) | 2018-12-19 | 2022-06-14 | Semiconductor Energy Laboratory Co., Ltd. | Hysteresis comparator, semiconductor device, and power storage device |
| US11664786B2 (en) | 2018-12-19 | 2023-05-30 | Semiconductor Energy Laboratory Co., Ltd. | Hysteresis comparator, semiconductor device, and power storage device |
Also Published As
| Publication number | Publication date |
|---|---|
| US20010002707A1 (en) | 2001-06-07 |
| JP3510546B2 (ja) | 2004-03-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| Grotjohn et al. | A parametric short-channel MOS transistor model for subthreshold and strong inversion current | |
| Ortiz-Conde et al. | A review of recent MOSFET threshold voltage extraction methods | |
| Gray et al. | Analysis and design of analog integrated circuits | |
| US7292968B2 (en) | Hot carrier circuit reliability simulation | |
| Inokawa et al. | A compact analytical model for asymmetric single-electron tunneling transistors | |
| Shur et al. | Unified MOSFET model | |
| Park et al. | A charge sheet capacitance model of short channel MOSFETs for SPICE | |
| US8099269B2 (en) | Two-step simulation methodology for aging simulations | |
| CN101114314A (zh) | 仿真设备和仿真方法以及半导体器件制造方法 | |
| JP3269459B2 (ja) | Ｍｉｓｆｅｔのオーバラップ長の測定方法、測定装置、抽出プログラムを記録した記録媒体 | |
| Sadachika et al. | Completely surface-potential-based compact model of the fully depleted SOI-MOSFET including short-channel effects | |
| JP3510546B2 (ja) | Ｍｏｓトランジスタのゲート酸化膜トンネル電流モデル | |
| Huang | A physical, scalable and efficient deep-submicrometer MOSFET model for VLSI digital/analog circuit simulation | |
| US7711526B2 (en) | Simulator and parameter extraction device for transistor, simulation and parameter extraction method for transistor, and associated computer program and storage medium | |
| KR100413135B1 (ko) | 강화된 생성 재결합 비율을 계산하기 위한 자동화된시뮬레이션 방법 및 시뮬레이터 | |
| CN114417581A (zh) | 基于spice模型的仿真方法、仿真系统 | |
| Yu et al. | All-analytic surface potential model for SOI MOSFETs | |
| JP4357161B2 (ja) | 静電気放電保護回路のシミュレーション方法 | |
| Zhang | Statistical Compact Modeling with Artificial Neural Networks | |
| US8893064B1 (en) | System and method for determining merged resistance values for same-type terminals in a complex semiconductor structure | |
| US20100010798A1 (en) | Modeling of variations in drain-induced barrier lowering (DIBL) | |
| JPH06252395A (ja) | 閾値電圧導出方法 | |
| JP2001215458A (ja) | 液晶表示装置に関する回路シミュレーション方法 | |
| JP4122720B2 (ja) | シミュレーション方法及び設計方法 | |
| Vladimirescu et al. | MOS analogue circuit simulation with SPICE |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20031225 |
|
| LAPS | Cancellation because of no payment of annual fees |