WO2005033984A1 - ネットリスト変換方法、ネットリスト変換装置、静止状態貫通電流検出方法、及び静止状態貫通電流検出装置 - Google Patents

ネットリスト変換方法、ネットリスト変換装置、静止状態貫通電流検出方法、及び静止状態貫通電流検出装置 Download PDF

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WO2005033984A1
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net
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current
mos transistor
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Application number
PCT/JP2004/007006
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Inventor
Junichi Naka
Koji Oka
Original Assignee
Matsushita Electric Industrial Co., Ltd.
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Publication date
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    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods

Definitions

  • Netlist conversion method Netlist conversion method, netlist conversion device, static through current detection method, and static through current detection device
  • the present invention relates to a method and a device for detecting a through current in a static state in an analog CMOS circuit, and a netlist conversion method and a device therefor.
  • the main cause of through current in LSI is that the input terminal or the gate terminal of the transistor is connected to the input terminal of the logic gate circuit and the gate electrode in the open state of the transistor, or to the contact in the high impedance state.
  • the input terminal of the logic gate circuit or the gate terminal of the transistor, or the input terminal or the gate terminal of the transistor, and the intermediate potential between the power supply voltage and the ground voltage are electrically coupled by a stray capacitance or a parasitic resistance. It is mentioned that the penetrating stream flows at Transis evening.
  • a CMOS logic gate simulation is performed, and a certain logic gate A is focused on.
  • the output of the logic gate A is in an undefined state
  • a method of judging see, for example, Japanese Patent Application Laid-Open No. 7-28879 (page 5, FIG. 13)).
  • DC analysis Simulation is a method of analyzing the DC operating point in a static state where the capacitance component is opened and the inductor component is short-circuited. To be more specific, 1) first give the characteristics of the target circuit at rest, 2) perform a DC analysis simulation, and 3) monitor the MO transistor current in the target circuit. is there.
  • circuit 3701 shown in FIG. 37 (a) will be described as an example.
  • the configuration of the circuit 3701 is composed of OP1 which is an operational amplifier Op Amp, MN1 which is an NchMOS transistor, MP1 which is a PchMOS transistor, a resistor R1, and a power supply AVDD.
  • the output A of OP 1 is connected to the gate electrode of MN 1 via net a
  • the source electrode of MN 1 is connected to one terminal of R 1 via net b
  • the drain electrode of MN1 is connected to the drain electrode of MP1 and the gate electrode of MP1 via net c
  • the source electrode of MP1 is connected to power supply AVDD.
  • the other terminal of R1 is connected to the reference potential GND
  • the reference voltage VREF is connected to the positive input P of OP1
  • the control terminal E of 0P1 is connected to the control signal ENAB of ⁇ P1.
  • LE 1 is connected.
  • I1 is a current flowing from the power supply AVDD to the reference potential via the source terminal of MP1, the drain terminal of MP1, the net c, the drain terminal of MN1, the source terminal of MN1, the net b, and R1.
  • ENABLE 1 is “H”
  • OP 1 operates as a normal amplifier
  • ENABLE 1 is “L”
  • OP 1 is powered down and the output A of ⁇ P 1 is Hi. — Let it be Z.
  • the operation of the circuit 3701 having the above configuration will be described.
  • circuit 3702 shown in FIG. 37 (b) will be described as an example.
  • the configuration of the above circuit 3702 is composed of TBUF 1 which is a Tristate buffer, MN2 which is an NchMOS transistor, MP2 which is a PchMOS transistor, and a power supply VDD, and MN2 and MP2 Has formed Inva overnight.
  • the output OUT of TBUF 1 is connected to the gate electrode of MN 2 and the gate electrode of MP 2 via net d, the source electrode of MN 2 is connected to the reference potential GND, and MN 2
  • the drain electrode of MP2 is connected to the drain electrode of MP2 to become the output signal DOUT, the source electrode of MP2 is connected to the power supply VDD, the input signal DIN is connected to the input terminal IN of TBUF1 and the control of TBUF1 Terminal E is connected to control signal ENABLE 2 of TBUF 1.
  • I2 is a current flowing from the power supply VDD to the reference potential via the source terminal of MP2, the drain terminal of MP2, the net D ⁇ ⁇ ⁇ UT, the drain terminal of MN2, and the source terminal of MN2.
  • the through current is the inverse current formed by MN 2 and MP 2.
  • ENABLE2 When ENABLE2 is "H", TBUF1 performs normal buffer operation, so the output OUT of TBUF1 becomes DIN which is the input of TBUF1, and when ENA: 6 £ 2 is "1 ', It is assumed that the output OUT of TBUF 1 becomes Hi-Z.
  • ENABLE2 When ENABLE2 is "H” and an appropriate signal is given to DIN, The output OUT becomes the input signal D IN of the T BUF1, and the input of the inverter composed of MN 2 and MP 2 becomes D IN.As a result, the output of the inverter D OUT becomes the inverted output of DIN.
  • the output from the output terminal of a certain circuit in the target circuit is Hi-Z, and this output terminal is connected to the gate electrode of the MOS transistor. Even when there is a possibility that a through current may flow in the stationary state, the potential of the gate electrode of the open transistor, the input terminal of the logic gate circuit, etc. is connected to the reference potential GND in a simulated manner. It is very likely that shoot-through current cannot be detected because of the short circuit.
  • a search is made for the gate terminal of the M ⁇ S transistor and the input terminal of the logic gate circuit that are open, and the MOS transistor that is suspected of causing a through current is searched.
  • detecting As a method, 1) First, the transistors included in the netlist of the target circuit, that is, the circuit 2) Extract the net name of the gate terminal of the detected transistor; 3) If the extracted net name is not connected to any other than the gate terminal of the detected transistor, It is determined that the transistor is in a state where the gate electrode is in an open state and a through current is likely to occur.
  • the target circuit is a circuit including, for example, a switch circuit and an inverter circuit as shown in FIG.
  • the input / output terminals of the switch circuit are connected to the input of the inverter circuit.
  • the gate terminal of the MOS transistor in the impeller circuit it is not known whether the gate terminal of the MOS transistor is in an open state. It is difficult to reliably detect a transistor that is suspected of causing bleeding.
  • the present invention has been made in view of the above problems, and has a stationary through current detection method and apparatus capable of reliably detecting a through current that has been difficult to detect with conventional DC analysis simulations. And a netlist conversion method for converting a netlist of the detection target circuit and a device therefor so as to reliably detect a transistor in which a through current is suspected to occur in the through current detection target circuit. Aim. Disclosure of the invention
  • a netlist conversion method includes a netlist specifying step of specifying a netlist to be detected as a through current in a stationary state, and a net connected to a gate terminal of a MOS transistor from the netlist to be detected.
  • a net extraction step for storing the extracted nets in the extracted net data provided for each of the MOS transistors having different thresholds, and an extraction net database provided for each of the MOS transistors having the different thresholds.
  • the through current detection target circuit in the quiescent state becomes the analog CMOS circuit
  • the gate terminal of the MOS transistor through which the through current may flow can be fixed at a voltage between the power supply and the reference voltage.
  • the net extraction step includes a MOS transistor detection step of detecting an MS transistor in the detection target netlist, and a connection to a gate terminal of the detected MOS transistor.
  • the M ⁇ S transistor detection step detects whether or not the first character of each line included in the detection target netlist is “M”, and If the first character of ".” Is "M”, it is determined that the line describes the MOS transistor.
  • the net detection step is connected to a gate terminal of the MOS transistor from a row determined to be a description relating to the MOS transistor by the MOS transistor detection step. Detected from the model name of the MOS transistor in the sixth character string in the above line, and determines the threshold value of the MOS transistor described above, and determines the corresponding threshold value of the extracted net database provided for each threshold value of the MOS transistor.
  • the threshold database stores the nets connected to the gate terminals of the above MOS transistors.
  • the step of detecting the resistance element may include: It is detected whether or not the first character of each line included in the detection target netlist is "R", and if the first character of the line is "R", the line describes a resistance element. And extracting the first character string of the row determined to describe the resistive element as the resistive element name of the resistive element, and extracting the extracted resistive element name of the resistive element, It is stored in the resistance element name database.
  • the resistor element name database is searched to create a new resistor element name that is the only resistor element name. Then, the resistance element having the new resistance element name created above is connected to the net held in each extracted net database provided for each of the MOS transistors having different thresholds and the power supply determined for each threshold of the MOS transistor. To the net list so as to connect between the held net and the reference potential, and the resistance element name of the added resistance element is stored in the resistance element name database. It is added to.
  • a resistive element can be inserted into a portion where a through current may flow in the through current detection target circuit.
  • the extracted net data further comprises the step of deleting a duplicated net in the base, wherein the step of inserting a resistor includes the step of removing the duplicated net by the step of deleting the duplicated net.
  • the step of deleting duplicated nets may include: The extracted net database provided for each of the MOS transistors having the different threshold values is read, and the nets stored in the read extracted net database are rearranged in dictionary order. It searches from the beginning and deletes the nets that are equal to the search target net.
  • the netlist conversion method of the present invention reads the extracted net database provided for each of the MOS transistors having the different thresholds, and includes the extracted net database for each extracted net database in the extracted net database base. It includes a net number counting step for counting the number of nets.
  • the number of nets extracted from the net list of the through current detection target circuit can be counted, and the number of nets into which the resistance elements are inserted by the net list conversion processing can be obtained.
  • the netlist conversion method of the present invention includes: a netlist specifying step of specifying a netlist for which a through current is to be detected in a stationary state; and a MOS transistor in the detection target netlist, A subcircuit replacement step of replacing the subcircuit with a subcircuit according to the threshold value and the type, and a subcircuit addition step of adding the subcircuit information of the replaced subcircuit to the detection target netlist.
  • the gate terminal of the MOS transistor through which the through current may flow can be fixed at a voltage between the power supply and the reference voltage.
  • the netlist after the conversion by the above netlist conversion method is the netlist after the netlist conversion since the resistor elements are added to the netlist while the netlist before the conversion is maintained. There is also an effect that the configuration of the detection target circuit can be easily understood from the list.
  • the above-described sub-circuit replacement step allows the net-list conversion method to place the sub-circuit in the sub-circuit corresponding to the threshold and the type of the MOS transistor. It includes a replacement transistor count step for counting the number of replaced MOS transistors.
  • the sub-circuit replacement step may detect an MS transistor in the netlist to be detected, and include a sixth line in the row describing the detected MOS transistor.
  • the threshold and type of the MOS transistor are determined from the model name of the MOS transistor in the character string, and the description of the detected MOS transistor is replaced with a subcircuit corresponding to the threshold and type of the MOS transistor.
  • An "X" is added to the beginning of the first character string of the replaced subcircuit line, and the second, third, and fourth descriptions of the MOS transistor before replacement with the subcircuit are added to the line.
  • the sub-circuit adding step includes adding the sub-circuit information to the detection target netlist, and the sub-circuit information is an MO replaced with the sub-circuit.
  • the netlist conversion method of the present invention includes a netlist specifying step of specifying a netlist to be detected as a through current in a stationary state, and a step of connecting to a gate terminal of a MOS transistor from the detected netlist.
  • Extract nets A first net extraction step of storing the extracted nets in an extracted net data base provided for each of the M ⁇ S transistors having different threshold values; and connecting the extracted nets to an input terminal of a sub-circuit from the detection target net list.
  • the gate terminal of the MOS transistor through which the through current may flow can be fixed at a voltage between the power supply and the reference voltage. Furthermore, even if a sub-circuit is included in the netlist, it is possible to reliably detect a location in the sub-circuit where a through current may be detected.
  • the second net extraction step detects whether or not the first character of each line included in the detection target netlist is “X”, and detects the first character of the line. If is "X”, it is determined that the line describes the subcircuit.
  • the extracted nets are extracted in the L-th net extraction step and the second net extraction step, and are stored in an extracted net data base provided for each MOS transistor having a different threshold value.
  • a duplicated net deleting step of deleting a duplicated net in each extracted net database is included.
  • the resistor inserting step removes the duplicated net by the duplicated net deleting step.
  • the netlist conversion method of the present invention reads the extracted net database provided for each of the MOS transactions having different thresholds, and for each of the extracted net databases, reads the nets included in the extracted net database. It includes a net number counting step for counting the number.
  • the number of nets extracted from the net list of the through current detection target circuit can be counted, and the number of nets into which the resistance element is inserted can be obtained.
  • the netlist conversion method of the present invention includes a comparison step of comparing the subcircuit extracted in the second net extraction step with a subcircuit database in which a specific subcircuit is registered.
  • the resistor insertion step the net and the power source extracted in the first net extraction step in the detection target net list are based on the extracted net data base provided for each of the MOS transistors having different thresholds.
  • a resistor element that is the only resistor element name is inserted, and the second net extraction step in the detection target netlist is performed.
  • the netlist conversion device of the present invention includes a netlist specifying unit that specifies a netlist to be detected as a through current in a stationary state, and a netlist specifying unit that is connected to a gate terminal of a MOS transistor from the netlist to be detected.
  • a net extraction unit that extracts extracted nets and stores the extracted nets on an extraction net basis provided for each of the MOS transistors having different thresholds, and an extraction net provided for each of the MOS transistors having different thresholds. Based on the database, between the net connected to the gate terminal of the extracted MOS transistor in the detection target net list and the power supply determined for each threshold value of the MOS transistor, and And a resistor insertion part for inserting a resistor element that is the only resistor element name between the net and the reference potential. That.
  • the gate terminal of the MOS transistor through which the through current may flow can be fixed at a voltage between the power supply and the reference voltage.
  • the netlist conversion device of the present invention includes, among the nets extracted by the net extraction unit and stored in the extracted net database provided for each of the MOS transistors having the different thresholds, within each extracted net database.
  • a duplicated net deletion unit is provided to delete duplicated nets at the same time.
  • the resistance input unit is based on an extracted net database from which duplicated nets have been deleted by the duplicated net deletion unit.
  • the netlist conversion device of the present invention reads the extracted net database provided for each of the MOS transistors having the different thresholds, and, for each extracted net database, a net included in the extracted net database. Count the number of It has a net number counting unit.
  • the number of nets extracted from the net list of the through current detection target circuit can be counted, and the number of nets into which the resistance element is inserted by the net list conversion processing can be obtained.
  • the netlist conversion device of the present invention includes a netlist specifying unit that specifies a netlist to be detected as a through current in a stationary state, and a MOS transistor in the netlist to be detected.
  • a sub-circuit replacement unit that replaces with a sub-circuit according to a threshold value and a type; and a sub-circuit addition unit that adds sub-circuit information of the replaced sub-circuit to the detection target netlist. Things.
  • the sub-circuit replacing unit includes a replacement transistor number counting unit that counts the number of MOS transistors replaced by the sub-circuit according to the threshold and the type of the MOS transistor. It is provided with.
  • the number of replaced MOS transistors in the netlist of the through current detection target circuit can be counted, and the number of nets into which the resistance element is inserted by the netlist conversion processing can be obtained.
  • the netlist conversion device of the present invention includes a netlist specifying unit that specifies a netlist to be detected as a through current in a stationary state, and a netlist specifying unit that is connected to a gate terminal of a MOS transistor from the netlist to be detected. Extracted nets are extracted, and the extracted nets are extracted nets provided for each of the MOS transistors having different thresholds. A net connected to the input terminal of the sub-circuit is extracted from the first net extraction unit held in the database and the detection target net list, and the extracted net is provided for each of the M ⁇ S transistors having the different thresholds.
  • the first net extraction unit and the second net extraction unit in the detection target net list are used.
  • the netlist conversion device of the present invention is a netlist conversion device, wherein the nets extracted by the first net extraction unit and the second net extraction unit and held in the extracted net database provided for each of the MOS transistors having different thresholds are: A duplicated net deleting unit for deleting a duplicated net in each of the extracted net databases; and the resistance input unit includes: an extracted net data from which the duplicated net is deleted by the duplicated net deleting unit. Based on the evening base, between the power supply and the net extracted by the first net extraction unit and the second net extraction unit in the detection target net list, and the reference potential of the extracted net and the reference potential In between, a resistor element that is the only resistor element name is inserted.
  • the netlist conversion device of the present invention reads the extracted net data base provided for each of the MOS transistors having different thresholds, and reads the extracted net data base.
  • a net number counting unit for counting the number of nets included in the extracted net database for each source.
  • the method for detecting a through current in a stationary state may further include: providing a netlist to be detected for a through current in a stationary state according to claim 1, claim 10, or claim 1.
  • a DC analysis is performed on the converted netlist obtained in the netlist conversion step, and the DC analysis result is obtained.
  • the transistor search step may be configured such that a current II ds I flowing through a MOS transistor in the detection target netlist is set in advance based on the DC analysis result. It is determined whether or not the current threshold value I th is exceeded, and the MOS transistor whose current II ds I exceeds the current threshold value I th is held as a current-through MOS transistor at the current-through MOS transistor base. Things.
  • a netlist to be detected as a through current in a stationary state is defined as claim 9, claim 11, or claim 1.
  • the netlist conversion method includes: A DC analysis step is performed on the converted netlist to obtain a DC analysis result, and a through current in the detection target netlist is determined based on the DC analysis result obtained in the DC analysis step. It includes a transistor search step of searching for a MOS transistor that may occur, and a total through current calculation step of calculating a total through current of the detection target net list.
  • the target circuit for detecting the through current in the static state is an analog CMOS circuit or a CMOS logic circuit. It is possible to easily detect a place where a certain through-current may occur, and to calculate a through-current generated in the through-current detection target circuit.
  • the total through current calculation step may include the step of calculating the DC analysis result and the number of nets included in the extracted net database, or the number of MOS transistors replaced by subcircuits. From the power supply determined for each threshold value of the MOS transistor and the current flowing between the reference potentials, the number of extracted nets * ((power supply voltage-reference potential) / (insertion resistance value * 2)) Alternatively, (the number of replacement transistors * ((power supply voltage-reference potential) / (insertion resistance value * 2)) is subtracted.
  • the through current generated in the through current detection target circuit in the stationary state can be calculated based on the number of nets included in the extracted net data base or the number of MOS transistors replaced by the subcircuit. It can be calculated.
  • the method for detecting a through current in a stationary state may further include: providing a netlist to be detected for a through current in a stationary state according to claim 1, claim 10, or claim 1.
  • the netlist conversion method according to any one of the above items, a netlist conversion step for performing netlist conversion, and a DC analysis on the converted netlist obtained in the netlist conversion step, and a DC analysis obtained.
  • a histogram creation step of creating a histogram relating to the through current IIdsI of the MOS transistor in the detection target netlist.
  • the static through current detection device may further include a netlist for detecting a through current in a static state, the netlist being a target of detecting a through current in a static state.
  • a netlist conversion unit for performing netlist conversion by the netlist conversion device according to any one of Items 24, and a DC analysis is performed on the converted netlist obtained by the netlist conversion unit to obtain a DC analysis result.
  • a DC analysis unit, and a transistor search unit that searches for a MOS transistor that may cause a through current in the detection target netlist based on the DC analysis result obtained by the DC analysis unit. It is provided.
  • the static through current detection device may further include a netlist to be detected for the through current in the static state, as defined in claim 21, claim 23, or in the claim.
  • a netlist conversion unit that performs netlist conversion by the netlist conversion device according to any one of Items 26 and 26, and performs a DC analysis on the converted netlist obtained by the netlist conversion unit to obtain a DC analysis result.
  • the target circuit for detecting the through current in the static state is an analog CMOS circuit or a CMOS logic circuit. It is possible to easily detect a place where a certain through-current may occur, and to calculate a through-current generated in the through-current detection target circuit.
  • the static through current detection device may further include a netlist for detecting a through current in a static state, the netlist being a target of detecting a through current in a static state.
  • the netlist is converted by the netlist conversion device described in any of A DC analysis is performed on the converted netlist obtained by the netlist conversion unit, and the MOS transistor in the detected netlist is determined based on the obtained DC analysis result.
  • a histogram creating unit for creating a histogram relating to the through current II ds I of FIG.
  • a program of the present invention is a netlist conversion program for causing a computer to execute a netlist conversion process on a netlist for which a through-current is to be detected in a stationary state.
  • the net connected to the gate terminal of the MOS transistor and the MOS transistor A resistance element step of inserting a resistance element that is the only resistance element name between a power supply determined for each threshold value of the resistor and between the extracted net and the reference potential. It is a thing.
  • the computer can reliably detect the places where through current may flow in the stationary state, whether the circuit that detects the through current in the stationary state is an analog CMOS circuit or a CMOS logic circuit.
  • the gate terminal of the MOS transistor through which the through current may flow can be fixed to a voltage between the power supply and the reference voltage.
  • a program of the present invention is a netlist conversion program for causing a computer to execute a netlist conversion process on a netlist for which a through-current is to be detected in a stationary state.
  • a program of the present invention is a netlist conversion program for causing a computer to execute a netlist conversion process on a netlist for which a through-current is to be detected in a stationary state.
  • the computer can reliably detect the places where through current may flow in the stationary state, whether the circuit that detects the through current in the stationary state is an analog CMOS circuit or a CMOS logic circuit. Detects and fixes the gate terminal of the MOS transistor where the through current may flow to a voltage between the power supply and the reference voltage can do. Furthermore, even if a sub-circuit is included in the netlist of the target circuit, the computer can reliably detect a location in the sub-circuit where a through current may be detected.
  • the program according to the present invention is a stationary state through current detection program for causing a computer to execute a stationary state through current detection process on a netlist to be detected in a stationary state.
  • the state feedthrough current detection program uses the netlist conversion method according to any one of claims 1, 10, and 14 to convert the detection target netlist.
  • the program of the present invention is a stationary state through current detection program for causing a computer to execute a stationary state through current detection process on a netlist to be detected in a stationary state.
  • the static through-current detection program uses the netlist conversion method according to any one of claims 9, 11, or 17 to convert the detection target netlist.
  • the M ⁇ S transistors in the above netlist for detection where through current may occur may be detected. Searching for a transistor to be searched; and calculating a total through current for calculating a total through current of the detection target net list.
  • the program according to the present invention is a stationary state through current detection program for causing a computer to execute a stationary state through current detection process on a netlist to be detected in a stationary state.
  • the state through current detection program, the detection target netlist, the netlist conversion method according to any one of claims 1, 10 or 14, A DC analysis is performed on the converted netlist obtained in the netlist conversion step for converting the netlist, and a MO in the detection target netlist is obtained based on the obtained DC analysis result.
  • a histogram creation step of creating a histogram for the through current lids I of the S transistor.
  • FIG. 1 is a diagram showing a configuration of a netlist conversion device according to Embodiment 1 of the present invention.
  • FIG. 2 is a diagram showing a series of flows of a netlist conversion process by the netlist conversion device according to the first embodiment of the present invention.
  • FIG. 3 is a diagram showing a detailed flow of a net extraction process of the netlist conversion process by the netlist conversion device according to the first embodiment of the present invention.
  • FIG. 4 is a diagram showing a detailed flow of a resistor insertion process of the netlist conversion process by the netlist conversion device according to the first embodiment of the present invention.
  • FIG. 5 (a) is a diagram showing a netlist of a target circuit to be subjected to netlist conversion processing by the netlist conversion device according to the first embodiment of the present invention.
  • FIG. 5 (b) is a diagram showing an extracted net database and a resistor element name database extracted by the net extracting unit of the netlist conversion device according to the first embodiment of the present invention.
  • FIG. 5 (c) is a diagram showing a converted netlist subjected to a netlist conversion process by the netlist conversion device according to the first embodiment of the present invention, and a resistance element name database after the conversion process.
  • FIG. 6 is a circuit diagram of a converted netlist subjected to netlist conversion processing by the netlist conversion device according to the first embodiment of the present invention.
  • FIG. 7 is a diagram illustrating a configuration of a netlist conversion device according to a second embodiment of the present invention.
  • FIG. 8 is a diagram showing a series of flows of a netlist conversion process by the netlist conversion device according to the second embodiment of the present invention.
  • FIG. 9 is a diagram showing a detailed flow of a duplicate net deletion process of the netlist conversion process by the netlist conversion device according to the second embodiment of the present invention.
  • FIG. 10 (a) is a diagram showing an extracted net data base and a resistor element name database extracted by a net extracting unit of the net list conversion device according to the second embodiment of the present invention.
  • FIG. 10 (b) is a diagram showing an extracted net database after being processed by the duplicate net deleting unit of the netlist conversion device according to the second embodiment of the present invention.
  • FIG. 10 (c) is a diagram showing a converted netlist subjected to netlist conversion processing by the netlist conversion device according to the second embodiment of the present invention, and a resistor element name database after the conversion processing. is there.
  • FIG. 11 is a circuit diagram of a converted netlist subjected to netlist conversion processing by the netlist conversion device according to the second embodiment of the present invention.
  • FIG. 12 is a diagram showing a configuration of a netlist conversion device according to a third embodiment of the present invention.
  • FIG. 13 shows a netlist by the netlist conversion device according to the third embodiment of the present invention.
  • FIG. 6 is a diagram showing a series of flows of a conversion process.
  • FIG. 14 is a diagram showing a detailed flow of an extracted net number counting process in the netlist conversion process by the netlist conversion device according to the third embodiment of the present invention.
  • FIG. 15 is a diagram showing an extracted net number holding unit that is extracted by an extracted net number counting unit of the netlist conversion device according to the third embodiment of the present invention.
  • FIG. 16 is a diagram showing a configuration of a netlist conversion device according to Embodiment 4 of the present invention.
  • FIG. 17 is a diagram showing a series of flows of a netlist conversion process by the netlist conversion device according to the fourth embodiment of the present invention.
  • FIG. 18 is a diagram showing a detailed flow of a transistor replacement process in a netlist conversion process by the netlist conversion device according to the fourth embodiment of the present invention.
  • FIG. 19 is a diagram showing a detailed flow of a sub-circuit addition process of the netlist conversion process by the netlist conversion device according to the fourth embodiment of the present invention.
  • FIG. 20 is a diagram showing a converted netlist subjected to a netlist conversion process by the netlist conversion device according to the fourth embodiment of the present invention, and a replacement transistor number holding unit after the conversion process.
  • FIG. 21 is a circuit diagram of a converted netlist subjected to netlist conversion processing by the netlist conversion device according to the fourth embodiment of the present invention.
  • FIG. 22 is a diagram showing a configuration of the netlist conversion device according to the fifth embodiment of the present invention.
  • FIG. 23 is a diagram showing a series of flows of a netlist conversion process by the netlist conversion device according to the fifth embodiment of the present invention.
  • FIG. 24 is a diagram showing a detailed flow of a second net extraction process of the netlist conversion process by the netlist conversion device according to the fifth embodiment of the present invention.
  • FIG. 25 is a diagram showing a detailed flow of a resistor insertion process in the netlist conversion process by the netlist conversion device according to the fifth embodiment of the present invention.
  • FIG. 26 (a) is a diagram showing a netlist of a target circuit to be subjected to a netlist conversion process by the netlist conversion device according to the fifth embodiment of the present invention.
  • FIG. 26 (b) shows a netlist conversion device according to the fifth embodiment of the present invention.
  • One-net extraction database and nets of resistor elements are shown in FIG. 26 (b).
  • FIG. 1 A first figure.
  • FIG. 26 (c) is a diagram showing a sub-kit database of the netlist conversion device according to the fifth embodiment of the present invention and an extracted net database extracted by the second net extracting unit.
  • FIG. 26 (d) is a diagram showing the extracted net database after being processed by the duplicate net deleting unit of the netlist conversion device according to the fifth embodiment of the present invention.
  • FIG. 26 (e) is a diagram showing an extracted net number holding unit of the netlist conversion device according to the fifth embodiment of the present invention.
  • FIG. 26 (f) is a diagram showing a converted netlist subjected to netlist conversion processing by the netlist conversion device according to the fifth embodiment of the present invention, and a resistor element name database after the conversion processing. is there.
  • FIG. 27 is a diagram showing a configuration of a stationary through current detection device according to a sixth embodiment of the present invention.
  • FIG. 28 is a diagram showing a series of flows of a stationary through current detection process by the stationary through current detection device according to the sixth embodiment of the present invention.
  • FIG. 29 is a diagram showing a detailed flow of a transistor search process in the stationary through current detection processing by the stationary through current detection device according to the sixth embodiment of the present invention.
  • FIG. 30 is a diagram showing a configuration of a stationary through current detection device according to a seventh embodiment of the present invention.
  • FIG. 31 is a diagram showing a series of flows of a stationary through current detection process performed by the stationary through current detection device according to the seventh embodiment of the present invention.
  • FIG. 32 is a diagram showing a detailed flow of an all-through current calculation process in the stationary through current detection process by the stationary through current detection device according to the seventh embodiment of the present invention.
  • FIG. 33 is a diagram showing a configuration of a stationary through current detection device according to an eighth embodiment of the present invention.
  • FIG. 34 is a diagram showing a series of flows of a stationary through current detection process by the stationary through current detection device according to the eighth embodiment of the present invention.
  • FIG. 35 shows a static state through the stationary through current detector according to the eighth embodiment of the present invention.
  • FIG. 9 is a diagram showing a detailed flow of an IDS I histogram creation process in the state through current detection process.
  • FIG. 36 (a) is a diagram showing a transistor I IDSI data obtained by an i IDSI histogram creating section of the static through current detection device according to the eighth embodiment of the present invention.
  • FIG. 36 (b) is a diagram showing a histogram obtained by transistor IDS I data obtained by an IDS I histogram creating section of the static through current detector according to Embodiment 8 of the present invention. is there.
  • FIG. 37 (a) is a circuit example for explaining the present invention.
  • FIG. 37 (b) is a circuit example for explaining the present invention.
  • FIG. 38 is a circuit example for explaining a conventional problem.
  • a static state through current of the target circuit is detected by converting the netlist of the target circuit and performing a DC analysis simulation on the converted netlist. Therefore, in the following embodiments, a netlist converter will be described first with reference to the drawings, and then a static through current detector using each of the netlist converters will be described. It is assumed that the netlist described in the following description is a netlist in SPICE format.
  • FIG. 1 is a diagram showing a configuration of a netlist conversion device according to the first embodiment.
  • the netlist conversion device 10 includes a netlist specifying unit 11, a net extracting unit 12, a resistor inserting unit 13, and a memory 17. More specifically, the netlist specifying unit 11 stores the netlist data. —Specifies the netlist of the circuit to be converted (hereinafter referred to as “target netlist”) for which the through current is to be detected in the stationary state from the netlist stored in advance in the source 14
  • the net extraction unit 12 reads the target netlist specified by the netlist specification unit 11 from the netlist database 14 and reads the target netlist from the read target netlist into the gate of the MOS transaction. It extracts the nets connected to the terminals and the names of the resistance elements of the resistors in the netlist.
  • the resistance input unit 13 is determined for each net connected to the gate terminal of the MOS transistor extracted from the target net list by the net extraction unit 12 and for each threshold value of the MOS transistor.
  • a resistance element is inserted between the reference voltage and the power supply connected to the power supply and between the net connected to the gate terminal of the MOS transistor extracted by the net extraction unit 12 and the reference potential.
  • the memory 17 stores the nets connected to the gate terminals of the MOS transistors extracted by the net list database 14 and the net extraction unit 12 as threshold values of the extracted MOS transistors. It includes an extracted net database 15 that is retained for each and a resistance element name database 16 that retains the resistance element names extracted by the net extracting unit 12 described above.
  • FIG. 2 is a diagram showing a series of flows of a netlist conversion process by the netlist conversion device according to the first embodiment
  • FIG. 3 is a diagram showing a netlist conversion process in the netlist conversion process shown in FIG.
  • FIG. 4 is a diagram showing a detailed flow of an extraction process.
  • FIG. 4 is a diagram showing a detailed flow of a resistor insertion process in the netlist conversion process shown in FIG.
  • FIG. 5 (a) shows a circuit to be subjected to netlist conversion by the netlist conversion device according to the first embodiment (here, the circuit shown in FIGS. 37 (a) and (b)).
  • FIG. 5 shows a circuit to be subjected to netlist conversion by the netlist conversion device according to the first embodiment (here, the circuit shown in FIGS. 37 (a) and (b)).
  • FIG. 5 (b) is a diagram showing the extracted net data and the resistance element name data extracted by the extracted net section of the netlist conversion device according to the first embodiment. It is a figure which shows a base, FIG.5 (c) shows this Embodiment 1.
  • FIG. 6 is a diagram showing a converted netlist obtained by performing a netlist conversion process on the netlist shown in FIG. 5 (a) in the netlist conversion device, and a resistance element name database after the conversion process.
  • FIG. 6 is a circuit diagram of the converted netlist shown in FIG. 5 (c).
  • step S110 in FIG. 2 when the user specifies a target netlist from which a through current in a stationary state is to be detected by the netlist specifying unit 11 (step S110 in FIG. 2), In step 12, net extraction processing is performed to extract the net connected to the gate terminal of the MOS transistor in the target net list shown in FIG. 5 (a) (step S120 in FIG. 2).
  • the target netlist of FIG. 5 (a) specified by the netlist specifying unit 11 is sequentially read line by line from the first line (step S122 in FIG. 3).
  • the description of one element may be described over multiple lines. In this case, it is determined whether or not the first character of the next line starts with "+”. If the character starts with "+”, the same function can be obtained by joining the read line and the next line sequentially.
  • step S122 it is determined whether or not the row read in step S122 described above is a description relating to the MOS transistor (step S122 in FIG. 3).
  • step S122 by determining whether the first character of the read line starts with "M”, it is determined whether or not the read line is a MOS transistor. That is, if the first character of the read line starts with "M”, it is determined that the description is for a MOS transistor, and the next step S123 is performed. Perform S124.
  • the threshold value of the M ⁇ S transistor is obtained from the sixth character string of the read line, that is, the model name of the MOS transistor. Is determined.
  • the reason for determining the threshold value of the M ⁇ S transistor is that MOS transistors in recent years have MOS transistors with several types of withstand voltages on one process, that is, MOS transistors with several types of thresholds on one process. MOS transistors in the netlist This is because it is necessary to supply a power supply voltage according to the threshold value of the MOS transistor every time.
  • step S124 in FIG. 3 it is determined whether or not the read line is a description relating to a resistive element.
  • the read line is a resistive element by determining whether the first character of the read line starts with "R”. That is, if the first character of the read line starts with "R”, it is determined that the description is for a resistive element, the next step S125 is performed, and if not, the step S126 is performed. Is carried out.
  • step S124 If it is determined in step S124 that the read row is a resistance element, the name of the resistance element is added to the resistance element name database 16 (step S125 in FIG. 3).
  • step S126 in FIG. 3 it is determined whether or not the read line is the last line. If the line is the last line, the process is terminated. If not, the process returns to step S121. Repeat the process.
  • an extracted net database 15 and a resistor element name database 16 as shown in FIG. 5 (b) are obtained from the target net list shown in FIG. 5 (a).
  • the extracted net database 15 contains the extracted net database 151 for the threshold AVDD and the extracted netdata for the threshold VDD. Evening base 152 exists.
  • step S126 of the net extraction processing when it is determined that the read line is the last line, the net extracted between the nets and the power supply, and the extracted net and the reference Connect the resistive element that connects between Then, the processing shifts to the resistance insertion processing for inserting into the resistance list (step S130 in FIG. 2).
  • the resistance insertion process will be described in detail with reference to FIG.
  • the element name of the resistor to be inserted into the target netlist is searched in the resistor element name database 16 so as to be the only resistor element name. For example, when the resistive elements in the resistive element name database 16 are arranged in dictionary order, the largest (close to the last page of the dictionary) the number “000” is added to the end of the resistive element name, and the above steps are performed.
  • the resistance element name of the resistance element inserted in step S131 is added to the resistance element name database 16.
  • the resistance to be inserted into the netlist should be high enough to not hinder the operation of other circuits (about several GO hms to several hundred TO hms).
  • the converted netlist 18 shown in FIG. 5 (c) and the resistance element having the added resistance added to the netlist are obtained from the target netlist of FIG. 5 (a).
  • the name database 16 ' is obtained.
  • the user specifies the target netlist shown in FIG. 5 (a) by the netlist specifying unit 11.
  • the net extraction unit 12 extracts the target netlister, the net to be converted, and the like.
  • the net extracting unit 12 sequentially reads the target net list shown in FIG. 5 (a) one line at a time from the first line. Then, it is determined whether or not the first character of the read line starts with "M" (underlined portion in FIG. 5 (a)), and it is determined whether or not the read line is a description of a MOS transistor.
  • lines 1, 2, 6, 7, 11, 12, 17, 18 The eye is determined to be a description relating to a MOS transistor.
  • the threshold value of the MOS transistor is determined from the sixth character string in the read line (the underlined portion in bold in FIG. 5A), that is, the model name of the MOS transistor.
  • Fig. 5 (a) if p chhv t ;, n chhv t, it is determined that the transistor is a high threshold (HVT) MOS transistor, and if p chlvt, nch lvt, it is a low threshold (LVT) MOS transistor. I do.
  • the third character string in the read line (the bold underlined italics in lines 1, 2, 6, 7, 11, 12, 17, and 18 in Fig. 5 (a)),
  • the net connected to the gate electrode is detected, and the net is added to the extracted net database 15 provided for each threshold value of the MOS transistor.
  • the extracted net database of the HVTMOS transistors in the target netlist shown in FIG. 5 (a) is the extracted net database: AVDD 151 in FIG. 5 (b).
  • the extracted net database of LVTMOS transistors in the target netlist in the figure corresponds to the extracted net database: VDD 152 in Fig. 5 (b).
  • the character string after the semicolon in Fig. 5 (b) indicates the hierarchical structure in the netlist.
  • the resistance element name database 16 in FIG. 5 (b) corresponds thereto.
  • the resistance input unit 13 causes the net extracted by the net extraction unit 12 to connect to the power supply and the net extracted by the net extraction unit 12 to connect to the reference potential. Is inserted into the target netlist.
  • the extracted net data base AVDD
  • the extracted net data base AVDD
  • the data between the net registered in the base and the reference potential, and the extracted net database AVDD
  • a resistance element is inserted between the net registered in the database and the power supply VDD, and between the net registered in the database and the reference potential. That is, the 14th to 17th, 24th to 27th, and 30th to 37th lines of the converted netlist 18 shown in FIG. 5 (c) correspond to the resistance elements inserted in the target netlist. .
  • the element name of the resistor to be inserted is searched in the resistance element name database 16 and is set as the only resistance element name.
  • the resistance element names of the resistance elements inserted into the target netlist as described above are sequentially added to the resistance element name database 16 (the resistance element name database in Fig. 5 (c)). 16 '). By repeating this, the netlist of the target circuit is converted.
  • circuit diagram of the converted netlist obtained by such netlist conversion processing is as shown in circuits 3711 and 3712 in FIG.
  • ⁇ 1 and the resistors inserted into TBUF 1 are not shown, but in reality, ⁇ 1 and TBUF 1 each have four resistors. It will be inserted.
  • the netlist of the target circuit is converted such that a resistor is inserted into the gate terminal of the MOS transistor of the circuit to be converted.
  • the target circuit is an analog CMOS circuit or a CMOS logic circuit
  • the inserted resistor element is connected between the gate terminal of the MOS transistor and the power supply, and Between the gate terminal of the MOS transistor and the reference potential, it acts as a curry-up resistor and a pull-down resistor.As a result, there is a possibility that a through current may flow in a quiescent state. Can be fixed to voltage. This makes it possible to reliably detect a through current, which has been difficult to detect by a conventional DC analysis simulation, in a stationary through current detection device described later.
  • a MOS transistor is detected from the target netlist, a net connected to the gate terminal of the MOS transistor is extracted, and a resistor is inserted into the net.
  • the through current in the target circuit Transistors that are suspected to be generated can be reliably detected, and as a result, a through-current that has been difficult to detect in a conventional DC analysis simulation can be reliably detected by a static through-current detection device described below. Can be detected.
  • the net extraction unit extracts all the gate terminals of the MOS transistor that may cause a through current from the netlist of the target circuit, and the resistance insertion unit extracts Although a resistor is inserted between the power supply and between the extracted net and the reference potential, in the second embodiment, a duplicated net deletion unit is further provided to remove the net extracted by the net extraction unit. Of these, duplicates are to be deleted.
  • FIG. 7 is a diagram showing a configuration of a netlist conversion device according to the second embodiment.
  • the netlist converter 20 includes a netlist specifying unit 11, a net extracting unit 12, a resistor inserting unit 13, a 'duplicate net deleting unit 21', and a netlist database. 1 4, and extracted net database 2 5 memory 2 7, including, and a resistance element name data base one scan 2 6, is made of. More specifically, the duplicated net deletion unit 21 deletes a duplicated net from the nets extracted by the net extraction unit 12 and outputs a new extracted net database 25. It is.
  • the other configuration is the same as that of the first embodiment, and the description is omitted here. .
  • FIG. 8 is a diagram showing a series of flows of a netlist conversion process by the netlist conversion device according to the second embodiment
  • FIG. 9 is a diagram showing a netlist conversion process shown in FIG. It is a figure which shows the detailed flow of the duplication net deletion process of a replacement process.
  • FIG. 10 (a) is a diagram showing an extracted net database and a resistor element name database, which are extracted by the extracted net unit of the netlist conversion device according to the second embodiment. The figure shows the converted netlist obtained by performing the netlist conversion processing on the netlist shown in FIG. 5 (a) in the netlist conversion apparatus according to the second embodiment, and the resistance element name database after the netlist conversion processing.
  • FIG. 11 is a circuit diagram of the converted netlist shown in FIG. 10 (c). ⁇
  • step S110 in FIG. 8 when the user specifies a target netlist from which a through current in a stationary state is to be detected by the netlist specifying unit 11 (step S110 in FIG. 8), In step 12, net extraction processing is performed to extract the net connected to the gate terminal of the MOS transistor in the target net list shown in FIG. 5 (a) (step S120 in FIG. 8). The details of this processing are the same as those described in the first embodiment with reference to FIG. 3, and thus description thereof is omitted here.
  • the net extracted by the extracted net section 12 is read from the extracted net database 25 provided for each threshold value of the MOS transistor j (step S211 in FIG. 9).
  • the nets read from the extracted net database 25 are sorted in dictionary order, and the search is performed from the first row in the extracted net database sorted in the dictionary order, and the search target row is If the indicated net overlaps with the net indicated by the preceding and following lines, it is deleted (step S212 in Fig. 9).
  • a new extracted net database 25 ′ in which the overlapping portion of the extracted net database 25 has been deleted is output.
  • the converted netlist 28 shown in FIG. 10 (c) and the resistance added to the target netlist are added from the target netlist in FIG. 5 (a).
  • the obtained resistance element name database 26 ' is obtained.
  • the operation of the netlist conversion device 20 according to the second embodiment will be described in more detail using the examples of the netlists shown in FIGS. 5 (a) and 10.
  • the user specifies the target netlist shown in FIG. 5 (a) by the netlist specifying unit 11.
  • the net extraction unit 12 extracts the target netlister, the net to be converted, and the like.
  • the net extraction unit 12 determines whether or not the first character of the read line starts with “M” (underlined portion in FIG. 5 (a)), and determines whether the read line is related to the M ⁇ S transistor. Determine whether it is a description.
  • FIG. 5 (a) it is determined that the first, second, sixth, seventh, eleventh, twelfth, seventeenth, and eighteenth rows are descriptions relating to the MOS transistor.
  • the threshold value of the transistor is determined.
  • HVT high threshold MOS transistor
  • LVT low threshold MOS transistor
  • the third character string in the read line (bold underlined italics in lines 1, 2, 6, 7, 11, 12, 17, and 18 in Fig. 5 (a)), that is, the gate of the MOS transistor
  • the net connected to the electrode is detected, and the net is added to the extracted net database 25 provided for each threshold value of the MOS transistor.
  • the extracted net database of HVTMOS transistors in the target netlist in Fig. 5 (a) is the extracted net database in Fig. 10 (a): AVDD 251 corresponds to it, and the extracted net database of LVT MOS transistors is 10 (a) Extracted net database in the figure: VDD 252 corresponds to it. It is described in Fig. 10 (a).
  • the string after the semicolon indicates the hierarchical structure within the netlist.
  • the first character of the line read by the net extraction unit 12 starts with “R” (underlined portion of the third line in FIG. 5 (a)), and the read line is a resistor element. Is determined.
  • the third row is a description relating to a resistive element.
  • the first character string of the read line (the bold underlined italic part in the third line in FIG. 5A), that is, the resistance element name of the resistance element is added to the resistance element name database 16. number 5
  • the resistance element name database 26 in the figure 10 (a) corresponds to this.
  • the duplicate net deletion unit 21 sequentially reads the extracted net databases 251, 252 for each threshold in the extracted net database 25, and After sorting the read lines in dictionary order, delete duplicate nets.
  • the extracted netlist database 25 in FIG. 10 (a) the net d in the extracted net database: VDD 252 is duplicated, and this duplication is eliminated.
  • a new extracted net database 25 ' is obtained.
  • the extracted net database for each threshold after deleting the duplicated nets corresponds to the extracted net database: AVDD 251; and the extracted net database: VDD 252 'shown in Fig. 10 (b). Things.
  • the resistance input unit 13 inputs, into the target net list, the resistance element that connects the extracted net after removing the duplicated net and the power supply, and the resistance element that connects the extracted net after removing the duplicated net and the reference potential.
  • the 14th to 17th, 24th to 27th, and 30th to 35th rows of the converted netlist 28 shown in FIG. 10 (c) correspond to the resistance elements inserted into the target netlist.
  • the element name of the resistor to be input is searched in the resistor element name database 26, and is set as the only resistor element name.
  • the resistance element names of the resistance elements entered in the target netlist as described above are sequentially added to the resistance element name database 26 (the resistance element name database 26 in FIG. 10 (c)). '). By repeating this, the netlist of the target circuit is converted.
  • the number of resistors inserted into the circuit The number is reduced compared to the one obtained by the netlist conversion processing by the netlist conversion device 10 (see the circuit 3712 in FIG. 6).
  • ⁇ P 1 and the resistors inserted into TBUF 1 are not shown, but actually four resistors are connected to OP 1 and TBUF 1, respectively. Will be inserted.
  • the netlist of the target circuit is converted so that a resistor is inserted into the gate terminal of the MOS transistor of the conversion target circuit.
  • the target circuit is an analog CMOS circuit or a CMOS logical circuit
  • the inserted resistor element will be connected to the MOS transistor.
  • the gate terminal of the MOS transistor and the power supply, and between the gate terminal of the MOS transistor and the reference potential it acts as a pull-up resistor and pull-down resistor.
  • the net extraction unit 12 detects a MOS transistor from the target netlist and extracts a net connected to the gate terminal of the M ⁇ S transistor.
  • the duplicated net deletion unit 21 removes duplicated nets from the extracted nets and inserts a resistor into the nets.Therefore, it is suspected that a through current in the target circuit will occur. A certain transistor can be reliably detected, and in a static through current detection device to be described later, it is possible to reliably detect a through current that was difficult to detect by the conventional DC analysis simulation.
  • the number of resistive elements to be added to the netlist can be reduced to the minimum necessary number. It is possible to shorten.
  • the net extraction unit 12 After the net to which the gate terminal of the MOS transistor is connected is extracted and stored in the extracted net data base 25, the extracted net data base 25 is read out by the duplicated net deletion unit 21. Although it has been described that the duplicated net is deleted, when the net connected to the gate terminal of the MOS transistor is extracted in the extracted net unit 12, the extracted net is simultaneously extracted by the duplicated net deletion unit 21. If it is determined whether or not it overlaps with the net stored in the extracted net database 25, if it does not overlap, it is stored in the extracted net database 25, and if it overlaps, it is deleted. The processing time required for the net conversion processing can be reduced.
  • the net extraction unit extracts the gate terminal of the MOS transistor in which there is a possibility of generation of a through current from the netlist of the target circuit, and extracts the gate terminal in the duplicated net deletion unit. After deleting the overlapping nets among the nets, the resistor is inserted at the resistor input portion so as to connect the net to the power supply and to connect the net to the reference potential.
  • an extraction net number counting section is provided, and the number of extracted nets after deleting the overlapping net is counted in the overlapping net deletion section.
  • FIG. 12 is a diagram showing a configuration of a netlist conversion device according to the third embodiment.
  • the netlist converter 30 includes a netlist specifying unit 11, a net extracting unit '12, a duplicated net deleting unit 21, an extracted net number counting unit 31 and a resistance input unit. 13, a netlist database 14, an extracted net database 25, a resistance element name database 26, and a memory 37 including an extracted net number holding unit 32.
  • the number-of-extracted-nets counting section 31 reads the nets stored in the extracted-net database 25 provided for each threshold value of the MOS transistor.
  • the number of extracted nets after deletion is read and counted by the duplicated net deletion unit 21.
  • the number of extracted nets holding unit 32 in the memory 37 is counted by the extracted net number counting unit 31. It holds the counted number of extracted nets.
  • the other configuration is the same as that of the second embodiment, and the description is omitted here.
  • FIG. 13 is a diagram showing a series of flows of the netlist conversion process by the netlist conversion device according to the third embodiment.
  • FIG. 14 is a diagram showing the netlist conversion process shown in FIG. It is a figure which shows the detailed flow of extraction net number count processing.
  • FIG. 15 is a diagram showing the contents of the extracted net number holding unit extracted by the extracted net number counting unit of the netlist conversion device according to the third embodiment.
  • a net extraction is performed.
  • a net extraction process is performed to extract the net connected to the gate terminal of the MOS transistor in the target net list shown in FIG. 5 (a) (step S 120 in FIG. 13).
  • the details of this processing are the same as those described with reference to FIG. 3 in the first embodiment, and a description thereof will not be repeated.
  • the duplicated net deletion unit 21 reads out the nets stored in the extracted net database 25, deletes the duplicated nets, and outputs the duplicated nets to the extracted net database 25 again (No. Step S210 in FIG. 13).
  • the details of this processing are the same as those described in Embodiment 2 with reference to FIG. 9, and thus description thereof is omitted here.
  • the extracted net number counting section 31 the nets stored in the extracted net database 25 are read, and the number of nets after the duplicated nets are deleted is counted (step S in FIG. 13). 3 1 0).
  • the above-described extracted net number counting process will be described in detail with reference to FIG. 14.
  • the nets held in the extracted net data 25 provided for each threshold value of the MOS transistor are sequentially read from the first row,
  • the number of extracted nets in each extracted net database is counted and stored in the extracted net number holding unit 32 in the memory 37 for each threshold value of the MOS transistor (step S311 in FIG. 14). .
  • the extracted net number counting unit 31 counts the number of extracted nets from which duplicate nets have been deleted, and stores the value in the extracted net number holding unit 32 for each threshold value of the MOS transistor. After the holding, the resistance element for inserting the resistance element connecting the extracted net from which the duplicated net is deleted and the power supply, and the resistance net between the extracted net from which the duplicated net is deleted and the reference potential to the target net list is inserted.
  • the process is performed (Step S130 in FIG. 13). The details of this processing are the same as those described with reference to FIG. 4 in Embodiment 1 above, and thus description thereof is omitted here.
  • the converted netlist 28 shown in FIG. 10 (c) and the resistance added to the target netlist are added from the target netlist in FIG. 5 (a).
  • the obtained resistance element name database 26 'and the number of extracted nets shown in FIG. 15 are obtained.
  • the net extraction unit 12 extracts a net to be converted from the target net list.
  • the net extraction unit 12 determines whether the first character of the read line starts with “M” (underlined portion in FIG. 5 (a)), and determines whether the read line is a description of a MOS transistor. Determine whether or not.
  • FIG. 5 (a) it is determined that the first, second, sixth, seventh, eleventh, twelfth, seventeenth, and eighteenth rows are descriptions relating to the MOS transistor.
  • Fig. 5 (a) the sixth character string of the read line (bold underlined lines 1, 2, 6, 7, 11, 12, 17, and 18 in Fig. 5 (a)), that is, from the model name of the MOS transistor, Determine the threshold value of the MOS transistor.
  • p chhvt and nchhv t indicate that the transistor is a high threshold (HVT) MOS transistor
  • pc hlvt and n ch lvt indicate that the transistor is a low threshold (LVT) MOS transistor. judge.
  • the third character string in the read line (the bold underlined italics in lines 1, 2, 6, 7, 11, 12, 17, and 18 in Figure 5 (a)),
  • the net connected to the gate electrode is detected, and the net is added to the extracted net database 25 provided for each threshold value of the MOS transistor.
  • the extracted net database of HVTMOS transistors in the target net list in Fig. 5 (a) is the extracted net database in Fig. 10 (a): AVDD251 is the equivalent, and the extracted net database of LVTMOS transistors is 10 (a) Extracted net data in the figure: VDD 252 is equivalent to this.
  • the resistance element name database 26 in FIG. 10 (a) corresponds thereto.
  • the duplicated net deletion unit 21 sequentially reads the extracted net databases 251, 252 for each threshold in the extracted net data base 25, and reads the read line. After sorting in the dictionary order, remove duplicate nets. For example, in the extracted net list data 25 in FIG. 10 (a), the net d in the extracted net database: VDD 252 is duplicated, and this duplication is eliminated. After the duplicate net is deleted by the duplicate net deletion unit 21, a new extracted net small database 25 'is obtained.
  • the extracted net database for each threshold after deleting the duplicated net is the extracted net database: AVDD 251 'and the extracted net database: VDD 252' shown in Fig. 10 (b). To do.
  • the number of nets included in the extracted net data base 25 is counted by the extracted net number counting unit 31.
  • the extracted net database A VDD 251, that is, the number of nets related to HVTMOS transistors is “2” in the top-level hierarchy. "2" in the hierarchy of the operational amplifier ⁇ P, and the extraction net data base: VDD252, that is, the number of nets related to the LVTMOS transistor is 1 in the top-level hierarchy, It is "2" in the hierarchy.
  • the information on the number of nets is stored in the extracted net number storage unit 32.
  • Figure 15 corresponds to it.
  • the resistor insertion unit 13 inserts, into the target netlist, the resistance element that connects the extracted net after removing the duplicated net and the power supply, and connects the extracted net after removing the duplicated net and the reference potential.
  • the 14th to 17th, 24th to 27th, and 30th to 35th rows of the converted netlist 28 shown in FIG. 10 (c) correspond to the resistance elements inserted into the target netlist.
  • the element name of the resistor to be inserted is searched in the resistance element name database 26, and is set as the only resistance element name.
  • the resistance element names of the resistance elements inserted into the target netlist as described above are sequentially added to the resistance element name database 26 (see the resistance element name database in FIG. 10 (c)). 26 '). By repeating this, the netlist of the target circuit is converted.
  • circuit diagram of the converted netlist obtained by such netlist conversion processing is as shown in the circuits 3721 and 3722 in FIG.
  • the details of this circuit are the same as in the above-described second embodiment, and a description thereof will not be repeated.
  • the netlist of the target circuit is converted so that a resistor is inserted into the gate terminal of the MOS transistor of the circuit to be converted.
  • the target circuit is an analog CMOS circuit or a CMOS logic circuit
  • the inserted resistance element is connected between the gate terminal of the MOS transistor and the power supply.
  • the gate terminal of the MOS transistor can be fixed to the voltage between the power supply and the reference voltage. This makes it possible to reliably detect a through current, which has been difficult to detect by a conventional DC analysis simulation, in a static through current detection device described later.
  • the net extraction unit 12 detects a MOS transistor from the target netlist, extracts a net connected to the gate terminal of the MOS transistor, and performs duplication.
  • the net deletion unit 21 deletes the overlapping nets from the extracted nets and inserts a resistor into the nets, so there is a possibility that a through current in the target circuit will occur.
  • Transistors can be reliably detected, and in a static through current detection device to be described later, a through current that has been difficult to be detected by the conventional DC analysis simulation can be reliably detected.
  • the number of resistive elements to be added to the netlist can be reduced to the minimum necessary number, thereby reducing the analysis time in the static through current detection device described later. It can be shortened.
  • the number-of-extracted-nets counting section 31 is provided, and the number of extracted nets deleted by the duplicated-net-deleting section 21 after being deleted by the duplicated-net-deleting section 21 is assigned. Since the number of nets into which the resistance elements are inserted can be obtained by the insertion unit 13, the calculation of the total through current can be realized in the through current detection device described later.
  • the net extraction unit extracts the gate terminal of the MOS transistor in which a through current is likely to occur from the netlist of the target circuit, and then extracts the extracted net and the power supply by the resistance input unit.
  • a resistor is inserted between the reference net and the extracted net and the reference potential
  • FIG. 16 is a diagram showing a configuration of a netlist conversion device according to the fourth embodiment.
  • the netlist conversion device 40 is composed of a netlist designation unit 11, a transistor replacement unit 41, a subcircuit addition unit 42, and a memory 47.
  • the transistor replacement section 41 replaces the MOS transistor to be converted with a sub-circuit in the through-current detection target netlist in the stationary state, and adds the above sub-circuit.
  • the part 42 adds the contents of the subcircuit replaced by the above-mentioned transistor replacement part 41 to the target netlist.
  • the memory 47 includes a netlist database 14 for holding a netlist of the target circuit, and a replacement transistor number holding section 4 3 for holding the number of transistors to be replaced by the transistor replacement section 41. And a replacement sub-circuit base 44 that holds the added sub-circuits in advance for each of the MOS transistors having different thresholds and types.
  • FIG. 17 is a diagram showing a series of flows of the netlist conversion process by the netlist conversion device according to the fourth embodiment.
  • FIG. 18 is a diagram showing the netlist conversion process shown in FIG.
  • FIG. 19 is a diagram showing a detailed flow of a transistor replacement process.
  • FIG. 19 is a diagram showing a detailed flow of a subcircuit addition process of the netlist conversion process shown in FIG.
  • FIG. 20 shows the converted netlist obtained by performing the netlist conversion process on the netlist shown in FIG. 5 (a) by the netlist conversion device according to the fourth embodiment, and the netlist conversion process.
  • Number of replacement transistors after FIG. 21 is a diagram showing the contents of the holding unit.
  • FIG. 21 is a circuit diagram of the converted netlist shown in FIG.
  • the transistor replacement is performed.
  • the MOS transistor to be converted is replaced with a sub-circuit (step S410 in FIG. 17).
  • the target netlist specified by the netlist specifying unit 11 is sequentially read line by line from the first line (step S411 in FIG. 18). Then, it is determined whether or not the first character of the read line starts with “M” (step S 4 1 2 in FIG. 18), and according to the determination result, the read line is Determine whether the description is for a transistor. If the first character of the read line starts with "M”, it is determined that the description is for a MOS transistor, and the next step S 4 13 is performed. If not, the step S 4 1 Perform step 5.
  • step S412 If it is determined in step S412 that the read line is a MOS transistor, the threshold and type of the MOS transistor are determined from the sixth character string of the read line, that is, the model name of the MOS transistor. judge. After that, the description of the currently read MOS transistor is replaced with the subcircuit stored in the subcircuit database 44, which is replaced for each threshold and type of MOS transistor (No. 1). Step S 4 13 in FIG. 8). At this time, "X" is added to the beginning of the first character string of the replacement line, and the replaced MOS transistor is replaced by the second, third, fourth, and fifth character strings of the MOS transistor.
  • net connection information consisting of "drain terminal”, “gate terminal”, “source terminal” and “park terminal”, and "W: channel width", “L: channel length”, “M: multiplier” Extract parameter information such as “” and transfer it to the sub-circuit.
  • W drain diffusion region
  • AS source diffusion region
  • PD drain diffusion region perimeter
  • PS source diffusion region
  • Area perimeter can be taken over by the sub-circuit.
  • step S415 in FIG. 18 it is determined whether or not the read line is the last line (step S415 in FIG. 18). If the read line is the last line, the process is terminated. If not, the process returns to step S411 to return to the above-described process. repeat.
  • step S415 of the transistor replacement processing when it is determined that the read row is the last row, the content of the sub-circuit replaced with the MOS transistor in the transistor replacement processing is added. (Step S420 in FIG. 17).
  • the sub-circuit adding process will be described in detail. As shown in FIG. 19, a sub-circuit for transistor replacement is added to the target netlist for each transistor having a different threshold value (step S421 in FIG. 19). ).
  • the sub-kit added in the above sub-kit addition processing includes one MOS transistor corresponding to the threshold and the type of each MOS transistor, the gate terminal of the M ⁇ S transistor, and the MOS transistor. And a resistance element that connects between the gate terminal of the MOS transistor and the reference voltage.
  • the converted netlist 48 and the number of replacement transistors shown in FIG. 20 can be obtained from the target netlist in FIG. 5 (a).
  • the target netlist shown in FIG. 5 (a) is specified by the netlist specifying unit 11.
  • the transistor replacement unit 41 the MOS transistor to be converted is replaced with a sub-circuit.
  • the transistor replacement unit 41 sequentially reads the target netlist shown in FIG. 5 (a) one line at a time from the first line. So Then, it is determined whether the first character of the read line starts with "M" (underlined in Fig. 5 (a)), and it is determined whether the read line is a description relating to a MOS transistor. . In FIG. 5 (a), it is determined that lines 1, 2, 6, 7, 11, 11, 12, 17, and 18 are descriptions relating to the MS transistor.
  • the 6th character string of the read line (the bold underlined lines on lines 1, 2, 6, 7, 11, 11, 12, 17 and 18 in Fig. 5 (a)), that is, the model name of the MOS transistor
  • the threshold value and type of the MOS transistor are determined.
  • pc hh Vt, Pch hVTMOS transistor, nchhvt, Nch hVTMOS transistor, pch 1 vt, Pc LVTMOS transistor, nch 1 vt, Nch hLVTMOS Judge as a transistor.
  • the number of transistor replacements of the MOS transistors replaced by the transistor replacement unit 41 is counted for each transistor having a different threshold value.
  • the contents of the replacement transistor number holding unit 43 in FIG. 20 correspond to this.
  • the sub-circuit adding section 42 adds the contents of the sub-circuit for replacing the MOS transistor with the sub-circuit.
  • the description of the sub-circuit relating to the Pch hVTMOS transistor is shown in lines 22 to 26, and the Nch hVTMOS transistor The description of the subcircuit on lines 28-32, the description of the subcircuit on the Pch hLVTMOS transistor on lines 34-38, and the description of the subcircuit on the Nc hLVTMOS transistor on lines 40-44 .
  • the added sub-circuit includes one MOS transistor corresponding to the threshold and the type of each MOS transistor, a gate terminal of the MOS transistor and a power supply corresponding to the threshold of the MOS transistor, and the MOS transistor.
  • a resistance element that connects between the gate terminal and the reference potential is included.
  • the circuit diagram of the converted netlist obtained by such a netlist conversion process is as shown in circuits 3731 and 3732 in FIG.
  • the netlist conversion process by the netlist conversion device 40 according to the fourth embodiment has the same number of net conversion processes as the netlist conversion process by the netlist conversion device 10 according to the first embodiment. Resistance will be introduced.
  • the netlist 48 (see FIG. 20) converted by the netlist conversion device 40 according to the fourth embodiment is converted by the netlist conversion device 10 according to the first embodiment. Since the netlist 18 (see Fig. 5 (c)) makes it easier to understand the circuit configuration, and because the resistance elements are added while maintaining the state of the netlist before conversion, the netlist after conversion is It is easy to read and the constituent circuits are easy to understand from the converted netlist.
  • the MOS transistor of the circuit to be converted is replaced with the sub-circuit including the resistor, so that even if the target circuit is an analog CMOS circuit, Even in the case of a CMOS logic circuit, when the gate terminal of a MOS transistor is in an undefined state, the resistance element included in the subcircuit replaced in place of the above MOS transistor is connected between the gate terminal of the MOS transistor and the power supply, and It acts as a pull-up resistor / pull-down resistor between the gate terminal of the MOS transistor and the reference potential.As a result, the gate terminal of the MOS transistor, where a through current may flow in the stationary state, is connected between the power supply and the reference voltage. Can be fixed to voltage.
  • the MOS transistor instead of inserting a resistor directly into the gate terminal of the MOS transistor, the MOS transistor is replaced with a sub-circuit including a resistor. This has the effect that the netlist is easy to see and the circuit configuration is easy to understand from the converted netlist.
  • FIG. 22 is a diagram showing a configuration of the netlist conversion device 50 according to the fifth embodiment.
  • the netlist converter 50 includes a netlist specifying unit 11, a first net extracting unit 12, a second net extracting unit 51, a duplicate net deleting unit 21 and a resistor ⁇ . It consists of an entry 53, a netlist database 14, an extracted net database 55, a resistance element name database 56, and a memory 57 including a sub-circuit database 52.
  • the first net extraction unit 12 extracts the net connected to the MOS transistor in the through current detection target net list in the quiescent state.
  • the second net extraction unit 51 is connected to an input terminal of a specific sub-circuit with respect to the through-current detection target net list in a stationary state. This is to extract the nets that are in use.
  • the resistance introduction unit 53 is extracted from the first net extraction unit 12 and the second net extraction unit 51, and is one of the nets from which the duplicate net is deleted by the duplicate net deletion unit 21.
  • a resistor element for connecting a specific net and a reference potential is inserted.
  • the subcircuit data 52 in the memory 57 indicates the information of the subcircuit to be extracted by the second net extracting unit 51.
  • the other configuration is the same as that of the second embodiment, and the description is omitted here.
  • FIG. 23 is a diagram showing a series of flows of the netlist conversion process by the netlist conversion device according to the fifth embodiment
  • FIG. 24 is a diagram showing the flow of the netlist conversion process in the netlist conversion process shown in FIG.
  • FIG. 25 is a diagram showing a detailed flow of a 2 net extraction process
  • FIG. 25 is a diagram showing a detailed flow of a resistor insertion process of the net list conversion process shown in FIG.
  • FIG. 26 (a) shows the target circuit (here, the circuit shown in FIGS. 37 (a) and 37 (b)) to be subjected to netlist conversion by the netlist conversion device according to the fifth embodiment.
  • FIG. 26 (b) is a diagram showing a net list.
  • FIG. 26 (a) shows the target circuit (here, the circuit shown in FIGS. 37 (a) and 37 (b)) to be subjected to netlist conversion by the netlist conversion device according to the fifth embodiment.
  • FIG. 26 (b) is a diagram showing a net list
  • FIG. 26 (b) shows an extracted net data extracted by an extraction net section of the net list conversion device according to the fifth embodiment.
  • is a diagram showing a first 26 (c) drawing is a diagram showing sub-mono- kit contents of the database, and the extracted nets with Dinner Isseki based contents after treatment with the second net extraction unit
  • the second 6 Figure d) is a diagram showing the contents of the extracted net database after processing by the duplicate net deletion unit
  • Figure 26 (e) is a diagram showing the number of extracted nets counted by the extracted net number counting unit.
  • FIG. 26 (f) shows the network according to the fifth embodiment.
  • FIG net list conversion process is a diagram showing a resistive element name database after the conversion process.
  • the user specifies a target netlist from which a through current in a stationary state is to be detected by the netlist specifying unit 11 (step S110 in FIG. 23). Details of this processing are the same as those described in the first embodiment, and a description thereof will not be repeated.
  • the target netlist shown in FIG. A first net extraction process is performed to extract a net connected to the gate terminal of the MOS transistor in the network (step S120 in FIG. 23).
  • This processing is the same as the net extraction processing described with reference to FIG. 3 in the first embodiment as described above, and thus the description thereof is omitted here.
  • the second net extraction unit 51 reads the target netlist shown in FIG. 26 (a) designated by the netlist designation unit 11 again, and The net connected to the input terminal of a specific subcircuit to be converted is extracted.
  • the target netlist specified by the netlist specifying unit 11 is sequentially read line by line from the first line (step S511 in FIG. 24).
  • step S512 in FIG. 24 it is determined whether the first character of the read line starts with "X”. That is, if the first character of the read line starts with "X”, it is determined that the description is for a sub-circuit, and the next step S 5 13 is performed. Perform 5 15.
  • step S512 If it is determined in step S512 that the read line is a sub-circuit, the final character string of the read line, that is, the sub-circuit name of the read sub-circuit is stored in the sub-circuit database. It is determined whether or not it is included in 52 (step S513 in FIG. 24). Then, if it is determined that the read subcircuit name of the subcircuit is included in the subcircuit database 52, the following step S5 14 is performed. Step S5 15 is performed.
  • the sub-circuit is connected to the input terminal of the sub-circuit based on the input terminal information of the sub-circuit included in the sub-circuit database 52 and the threshold information of the MOS transistor of the input terminal.
  • the extracted nets are added to the extracted net data base 55 provided for each MOS transistor having a different threshold value obtained by the first net extraction unit 12, and the extracted nets are added to the new extracted net data. Get base 5 5 '. This newly obtained extracted net data 5 5 'is shown in FIG. 26 (c).
  • step S5 15 in FIG. 24 it is determined whether or not the read line is the last line (step S5 15 in FIG. 24). If it is the last line, the process ends. If not, the process returns to step S511. Repeat the above process.
  • the duplicate net deletion unit 21 duplicates nets of the extracted net database 55 obtained by the second net extraction process S.
  • the extracted net database 55 "from which the duplicated nets are deleted is obtained as shown in Fig. 26 (d), and the extracted net count unit 31 retrieves the extracted net database after deleting the duplicated nets.
  • the number of nets included in 5 5 is counted and stored in the extracted net number storage unit 32 (see FIG. 26 (e)) in the memory 57 for each threshold value of the MOS transistor (see FIG. 26). Step S310 in the figure).
  • the sub-circuit database is extracted from the extracted nets from which the duplicated net is deleted. 52
  • the resistance elements connecting the specific net other than the net connected to the gate terminal of the MOS transistor included in 2 and the power supply, and the resistance element connecting the specific net and the reference potential are listed in the above target net list.
  • a resistor insertion process is performed (step S520 in FIG. 23).
  • the resistance extraction processing is extracted by the first net extraction unit 12 and the second net extraction unit 51, and is further duplicated by the duplicated net deletion unit 21.
  • the specific power supply other than the net connected to the gate terminal of the MOS transistor included in the specific subcircuit held in the subcircuit database 52 and the power supply, and Insert the resistor connecting the specific net and the reference potential into the netlist.
  • the extracted net database extracted for each threshold value of the MOS transistor AD VV 55 1'
  • the extracted net database VDD 55 2"
  • specific nets other than the net connected to the gate terminal of the MOS transistor included in the sub-circuit database 52 and the MOS traffic A resistance is input to the netlist between the power supplies determined for each threshold value of the transistor and between the specific net and the reference potential (step S521 in FIG. 25).
  • the element name of the resistor to be entered is searched in the resistance element name database 56, and is set as the only resistance element name. Also, add the resistance element name of the inserted resistance element to the resistance element name database 56 ,. By repeating this, the target netlist is converted.
  • the converted netlist 58 shown in FIG. 26 (f) and the resistance element having the added resistance added to the netlist are obtained from the target netlist of FIG. 26 (a).
  • the name 56 'and the number of extracted nets 32 shown in Fig. 26 (e) are obtained.
  • Fig. 26 (a) is a representation of the circuit diagram shown in Figs. 37 (a) and (b) as a netlist in SPIC format, as in Fig. 5 (a).
  • the difference between Fig. 5 (a) and Fig. 5 (a) is that in Fig. 26 (a), In Fig. 26 (a), the subcircuit I NV is expressed on the sixth line, and the description of the contents of the sub circuit I NV is shown on the 21st to 24th lines. Has been added.
  • the first net extraction unit 12 extracts a conversion target net from the target net list. At this time, the first net extraction unit 12 determines whether or not the first character of the read line starts with “M” (underlined portion in FIG. 26 (a)), and determines that the read line is M ⁇ . It is determined whether the description is for an S transistor. In FIG. 26 (a), lines 1, 2, 10, 11, 16, 17, 22, and 23 are determined to be descriptions relating to MOS transistors.
  • the sixth character string in the read line (bold underlined lines 1, 2, 10, 11, 16, 17, 22, and 23 in Fig. 26 (a)) Determine the threshold.
  • the threshold In FIG. 26 (a), if pc hhv t, nchhv t, the HVTMOS transistor, pch 1 vt, If nc hlvt, it is determined that the transistor is an LVTMOS transistor.
  • the third character string of the read line (the bold underlined italics in lines 1, 2, 10, 11, 16, 17, 22, and 23 in Fig. 26 (a)), that is, the M ⁇ S transistor
  • the net connected to the gate electrode is added to the extracted net base 55 provided for each threshold value of the MOS transistor.
  • the extracted net database of the HVTMOS transistors in the target netlist in Fig. 26 (a) is the extracted net database in Fig. 26 (b).
  • AVDD551 corresponds to it
  • the extracted net database of the LVTMOS transistor is The extracted net database in Fig. 26 (b): V DD 552 corresponds to it.
  • the first character of the line read by the first net extraction unit 12 starts with “R” (the bold underlined italic part on the third line in FIG. 26 (a)). It is determined whether or not the row is a description related to a resistance element. In the target netlist in FIG. 26 (a), it is determined that the third row is a description related to the resistive element. Then, the first character string of the read line (the bold underlined italic part in the third line of FIG. 26 (a)), that is, the resistance element name of the resistance element is added to the resistance element name database 56. . In FIG. 26 (a), the resistance element name database 56 in FIG. 26 (b) corresponds thereto.
  • the second net extraction unit 51 sets the target netlist specified by the netlist specification unit 11 as the conversion target. Extract the net connected to the input terminal of a specific sub-circuit.
  • the subcircuit database 52 includes the input information of the sub-circuit and the threshold information of the MOS transistor of the input terminal.
  • the sixth and seventh lines correspond to subcircuits included in the subcircuit database 52.
  • the input terminal of the subcircuit is extracted by the second net extraction unit 51.
  • the extracted nets are added to the extracted net data 55 provided for each MOS transistor having a different threshold value (see FIG. 26 (b)), and a new extracted net is added.
  • a net is added to the extracted net database relating to the LVT MOS transistor by the second net extracting unit 51, and the extracted net database: VDD 552 'shown in FIG. 26 (c) corresponds thereto. Things.
  • the duplicated net deletion unit 21 saves the extracted net database shown in FIG. 26 (b): AVDD551 and the extracted net database shown in FIG. 26 (c): VDD 552 '.
  • the extracted nets are read sequentially, and the lines read from each extracted net database are sorted in dictionary order to remove duplicate nets.
  • the nets in the extracted net data: VDD 552 ' are eliminated because the nets IN: I NV and net d overlap.
  • a new extracted net database 55 " is obtained.
  • the extracted net database in Fig. 26 (d) is AVDD 5 51", respectively.
  • the number of nets included in the extracted net data 55 is counted by the extracted net number counter unit 31.
  • the net included in the subcircuit data base 52 is not counted (
  • the number of nets included in AVDD 551 ' that is, the number of nets related to the HVTMOS transistor is "2" in the top-level hierarchy, and the number of nets included in AVDD 551' is not shown.
  • the number of nets in the hierarchy is “2”, while the number of nets included in the extracted net database of FIG. 26 (d): VDD 552 ”, that is, the number of nets related to the LVTMOS transistor is“ 2 ”in the top-level hierarchy.
  • the information on the number of nets is stored in the extracted net number storage 32.
  • Figure 26 (e) corresponds to it.
  • FIG. 26 (d) since “TBUF” and “I NV” are included in the sub-circuit database 52, Lines 13 to 16 and 30 to 37 in Fig. 26 (f) correspond to the resistance elements inserted in the netlist.
  • the element name of the resistor to be input is searched in the resistor element name database 56, and is set as the only resistor element name.
  • the resistance element names of the resistance elements inserted into the target netlist as described above are sequentially added to the resistance element name table 56 (the resistance element names in Fig. 26 (f)). Database 5 6 '). By repeating this, the target netlist is converted.
  • the netlist of the target circuit is converted such that a resistor is inserted into the gate terminal of the MOS transistor of the conversion target circuit.
  • the target circuit is an analog CMOS circuit or a CMOS logic circuit
  • the inserted resistance element is connected to the gate terminal of the MOS transistor.
  • the power supply and between the gate terminal of the MS transistor and the reference potential it acts as a pull-up resistor / pull-down resistor.
  • a through current may flow in a quiescent state.
  • a circuit in which there is no doubt that a through current is generated in advance is provided in the sub-circuit. Since the resistance is stored in the base 52, and when the resistance is introduced by the resistance input section 53, the resistance is not introduced into the portion indicated in the sub-circuit database 52. However, it is possible to reliably detect a transistor in the target circuit in which a through current is suspected to be generated, and it is difficult to detect the static through-current detection device described later using conventional DC analysis simulation. And the net included in the sub-circuit database 52 is connected to the input terminal of the sub-circuit.
  • the number of the resistance elements inserted into the netlist can be greatly reduced, and the analysis time in the static through current detection device to be described later can be reduced. It is possible to shorten it further.
  • the number-of-extracted-nets counting section 31 is provided, and the number of extracted nets after the duplicated net is deleted by the duplicated net deleting section 21 is counted.
  • the number of nets into which the resistance element is introduced can be obtained, so that the through current detection device described later can calculate the total through current.
  • the gate extraction unit uses the gate of the MOS transistor that may generate a through current from the netlist of the target circuit.
  • a resistor is inserted by the resistance input unit so as to connect the extracted net to the power source and to connect the extracted net to the reference potential.
  • the MOS transistor in which the through current may occur Even if the contents of the sub-circuit with the resistor installed at the gate terminal in the evening are added to the above netlist as the contents of the replaced sub-circuit, The same processing as in the fifth embodiment can be performed.
  • FIG. 27 the stationary through-current detector 100 according to the sixth embodiment will be described with reference to FIGS. 27 to 29.
  • the through-current detection target netlist in the stationary state is converted by the netlist converter described in the first to fifth embodiments, and then the netlist in the stationary state of the netlist is processed. This is to detect a through current.
  • FIG. 27 is a diagram showing a configuration of a stationary through current detection device according to the sixth embodiment.
  • the static through current detection device 100 is composed of a netlist conversion unit 10, a DC analysis unit 101, a transistor search unit 102, and a memory 105. Things.
  • the netlist conversion unit 10 converts the target netlist into the netlist of the stationary through-current detection target circuit so as to insert a resistor at a position where a through-current may be generated.
  • the configuration is equivalent to that of Embodiments 1 to 5 described above.
  • the DC analysis unit 101 performs a DC analysis on the converted netlist after the netlist conversion processing by the netlist conversion unit 10 to obtain a DC analysis result.
  • the transistor search unit 102 searches for a MOS transistor in which a through current is generated, based on the DC analysis result obtained by the DC analysis unit 101.
  • the memory 105 holds a DC analysis result holding unit 103 that holds the DC analysis result, and a location where a through current may be generated, which is searched for in the transistor search unit 102. And the current through transistor database 104 to be described.
  • FIG. 28 is a diagram showing a series of flows of the through current detection processing by the stationary through current detection device according to the sixth embodiment.
  • FIG. 29 is a diagram showing the through current shown in FIG.
  • FIG. 14 is a diagram showing a detailed flow of a transistor search process in the detection process.
  • the netlist converting unit 10 When the user specifies a circuit for which a static through current is to be detected by a netlist specifying unit (not shown) in the netlist converting unit 10, the netlist converting unit 10 The netlist of the target circuit is converted into a netlist (step S1000 in FIG. 28). This operation is as described in the first to fifth embodiments.
  • the DC analysis unit 101 performs a DC analysis on the netlist converted by the netlist conversion unit 10 to obtain a DC analysis result, and stores the DC analysis result in the memory 105 in the DC analysis result holding unit 1. It is held at 03 (step S20000 in FIG. 28). Note that the operation of the DC analysis is the same as the conventional operation, and therefore, the description is omitted.
  • the transistor search unit 102 searches for a MOS transistor in which a through current may occur, based on the DC analysis result obtained by the DC analysis unit 101, and searches the result. Then, the data is held in the current through transistor database 104 in the memory 105 (step S3000 in FIG. 28).
  • step S310 information on the MOS transistor is searched from the DC analysis result obtained by the DC analysis unit 101 (step S310 in FIG. 29). Then, if I ID S I> I th, step S330 is performed; otherwise, step S340 is performed. That is, if the IIDSI is larger than Ith, it is determined that a through current has occurred in the MOS transistor, and the MOS transistor is added to the current through transistor database 104 (second In step 3300 in FIG. 9, if the above IIDSI is smaller than Ith, it is determined that no through current has occurred in the MOS transistor. Thereafter, it is determined whether or not the searched MOS transistor is the last MOS transistor (step S3400 in FIG. 29), and if it is the last MOS transistor, the process ends. If not, the process returns to step S3100 and repeats the above processing.
  • the netlist conversion unit is the netlist conversion device described in the fifth embodiment.
  • the target netlist in FIG. 26 (a) is subjected to netlist conversion by the netlist conversion unit 10 which is the netlist conversion device according to the fifth embodiment, as shown in FIG. 26 (f). Assume that a netlist is obtained after conversion.
  • control signal ENABLE 1 of OP 1 and the control signal ENABLE 2 of TBUF 1 are “L” when detecting the through current in the stationary state.
  • the net a in the circuit 3701 in FIG. 37 (a) becomes indefinite, and there is a possibility that the through current I1 flows.
  • the net d in the circuit 3702 in FIG. 37 (b) becomes undefined, and the through current I2 may flow.
  • net a is found to be at the midpoint between the power supply voltage AVDD and the reference potential due to the action of R1002 and R1003.
  • net d is fixed to the midpoint voltage between the power supply voltage VDD and the reference potential by the action of R1004 and R1005, so that it can be detected by the conventional DC analysis simulation. Difficult through currents I1 and I2 flow. Other nets operate at the normal DC operating point.
  • the sixth embodiment after performing a netlist conversion process of inserting a resistor at a place where a through current is suspected to occur, with respect to the netlist of the stationary through current detection target circuit. Since the current of the MOS transistor is monitored, it is possible to easily detect a place where a through current is likely to occur, which is difficult to detect by ordinary DC analysis.
  • the case where the netlist converter 50 described in the fifth embodiment corresponds to the netlist converter 10 has been described as an example.
  • the same effect can be obtained even if 10 is the netlist conversion device 10 to 40 described in the first to fourth embodiments.
  • Embodiment 6 described above, a case where a location where a static through current occurs is described. In Embodiment 7, however, the total through current in the static state of the netlist is further calculated. Things.
  • FIG. 30 is a diagram showing a configuration of a stationary through current detection device according to the seventh embodiment.
  • the stationary through current detection device 200 includes a netlist conversion unit 30, a DC analysis unit 101, a transistor search unit 102, and a total through current calculation unit.
  • the netlist conversion unit 30 converts the target netlist into the netlist of the stationary through-current detection target circuit so as to insert a resistor at a position where a through-current may be generated. It is something to convert. In the seventh embodiment, since the total through current is calculated, the netlist conversion unit is used.
  • the configuration of No. 30 corresponds to, for example, the netlist conversion device according to the third to fifth embodiments, which calculates the number of resistors inserted in the netlist conversion process.
  • the all-through current calculation unit 201 calculates the total through current by subtracting the current flowing through the resistance element inserted between the power supply and the reference potential from the current flowing through the power supply.
  • the all through current holding unit 202 in 205 holds the value obtained by the all through current calculation unit 201 described above.
  • the other configuration is the same as that of the sixth embodiment, and the description is omitted here.
  • FIG. 31 is a diagram showing a series of flows of a through current detection process performed by the stationary through current detection device according to the seventh embodiment.
  • FIG. 32 is a diagram showing the through current shown in FIG. 31.
  • FIG. 9 is a diagram showing a detailed flow of a total through current calculation process in the detection process.
  • the netlist converting unit 30 specifies the specified circuit.
  • the netlist of the target circuit is subjected to netlist conversion (step S1000 in FIG. 31).
  • the number of simultaneously input resistors is counted and stored in the extracted net number storage unit 32 in the netlist conversion unit 30.
  • This operation is as described in the third to fifth embodiments. Specifically, in the third and fifth embodiments, the number of extracted nets is stored in the extracted net number holding unit 32. In mode 4, the number of replacement transistors is held in the replacement transistor number holding unit 43.
  • the DC analysis unit 101 performs a DC analysis on the netlist converted by the netlist conversion unit 30 to obtain a DC analysis result, and stores the DC analysis result in the memory 205. It is held in the section 103 (step S20000 in FIG. 31). Note that the operation of the DC analysis is the same as that of the related art, and thus the description is omitted.
  • the transistor search unit 102 searches for a MOS transistor in which a through current may occur, based on the DC analysis result obtained by the DC analysis unit 101, and The result is stored in the current base transistor 104 in the memory 205 (step S3000 in FIG. 31). Note that this processing is the same as that described in Embodiment 6 above with reference to FIG. 29, and thus description thereof is omitted here.
  • the total through current calculation unit 201 the number of extracted nets or the number of replacement transistors obtained in the net conversion unit 30 and the DC analysis result obtained in the DC analysis unit 101 are used. Then, the total through current is calculated (step S400 in FIG. 31).
  • the current flowing between the power supply and the reference potential is extracted from the DC analysis result 103 obtained by the DC analysis unit 101 and stored in the DC analysis result storage unit 103 (Fig. 3-2). Step S 4100). Then, based on the number of extracted nets or the number of replacement transistors for each MOS transistor having a different threshold value obtained in the netlist conversion unit 30, the current flowing between the power supply and the reference potential is passed through the inserted resistance element. The current flowing between the power supply and the reference potential is subtracted to obtain the total through current.
  • N represents ⁇ (number of sub-circuits X * number of nets extracted in sub-circuit X) [calculated in all sub-circuits including the top cell]. The total through current obtained in this manner is held in the all through current holding unit 202.
  • the target netlist shown in FIG. 26 (a) is subjected to netlist conversion by the netlist conversion device according to the fifth embodiment in the netlist conversion unit 30, and the converted netlist shown in FIG. Assume that Netlist 58 is obtained.
  • step S4100 of the all through current calculation unit 201 the amount of current flowing through the power supply AVD m is extracted as IAVDD, and the amount of current flowing through the power supply VDD is extracted as IVDD.
  • the number of extracted nets for the power supply AVDD is '2' for the top cell, '2' for the sub-circuit OP, and the number of sub-circuits OP.
  • the netlist of the static through-current detection target circuit is subjected to the netlist conversion processing to insert the resistance into the place where the through-current is suspected to occur. Therefore, since the current of the MOS transistor is monitored, it is possible to easily detect a place where a through current is likely to occur, which is difficult to detect by ordinary DC analysis.
  • the stationary through-current detector 300 according to the eighth embodiment will be described with reference to FIGS. 33 to 36.
  • Embodiment 6 a case where a location where a static through current occurs is described.
  • Embodiment 8 a location where the through current occurs is displayed in a graph. .
  • FIG. 33 is a diagram showing a configuration of a stationary through current detection device according to the eighth embodiment.
  • the stationary state through-current detector 300 includes a netlist conversion unit 10, a DC analysis unit 101, an IIDSI histogram creation unit 301, a DC analysis result holding unit 103, and a transistor IIDSI database. And memory 305, including 302. More specifically, the netlist conversion unit 10 converts the netlist in the static state through-current detection target circuit such that a resistor is inserted at a location where a through-current may be generated, with respect to the netlist of the target circuit.
  • the configuration is as shown in Embodiments 1 to 5 above.
  • the IIDSI histogram creation unit 301 creates an IIDSI histogram of the MS transistor from the DC analysis result obtained in the DC analysis unit 101.
  • the transistor IIDSI database 302 in the memory 305 holds the IIDSI of the MOS transistor obtained in the IIDSI histogram creation section 301.
  • the other configuration is the same as that of the sixth embodiment, and the description is omitted here.
  • FIG. 34 is a diagram showing a series of flows of a through current detection process performed by the stationary through current detection device according to the eighth embodiment.
  • FIG. 35 is a diagram showing the through current shown in FIG.
  • FIG. 14 is a diagram showing a detailed flow of an IIDSI histogram creation process in the detection process.
  • Fig. 36 (a) is a diagram showing the transient IIDSI data base obtained by the IIDSI histogram generator, and Fig. 36 (b) is based on the database of Fig. 36 (a). It is a figure which shows the obtained histogram.
  • the netlist converting unit 10 When the user specifies a circuit for which a static through current is to be detected by a netlist specifying unit (not shown) in the netlist converting unit 10, the netlist converting unit 10 The netlist conversion is performed on the netlist of the target circuit (step S1000 in FIG. 34). This operation is as described in the first to fifth embodiments.
  • the DC analysis unit 101 performs a DC analysis on the netlist converted by the netlist conversion unit 10 to obtain a DC analysis result, and stores the DC analysis result in the memory 105 in the DC analysis result holding unit 1. It is held at 03 (step S20000 in FIG. 34). Note that the operation of the DC analysis is the same as the conventional operation, and therefore, the description is omitted. Then, based on the DC analysis result obtained by the DC analysis unit 101, the IDS I histogram of the MOS transistor is obtained by the IDS I histogram creation unit 301 (step S5000 in FIG. 34).
  • a transistor is searched from the DC analysis result obtained by the DC analysis unit 101 (step S5100 in FIG. 35). Then, the retrieved I IDs of the transistors are added to the transistor I DS 1 database 302 in the memory 305 (step S5200 in FIG. 35).
  • step S5300 in FIG. 35 it is determined whether or not the search for the transit time of the DC analysis result in the above steps S5100 to 5200 is completed. End, otherwise return to step S5100 above and repeat the process described above.
  • a histogram of I DS I is created from the transistor I DS I data base 302 and output (step S5400 in FIG. 35).
  • the operation of the stationary through current detection device 300 according to the eighth embodiment will be described in more detail with reference to the example of the netlist shown in FIG.
  • a description will be given assuming that the netlist conversion unit 10 is the netlist conversion device described in the fifth embodiment.
  • the target netlist of FIG. 26 (a) is subjected to netlist conversion by the netlist conversion device of the fifth embodiment in the netlist conversion unit 10, and the netlist conversion shown in FIG. 26 (f) is performed.
  • a netlist is obtained.
  • control signal ENABLE 1 of P1 and the control signal ENABLE 2 of TBUF 1 are “L” when detecting the through current in the stationary state.
  • the net a in the circuit 3701 in FIG. 37 (a) becomes indefinite, and there is a possibility that the through current I1 flows.
  • the net d in the circuit 3702 in FIG. 37 (b) becomes unstable, and there is a possibility that the through current I2 flows.
  • the net a is based on the power supply voltage AVDD by the action of R1002 and R1003.
  • the transistor I l »SI database 302 obtained by the I IDS I histogram creation section 301 is as shown in FIG. 36 (a), and the histogram obtained at this time is as shown in FIG. 36 (b) It is as shown in the figure.
  • a netlist conversion process of inserting a resistor into a cylinder where a through current is suspected to occur is performed on a netlist of a stationary through current detection target circuit. Since the current of the MOS transistor is monitored, it is possible to easily detect a place where a through current may occur, which is difficult to detect by ordinary DC analysis. Further, according to the eighth embodiment, the IIDSI histogram creating unit 301 represents the IIDSI of the MOS transistor by using the IDISI histogram, so that there is a possibility that a through current may occur. Can be visually detected.
  • the description of the extracted net database 14, the resistor element name database 16, the extracted net number holding unit 32, and the like described in each of the above-described embodiments does not need to be as shown in the drawings, and the same effect can be obtained. In that case, the notation method does not matter.
  • the resistance value of the resistance element entered in the netlist is set to 100T (see FIG. 5 (c), etc.). However, the resistance value does not hinder the operation of other circuits. If the resistance is high (about several G Ohm to several hundred T Ohm), this value I don't care.
  • the netlist conversion process by the above device or the static through current detection process is automatically performed by a computer.
  • a program to be performed may be generated, and a netlist conversion process or a static through current detection process may be automatically performed on the detection target circuit by a computer.
  • the netlist conversion device and the static through current detection device of the present invention are useful for facilitating the development of a system with low power consumption, and for realizing long-term operation of portable terminals and energy saving.

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Abstract

　第１図に示すように、貫通電流検出対象ネットリストに含まれるＭＯＳトランジスタのゲート端子あるいは論理ゲートの入力端子を抽出し、該ＭＯＳトランジスタのゲート端子あるいは論理ゲートの入力端子と電源の間、及び該ＭＯＳトランジスタのゲート端子あるいは論理ゲートの入力端子と基準電圧の間に、抵抗を挿入するネットリスト変換を施し、直流解析を実施することにより、貫通電流が発生する可能性のあるＭＯＳトランジスタを検出するようにして、従来の直流解析シミュレーションでは検出することが困難であった貫通電流を確実に検出でき、且つ、該貫通電流の検出対象回路内の貫通電流が発生する疑いのあるトランジスタを確実に検出できるようにする。

Description

ネットリスト変換方法、 ネットリスト変換装置、 静止状態貫通電流検出方法、 及 び静止状態貫通電流検出装置 技術分野
本発明は、 アナログ CMO S回路における静止状態の貫通電流検出方法とその 装置及び、 それにかかるネットリスト変換方法とその装置に関するものである。
明
田
背景技術
近年、 携帯端末などの発達に伴う限られた電力での長時間駆動の必要性、 及び 地球環境保護の観点より、 省エネルギーを実現するための電力削減が不可欠であ り、 低消費電力のシステムが必要とされている。 そのため、 システム内の不要な 回路をこまめにパワーダウンすることが重要であり、 静止状態での消費電力の削 減は非常に重要な役割を占めている。 特に、 アナログ CMO S回路においては電 力規模が大きいばかりか、 静止状態での予期せぬ貫通電流が問題となる。
L S Iにおける貫通電流の主な発生原因は、 論理ゲート回路入力端子ゃトラン ジス夕のゲート電極の開放状態、 あるいはハイインピーダンス状態となっている 接点に入力端子やトランジス夕のゲート端子が接続されることなどにより、 論理 ゲート回路入力端子やトランジスタのゲート端子、 あるいは入力端子やトランジ ス夕のゲート端子と、電源電圧一グランド電圧の中間電位とが、浮遊容量'寄生抵 抗等によって電気的に結合され、 トランジス夕に貫通霄流が流れることが挙げら れる。
そして、 このような貫通電流を検出する方法としでは、 えば、 CMO S論理 ゲートシミュレーションを実施して、 ある論理 ート Aに注目し、 その論理ゲー ト Aの出力が不定状態であったとき、 その論理ゲート Aが接続されている後段の 論理ゲ一ト Bがその不定状態を伝播するか否かを判定することで、 その論理ゲー ト Bにおいて貫通電流が発生する可能性があるか否かを判定する手法が提案され ている （例えば、 特開平 7— 2 8 8 7 9号公報 （第 5頁、 第 1一 3図)、 特開 2002-163322号公報、 特開 2003— 186935号公報参照)。 しかしながら、 上述したような貫通電流検出方法の多くは、 CMOS論理ゲー トのみで構成される回路を対象とするものであって、 アナログ CMOS回路を対 象とするものではなかった。 そして、 アナログ CMOS回路における貫通電流の 検出は、 CMOS論理ゲート回路における貫通電流の検出ほど容易ではないため、 上述したような貫通電流検出方法を利用できるものではなく、 その手法はいまだ 確立されていない。
現在、 静止状態のアナログ CMO S回路に対する貫通電流の一般的な検出方法 としては、 直流解析シミュレーションを実施する手法がとられている。 直流解析 シミュレ一シヨンとは、 容量成分を開放し、 またインダクタ成分を短絡した静止 状態での直流動作点を解析する手法である。 具体的に述べると、 1)まず対象とな る回路に対して静止時の特性を与え、 2)直流解析シミュレーションを行った後、 3)対象回路内の MO トランジス夕の電流をモニタするものである。
ここで、 第 37 (a) 図に示す回路 3701を例に挙げて説明する。
上記回路 3701の構成は、 オペアンプ Op Ampである OP 1と、 NchM OSトランジスタである MN 1と、 P c hMOSトランジスタである MP 1と、 抵抗 R1と、 電源 AVDDとからなっている。
より詳細に述べると、 OP 1の出力 Aがネット aを介して MN 1のゲート電極 に接続され、 MN 1のソース電極がネット bを介して R 1の一方の端子、 及び〇 P 1の負極側の入力 Nに接続され、 MN 1のドレイン電極がネット cを介して M P 1のドレイン電極、 及び MP 1のゲー卜電極に接続され、 該 MP 1のソース電 極が電源 AVDDに接続されている。 そして R 1のもう一方の端子は基準電位 G N Dに接続され、 O P 1の正極側の入力 Pに参照電圧 V REFが接続され、 0 P 1の制御端子 Eには、〇 P 1の制御信号 ENAB L E 1が接続されている。また、 I 1は、 電源 AVDDから MP 1のソース端子、 MP 1のドレイン端子、 ネット c、 MN1のドレイン端子、 MN1のソース端子、 ネット b、 R1を介して基準 電位に流れる電流である。 なお、 ENABLE 1が " H" の場合、 OP 1は通常 のアンプ動作をし、 また、 ENABLE 1が " L" の場合、 OP 1はパワーダウ ンして、 該〇P 1の出力 Aが H i— Zになるとする。 以下、上述した構成の回路 3701の動作を説明すると、 ENABLE 1が" H" で、 VREFに適当な電圧が与えられている場合、〇P 1は通常のアンプ動作し、 ネット bの電圧が V R E Fに、 またネット aは、 MN 1の直流動作点として I 1 = VREFZR1となる電流が流れるような電圧となる。 つまり、 本回路は電圧 —電流変換を行うバイアス回路として動作する。 一方、 ENABLE 1が " L" となった場合、 OP 1はパワーダウンし、 〇P 1の出力 Aが H i— Zになる。 こ のとき、 MN1のゲート端子である a点の電圧は不定となり、 I Iに貫通電流が 流れる可能性が大きい。
しかしながら、 上記回路 3701に対して一般的な貫通電流検出方法である直 流解析シミュレーションを実施する際に、 静止時の特性として ENABLE 1を "L" として、 直流解析シミュレーションを実施しても、 多くの場合、 OP 1の 出力 Aが H i—Zになると a点は擬似的に基準電位に固定されてしまうため、 I 1はほとんど電流が流れない状態となり、 このような直流解析シミュレーション を実施しても、 貫通電流が流れる可能性がある箇所を検出することは非常に困難 である。
さらに別の例として、 第 37 (b) 図に示す回路 3702を、 例に挙げて説明 する。
上記回路 3702の構成は、 Tr i S t a t eBu f f e rである TBUF 1 と、 Nc hMOSトランジスタである MN2と、 P c hMO Sトランジスタであ る MP 2と、 電源 VDDとからなり、 MN 2及び MP 2により、 インバ一夕が形 成されている。
より詳細に述べると、 TBUF 1の出力 OUTがネット dを介して MN 2のゲ —卜電極、 及び MP 2のゲート電極に接続され、 MN 2のソース電極が基準電位 GNDに接続され、 MN 2のドレイン電極と MP 2のドレイン電極とが接続され て出力信号 DOUTとなり、 MP 2のソース電極が電源 VDDに接続され、 TB UF 1の入力端子 I Nに入力信号 D I Nが接続され、 TBUF 1の制御端子 Eに は、 TBUF 1の制御信号 ENABLE 2が接続されている。 また、 I 2は電源 VDDから、 MP 2のソ一ス端子、 MP 2のドレイン端子、 ネット D〇UT、 M N 2のドレイン端子、 MN 2のソース端子を介して基準電位に流れる電流、 つま り、 MN 2および MP 2が形成するインバー夕の貫通電流であるとする。 なお、 ENABLE2が " H" の場合、 TBUF 1は通常のバッファ動作を行うため、 TBUF 1の出力 OUTは TBUF 1の入力である D I Nとなり、 また、 ENA ：6 £2が "1 ' の場合、 TBUF 1の出力 OUTが H i— Zになるとする。 以下、上述した構成の回路 3702の動作を説明すると、 ENABLE2が" H" で、 D I Nに適当な信号が与えられている場合、 TBUF 1の出力 OUTは、 T BUF 1の入力信号 D INとなり、 MN 2及び MP 2によって構成されているィ ンバー夕の入力は D INとなり、 この結果インバー夕の出力となる D OUTは D I Nの反転出力となる。一般的にィンバ一夕は遷移期間のみに電流が流れるため、 静止状態では I 2にはほとんど電流が流れない。 一方、 ENABLE2が "L" となった場合、 TBUF 1の出力 OUTが H i— Zになる。 このとき、 MN2及 び MP 2のゲート端子である d点の電圧は不定となり、 12に貫通電流が流れる 可能性が大きい。
しかしながら、 上記回路 3702に対して一般的な貫通電流検出方法である直 流角旱析シミュレーションを実施する際に、 ENABLE2を " L" として直流解 析シミュレ一ションを実施しても、 多くの場合、 TBUF 1の出力 OUTが H i 一 Zになると d点は擬似的に基準電位に固定されてしまうため、 I 2はほとんど 電流が流れない状態となり、 貫通電流が流れる可能性がある箇所を検出すること は非常に困難である。
以上のように、 従来の直流解析シミュレーションでは、 対象回路内のある回路 の出力端子からの出力が H i— Zであり、 且つこの出力端子が MOSトランジス 夕のゲ一ト電極に接続されていて、 静止状態に貫通電流が流れる可能性がある場 合でも、 開放状態となっているトラジス夕のゲート電極、 論理ゲート回路の入力 端子などの電位を擬似的に基準電位 GNDに接続してシミュレ一シヨンしてしま うため、 貫通電流を検出できない可能性が非常に高い。
ここで、 対象回路のネットリス卜から、 開放状態となっている、 M〇Sトラン ジス夕のゲート端子や論理ゲート回路の入力端子の検索を行い、 貫通電流が発生 する疑いのある MOSトランジスタを検出することを考える。その手法としては、 1)まず、 対象回路のネットリスト内、 つまり回路内に含まれるトランジスタ を検出し、 2)該検出されたトランジスタのゲート端子のネット名を抽出し、 3)該 抽出されたネット名が上記検出されたトランジスタのゲート端子以外に接続され ていない場合に、 トランジス夕のゲ一ト電極が開放状態となっていて貫通電流が 発生する疑いのあるトランジスタであると判断する。 しかし上述したような手法 では、 対象回路が、 例えば、 第 3 8図に示すようなスィッチ回路と、 インバータ 回路からなる回路である場合には、 該スィツチ回路の入出力端子がィンバータ回 路の入力に接続されることとなり、 インパ一夕回路内の MO Sトランジスタのゲ ート端子からみたときには、 MO Sトランジスタのゲート端子が開放状態となつ ているかどうかがわからないため、 インバー夕回路内の貫通電流が発生する疑い のあるトランジスタを確実に検出することは困難である。
本発明は、 上記課題に鑑みてなされたものであり、 従来の直流解析シミュレ一 ションでは検出することが困難であった貫通電流を確実に検出することのできる 静止状態貫通電流検出方法とその装置、 及び該貫通電流の検出対象回路内の貫通 電流が発生する疑いのあるトランジスタを確実に検出できるように、 該検出対象 回路のネットリストを変換するネットリスト変換方法とその装置を提供すること を目的とする。 発明の開示
本発明のネットリスト変換方法は、 静止状態時の貫通電流の検出対象となるネ ットリストを指定するネットリスト指定ステップと、 上記検出対象ネットリスト から、 MO Sトランジスタのゲート端子に接続されているネットを抽出し、 該抽 出したネットを、 閾値の異なる上記 MO Sトランジスタ毎に設けた抽出ネットデ 一夕ベースに保持するネット抽出ステップと、 上記閾値の異なる MO Sトランジ スタ毎に設けた抽出ネットデータベースを元に、上記検出対象ネットリスト内の、 上記抽出された M〇Sトランジスタのゲート端子に接続されているネットと該 M O Sトランジスタの閾値毎に決められた電源との間、 及び該抽出されたネットと 基準電位との間に、 P偉一の抵抗素子名であるものとなる抵抗素子を揷入する抵抗 揷入ステップと、 を含むものである。
これにより、 静止状態時の貫通電流検出対象回路が、 アナログ CMO S回路 であっても、 CMO S論理回路であっても、 静止状態で貫通電流が流れる可能性 のある箇所を確実に検出することが可能となる。 また、 該貫通電流が流れる可能 性のある MO Sトランジスタのゲート端子を、 電源一基準電圧間の電圧に固定す ることができる。
さらに、 本発明のネットリスト変換方法は、 上記ネット抽出ステツプが、 上記 検出対象ネットリスト内の M〇Sトランジスタを検出する MO Sトランジスタ検 出ステップと、 上記検出した MO Sトランジスタのゲート端子に接続されている ネットを検出し、 該検出されたネットを上記抽出ネットデータベースに保持する ネット検出ステップと、 上記検出対象ネットリスト内の抵枋素子を検出し、 該検 出された抵抗素子の抵抗素子名を抵抗素子名データベースに保持する抵抗素子検 出ステップと、 を含むものである。
これにより、 貫通電流検出対象回路内の、 静止状態で貫通電流が流れる可能性 のあるネットを確実に検出することが可能となる。
さらに、 本発明のネットリスト変換方法は、 上記 M〇Sトランジスタ検出ステ ップが、 上記検出対象ネットリスト内に含まれる各行の先頭文字が "M" である か否かを検出し、 該行の先頭文字が "M" であれば、 該行は MO Sトランジスタ に関し記載するものであると判定するものである。
これにより、 貫通電流検出対象回路内の、 MO Sトランジスタを確実に検出す ることができる。
さらに、 本発明のネットリスト変換方法は、 上記ネット検出ステップが、 上記 MO Sトランジスタ検出ステップにより上記 MO Sトランジスタに関する記載で あると判定された行から、 該 MO Sトランジスタのゲート端子に接続されている ネットを検出し、 上記行の第 6文字列の MO Sトランジスタのモデル名より、 上 記 MO Sトランジスタの閾値を判定し、 上記 MO Sトランジスタの閾値毎に設け た抽出ネットデータベースの、 対応する閾値のデータベースに、 上記 MO Sトラ ンジス夕のゲート端子に接続されているネットを保持するものである。
これにより、 貫通電流検出対象回路内の、 MO Sトランジスタのゲート端子に 接続されているネッ卜を確実に検出することができる。
さらに、 本発明のネットリスト変換方法は、 上記抵抗素子検出ステップが、 上 記検出対象ネットリスト内に含まれる各行の先頭文字が "R" であるか否かを検 出し、 該行の先頭文字が "R" であれば、 該行は抵抗素子に関し記載するもので あると判定し、 上記抵抗素子に関し記載するものであると判定された行の第 1文 字列を、 上記抵抗素子の抵抗素子名として抽出し、 該抽出した上記抵抗素子の抵 抗素子名を、 上記抵抗素子名データベースに保持するものである。
これにより、 貫通電流検出対象回路内に含まれる抵抗素子を確実に検出するこ とができる。
さらに、 本発明のネットリスト変換方法は、 上記抵抗挿入ステップは、 上記抵 抗素子名デ一夕べ一スを検索して、 唯一の抵抗素子名であるものとなる新たな抵 抗素子名を作成し、 上記作成された新たな抵抗素子名の抵抗素子を、 上記閾値の 異なる MO Sトランジスタ毎に設けた各抽出ネットデータベースに保持されてい るネットと該 MO Sトランジスタの閾値毎に決められた電源との間、 及び該保持 されているネットと基準電位との間を結ぶように、 ネットリストに追加し、 該追 加した上記抵抗素子の上記抵抗素子名を、 上記抵抗素子名データべ一スに追加す るものである。
これにより、 貫通電流検出対象回路内の、 貫通電流が流れる可能性のある箇所 に抵抗素子を挿入することができる。
さらに、 本発明のネットリスト変換方法は、 上記ネット抽出ステップにより抽 出され、 上記閾値の異なる MO Sトランジスタ毎に設けた抽出ネットデ一夕べ一 スに保持されたネットのうち、 該各抽出ネットデータべ一ス内で重複しているネ ットを削除する重複ネット削除ステップを含み、 上記抵抗挿入ステップは、 上記 重複ネット削除ステップにより重複しているネットが削除された上記抽出ネット データべ—スを元に、 上記検出対象ネットリスト内の、 上記 MO Sトランジスタ のゲート端子に接続されているネットと該 MO Sトランジスタの閾値毎に決めら れた電源との間、 及び上記ネットと基準電位との間に、 唯一の抵抗素子名である ものとなる抵抗素子を挿入するものである。
これにより、 貫通電流検出対象回路内に挿入する抵抗素子の数を必要最低限の 数とすることができる。
さらに、 本発明のネットリスト変換方法は、 上記重複ネット削除ステップが、 上記閾値の異なる MO Sトランジスタ毎に設けた抽出ネットデータベースを読み 込み、 該読み込んだ抽出ネットデ一夕ベース内に格納されているネットを辞書順 に並び替え、 該並ぴ替えた抽出ネットデータベース内を先頭より検索し、 検索対 象のネットと等しいネットを削除するものである。
これにより、 貫通電流検出対象回路において、 ネットリストに抵抗素子を挿入 する箇所の重複を防ぐことができる。
さらに、 本発明のネットリスト変換方法は、 上記閾値の異なる MO Sトランジ スタ毎に設けた上記抽出ネットデータベースを読み込み、 該抽出ネットデ一夕べ —ス毎に、 上記抽出ネットデ一夕ベース内に含まれるネット数をカウントするネ ット数カウントステップを含むものである。
これにより、 貫通電流検出対象回路のネットリストから抽出されたネットの数 をカウントすることができ、 該ネットリスト変換処理によって抵抗素子が挿入さ れるネットの数を得ることができる。
また、 本発明のネットリスト変換方法は、 静止状態時の貫通電流の検出対象と なるネットリストを指定するネットリスト指定ステップと、 上記検出対象ネット リスト内の MO Sトランジスタを、 該 MO Sトランジスタの閾値及び種類に応じ たサブサーキットに置き換えるサブサ一キット置換えステップと、 上記検出対象 ネットリストに、 上記置き換えたサブサ一キットのサブサーキット情報を追加す るサブサ一キット追加ステップと、 を含むものである。
これにより、 静止状態時の貫通電流検出対象回路が、 アナログ CMO S回路で あっても、 CMO S論理回路であっても、 静止状態で貫通電流が流れる可能性の ある箇所を確実に検出することが可能となる。 また、 該貫通電流が流れる可能性 のある MO Sトランジスタのゲート端子を、 電源一基準電圧間の電圧に固定する ことができる。 さらに、 上記ネットリスト変換方法で変換された変換後のネット リストは、 変換前のネットリストが維持されたまま、 該ネットリスト内に抵抗素 子が追加されていくので、 ネットリスト変換後のネットリストから、 上記検出対 象回路の構成がわかりやすいという効果もある。
さらに、 本発明のネットリスト変換方法は、 上記サブサーキット置換えス ツ プにより、 上記 MO Sトランジスタの閾値及び種類に応じたサブサーキットに置 き換えられた MO Sトランジスタの数をカウントする置換えトランジスタ数カウ ントステップを含むものである。
これにより、 貫通電流検出対象回路のネットリスト内の、 置き換えられた MO Sトランジスタをカウントすることができ、 ネットリスト変換処理によって抵抗 素子が揷入されたネットの数を得ることができる。
さらに、 本発明のネットリスト変換方法は、 上記サブサーキット置換えステツ プが、 上記検出対象ネットリスト内の M〇 Sトランジス夕を検出し、 該検出した MO Sトランジスタに関して記載されている行の第 6文字列の MO Sトランジス 夕のモデル名より、 該 MO Sトランジスタの閾値及び種類を判定し、 上記検出し た MO Sトランジスタの記載を、 該 MO Sトランジスタの閾値及び種類に応じた サブサーキットに置換え、 該置き換えたサブサーキットの行の第 1文字列の先頭 に "X" を追加すると共に、 該行に、 上記サブサーキットに置き換える前の上記 MO Sトランジスタの記載の第 2、 第 3、 第 4、 第 5文字列の、 "ドレイン端子"、 "ゲート端子"、 "ソース端子"、 "バルク端子" からなる接続情報、 及び " W :チ ャネル幅"、 "L：チャネル長"、 "M：マルチプライヤ" からなるパラメータ情報 を記載するものである。
これにより、 貫通電流検出対象回路内の、 貫通電流が発生する可能性のある M O Sトランジスタを、 サブサーキットに置き換えることが可能となる。
さらに、 本発明のネットリスト変換方法は、 上記サブサーキット追加ステップ が、上記検出対象ネットリストに上記サブサ一キット情報を追加するものであり、 該サブサ一キット情報は、 上記サブサーキットに置き換えた MO Sトランジスタ の閾値及び種類に応じた MO Sトランジスタと、 該 MO Sトランジスタのゲート 端子と該 MO Sトランジスタの閾値に応じた電源との間、 及び該 MO Sトランジ ス夕のゲート端子と基準電圧との間に挿入される抵抗素子と、を含むものである。 これにより、 貫通電流検出対象回路内の、 貫通電流が発生する可能性のある箇 所に抵抗素子を挿入することができる。
また、 本発明のネットリスト変換方法は、 静止状態時の貫通電流の検出対象と なるネットリストを指定するネットリスト指定ステップと、 上記検出対象ネット リストから、 MO Sトランジスタのゲート端子に接続されているネットを抽出 し、 該抽出したネットを、 閾値の異なる上記 M〇Sトランジスタ毎に設けた抽出 ネットデ一夕ベースに保持する第 1ネット抽出ステップと、 上記検出対象ネット リストから、 サブサーキットの入力端子に接続されているネットを抽出し、 該抽 出したネットを、 上記閾値の異なる MO Sトランジスタ毎に設けた抽出ネットデ —夕ベースに保持する第 2ネット抽出ステップと、 上記閾値の異なる MO Sトラ ンジス夕毎に設けた抽出ネットデ一タベースを元に、 上記検出対象ネットリスト 内の、 上記第 1ネット抽出ステップ及び第 2ネット抽出ステップにおいて抽出さ れたネットと電源との間、 及び該抽出されたネットと基準電位との間に、 唯一の 抵抗素子名であるものとなる抵抗素子を挿入する抵抗掙入ステップと、 を含むも のである。
これにより、 静止状態時の貫通電流検出対象回路が、 アナログ C MO S回路で あっても、 C MO S論理回路であっても、 静止状態で貫通電流が流れる可能性の ある箇所を確実に検出することが可能となる。 また、 該貫通電流が流れる可能性 のある MO Sトランジスタのゲート端子を、 電源一基準電圧間の電圧に固定する ことができる。 さらに、 ネットリストに、 サブサーキットが含まれていても、 該 サブサーキット内の貫通電流が検出される可能性のある箇所を確実に検出するこ とが可能となる。
さらに、 本発明のネットリスト変換方法は、 上記第 2ネット抽出ステップが、 上記検出対象ネットリスト内に含まれる各行の先頭文字が "X" であるか否かを 検出し、 該行の先頭文字が "X" であれば、 該行はサブサーキットに関し記載す るものであると判定するものである。
これにより、 貫通電流検出対象回路内の、 サブサーキットを確実に検出するこ とができる。
さらに、 本発明のネットリスト変換方法は、 上記第； Lネット抽出ステップ、 及 び第 2ネット抽出ステップにより抽出され、 上記閾値の異なる MO Sトランジス 夕毎に設けた抽出ネットデ一夕ベースに保持されたネットのうち、 該各抽出ネッ トデータべ一ス内で重複しているネットを削除する重複ネット削除ステップを含 み、 上記抵抗挿入ステップは、 上記重複ネット削除ステップにより重複している ネットが削除された抽出ネットデータベースを元に、 上記検出対象ネットリスト 内の、 上記第 1ネット抽出ステップ及び第 2ネット抽出ステップにおいて抽出さ れたネットと電源との間、 及び該抽出されたネットと基準電位との間に、 唯一の 抵抗素子名であるものとなる抵抗素子を挿入するものである。
これにより、 貫通電流検出対象回路のネットリストにおいて、 抵抗素子を挿入 する箇所の重複を防ぐことができ、 上記貫通電流検出対象回路に挿入する抵抗素 子をさらに削減することができる。
さらに、 本発明のネットリスト変換方法は、 上記閾値の異なる MO Sトランジ ス夕毎に設けた上記抽出ネットデータベースを読み込み、 該各抽出ネットデータ ベース毎に、 上記抽出ネットデータベース内に含まれるネットの数をカウントす るネット数カウントステップを含むものである。
これにより、 貫通電流検出対象回路のネットリストから抽出されたネットの数 をカウントして、 抵抗素子が挿入されるネットの数を得ることができる。
さらに、 本発明のネットリス卜変換方法は、 上記第 2ネット抽出ステップによ り抽出されたサブサーキットと、 特定のサブサ一キットが登録されているサブサ 一キットデータベースとを比較する比較ステップを含み、 上記抵抗挿入ステップ は、 上記閾値の異なる MO Sトランジスタ毎に設けた抽出ネットデ一夕ベースを 元に、 上記検出対象ネットリスト内の、 上記第 1ネット抽出ステップにおいて抽 出されたネットと電源との間、 及び該抽出されたネットと基準電位との間に、 唯 一の抵抗素子名であるものとなる抵抗素子を挿入すると共に、 上記検出対象ネッ トリスト内の、 上記第 2ネット抽出ステップにより抽出されたサブサーキットの うち、 上記比較ステップにおいて上記サブサーキットデータベースに登録されて いると判定されたサブサーキットに含まれるネット以外のネットと電源との間、 及び該ネットと基準電圧との間に、 唯一の抵抗素子名であるものとなる抵抗素子 を揷入するものである。
これにより、 貫通電流が流れる可能性のある MO Sトランジスタのゲート端子 を、 電源一基準電圧間の電圧に固定することができる。 さらに、 予め貫通電流が 発生しないことがわかっている信頼性の髙ぃサブサ一キット内には、 抵抗を揷入 する必要がなくなり、 上記検出対象回路内に揷入する抵抗素子の数を大幅に削減 することができる。 また、 本発明のネットリスト変換装置は、 静止状態時の貫通電流の検出対象と なるネットリストを指定するネットリスト指定部と、 上記検出対象ネットリスト から、 MO Sトランジスタのゲート端子に接続されているネットを抽出し、 該抽 出したネットを、 閾値の異なる上記 MO Sトランジスタ毎に設けた抽出ネットデ 一夕ベースに保持するネット抽出部と、 上記閾値の異なる MO Sトランジスタ毎 に設けた抽出ネットデータベースを元に、 上記検出対象ネットリスト内の、 上記 抽出された MO Sトランジスタのゲート端子に接続されているネットと該 MO S トランジスタの閾値毎に決められた電源との間、 及び該抽出されたネットと基準 電位との間に、 唯一の抵抗素子名であるものとなる抵抗素子を揷入する抵抗挿入 部と、 を備えるものである。
これにより、 静止状態時の貫通電流検出対象回路が、 アナログ CMO S回路で あっても、 CMO S論理回路であっても、 静止状態で貫通電流が流れる可能性の ある箇所を確実に検出することが可能となる。 また、 該貫通電流が流れる可能性 のある MO Sトランジスタのゲート端子を、 電源一基準電圧間の電圧に固定する ことができる。
さらに、本発明のネットリスト変換装置は、上記ネット抽出部により抽出され、 上記閾値の異なる MO Sトランジスタ毎に設けた抽出ネットデータベースに保持 されたネットのうち、 該各抽出ネットデ一夕べ一ス内で重複しているネットを削 除する重複ネット削除部を備え、 上記抵抗揷入部は、 上記重複ネット削除部によ り重複しているネットが削除された抽出ネットデータべ一スを元に、 上記検出対 象ネットリスト内の、 上記 MO Sトランジスタのゲート端子に接続されているネ ットと該 MO Sトランジスタの閾値毎に決められた電源との間、 及び上記ネット と基準電位との間に、 唯一の抵抗素子名であるものとなる抵抗素子を挿入するも のである。
これにより、 貫通電流検出対象回路内に挿入する抵抗素子の数を必要最低限の 数とすることができる。
さらに、 本発明のネットリスト変換装置は、 上記閾値の異なる MO Sトランジ スタ毎に設けた上記抽出ネットデータベースを読み込み、 該抽出ネットデータべ '—ス毎に、 上記抽出ネットデータベース内に含まれるネットの数をカウントする ネット数カウント部を備えるものである。
これにより、 貫通電流検出対象回路のネットリストから抽出されるネットの数 をカウントすることができ、 ネットリスト変換処理によって抵抗素子が挿入され るネットの数を得ることができる。
また、 本発明のネットリスト変換装置は、 静止状態時の貫通電流の検出対象と なるネットリストを指定するネットリスト指定部と、 上記検出対象ネットリスト 内の MO Sトランジスタを、 該 MO Sトランジスタの閾値及び種類に応じたサブ サ一キットに置き換えるサブサーキット置換え部と、 上記検出対象ネットリスト に、 上記置き換えたサブサ一キットのサブザーキット情報を追加するサブサ一キ ッ卜追加部と、 を備えるものである。
これにより、 静止状態時の貫通電流検出対象回路が、 アナログ CMO S回路で あっても、 CMO S論理回路であっても、 静止状態で貫通電流が流れる可能性の ある箇所を確実に検出することが可能となる。 また、 該貫通電流が流れる可能性 のある MO Sトランジスタのゲート端子を、 電源—基準電圧間の電圧に固定する ことができる。 さらに、 上記ネットリスト変換装置で変換された変換後のネット リストは、 変換前のネットリストを維持したまま、 該ネットリスト内に抵抗素子 が追加されていくので、 変換後のネットリストから、 該検出対象回路の構成がわ かりやすいという効果もある。
さらに、 本発明のネットリスト変換装置は、 上記サブサーキット置換え部によ り、 上記 MO Sトランジスタの閾値及び種類に応じたサブサーキットに置き換え られた MO Sトランジスタの数をカウントする置換えトランジスタ数カウント部 を備えるものである。
これにより、 貫通電流検出対象回路のネットリスト内の、 置き換えられた MO Sトランジスタをカウントすることができ、 該ネットリスト変換処理によって抵 抗素子が揷入されるネットの数を得ることができる。
また、 本発明のネットリスト変換装置は、 静止状態時の貫通電流の検出対象と なるネットリストを指定するネットリスト指定部と、 上記検出対象ネットリスト から、 MO Sトランジスタのゲート端子に接続されているネットを抽出し、 該抽 出したネットを、 閾値の異なる上記 MO Sトランジスタ毎に設けた抽出ネット データベースに保持する第 1ネット抽出部と、 上記検出対象ネットリストから、 サブサーキットの入力端子に接続されているネットを抽出し、 該抽出したネット を、 上記閾値の異なる M〇Sトランジスタ毎に設けた抽出ネットデータベースに 保持する第 2ネット抽出部と、 上記閾値の異なる MO Sトランジスタ毎に設けた 抽出ネットデータベースを元に、 上記検出対象ネットリスト内の、 上記第 1ネッ ト抽出部及び第 2ネット抽出部において抽出されたネットと電源との間、 及び該 抽出されたネットと基準電位との間に、 唯一の抵抗素子名であるものとなる抵抗 素子を挿入する抵抗挿入部と、 を備えるものである。
これにより、 静止状態時の貫通電流検出対象回路が、 アナログ CMO S回路で あっても、 CMO S論理回路であっても、 静止状態で貫通電流が流れる可能性の ある箇所を確実に検出することが可能となる。 また、 該貫通電流が流れる可能性 のある MO Sトランジスタのゲート端子を、 電源—基準電圧間の電圧に固定する ことができる。 さらに、 ネットリストに、 サブサーキットが含まれていても、 該 サブサーキット内の貫通電流が検出される可能性のある箇所を確実に検出するこ とが可能となる。
さらに、 本発明のネットリスト変換装置は、 上記第 1ネット抽出部、 及び第 2 ネット抽出部により抽出され、 上記閾値の異なる MO Sトランジスタ毎に設けた 抽出ネットデータベースに保持されたネットのうち、 該各抽出ネットデータべ一 ス内で重複しているネットを削除する重複ネット削除部を備え、 上記抵抗揷入部 は、 上記重複ネット削除部により重複しているネッ卜が削除された抽出ネットデ —夕ベースを元に、 上記検出対象ネットリスト内の、 上記第 1ネット抽出部及び 第 2ネット抽出部において抽出されたネットと電源との間、 及び該抽出されたネ ットと基準電位との間に、 唯一の抵抗素子名であるものとなる抵抗素子を挿入す るものである。
これにより、 貫通電流検出対象回路のネットリストにおいて、 抵抗素子を揷入 する箇所の重複を防ぐことができ、 上記貫通電流検出対象回路に挿入する抵抗素 子をさらに削減することができる。
さらに、 本発明のネットリスト変換装置は、 上記閾値の異なる MO Sトランジ ス夕毎に設けた上記抽出ネットデ一夕ベースを読み込み、 該抽出ネットデータべ ース毎に、 上記抽出ネットデータべ一ス内に含まれるネットの数をカウントする ネット数カウント部を備えるものである。
これにより、 貫通電流検出対象回路のネットリストから抽出されたネッ卜の数 をカウントすることができ、 該ネットリスト変換処理によって抵抗素子が挿入さ れるネットの数を得ることができる。
また、 本発明の静止状態貫通電流検出方法は、 静止状態時の貫通電流の検出対 象となるネットリストを、 請求の範囲第 1項、 請求の範囲第 1 0項、 または請求 の範囲第 1 4項のいずれかに記載のネットリスト変換方法で、 ネッ卜リスト変換 するネットリスト変換ステップと、 上記ネットリスト変換ステップにより得られ る変換後ネットリストに対して直流解析を施し、 直流解析結果を得る直流解析ス テツプと、 上記直流解析ステップにより得られた直流解析結果を元に、 上記検出 対象ネットリスト内の、 貫通電流が発生する可能性のある MO トランジス夕を 検索するトランジスタ検索ステップと、 を含むものである。
これにより、 静止状態時の貫通電流検出対象回路が、 アナログ C MO S回路で あっても、 CMO S論理回路であっても、 静止状態貫通電流検出する際に、 通常 の直流解析では検出が困難であった貫通電流が発生する可能性のある箇所を容易 に検出することができる。
さらに、 本発明の静止状態貫通電流検出方法は、 上記トランジスタ検索ステツ プは、 上記直流解析結果を元に、 該検出対象ネットリスト内の MO Sトランジス 夕に流れる電流 I I d s Iが、 予め設定した電流閾値 I t hを超えるか否かを判 定し、 上記電流 I I d s Iが上記電流閾値 I t hを超える MO Sトランジスタを 電流貫通 MO Sトランジスタとして、 電流貫通 MO Sトランジスタデ一夕ベース に保持するものである。
これにより、 静止状態時の貫通電流検出対象回路内の、 貫通電流が発生する M O Sトランジスタを検出することが可能となる。
また、 本発明の静止状態貫通電流検出方法は、 静止状態時の貫通電流の検出対 象となるネットリストを、 請求の範囲第 9項、 請求の範囲第 1 1項、 または請求 の範囲第 1 7項のいずれかに記載のネットリスト変換方法で、 ネットリスト変換 するネットリスト変換ステップと、 上記ネットリスト変換ステップにより得 られる変換後ネットリストに対して直流解析を施し、 直流解析結果を得る直流解 析ステップと、 上記直流解析ステップにより得られた直流解析結果を元に、 上記 検出対象ネットリスト内の、 貫通電流が発生する可能性のある MO Sトランジス 夕を検索するトランジスタ検索ステップと、 上記検出対象ネットリストの全貫通 電流を算出する全貫通電流算出ステップと、 を含むものである。
これにより、 静止状態時の貫通電流検出対象回路が、 アナログ CMO S回路で あっても、 CMO S論理回路であっても、 静止状態貫通電流検出する際に、 通常 の直流解析では検出が困難であった貫通電流が発生する可能性のある箇所を容易 に検出することができ、 且つ該貫通電流検出対象回路に発生する貫通電流を算出 することが可能となる。
さらに、 本発明の静止状態貫通電流検出方法は、 上記全貫通電流算出ステップ は、 上記直流解析結果、 及び抽出ネットデータベース内に含まれるネットの数、 もしくはサブサーキットに置き換えられた MO Sトランジスタの数を元に、 上記 MO Sトランジスタの閾値毎に決められた電源、 及び基準電位間に流れる電流か ら、 （抽出ネット数 * ((電源電圧一基準電位） / (挿入抵抗値 * 2 ))、 もしくは、 (置き換えトランジスタ数 * ( (電源電圧一基準電位） / (挿入抵抗値 * 2 ) ) を 減算するものである。
これにより、 静止状態時の貫通電流検出対象回路に発生する貫通電流を、 抽出 ネットデ一夕ベース内に含まれるネットの数、 あるいはサブサ一キットに置き換 えられた MO Sトランジスタの数を元に算出することが可能となる。
また、 本発明の静止状態貫通電流検出方法は、 静止状態時の貫通電流の検出対 象となるネットリストを、 請求の範囲第 1項、 請求の範囲第 1 0項、 または請求 の範囲第 1 4項のいずれかに記載のネットリスト変換方法で、 ネットリスト変換 するネットリスト変換ステップと、 上記ネットリスト変換ステップにより得られ る変換後ネットリストに対して直流解析を施し、 得られた直流解析結果を元に、 該検出対象ネットリスト内の MO Sトランジスタの貫通電流 I I d s Iに関する ヒストグラムを作成するヒストグラム作成ステップと、 を含むものである。
これにより、 静止状態時の貫通電流検出対象回路内の、 貫通電流が発生する可 能性のある箇所を視覚的に検出することができる。 また、 本発明の静止状態貫通電流検出装置は、 静止状態時の貫通電流の検出対 象となるネットリストを、 請求の範囲第 1 9項、 請求の範囲第 2 2項、 または請 求の範囲第 2 4項のいずれかに記載のネットリスト変換装置によりネットリスト 変換するネットリスト変換部と、 上記ネットリスト変換部で得られる変換後ネッ トリストに対して直流解析を施し、 直流解析結果を得る直流解析部と、 上記直流 解析部で得られた直流解析結果を元に、 上記検出対象ネットリスト内の、 貫通電 流が発生する可能性のある MO Sトランジスタを検索するトランジスタ検索部と、 を備えるものである。
これにより、 静止状態時の貫通電流検出対象回路が、 アナログ CMO S回路で あっても、 C MO S論理回路であっても、 静止状態貫通電流検出する際に、 通常 の直流解析では検出が困難であった貫通電流が発生する可能性のある箇所を容易 に検出することができる。
また、 本発明の静止状態貫通電流検出装置は、 静止状態時の貫通電流の検出対 象となるネットリストを、 請求の範囲第 2 1項、 請求の範囲第 2 3項、 または請 求の範囲第 2 6項のいずれかに記載のネットリスト変換装置によりネットリスト 変換するネットリスト変換部と、 上記ネットリスト変換部で得られる変換後ネッ トリストに対して直流解析を施し、 直流解析結果を得る直流解析部と、 上記直流 解析部で得られた直流解析結果を元に、 上記検出対象ネットリスト内の、 貫通電 流が発生する可能性のある MO Sトランジスタを検索するトランジスタ検索部と、 上記検出対象ネットリストの全貫通電流を算出する全貫通電流算出部と、 を備え るものである。
これにより、 静止状態時の貫通電流検出対象回路が、 アナログ CMO S回路で あっても、 CMO S論理回路であっても、 静止状態貫通電流検出する際に、 通常 の直流解析では検出が困難であった貫通電流が発生する可能性のある箇所を容易' に検出することができ、 さらに、 該貫通電流検出対象回路に発生する貫通電流を 算出することが可能となる。
また、 本発明の静止状態貫通電流検出装置は、 静止状態時の貫通電流の検出対 象となるネットリストを、 請求の範囲第 1 9項、 請求の範囲第 2 2項、 または請 求の範囲第 2 4項のいずれかに記載のネットリスト変換装置によりネットリ スト変換するネットリスト変換部と、 上記ネットリスト変換部で得られる変換後 ネットリストに対して直流解析を施し、 得られた直流解析結果を元に、 該検出対 象ネットリスト内の MO Sトランジスタの貫通電流 I I d s Iに関するヒストグ ラムを作成するヒストグラム作成部と、 を備えるものである。
これにより、 静止状態時の貫通電流検出対象回路内の、 貫通電流が発生する可 能性のある箇所を視覚的に検出することができる。
また、 本発明のプログラムは、 コンピュータに、 静止状態時の貫通電流の検出 対象となるネットリストに対してネットリスト変換処理を実行させるためのネッ トリスト変換プログラムであって、 上記ネットリスト変換プログラムは、 上記検 出対象ネットリストを指定するネットリスト指定ステップと、 上記検出対象ネッ トリストから、 MO Sトランジスタのゲート端子に接続されているネットを抽出 し、 該抽出したネットを、 閾値の異なる上記 MO Sトランジスタ毎に設けた抽出 ネットデ一夕べ一スに保持するネット抽出ステップと、 上記閾値の異なる MO S トランジスタ毎に設けた抽出ネットデータベースを元に、 上記検出対象ネットリ スト内の、 上記抽出された MO Sトランジスタのゲート端子に接続されているネ ットと該 MO Sトランジスタの閾値毎に決められた電源との間、 及び該抽出され たネットと基準電位との間に、 唯一の抵抗素子名であるものとなる抵抗素子を揷 入する抵抗挿入ステップと、 を含むものである。
これにより、 静止状態時の貫通電流検出対象回路が、 アナログ CMO S回路で あっても、 CMO S論理回路であっても、 コンピュータにより、 静止状態で貫通 電流が流れる可能性のある箇所を確実に検出して、 該貫通電流が流れる可能性の ある MO Sトランジスタのゲート端子を、 電源一基準電圧間の電圧に固定するこ とができる。
また、 本発明のプログラムは、 コンピュータに、 静止状態時の貫通電流の検出 対象となるネットリストに対してネットリスト変換処理を実行させるためのネッ トリスト変換プログラムであって、 上記ネットリスト変換プログラムは、 上記検 出対象ネットリストを指定するネットリスト指定ステップと、 上記検出対象ネッ トリスト内の MO Sトランジスタを、 該 MO Sトランジスタの閾値及び種類に応 じたサブサーキッ卜に置き換えるサブサーキット置換えステップと、 上記検出 対象ネッ卜リストに、 上記置き換えたサブサ一キッ卜のサブサーキット情報を追 加するサブサーキット追加ステップと、 を含むものである。
これにより、 静止状態時の貫通電流検出対象回路が、 アナログ CMO S回路で あっても、 CMO S論理回路であっても、 コンピュータにより、 静止状態で貫通 電流が流れる可能性のある箇所を確実に検出して、 該貫通電流が流れる可能性の ある MO Sトランジスタのゲート端子を、 電源—基準電圧間の電圧に固定するこ とができる。さらに、上記プログラムにより変換された変換後のネットリストは、 変換前のネットリストが維持されたまま、 該ネットリスト内に抵抗素子が追加さ れていくので、 変換後のネットリストから、 上記検出対象回路の回路構成がわか りやすいという効果もある。
また、 本発明のプログラムは、 コンピュータに、 静止状態時の貫通電流の検出 対象となるネットリストに対してネットリスト変換処理を実行させるためのネッ トリスト変換プログラムであって、 上記ネットリスト変換プログラムは、 上記検 出対象ネットリストを指定するネットリスト指定ステップと、 上記検出対象ネッ トリストから、 MO Sトランジスタのゲート端子に接続されているネットを抽出 し、 該抽出したネットを、 閾値の異なる上記 MO Sトランジスタ毎に設けた抽出 ネットデ一夕ベースに保持する第 1ネット抽出ステップと、 上記検出対象ネット リストから、 サブサーキットの入力端子に接続されているネットを抽出し、 該抽 出したネットを、 上記閾値の異なる MO Sトランジスタ毎に設けた抽出ネットデ —夕べ一スに保持する第 2ネット抽出ステップと、 上記閾値の異なる MO Sトラ ンジス夕毎に設けた抽出ネットデータベースを元に、 上記検出対象ネットリスト 内の、 上記第 1ネット抽出ステップ及び第 2ネット抽出ステップにおいて抽出さ れたネットと電源との間、 及び該抽出されたネットと基準電位との間に、 唯一の 抵抗素子名であるものとなる抵抗素子を挿入する抵抗挿入ステップと、 を含むも のである。
これにより、 静止状態時の貫通電流検出対象回路が、 アナログ CMO S回路で あっても、 CMO S論理回路であっても、 コンピュータにより、 静止状態で貫通 電流が流れる可能性のある箇所を確実に検出して、 該貫通電流が流れる可能性の ある MO Sトランジスタのゲート端子を、 電源—基準電圧間の電圧に固定 することができる。 さらに、 上記対象回路のネットリストに、 サブサ一キットが 含まれていても、 コンピュータにより、 該サブサーキット内の貫通電流が検出さ れる可能性のある箇所を確実に検出することが可能となる。
また、 本発明のプログラムは、 コンピュータに、 静止状態時の貫通電流の検出 対象となるネットリストに対して静止状態貫通電流検出処理を実行させるための 静止状態貫通電流検出プログラムであって、 上記静止状態貫通電流検出プログラ ムは、 上記検出対象ネットリストを、 '請求の範囲第 1項、 請求の範囲第 1 0項、 または請求の範囲第 1 4項のいずれかに記載のネットリスト変換方法で、 ネット リスト変換するネットリスト変換ステップと、 上記ネットリスト変換ステップに より得られる変換後ネットリストに対して直流解析を施し、 直流解析結果を得る 直流解析ステップと、上記直流解析ステップにより得られた直流解析結果を元に、 上記検出対象ネットリスト内の、 貫通電流が発生する可能性のある MO Sトラン ジス夕を検索するトランジス夕検索ステツプと、 を含むものである。
これにより、 静止状態時の貫通電流検出対象回路が、 アナログ CMO S回路で あっても、 CMO S論理回路であっても、 静止状態貫通電流検出する際に、 通常 の直流解析では検出が困難であった貫通電流が発生する可能性のある箇所を、 コ ンピュー夕により容易に検出することができる。
また、 本発明のプログラムは、 コンピュータに、 静止状態時の貫通電流の検出 対象となるネッ卜リストに対して静止状態貫通電流検出処理を実行させるための 静止状態貫通電流検出プログラムであって、 上記静止状態貫通電流検出プロダラ ムは、 上記検出対象ネットリストを、 請求の範囲第 9項、 請求の範囲第 1 1項、 または請求の範囲第 1 7項のいずれかに記載のネットリスト変換方法で、 ネッ卜 リスト変換するネットリスト変換ステップと、 上記ネットリスト変換ステップに より得られる変換後ネットリストに対して直流解析を施し、 直流解析結果を得る 直流解析ステツプと、上記直流解析ステツプにより得られた直流解析結果を元に、 上記検出対象ネットリスト内の、 貫通電流が発生する可能性のある M〇 S卜ラン ジス夕を検索するトランジスタ検索ステップと、 上記検出対象ネットリストの全 貫通電流を算出する全貫通電流算出ステップと、 を含むものである。
ί Λ^ι これにより、 静止状態時の貫通電流検出対象回路が、 アナログ CMO S回路で あっても、 CMO S論理回路であっても、 静止状態貫通電流検出する際に、 通常 の直流解析では検出が困難であった貫通電流が発生する可能性のある箇所を、 コ ンピュ一夕により容易に検出すると共に、 該貫通電流検出対象回路に発生する貫 通電流を、 コンピュータにより算出することが可能となる。
また、 本発明のプログラムは、 コンピュータに、 静止状態時の貫通電流の検出 対象となるネットリストに対して静止状態貫通電流検出処理を実行させるための 静止状態貫通電流検出プログラムであって、 上記静止状態貫通電流検出プロダラ ムは、 上記検出対象ネットリストを、 請求の範囲第 1項、 請求の範囲第 1 0項、 または請求の範囲第 1 4項のいずれかに記載のネットリスト変換方法で、 ネット リスト変換するネットリスト変換ステップと、 上記ネットリスト変換ステップに より得られる変換後ネットリストに対して直流解析を施し、 得られた直流解析結 果を元に、 該検出対象ネットリスト内の MO Sトランジスタの貫通電流 l i d s Iに関するヒストグラムを作成するヒストグラム作成ステップと、 を含むもので ある。
これにより、 コンピュータで、 静止状態時の貫通電流検出対象回路内に発生す る貫通電流に関するヒストグラムを作成することができ、 該貫通電流検出対象回 路内の、貫通電流が発生する可能性のある篚所を視覚的に検出することができる。 図面の簡単な説明
第 1図は、 本発明の実施の形態 1におけるネッ卜リスト変換装置の構成を示す 図である。
第 2図は、 本発明の実施の形態 1のネットリスト変換装置によるネットリスト 変換処理の一連の流れを示す図である。
第 3図は、 本発明の実施の形態 1のネットリスト変換装置によるネットリスト 変換処理の、 ネッ卜抽出処理の詳細な流れを示す図である。
第 4図は、 本発明の実施の形態 1のネットリスト変換装置によるネットリスト 変換処理の、 抵抗挿入処理の詳細な流れを示す図である。 第 5 ( a ) 図は、 本発明の実施の形態 1のネットリスト変換装置によりネット リスト変換処理される対象回路のネットリストを示す図である。
第 5 ( b ) 図は、 本発明の実施の形態 1にかかるネットリスト変換装置のネッ ト抽出部により抽出される抽出ネットデータベースと抵抗素子名データベースと を示す図である。
第 5 ( c ) 図は、 本発明の実施の形態 1にかかるネットリスト変換装置により ネットリスト変換処理した変換後ネットリストと、 変換処理後における抵抗素子 名データベースとを示す図である。
第 6図は、 本発明の実施の形態 1にかかるネットリスト変換装置によりネット リスト変換処理した変換後ネットリストの回路図である。
第 7図は、 本発明の実施の形態 2にかかるネットリスト変換装置の構成を示す 図である。
第 8図は、 本発明の実施の形態 2のネットリスト変換装置によるネットリスト 変換処理の一連の流れを示す図である。
第 9図は、 本発明の実施の形態 2のネットリスト変換装置によるネットリスト 変換処理の、 重複ネット削除処理の詳細な流れを示す図である。
第 1 0 ( a ) 図は、 本発明の実施の形態 2にかかるネットリスト変換装置のネ ット抽出部により抽出される抽出ネットデ一夕ベースと抵抗素子名データベース を示す図である。
第 1 0 ( b ) 図は、 本発明の実施の形態 2にかかるネットリスト変換装置の重 複ネット削除部により処理された後の抽出ネットデータベースを示す図である。 第 1 0 ( c ) 図は、 本発明の実施の形態 2にかかるネットリスト変換装置によ りネットリスト変換処理した変換後ネットリストと、 変換処理後における抵抗素 子名データベースとを示す図である。
第 1 1図は、 本発明の実施の形態 2にかかるネットリスト変換装置によりネッ トリスト変換処理した変換後ネットリストの回路図である。
第 1 2図は、 本発明の実施の形態 3にかかるネットリスト変換装置の構成を示 す図である。
第 1 3図は、 本発明の実施の形態 3のネットリスト変換装置によるネットリス ト変換処理の一連の流れを示す図である。
第 1 4図は、 本発明の実施の形態 3のネットリスト変換装置によるネットリス 卜変換処理の、 抽出ネット数カウント処理の詳細な流れを示す図である。
第 1 5図は、 本発明の実施の形態 3におけるネットリスト変換装置の抽出ネッ ト数カウント部で抽出される、 抽出ネット数保持部を示す図である。
第 1 6図は、 本発明の実施の形態 4におけるネットリスト変換装置の構成を示 す図である。
第 1 7図は、 本発明の実施の形態 4のネットリスト変換装置によるネットリス ト変換処理の一連の流れを示す図である。
第 1 8図は、 本発明の実施の形態 4のネットリスト変換装置によるネットリス ト変換処理の、 トランジスタ置換え処理の詳細な流れを示す図である。
第 1 9図は、 本発明の実施の形態 4のネットリスト変換装置によるネットリス ト変換処理の、 サブサーキット追加処理の詳細な流れを示す図である。
第 2 0図は、 本発明の実施の形態 4にかかるネットリスト変換装置によりネッ トリスト変換処理した変換後ネットリストと、 変換処理後の置換えトランジスタ 数保持部とを示す図である。
第 2 1図は、 本発明の実施の形態 4にかかるネットリスト変換装置によりネッ トリスト変換処理した変換後ネットリストの回路図である。
第 2 2図は、 本発明の実施の形態 5にかかるネットリスト変換装置の構成を示 す図である。
第 2 3図は、 本発明の実施の形態 5のネットリスト変換装置によるネットリス ト変換処理の一連の流れを示す図である。
第 2 4図は、 本発明の実施の形態 5のネットリスト変換装置によるネットリス ト変換処理の、 第 2ネット抽出処理の詳細な流れを示す図である。
第 2 5図は、 本発明の実施の形態 5のネットリスト変換装置によるネットリス ト変換処理の、 抵抗挿入処理の詳細な流れを示す図である。
第 2 6 ( a) 図は、 本発明の実施の形態 5のネットリスト変換装置によりネッ トリスト変換処理される対象回路のネットリストを示す図である。
第 2 6 ( b ) 図は、 本発明の実施の形態 5にかかるネットリスト変換装置の第 1ネット抽出部により抽出される抽出ネットデータベースと抵抗素子名デ一夕べ
—スとを示す図である。
第 2 6 ( c ) 図は、 本発明の実施の形態 5にかかるネットリスト変換装置のサ ブサ一キットデータベース、 及び第 2ネット抽出部により抽出される抽出ネット データベースを示す図である。
第 2 6 ( d) 図は、 本発明の実施の形態 5にかかるネットリスト変換装置の重 複ネット削除部により処理された後の抽出ネットデータベースを示す図である。 第 2 6 ( e ) 図は、 本発明の実施の形態 5にかかるネットリスト変換装置の抽 出ネット数保持部を示す図である。
第 2 6 ( f ) 図は、 本発明の実施の形態 5にかかるネットリスト変換装置によ りネットリスト変換処理した変換後ネットリストと、 変換処理後における抵抗素 子名データベースとを示す図である。
第 2 7図は、 本発明の実施の形態 6にかかる静止状態貫通電流検出装置の構成 を示す図である。
第 2 8図は、 本発明の実施の形態 6の静止状態貫通電流検出装置による静止状 態貫通電流検出処理の一連の流れを示す図である。
第 2 9図は、 本発明の実施の形態 6の静止状態貫通電流検出装置による静止状 態貫通電流検出処理の、 トランジスタ検索処理の詳細な流れを示す図である。 第 3 0図は、 本発明の実施の形態 7にかかる静止状態貫通電流検出装置の構成 を示す図である。
第 3 1図は、 本発明の実施の形態 7の静止状態貫通電流検出装置による静止状 態貫通電流検出処理の一連の流れを示す図である。
第 3 2図は、 本発明の実施の形態 7の静止状態貫通電流検出装置による静止状 態貫通電流検出処理の、 全貫通電流算出処理の詳細な流れを示す図である。 第 3 3図は、 本発明の実施の形態 8にかかる静止状態貫通電流検出装置の構成 を示す図である。
第 3 4図は、 本発明の実施の形態 8の静止状態貫通電流検出装置による静止状 態貫通電流検出処理の一連の流れを示す図である。
第 3 5図は、 本発明の実施の形態 8の静止状態貫通電流検出装置による静止 状態貫通電流検出処理の、 I IDS Iヒストグラム作成処理の詳細な流れを示す 図である。
第 36 (a) 図は、 本発明の実施の形態 8における静止状態貫通電流検出装置 の、 i IDS Iヒストグラム作成部によって得られるトランジスタ I IDS Iデ —夕ベースを示す図である。
第 36 (b) 図は、 本発明の実施の形態 8における静止状態貫通電流検出装置 の、 I IDS Iヒストグラム作成部によって得られるトランジスタ I IDS Iデ —夕べ一スにより得られるヒストグラムを示す図である。
第 37 (a) 図は、 本発明を説明するための回路例である。
第 37 (b) 図は、 本発明を説明するための回路例である。
第 38図は、 従来の課題を説明するための回路例である。 発明を実施するための最良の形態
本発明においては、 対象回路のネットリストを変換し、 該変換後のネットリス トに対して直流解析シミュレーションを実施することにより、 該対象回路の静止 状態貫通電流を検出する。 従って、 以下に示す実施の形態では、 まずネットリス ト変換装置について図面を参照しながら説明した後、 該各ネットリスト変換装置 を用いた静止状態貫通電流検出装置について説明する。 なお、 以下の説明に記載 されているネットリストは S P I CE形式のネットリストであるとして説明を行 う。
(実施の形態 1)
以下、 第 1図〜第 6図を用いて、 本発明の実施の形態 1におけるネットリスト 変換装置について説明する。
まず、 第 1図を用いて、 本実施の形態 1に係るネットリスト変換装置 10の構 成について説明する。 第 1図は、 本実施の形態 1におけるネットリスト変換装置 の構成を示す図である。
第 1図において、 ネットリスト変換装置 10は、 ネットリスト指定部 11と、 ネット抽出部 12と、 抵抗挿入部 13と、 メモリ 17とからなるものである。 より詳細に述べると、 上記ネットリスト指定部 11は、 ネットリストデータべ —ス 1 4に予め保持されているネットリストから、 静止状態時の貫通電流検出対 象となる変換対象回路のネットリスト (以下、 「対象ネットリスト」 と称す)を指定 するものであり、 上記ネット抽出部 1 2は、 上記ネットリスト指定部 1 1により 指定された対象ネットリストをネットリストデータべ一ス 1 4より読出し、 該読 出した対象ネットリストから、 MO Sトラジス夕のゲ一卜端子に接続されている ネットと、 該ネットリスト内にある抵抗の抵抗素子名とを抽出するものである。 そして、 上記抵抗揷入部 1 3は、 上記ネット抽出部 1 2により上記対象ネットリ スト内から抽出された MO Sトランジスタのゲート端子に接続されているネット と、 該 MO Sトランジスタの閾値毎に決められた電源との間、 及び上記ネット抽 出部 1 2により抽出された MO Sトランジスタのゲート端子に接続されているネ ットと、 基準電位との間に、 抵抗素子を揷入するものである。 そして、 上記メモ リ 1 7は、 上記ネットリストデータベース 1 4と、 上記ネット抽出部 1 2により 抽出された MO Sトランジスタのゲート端子に接続されているネットを該抽出さ れた MO Sトランジスタの閾値毎に保持する抽出ネットデータベース 1 5と、 上 記ネット抽出部 1 2により抽出された抵抗素子名を保持する抵坊素子名データべ —ス 1 6とを含むものである。
次に、 第 2図〜第 6図を用いて、 上述した構成を有する本実施の形態 1のネッ トリスト変換装置 1 0の動作について説明する。 なおここでは、 上述した第 3 7 ( a) , ( b ) 図の両回路の静止状態貫通電流を検出するために、 これらの回路の ネットリストを変換する場合を例に挙げて説明する。
第 2図は、 本実施の形態 1にかかるネットリスト変換装置によるネットリスト 変換処理の一連の流れを示す図であり、 第 3図は、 第 2図に示すネットリスト変 換処理内の、 ネット抽出処理の詳細な流れを示す図であり、 第 4図は、 第 2図に 示すネットリスト変換処理の、 抵抗挿入処理の詳細な流れを示す図である。 そし て、 第 5 ( a ) 図は、 本実施の形態 1にかかるネットリスト変換装置によって、 ネットリスト変換される対象回路 （ここでは、 第 3 7 ( a) , ( b ) 図に示す回路） のネットリストを示す図であり、 第 5 ( b ) 図は、 本実施の形態 1にかかるネッ トリスト変換装置の抽出ネット部で抽出される、 抽出ネットデ一夕べ一スと抵抗 素子名デ一夕ベースを示す図であり、 第 5 ( c ) 図は、 本実施の形態 1にかかる ネットリスト変換装置において、 第 5 ( a ) 図に示すネットリストをネットリス ト変換処理した変換後ネットリストと、 変換処理後における抵抗素子名データべ ースを示す図であり、 第 6図は、 第 5 ( c ) 図に示す変換後ネットリストの回路 図である。
まず、 ユーザが、 ネットリスト指定部 1 1により、 静止状態時の貫通電流を検 出する対象となる対象ネットリストを指定すると (第 2図のステップ S 1 1 0 )、 次に、 ネット抽出部 1 2において、 第 5 ( a ) 図に示す対象ネットリスト内の、 MO Sトランジスタのゲート端子に接続されたネットを抽出するネット抽出処理 が行われる （第 2図のステップ S 1 2 0 )。
以下、 第 3図を用いて、 上記ネット抽出処理について詳細に述べる。
まず、 ネットリスト指定部 1 1で指定された、 第 5 ( a) 図の対象ネットリス トを、先頭行より 1行ずつ順次読み込みを行う （第 3図のステップ S 1 2 1 )。な お、 ネットリスト内において、 1素子の記述が複数行にわたって記述される場合 があるが、 この場合、 次行の先頭文字が "+ " で始まっているか否かを判定し、 次行の先頭文字が "+ "で始まっている場合、 読み込んだ行と次行を順次結合す ることで同機能を得ることができる。
次に、 上記ステップ S 1 2 1において読み込んだ行が、 MO Sトランジスタに 関する記述か否かを判定する （第 3図のステップ S 1 2 2 )。 ここでは、読み込ん だ行の先頭文字が "M"で始まっているか否かを判定することで、 読み込んだ行 が MO Sトランジスタであるか否かを判定する。 すなわち、 読み込んだ行の先頭 文字が "M"で始まっていれば、 MO Sトランジスタに関する記述であると判定 して、 次のステップ S 1 2 3を実施し、 そうでないと判定された場合、 ステップ S 1 2 4を実施する。
そして上記ステップ S 1 2 2において、 読み込んだ行が MO Sトランジスタで あると判定された場合、 該読み込んだ行の第 6文字列、 つまり MO Sトランジス 夕のモデル名より、 M〇Sトランジスタの閾値を判定する。 ここで、 M〇Sトラ ンジス夕の閾値を判定する理由は、 近年の MO Sトランジスタが、 1つのプロセ ス上に数種類もの耐圧を持つ、 つまり 1つのプロセス上に数種類の閾値を持つ M O Sトランジスタを形成しているため、 該ネットリスト内の MO Sトランジスタ 毎に、 該 MOSトランジスタの閾値に応じた電源電圧を供給する必要があるから である。
そして、 このようにして、 読み込んだ行の MOSトランジスタの閾値を判定し た後、 今度はその同じ行の第 3文字列、 つまり MOSトランジスタのゲート電極 に接続されているネットを検出し、 この検出したネットを、 抽出ネットデータべ ース 15の、 上記 MOSトランジスタの閾値毎に設けられている抽出ネットデー 夕ベース 151〜152 (第 5 (b) 図参照） のうち、 対応する抽出ネットデー 夕べ一スに追加する （第 3図のステップ S 123)。
そしてこの後、 上記読み込んだ行が、 抵抗素子に関する記述か否かを判定する (第 3図のステップ S 124)。 ここでは、 読み込んだ行の先頭文字が "R"で始 まっているか否かを判定することで、 読み込んだ行が抵抗素子であるか否かを判 定する。 すなわち、 読み込んだ行の先頭文字が "R" で始まっていれば、 抵抗素 子に関する記述であると判定して、 次のステップ S 125を実施し、 そうでない と判定された場合、 ステップ S 126を実施する。
上記ステツプ S 124において、 読み込んだ行が抵抗素子であると判定された 場合、 該抵抗素子名を抵抗素子名データベース 16に追加する.（第 3図のステツ プ S 125)。
この後、 上記読み込んだ行が最終行か否かを判定し （第 3図のステップ S 12 6)、最終行であれば処理を終了し、そうでなければ上記ステップ S 121に戻つ て、 上述した処理を繰り返す。
このような処理を行うことにより、第 5 (a)図に示す対象ネットリストから、 第 5 (b) 図に示すような抽出ネットデータべ一ス 15、 及び抵抗素子名データ ベース 16が得られる。 なお、 ここでは、 対象ネットリスト内の MOSトランジ ス夕には、 閾値が AVDDと VDDの 2種類あるため、 抽出ネットデータベース 15には、 閾値 AVDDの抽出ネットデータベース 151と、 閾値 VDDの抽出 ネットデ一夕ベース 152とが存在する。
上述したように、 上記ネット抽出処理のステップ S 126において、 読み込ん だ行が最終行であると判定された場合、 上記ネット抽出処理において抽出したネ ットと電源間、 及び該抽出したネットと基準電位間とを結ぶ抵抗素子を、 上記ネ ットリストに挿入する抵抗挿入処理に移行する （第 2図のステップ S 130)。 以下、 第 4図を用いて、 上記抵抗挿入処理について詳細に述べる。
上記ネット抽出部 12により、 MOSトランジスタの閾値毎に抽出された抽出 ネットデータベース 15に保存されている全てのネットと、 MOSトランジスタ の閾値毎に決められた電源間、 及び上記抽出ネットデータベース 15に保存され ている全てのネットと、. 基準電位間に、 抵抗を挿入する （第 4図のステップ S 1 31)。 このとき、上記対象ネットリストに挿入する抵抗の素子名は、抵抗素子名 データベース 16内を検索し、 唯一の抵抗素子名となるようにする。 例えば、 抵 抗素子名データべ一ス 16内の抵抗素子を辞書順に並べたとき最も大きい （辞書 の最終ページに近い） 抵抗素子名の末尾に数字の "000" を追加し、 上記ステ ップ S 131において抵抗素子を追加する度に、 上記抵抗素子名に対して該抵抗 素子名の末尾に追加した数字を " 1 "づっィンクリメントすることで、 唯一の抵 抗素子名を得るようにする。 そして、 上記ステップ S 131において揷入した抵 抗素子の抵抗素子名を抵抗素子名データべ一ス 16に追加する。 これを繰り返す ことにより、 ネットリストを変換する。 なお、 ネットリストに挿入する抵抗は他 の回路の動作に支障をきたさない程度の高抵抗 (数 GO hm〜数百 TO hm程度） を揷入する。
このような処理を行うことにより、 第 5 (a) 図の対象ネットリストから、 第 5 (c) 図に示す変換後のネットリスト 18と、 ネットリストに追加された抵抗 が追加された抵抗素子名デ一タベース 16' が得られる。
次に、 第 5図に示すネットリストの例を用いて、 本実施の形態 1にかかるネッ トリスト変換装置 10の動作について更に詳しく説明する。
まず、 ュ一ザは、 ネットリスト指定部 11により、 第 5 (a) 図に示す対象ネ ットリストを指定する。 次に、 ネット抽出部 12において、 上記対象ネットリス トカ、ら、 変換対象であるネットを抽出する。 この際、 上記ネット抽出部 12は、 第 5 (a)図に示す対象ネットリストの先頭行より 1行ずつ順次読み込みを行う。 そして、 読み込んだ行の先頭文字が "M" で始まっているか否かを判定し （第 5 (a)図の下線部)、読み込んだ行が MOSトランジスタに関する記述か否かを判 定する。 第 5 (a) 図においては、 1、 2、 6、 7、 11、 12、 17、 18行 目が M O Sトランジスタに関する記述であると判定される。
そして、 読み込んだ行の第 6文字列 （第 5 (a) 図の太字下線部)、 つまり MO Sトランジスタのモデル名より、 MOSトランジスタの閾値を判定す.る。第 5 (a) 図においては、 p chhv t；、 nchhv tであれば、 閾値の高い （HVT) M OSトランジスタ、 p c h l v t、 nch l v tであれば、 閾値の低い （LVT) MOSトランジスタであると判定する。
同時に、 その読み込んだ行の第 3文字列 （第 5 (a) 図の 1、 2、 6、 7、 1 1、 12、 17、 18行目太字下線斜字体部)、 つまり MOSトランジスタのゲ一 ト電極に接続されているネットを検出し、 そのネットを、 MOSトランジスタの 閾値毎に設けた抽出ネットデータべ一ス 15に追加する。 第 5 (a) 図の対象ネ ットリストの HVTMOSトランジスタの抽出ネットデータベースは、第 5 (b) 図中の抽出ネットデ一夕べ一ス： AVDD 151がそれに相当するものであり、 また、 第 5 (a) 図の対象ネットリストの LVTMOSトランジスタの抽出ネッ トデータベースは、 第 5 (b) 図中の抽出ネットデータベース： VDD 152が それに相当する。 なお、 第 5 (b) 図中に記載されているセミコロンの後の文字 列は、 ネットリスト内の階層構造を示している。
次に、 上記ネット抽出部 12によって読み込んだ行の先頭文字が "R" で始ま つているか否かを判定し （第 5 (a) 図の 3行目下線部)、 読み込んだ行が抵抗素 子に関する記述か否かを判定する。 第 5 (a) 図のネットリストにおいては、 3 行目が抵抗素子に関する記述であると判定される。
そして、 読み込んだ行の第 1文字列 （第 5 (a) 図の 3行目太字下線斜字体部)、 つまり抵抗素子の抵抗素子名を抵抗素子名データベース 16に追加する。 第 5 (a) 図においては、 第 5 (b) 図中の抵抗素子名データベース 16がそれに相 当する。
第 5 (a) 図の対象ネットリストを最終行まで読み込んだら、 抵抗揷入部 13 により、 上記ネット抽出部 12で抽出したネットと電源間、 及びネット抽出部 1 2で抽出したネットと基準電位間を結ぶ抵抗素子を、 該対象ネットリストに挿入 する。 第 5 (b) 図に示されている、 抽出ネットデ一夕ベース： AVDD 151 の例では、 データベースに登録されているネットと電源 AVDD間、 及びデータ ベースに登録されているネットと基準電位間、 また、 抽出ネットデータベース：
VDD 152の例では、 データベースに登録されているネッ卜と電源 VDD間、 及びデータべ一スに登録されているネットと基準電位間に、 それぞれ抵抗素子を 揷入することになる。 すなわち、 第 5 (c) 図に示される変換後ネットリスト 1 8の 14〜： 17、 24〜27、 30〜37行目が、 該対象ネットリス卜に揷入さ れた抵抗素子に相当する。 このとき、 挿入する抵抗の素子名は、 抵抗素子名デー 夕ベース 16内を検索し、 唯一の抵抗素子名とする。 また、 前述のようにして対 象ネットリストに挿入した抵抗素子の抵抗素子名は、 順次、 抵抗素子名デ一夕べ ース 16に追加していく （第 5 (c) 図の抵抗素子名データベース 16')。 これ を繰り返すことにより、 対象回路のネットリストを変換していく。
このようなネットリスト変換処理により得られる変換後ネットリストの回路図 は、 第 6図の回路 3711, 3712に示すものとなる。 なお、 第 6図では、 図 を簡略化するため、 ΟΡ 1、 及び TBUF 1内に挿入される抵抗は図示していな いが、 実際には ΟΡ 1、 及び TBUF 1それぞれに 4つづつ抵抗が挿入されるこ ととなる。
以上のように、 本実施の形態 1によれば、 変換対象である回路の MOSトラン ジス夕のゲート端子に抵抗を揷入するように、 該対象回路のネットリストを変換 するようにしたので、 該対象回路がアナログ CMOS回路であっても、 CMOS 論理回路であっても、 MOSトランジスタのゲート端子が不定状態の場合には、 上記挿入した抵抗素子が、 MOSトランジスタのゲート端子と電源間、 及び MO Sトランジスタのゲート端子と基準電位間で、 カレアップ抵抗 ·プルダウン抵抗 として働くこととなり、 この結果、 静止状態で貫通電流が流れる可能性がある M 〇 Sトランジスタのゲート端子を電源一基準電圧間の電圧に固定することができ る。 そしてこのことは、 後述する静止状態貫通電流検出装置において、 従来の直 流解析シミュレ一ションでは検出することが困難であった貫通電流を確実に検出 することを可能とする。
また、 本実施の形態 1によれば、 上記対象ネットリストから MOSトランジス. 夕を検出し、 該 MOSトランジスタのゲート端子に接続されているネットを抽出 して、 該ネットに抵抗を挿入するようにしたので、 対象回路内の貫通電流が発 生する疑いのあるトランジスタを確実に検出することができ、 この結果、 後述す る静止状態貫通電流検出装置において、 従来の直流解析シミュレ一ションでは検 出することが困難であった貫通電流を確実に検出することができる。
(実施の形態 2 )
以下、 第 7図〜第 1 1図を用いて、 本実施の形態 2にかかるネットリスト変換 装置について説明する。
上記実施の形態 1においては、 ネット抽出部で、 対象回路のネットリストから 貫通電流が発生する可能性のある MO Sトランジスタのゲート端子を全て抽出し、 抵抗揷入部にて、 該抽出したネットと電源間、 及び抽出したネットと基準電位間 を結ぶように抵抗を挿入するようにしたが、 本実施の形態 2においては、 さらに 重複ネット削除部を設け、 上記ネット抽出部において抽出されたネットのうち、 重複するものは削除するようにするものである。
まず、 第 7図を用いて、 本実施の形態 2に係るネットリスト変換装置 2 0の構 成について説明する。 第 7図は、 本実施の形態 2におけるネットリスト変換装置 の構成を示す図である。
第 7図において、 ネットリスト変換装置 2 0は、 ネットリスト指定部 1 1と、 ネット抽出部 1 2と、 抵抗挿入部 1 3と、 '重複ネット削除部 2 1と、 ネットリス トデータべ—ス 1 4、 抽出ネットデータベース 2 5、 及び抵抗素子名データべ一 ス 2 6を含むメモリ 2 7と、 からなるものである。 より詳細に述べると、 上記重 複ネット削除部 2 1は、上記ネット抽出部 1 2において抽出されたネットのうち、 重複しているネットを削除し、 新たな抽出ネットデータベース 2 5を出力するも のである。 なお、 そのほかの構成は、 上記実施の形態 1と同様であるため、 ここ では説明を省略する。 .
次に、 第 8図〜第 1 1図を用いて、 上述した構成を有する本実施の形態 2のネ ットリスト変換装置 2 0の動作について説明する。 なおここでは、 上述した第 3
7 ( a ) , ( b ) 図の両回路のネットリスト （第 5 ( a ) 図に示す対象ネットリス ト） を変換する場合を例に挙げて説明する。
第 8図は、 本実施の形態 2にかかるネットリス卜変換装置によるネットリスト 変換処理の一連の流れを示す図であり、 第 9図は、 第 8図に示すネットリスト変 換処理の、重複ネット削除処理の詳細な流れを示す図である。そして、第 1 0 ( a ) 図は、 本実施の形態 2にかかるネットリスト変換装置の抽出ネット部で抽出され る、 抽出ネットデータベースと抵抗素子名データベースを示す図であり、 第 1 0 ( b) 図は、 本実施の形態 2にかかるネットリスト変換装置において、 第 5 ( a ) 図に示すネットリストをネットリスト変換処理した変換後ネットリストと、 ネッ トリスト変換処理後の抵抗素子名データベースの内容を示す図であり、 第 1 1図 は、 第 1 0 ( c ) 図に示す変換後ネットリストの回路図である。 ·
まず、 ユーザが、 ネットリスト指定部 1 1により、 静止状態時の貫通電流を検 出する対象となる対象ネットリストを指定すると（第 8図のステップ S 1 1 0 )、 次に、 ネット抽出部 1 2において、 第 5 ( a ) 図に示す対象ネットリスト内の、 MO Sトランジスタのゲート端子に接続されたネットを抽出するネット抽出処理 が行われる （第 8図のステップ S 1 2 0 )。 この処理の詳細については、上記実施 の形態 1において第 3図を用いて述べたものと同様であるため、 ここでは説明を 省略する。
そして、 この後、 重複ネット削除部 2 1で、 抽出ネットデ一タベース 2 5の重 複ネットを削除する （第 8図のステップ S 2 1 0 )。
以下、 第 9図を用いて、 上記重複ネット削除処理について詳細に述べる。
まず、 MO Sトランジスタの閾値毎に設けられた抽出ネットデータベース 2 5 から、 上記抽出ネット部 1 2により抽出されたネットを j噴次読み込む （第 9図の ステップ S 2 1 1 )。次に、上記抽出ネットデータべ一ス 2 5から読み出したネッ トを辞書順に並び替え、 該辞書順に並び替えられた上記抽出ネットデータベース 中の先頭行より検索を行っていき、 検索対象の行が示すネットがその前後の行が 示すネットと重複すれば、 これを削除する （第 9図のステップ S 2 1 2 )。以上の ような抽出ネットデータベースの検索が終了したら、 抽出ネットデ一夕ベース 2 5の重複部を削除した新たな抽出ネットデータベース 2 5 ' を出力するものであ る。
そして、 上記重複ネット削除部 2 1から、 重複ネットが削除された新たな抽出 ネットデータベース 2 5 ' が出力された後、 該重複ネットが削除された抽出ネッ 卜と電源間、 及び該重複ネッ卜が削除された抽出ネットと基準電位間とを結ぶ抵 抗素子を、 上記対象ネットリストに挿入する抵抗挿入処理を行う （第 8図のステ ップ S 130)。 この処理の詳細については、上記実施の形態 1において第 4図を 用いて述べたものと同様であるため、 ここでは説明を省略する。
このような処理を行うことにより、 第 5 (a) 図の対象ネットリストから、 第 10 (c) 図に示す変換後のネットリスト 28と、 該対象ネットリストに追加さ れた抵抗が追加された抵抗素子名データベース 26' とが得られる。
次に、 第 5 (a) 図及び第 10図に示すネットリストの例を用いて、 本実施の 形態 2にかかるネットリスト変換装置 20の動作について更に詳しく説明する。 まず、 ユーザは、 ネットリスト指定部 11により、 .第 5 (a) 図に示す対象ネ ットリストを指定する。 次に、 ネット抽出部 12において、 上記対象ネットリス トカ、ら、 変換対象であるネットを抽出する。 この際、 上記ネット抽出部 12は、 読み込んだ行の先頭文字が " M" で始まっているか否かを判定し （第 5 (a) 図 の下線部）、読み込んだ行が M〇Sトランジスタに関する記述か否かを判定する。 第 5 (a) 図においては、 1、 2、 6、 7、 11、 12、 17、 18行目が MO Sトランジスタに関する記述であると判定される。
そして、 読み込んだ行の第 6文字列 （第 5 (a) 図の 1、 2、 6、 7、 1 1、 12、 17、 18行目太字下線部）、つまり MOSトランジスタのモデル名より、 MOSトランジスタの閾値を判定する。第 5 (a) 図においては、 pchhv t、 nchhv tであれば、 閾値の高い （HVT) MOSトランジスタ、 pch l v t、 nch l v tであれば、 閾値の低い （LVT) MO Sトランジスタであると 判定する。
同時に、 その読み込んだ行の第 3文字列 （第 5 (a) 図の 1、 2、 6、 7、 1 1、 12、 17、 18行目太字下線斜字体部）、 つまり MOSトランジスタのゲー ト電極に接続されているネットを検出し、 そのネットを、 MOSトランジスタの 閾値毎に設けた抽出ネットデータべ一ス 25に追加する。 第 5 (a) 図の対象ネ ットリストの、 HVTMOSトランジスタの抽出ネットデータベースは第 10 (a) 図中の抽出ネットデータベース： AVDD 251がそれに相当し、 LVT MOSトランジスタの抽出ネットデータべ一スは第 10 (a) 図中の抽出ネット データベース： VDD 252がそれに相当する。 なお、 第 10 (a) 図中に記載 されているセミコロンの後の文字列は、ネットリスト内の階層構造を示している。 次に、 上記ネット抽出部 12によって読み込んだ行の先頭文字が "R" で始ま つているか否かを判定し （第 5 (a) 図の 3行目下線部)、 読み込んだ行が抵抗素 子に関する記述か否かを判定する。第 5 (a)図の対象ネットリストにおいては、 3行目が抵抗素子に関する記述であると判定される。
そして、 読み込んだ行の第 1文字列 （第 5 (a) 図の 3行目太字下線斜字体部)、 つまり抵抗素子の抵抗素子名を抵抗素子名データベース 16に追加する。 第 5
(a) 図においては、 第 10 (a) 図中の抵抗素子名データべ一ス 26がそれに 相当する。
第 5 (a) 図の対象ネットリストを最終行まで読み込んだら、 重複ネット削除 部 21にて、 抽出ネットデ一夕ベース 25中の閾値毎の抽出ネットデータべ一ス 251, 252を順次読み込み、 該読み込んだ行を辞書順に並び替えた後、 重複 ネットを削除する。例えば、 第 10 (a) 図の抽出ネットリストデ一夕 25では、 抽出ネットデータベース： VDD 252中のネット dが重複しているため、 この 重複が解消される。 上記重複ネット削除部 21にて重複ネッ卜を削除した後、 新 たな抽出ネットデータベース 25' を得る。 重複ネット削除後の、 閾値毎の抽出 ネットデータベースは、 第 10 (b) 図に示される、 抽出ネットデータべ一ス： AVDD 251； 及び抽出ネットデ一夕べ一ス： VDD 252' がそれらに相当 するものである。
この後、 抵抗揷入部 13にて、 重複ネット削除後の抽出ネットと電源間、 及び 該重複ネット削除後の抽出ネットと基準電位間を結ぶ抵抗素子を、 該対象ネット リストに揷入する。 例えば、 第 10 (c) 図に示される変換後ネットリスト 28 の 14〜17、 24〜27、 30〜 35行目が、 該対象ネットリストに挿入され た抵抗素子に相当する。 このとき、 揷入する抵抗の素子名は、 抵抗素子名データ ベース 26内を検索し、 唯一の抵抗素子名とする。 また、 前述のようにして対象 ネットリストに揷入した抵抗素子の抵抗素子名は、 順次、 抵抗素子名データべ一 ス 26に追加していく （第 10 (c) 図の抵抗素子名データベース 26')。 これ を繰り返すことにより、 対象回路のネットリストを変換していく。
このようなネットリスト変換処理により得られる変換後ネットリストの回路図 は、 第 1 1図の回路 3 7 2 1 , 3 7 2 2に示すものとなる。 第 1 1図から明らか なように、 本実施の形態 2にかかるネットリスト変換装置 2 0によるネットリス 卜変換処理では、 回路 3 7 2 2に揷入される抵抗の数が、 上記実施の形態 1のネ ットリスト変換装置 1 0によるネットリスト変換処理によるもの （第 6図の回路 3 7 1 2参照） より削減される。 なお、 第 1 1図では、 図を簡略化するため、 〇 P 1、及び T B U F 1内に挿入される抵抗は図示していないが、実際には O P 1、 及び T B U F 1それぞれに 4つづつ抵抗が挿入されることとなる。
以上のように、 実施の形態 2によれば、 変換対象である回路の MO Sトランジ ス夕のゲート端子に抵抗を挿入するように、 該対象回路のネットリストを変換す るようにしたので、 該対象回路がアナログ CMO S回路であっても、 . CMO S論 理回路であっても、 MO Sトランジスタのゲート端子が不定状態の場合には、 上 記挿入した抵坊素子が、 MO Sトランジスタのゲート端子と電源間、 及び MO S トランジスタのゲート端子と基準電位間で、 プルアップ抵抗 ·プルダウン抵抗と して働くこととなり、 この結果、 静止状態で貫通電流が流れる可能性がある MO Sトランジスタのゲート端子を電源—基準電圧間の電圧に固定することができる。 そしてこのことは、 後述する静止状態貫通電流検出装置において、 従来の直流解 析シミュレーションでは検出することが困難であつた貫通電流を確実に検出する ことを可能とする。
さらに、 本実施の形態 2によれば、 ネット抽出部 1 2において、 上記対象ネッ トリストから MO Sトランジスタを検出して、 該 M〇Sトランジスタのゲート端 子に接続されているネットを抽出し、 重複ネット削除部 2 1において、 抽出され たネットのうち、 重複しているネットを削除した上で、 該ネットに抵抗を挿入す るようにしたので、 対象回路内の貫通電流が発生する疑いのあるトランジスタを 確実に検出することができて、 後述する静止状態貫通電流検出装置において、 従 来の直流解析シミュレ一ションでは検出することが困難であった貫通電流を確実 に検出することができると共に、 ネットリストに追加する抵抗素子数を必要最低 限の数にすることができ、 これにより、 後述する静止状態貫通電流検出装置にお ける解析時間を短縮することが可能となる。
なお、 本実施の形態 2においては、 上記ネット抽出部 1 2がネットリストから MO Sトランジスタのゲ一ト端子が接続されているネットを抽出して抽出ネット デ一夕ベース 2 5に保持した後、 重複ネット削除部 2 1により、 該抽出ネットデ 一夕ベース 2 5を読み出して重複したネットを削除するものとして説明したが、 抽出ネット部 1 2において MO Sトランジスタのゲート端子に接続されたネット を抽出する際に、 同時に重複ネット削除部 2 1において、 該抽出されたネットが 上記抽出ネットデータベース 2 5に保持されているネットと重複するか否かを判 断し、 重複しない場合は抽出ネットデ一夕ベース 2 5に保持し、 重複する場合は 削除していくようにすれば、 ネット変換処理にかかる処理時間を削減することが できる。
(実施の形態 3 )
以下、 第 1 2図〜第 1 5図を用いて、 本実施の形態 3にかかるネットリスト変 換装置について説明する。
上記実施の形態 2おいては、 ネット抽出部で、 対象回路のネットリストから貫 通電流が発生する可能性のある MO Sトランジスタのゲート端子を抽出し、 重複 ネット削除部にて、 該抽出したネットのうち重複するネットを削除した後、 抵抗 揷入部で、 該ネットと電源間、 及び該ネットと基準電位間とを結ぶように抵抗を 挿入するようにしたが、 本実施の形態 3においては、 さらに抽出ネット数カウン ト部を設け、 上記重複ネット削除部において重複ネットを削除後の抽出ネット数 をカウントするようにしたものである。
まず、 第 1 2図を用いて、 本実施の形態 3に係るネットリスト変換装置の構成 について説明する。 第 1 2図は、 本実施の形態 3におけるネットリスト変換装置 の構成を示す図である。
第 1 2図において、ネットリスト変換装置 3 0は、ネットリスト指定部 1 1と、 ネット抽出部' 1 2と、重複ネット削除部 2 1と、抽出ネット数カウント部 3 1と、 抵抗揷入部 1 3と、 ネットリストデ一夕ベース 1 4、 抽出ネットデータベース 2 5、 抵抗素子名データベース 2 6、 及び抽出ネッ卜数保持部 3 2を含むメモリ 3 7と、 からなるものである。
より詳細に述べると、 上記抽出ネット数カウント部 3 1は、 MO Sトランジス 夕の閾値毎に設けられた抽出ネットデータベース 2 5に保存されているネットを 読み込んで、 上記重複ネット削除部 2 1において削除後の抽出ネット数をカウン トするものであり、 上記メモリ 3 7内の抽出ネット数保持部 3 2は、 該抽出ネッ ト数カウント部 3 1においてカウントされた抽出ネット数を保持するものである。 なお、 そのほかの構成は、 上記実施の形態 2と同様であるため、 ここでは説明を 省略する。
次に、 第 1 3図〜第 1 5図を用いて、 上述した構成を有する本実施の形態 3の ネットリスト変換装置 3 0の動作について説明する。 なおここでは、 上述した第 3 7 ( a) , ( b ) 図の両回路のネットリスト （第 5 ( a ) 図に示す対象ネットリ スト） を変換する場合を例に挙げて説明する。
第 1 3図は、 本実施の形態 3にかかるネットリスト変換装置によるネットリス ト変換処理の一連の流れを示す図であり、 第 1 4図は、 第 1 3図に示すネットリ スト変換処理の、 抽出ネット数カウント処理の詳細な流れを示す図である。 そし て、 第 1 5図は、 本実施の形態 3にかかるネットリスト変換装置の抽出ネット数 カウント部で抽出される、 抽出ネット数保持部の内容を示す図である。
まず、 ユーザが、 ネットリスト指定部 1 1により、 静止状態時の貫通電流を検 出する対象となる対象ネットリストを指定すると（第 1 3図のステップ S 1 1 0 )、 次に、 ネット抽出部 1 2において、 第 5 ( a ) 図に示す対象ネットリスト内の、 MO Sトランジスタのゲート端子に接続されたネットを抽出するネット抽出処理 が行われる （第 1 3図のステップ S 1 2 0 )。 この処理の詳細については、上記実 施の形態 1において第 3図を用いて述べたものと同様であるため、 ここでは説明 を省略する。
そして、 この後、 重複ネット削除部 2 1で、 抽出ネットデータベース 2 5に保 存されているネットを読み出して、 重複ネットを削除した後、 抽出ネットデータ ベ一ス 2 5に再度出力する（第 1 3図のステップ S 2 1 0 )。 この処理の詳細につ いては、上記実施の形態 2において第 9図を用いて述べたものと同様であるため、 ここでは説明を省略する。
そして、 この後、 抽出ネット数カウン夕部 3 1で、 抽出ネットデータベース 2 5に保存されたネットを読み出し、 重複ネットが削除された後のネット数をカウ ントする （第 1 3図のステップ S 3 1 0 )。 以下、 第 14図を用いて、 上記抽出ネット数カウント処理について詳細に述べ ると、 MOSトランジスタの閾値毎に設けられた抽出ネットデ一夕べ一ス 25に 保持されたネットを順次先頭行より読み込み、 その各抽出ネットデータべ一ス毎 の抽出ネット数をカウントし、 メモリ 37内の抽出ネット数保持部 32に、 MO Sトランジスタの閾値毎に保持するものである（第 14図のステップ S 311)。 そして、 上記抽出ネット数カウント処理において、 上記抽出ネット数カウント 部 31により、 重複ネットが削除された抽出ネット数をカウントして、 その値を 上記抽出ネット数保持部 32に MOSトランジスタの閾値毎に保持した後、 該重 複ネッ卜が削除された抽出ネットと電源間、 及び該重複ネッ卜が削除された抽出 ネットと基準電位間とを結ぶ抵抗素子を、 上記対象ネットリストに挿入する抵抗 挿入処理を行う （第 13図のステップ S 130)。 この処理の詳細については、上 記実施の形態 1において第 4図を用いて述べたものと同様であるため、 ここでは 説明を省略する。
このような処理を行うことにより、 第 5 (a) 図の対象ネットリストから、 第 10 (c) 図に示す変換後のネットリスト 28と、 該対象ネットリストに追加さ れた抵抗が追加された抵抗素子名データベース 26 ' と、 第 15図に示す抽出ネ ット数とが得られる。
次に、 第 5 (a) 図、 第 10図、 及び第 15図に示すネットリストの例を用い て、 本実施の形態 3にかかるネットリスト変換装置 30の動作について更に詳し く説明する。
まず、 ユーザは、 ネットリスト指定部 11により、 第 5 (a) 図に示す対象ネ ットリストを指定する。 次に、 ネット抽出部 12において、 上記対象ネットリス トから、 変換対象であるネットを抽出する。 この際、 上記ネット抽出部 12は、 読み込んだ行の先頭文字が "M" で始まっているか否かを判定し （第 5 (a) 図 の下線部）、読み込んだ行が MOSトランジスタに関する記述か否かを判定する。 第 5 (a) 図においては、 1、 2、 6、 7、 11、 12、 17、 18行目が MO Sトランジスタに関する記述であると判定される。
そして、 読み込んだ行の第 6文字列 （第 5 (a) 図の 1、 2、 6、 7、 11、 12、 17、 18行目太字下線部）、つまり MOSトランジスタのモデル名より、 MOSトランジスタの閾値を判定する。第 5 (a) 図においては、 p chhv t、 nchhv tであれば、 閾値の高い （HVT) MOSトランジスタ、 pc h l v t、 n ch l v tであれば、 閾値の低い （LVT) MO Sトランジスタであると 判定する。
同時に、 その読み込んだ行の第 3文字列 （第 5 (a) 図の 1、 2、 6、 7、 1 1、 12、 17、 18行目太字下線斜字体部）、 つまり MOSトランジスタのゲ一 ト電極に接続されているネットを検出し、 そのネットを、 MOSトランジスタの 閾値毎に設けた抽出ネットデータベース 25に追加する。 第 5 (a) 図の対象ネ ットリストの、 HVTMOSトランジスタの抽出ネットデータベースは第 10 (a) 図中の抽出ネットデータベース： AVDD251がそれに相当するもので あり、 LVTMOSトランジスタの抽出ネットデ一夕ベースは第 10 (a) 図中 の抽出ネットデ一夕べ一ス： VDD 252がそれに相当^"る。
次に、 上記ネット抽出部 12によって読み込んだ行の先頭文字が "R" で始ま つているか否かを判定し （第 5 (a) 図の 3行目下線部)、読み込んだ行が抵抗素 子に関する記述か否かを判定する。第 5 (a)図の対象ネットリストにおいては、 3行目が抵抗素子に関する記述であると判定される。
そして、 読み込んだ行の第 1文字列 （第 5 (a) 図の 3行目太字下線斜字体部)、 つまり抵抗素子の抵抗素子名を抵抗素子名データベース 16に追加する。 第 5 (a) 図においては、 第 10 (a) 図中の抵抗素子名データベース 26がそれに 相当する。
第 5 (a) 図の対象ネットリストを最終行まで読み込んだら、 重複ネット削除 部 21にて、 抽出ネットデ一夕ベース 25中の閾値毎の抽出ネットデータベース 251, 252を順次読み込み、 該読み込んだ行を辞書順に並び替えた後、 重複 ネットを削除する。例えば、 第 10 (a) 図の抽出ネットリストデータ 25では、 抽出ネットデータベース： VDD 252中のネット dが重複しているため、 この 重複が解消される。 上記重複ネット削除部 21にて重複ネットを削除した後、 新 たな抽出ネッ小データベース 25 ' を得る。 重複ネット削除後の、 閾値毎の抽出 ネットデータべ一スは、 第 10 (b) 図に示される、 抽出ネットデータベース： AVDD 251 ' 及び抽出ネットデータベース： VDD 252 ' がそれらに相当 する。
この後、 抽出ネット数カウント部 31にて、 抽出ネットデ一夕ベース 25に含 まれるネット数をカウントする。 第 10 (b) 図の重複ネット削除後の抽出ネッ トデータベース 25， に含まれるネット数のうち、 抽出ネットデータベース： A VDD 251，、つまり HVTMOSトランジスタに関するネット数は、 トップレ ベルの階層において "2"、 オペアンプ〇Pの階層において "2"、 また、 抽出ネ ットデ一夕ベース： VDD252，、つまり LVTMOSトランジスタに関するネ ット数は、 トップレベルの階層において 1、 Tr i S t a t eBu f f e r TB UFの階層において "2"である。 これらのネット数に関する情報は、 抽出ネッ ト数保持部 32に保持される。 ここでは、 第 15図がそれに相当する。
この後、 抵抗挿入部 13にて、 重複ネット削除後の抽出ネットと電源間、 及び 該重複ネッ卜削除後の抽出ネットと基準電位間を結ぶ抵抗素子を、 該対象ネッ卜 リストに挿入する。 例えば、 第 10 (c) 図に示される変換後ネットリスト 28 の 14〜 17、 24〜27、 30〜 35行目が、 該対象ネットリストに挿入され た抵抗素子に相当する。 このとき、 挿入する抵抗の素子名は、 抵抗素子名データ ベース 26内を検索し、 唯一の抵抗素子名とする。 また、 前述のようにして対象 ネットリストに挿入した抵抗素子の抵抗素子名は、 順次、 抵抗素子名データべ一 ス 26に追加していく （第 10 (c) 図の抵抗素子名データべ一ス 26')。 これ を繰り返すことにより、 対象回路のネットリストを変換していく。
このようなネットリスト変換処理により得られる変換後ネットリストの回路図 は、 第 11図の回路 3721， 3722に示すものとなる。 この回路の詳細につ いては、 上記実施の形態 2と同様であるため、 ここでは説明を省略する。
以上のように、 本実施の形態 3によれば、 変換対象である回路の MOSトラン ジス夕のゲート端子に抵抗を挿入するように、 該対象回路のネットリストを変換 するようにしたので、 該対象回路がアナログ CMOS回路であっても、 CMOS 論理回路であっても、 MOSトランジスタのゲート端子が不定状態の場合には、 上記挿入した抵抗素子が、 MOSトランジスタのゲート端子と電源間、 及び MO Sトランジスタのゲート端子と基準電位間で、 ブルアップ抵抗 ·プルダウン抵抗 二ととなり、 この結果、 静止状態で貫通電流が流れる可能性がある MO Sトランジス夕のゲ一ト端子を電源一基準電圧間の電圧に固定することがで きる。 そしてこのことは、 後述する静止状態貫通電流検出装置において、 従来の 直流解析シミュレ一ションでは検出することが困難であった貫通電流を確実に検 出することを可能とする。
さらに、 本実施の形態 3によれば、 ネット抽出部 1 2において、 上記対象ネッ トリストから MO Sトランジスタを検出して、 該 MO Sトランジスタのゲート端 子に接続されているネットを抽出し、 重複ネット削除部 2 1において、 抽出され たネットのうち、 重複しているネットを削除した上で、 該ネットに抵抗を挿入す るようにしたので、 対象回路内の貫通電流が発生する疑いのあるトランジスタを 確実に検出することができて、 後述する静止状態貫通電流検出装置において、 従 来の直流解析シミュレ一ションでは検出することが困難であった貫通電流を確実 に検出することができると共に、 ネットリストに追加する抵抗素子数を必要最低 限の数にすることができ、 これにより、 後述する静止状態貫通電流検出装置にお ける解析時間を短縮することが可能となる。
さらに、 本実施の形態 3によれば、 抽出ネット数カウント部 3 1を設け、 上記 重複ネット削除部 2 1によって削除された重複ネット削除後の抽出ネット数を力 ゥントするようにしたので、 抵抗揷入部 1 3により抵抗素子が挿入されるネット 数を得ることができるため、 後述する貫通電流検出装置において、 全貫通電流の 算出を実現することが可能となる。
(実施の形態 4 )
以下、 第 1 6図〜第 2 1図を用いて、 本実施の形態 4にかかるネットリスト変 換装置 4 0について説明する。
上記実施の形態においては、 ネット抽出部により、 対象回路のネットリストか ら貫通電流が発生する可能性のある MO Sトランジスタのゲート端子を抽出した 後、 抵抗揷入部により、 上記抽出したネットと電源間、 及び該抽出したネットと 基準電位間とを結ぶように抵抗を挿入するようにしたが、 本実施の形態 4におい ては、 対象回路のネットリストのうちの貫通電流が発生する可能性のある MO S 卜ランジス夕を、 まずサブサ一キットに置き換えた後、 該貫通電流が発生する可 能性のある MO Sトランジスタのゲート端子に抵抗を '挿入したサブサーキ ットの内容を、 上記において置き換えたサブサーキットの内容として上記ネット リストに追加するようにしたものである。
まず、 第 1 6図を用いて、 本実施の形態 4に係るネットリスト変換装置 4 0の 構成について説明する。 第 1 6図は、 本実施の形態 4に係るネットリスト変換装 置の構成を示す図である。
第 1 6図において、ネットリスト変換装置 4 0は、ネットリスト指定部 1 1と、 トランジスタ置換え部 4 1と、 サブサーキット追加部 4 2と、 メモリ 4 7と、 か らなるものである。
より詳細に述べると、 上記トランジスタ置換え部 4 1は、 静止状態時の貫通電 流検出対象ネットリストに対して、 変換対象とした MO Sトランジスタをサブサ 一キットに置き換えるものであり、 上記サブサーキット追加部 4 2は、 上記トラ ンジス夕置換え部 4 1により置き換えたサブサーキットの内容を、 上記対象ネッ トリストに追加するものである。 そして、 上記メモリ 4 7は、 対象回路のネット リストを保持するネットリストデータべ一ス 1 4と、 上記トランジスタ置換え部 4 1により置き換えられるトランジス夕の数を保持する置換えトランジスタ数保 持部 4 3と、 追加するサブサ一キットを、 閾値及び種類の異なる MO Sトランジ ス夕毎に予め保持しておく置換えサブサ一キットデ一夕ベース 4 4とを含むもの である。
次に、 第 1 7図〜第 2 1図を用いて、 上述した構成を有する本実施の形態 4の ネットリスト変換装置 4 0の動作について説明する。 なおここでは、 上述した第 3 7 ( a )， ( b) 図の両回路のネットリス卜 （第 5 ( a ) 図に示す対象ネットリ スト） を変換する場合を例に挙げて説明する。
第 1 7図は、 本実施の形態 4にかかるネットリスト変換装置によるネットリス ト変換処理の一連の流れを示す図であり、 第 1 8図は、 第 1 7図に示すネットリ スト変換処理の、 トランジスタ置換え処理の詳細な流れを示す図であり、 第 1 9 図は、 第 1 7図に示すネットリスト変換処理の、 サブサ一キット追加処理の詳細 な流れを示す図である。 そして、 第 2 0図は、 本実施の形態 4にかかるネットリ スト変換装置により第 5 ( a ) 図に示すネットリストをネットリスト変換処理し た後の変換後ネットリストと、 ネットリス卜変換処理後の置換えトランジスタ数 保持部の内容を示す図であり、 第 2 1図は、 第 2 0図に示す変換後ネットリスト の回路図である。
まず、 ユーザが、 ネットリスト指定部 1 1により、 静止状態時の貫通電流を検 出する対象となる対象ネットリストを指定すると（第 1 7図のステップ S 1 1 0 )、 次に、 トランジスタ置き換え部 4 1において、 変換対象とした MO Sトランジス 夕をサブサーキットに置き換える （第 1 7図のステップ S 4 1 0 )。
以下、第 1 8図を用いて、上記トランジスタ置換え処理について詳細に述べる。 まず、 ネットリスト指定部 1 1で指定された対象ネットリストを、 先頭行より 1行ずつ順次読み込んでいく （第 1 8図のステップ S 4 1 1 )。そして、該読み込 んだ行の先頭文字が "M"で始まっているか否かを判定し （第 1 8図のステップ S 4 1 2 )、その判定結果に応じて、読み込んだ行が MO Sトランジスタに関する 記述か否かを判定する。 読み込んだ行の先頭文字が "M" で始まっていれば、 M O Sトランジスタに関する記述であると判定して、 次のステップ S 4 1 3を実施 し、 そうでないと判定された場合、 ステップ S 4 1 5を実施する。
そして上記ステップ S 4 1 2において、 読み込んだ行が MO Sトランジスタで あると判定された場合、 読み込んだ行の第 6文字列、 つまり MO Sトランジスタ のモデル名より、 MO Sトランジスタの閾値及び種類を判定する。そしてこの後、 現在読み込まれている MO Sトランジスタに関する記述を、 MO Sトランジスタ の閾値及び種類毎に置換えサブサ一キットデータべ一ス 4 4に保持されているサ ブサーキットに置き換えていく （第 1 8図のステップ S 4 1 3 )。 このとき、 この 置き換える行の第 1文字列の先頭に "X" を追加し、 さらに置換えられた MO S トランジスタからは、 該 MO Sトランジスタの第 2、 第 3、 第 4、 第 5文字列つ まり、 "ドレイン端子"、 "ゲート端子"、 "ソース端子"、 "パルク端子"からなるネ ット接続情報、 及び "W：チャネル幅"、 "L：チャネル長"、 "M：マルチプライ ャ" などからなるパラメ一夕情報を抽出して、 これらをサブサーキットへ引き継 ぐ。もちろんここで、 "W"、 "L "、 "M"のほかに" AD :ドレイン拡散領域"、 "A S ：ソース拡散領域"、 " P D： ドレイン拡散領域周囲長"、 "P S ：ソース拡散領 域周囲長" なども、 サブサーキットに引き継ぐことができる。
そして、 置き換えた MO Sトランジスタの閾値毎に、 トランジスタの置き換え 数をカウントし、 そのカウント数を置換えトランジスタ数保持部 43に保持する (第 18図のステップ S 414)。 これを繰り返すことにより、対象回路のネット リス卜を変換していく。
この後、読み込んだ行が最終行か否かを判定し（第 18図のステップ S 415)、 最終行であれば処理を終了し、そうでなければ、上記ステップ S 411に戻って、 上述した処理を繰り返す。
上述したように、 上記トランジスタ置換え処理のステップ S 415において、 読み込んだ行が最終行であると判定された場合、 上記トランジス夕置換え処理に おいて MOSトランジスタから置き換えたサブサ一キッ卜の内容を追加する （第 17図のステップ S 420)。
上記サブサーキット追加処理について詳細に説明すると、 第 19図に示すよう に、 閾値の異なるトランジスタ毎に、 トランジスタ置換え用サブサーキットを、 上記対象ネットリストに追加していく （第 19図のステップ S 421)。
なお、 上記サブサ一キット追加処理において追加するサブサ一キットには、 そ れぞれの MOSトランジスタの閾値及び種類に対応した MOSトランジスタがひ とつと、 該 M〇Sトランジスタのゲート端子と該 MOSトランジスタの閾値に応 じた電源間、 及び該 MOSトランジスタのゲート端子と基準電圧間とを結ぶ抵抗 素子とが含まれる。
このような処理を行うことにより、 第 5 (a) 図の対象ネットリストから、 第 20図に示す変換後のネットリスト 48と、 置き換えトランジスタ数とが得られ る。
次に、 第 5 (a) 図、 及び第 20図に示す対象ネットリストの例を用いて、 本 実施の形態 4にかかるネットリスト変換装置 40の動作について更に詳しく説明 する。
まず、 ネットリスト指定部 11で、 第 5 (a) 図に示す対象ネットリストを指 定する。
次に、 トランジスタ置換え部 41において、 変換対象とした MOSトランジス 夕をサブサーキットに置き換える。 この際、 トランジスタ置換え部 41は、 第 5 (a) 図に示す対象ネットリストの先頭行より 1行ずつ順次読み込みを行う。 そ して、読み込んだ行の先頭文字が" M"で始まっているか否かを判定し（第 5 (a) 図の下線部）、読み込んだ行が MO Sトランジス夕に関する記述か否かを判定する。 第 5 (a) 図においては、 1、 2、 6、 7、 1 1、 1 2、 1 7、 1 8行目が M〇 Sトランジスタに関する記述であると判定される。
そして、 読み込んだ行の第 6文字列 （第 5 (a) 図の 1、 2、 6、 7、 1 1、 1 2、 1 7、 1 8行目太字下線部)、つまり MOSトランジスタのモデル名より、 MOSトランジスタの閾値及び種類を判定する。 第 5 (a) 図においては、 p c hh V tであれば P c hHVTMOSトランジスタ、 n c h h v tであれば Nc hHVTMOSトランジスタ、 p c h 1 v tであれば P c LVTMOSトラン ジス夕、 n c h 1 v tであれば Nc hLVTMOSトランジスタであると判定す る。
そして、 現在読み込まれている MOSトランジスタに関する記述を、 MOSト ランジス夕の閾値及び種類毎に設けられたサブサ一キットに置き換えを行う。 こ のとき、 この行の第 1文字列の先頭に "X" を追加し、 置き換える MOSトラン ジス夕の第 2、 第 3、 第 4、 第 5文字列、 つまり該 MOSトランジスタの "ドレ イン端子"、 "ゲート端子"、 "ソース端子"、 "バルク端子"からなるネット接続情 報をそのまま引継ぎ、 また "W:チャネル幅"、 "L :チャネル長"、 "M :マルチ プライヤ" などからなるパラメータ情報についても、 サブサーキットに "PAR AMS"を用いて引き継ぐ。 なお、第 20図の変換後ネットリスト 48において、 MOSトランジスタがサブサーキットに引き継がれた行は、 1〜2、 6〜7、 1 1〜1 2、 1 7〜1 8行目がそれらに相当するものである。
同時に、 上記トランジスタ置換え部 41によって置き換えられた MOSトラン ジス夕を、 その閾値の異なるトランジスタ毎に、 トランジスタの置き換え数を力 ゥントする。 第 20図の置換えトランジスタ数保持部 43の内容がこれに相当す る。
そして、 上記サブサ一キット追加部 42により、 MOSトランジスタからサブ サーキットに置き換えるためのサブサーキットの内容を追加する。 第 20図の変 換後ネットリスト 48において、 P c hHVTMOSトランジスタに関するサブ サ一キットの記述は 2 2〜 2 6行目に、 また、 Nc hHVTMOSトランジスタ に関するサブサーキットの記述は 28〜 32行目に、 また、 Pc hLVTMOS トランジスタに関するサブサーキットの記述は 34〜38行目に、 さらに、 Nc hLVTMOSトランジスタに関するサブサーキットの記述は 40〜44行目に 相当する。
そして、 追加したサブサーキットには、 それぞれの MOSトランジスタの閾値 及び種類に対応した MOSトランジスタがひとつと、 該 MOSトランジスタのゲ —ト端子と該 MOSトランジスタの閾値に応じた電源間、 及び該 MOSトランジ ス夕のゲ一ト端子と基準電位間を結ぶ抵抗素子が含まれる。 これらの処理を繰り 返すことにより、 対象回路のネットリストを変換していく。
このようなネットリスト変換処理により得られる変換後ネットリストの回路図 は、 第 21図の回路 3731, 3732に示すものとなる。 第 21図から明らか なように、 本実施の形態 4にかかるネットリスト変換装置 40によるネットリス ト変換処理では、 上記実施の形態 1にかかるネットリスト変換装置 10によるネ ット変換処理と同数の抵抗が揷入されることとなる。 しかし、 本実施の形態 4に かかるネットリスト変換装置 40により変換された後のネットリスト 48 (第 2 0図参照） のほうが、 実施の形態 1にかかるネットリス卜変換装置 10により変 換された後のネットリスト 18 (第 5 ( c ) 図参照） より回路構成がわかりやす く、 また変換前のネットリストの状態を維持したまま、 抵抗素子が追加されてい くため、 変換後のネットリストがみやすく、 且つ変換後のネットリストから構成 回路がわかりやすいものとなる。
以上のように、 本実施の形態 4によれば、 変換対象である回路の MOSトラン ジスタを、 抵抗を含むサブサーキットに置換えるようにしたので、 該対象回路が アナログ CMOS回路であっても、 CMOS論理回路であっても、 MOSトラン ジス夕のゲート端子が不定状態の場合には、 上記 MOSトランジスタの代わりに 置き換えたサブサーキットに含まれる抵抗素子が、 MOSトランジスタのゲート 端子と電源間、 及び MOSトランジスタのゲート端子と基準電位間で、 プルアツ プ抵抗 ·プルダウン抵抗として働くこととなり、 この結果、 静止状態で貫通電流 が流れる可能性がある MOSトランジスタのゲ一ト端子を電源一基準電圧間の電 圧に固定することができる。 さらに、 本実施の形態 4によれば、 MO Sトランジスタのゲート端子に直接抵 抗を挿入するのではなく、 該 MO Sトラジス夕を、 抵抗を含むサブサーキットに 置換えるようにしたので、 変換後のネットリストがみやすく、 該変換後ネットリ ストから回路構成がわかりやすいという効果がある。
(実施の形態 5 )
以下、 第 2 2図〜第 2 6図を用いて、 本実施の形態 5にかかるネットリスト変 換装置 5 0について説明する。
上記実施の形態においては、 対象回路のネットリス卜から MO Sトランジスタ を全て抽出し、 該 MO Sトランジスタに対して抵抗を挿入するようにしたが、 本 実施の形態 5においては、 信頼性の高い回路に対しては、 該回路内にたとえ MO Sトランジスタが含まれていても、 該 MO Sトランジスタに対しては抵抗を揷入 しないようにするものである。
まず、 第 2 2図を用いて、 本実施の形態 5に係るネットリスト変換装置の構成 について説明する。 第 2 2図は、 本実施の形態 5におけるネットリスト変換装置 5 0の構成を示す図である。
第 2 2図において、ネットリスト変換装置 5 0は、ネットリスト指定部 1 1と、 第 1ネット抽出部 1 2と、 第 2ネット抽出部 5 1と、 重複ネット削除部 2 1と、 抵抗揷入部 5 3と、 ネットリストデータべ一ス 1 4、 抽出ネットデ一夕ベース 5 5、 抵抗素子名データベース 5 6、 及びサブサーキットデータベース 5 2を含む メモリ 5 7と、 からなるものである。
より詳細に述べると、 上記第 1ネット抽出部 1 2は、 静止状態時の貫通電流検 出対象ネットリスト内の、 MO Sトランジスタに接続されたネットを抽出するも のであって、 上記各実施の形態におけるネット抽出部に相当するものであり、 一 方、 上記第 2ネット抽出部 5 1は、 静止状態時の貫通電流検出対象ネットリスト に対して、 ある特定のサブサーキットの入力端子に接続されているネットを抽出 するものである。 また、 上記抵抗揷入部 5 3は、 上記第 1ネット抽出部 1 2及び 第 2ネット抽出部 5 1で抽出され、 上記重複ネット削除部 2 1で重複ネットが削 除されたネットのうち、 特定のサブサーキットに含まれる MO Sトランジスタの ゲート端子に接続されているネット以外の特定のネットと電源間、 及び上記 特定のネットと基準電位間を接続する抵抗素子を挿入するものである。 そして、 メモリ 57内のサブサーキッ卜デ一夕べ一ス 52は、 上記第 2ネット抽出部 51 において抽出するサブサ一キットの情報を示すものある。 なお、 その他の構成は 上記実施の形態 2と同様であるため、 ここでは説明を省略する。
次に、 第 23図〜第 26図を用いて、 上述した構成を有する本実施の形態 5の ネットリスト変換装置 50の動作について説明する。 なおここでは、 上述した第 37 (a), (b) 図の両回路の静止状態貫通電流を検出するため、 これらの回路 のネットリストを変換する場合を例に挙げて説明する。
第 23図は、 本実施の形態 5にかかるネットリスト変換装置によるネットリス 卜変換処理の一連の流れを示す図であり、 第 24図は、 第 23図に示すネットリ スト変換処理内の、 第 2ネット抽出処理の詳細な流れを示す図であり、 第 25図 は、 第 23図に示すネットリスト変換処理の、 抵抗挿入処理の詳細な流れを示す 図である。 そして、 第 26 (a) 図は、 本実施の形態 5にかかるネットリスト変 換装置によって、ネットリスト変換される対象回路（ここでは、第 37 (a), (b) 図に示す回路） のネットリストを示す図であり、 第 26 (b) 図は、 本実施の形 態 5にかかるネットリスト変換装置の抽出ネット部で抽出される、 抽出ネットデ —夕ベースと抵抗素子名データべ一スを示す図であり、 第 26 (c) 図は、 サブ サ一キットデータベースの内容、 及び第 2ネット抽出部による処理後の抽出ネッ トデ一夕ベースの内容を示す図であり、 第 26 (d) 図は、 重複ネット削除部に よる処理後の抽出ネットデータベースの内容を示す図であり、第 26 (e) 図は、 抽出ネット数カウント部によりカウントされた抽出ネット数を示す図であり、 第 26 (f) 図は、 本実施の形態 5にかかるネットリスト変換装置において、 第 2 6 (a) 図に示すネットリストをネットリスト変換処理した変換後ネットリスト と、 変換処理後における抵抗素子名データベースを示す図である。
まず、 ユーザは、 ネットリスト指定部 11により、 静止状態時の貫通電流を検 出する対象となる対象ネットリストを指定する（第 23図のステップ S 110)。 この処理の詳細については、 上記実施の形態 1において述べたものと同様である ため、 ここでは説明を省略する。
次に、 第 1ネット抽出部 12において、 第 26 (a) 図に示す対象ネットリス ト内の、 MO Sトランジスタのゲート端子に接続されたネットを抽出する第 1ネ ット抽出処理を行う （第 2 3図のステップ S 1 2 0 )。 この処理については、上述 したように上記実施の形態 1において、 第 3図を用いて説明したネット抽出処理 と同様であるため、 ここでは説明を省略する。
そして、 この後、 第 2ネット抽出部 5 1で、 再度、 上記ネットリスト指定部 1 1により指定された第 2 6 ( a ) 図に示す対象ネットリストを読み込み、 該対象 ネットリストに対して、 変換対象としたある特定のサブサーキットの入力端子に 接続されているネットを抽出していく。
以下、 第 2 4図を用いて、 上記第 2ネット抽出処理について詳細に述べる。 まず、 ネットリスト指定部 1 1で指定された対象ネットリストの先頭行より 1 行ずつ順次読み込みを行う (第 2 4図のステップ S 5 1 1 )。次に、読み込んだ行 がサブサ—キットに関する記述か否かを判定する（第 2 4図のステップ S 5 1 2 )。 ここでは、 読み込んだ行の先頭文字が "X" で始まっているか否かを判定する。 すなわち、 読み込んだ行の先頭文字が "X" で始まっていれば、 サブサーキット に関する記述であると判定して、 次のステップ S 5 1 3を実施し、 そうでないと 判定された場合、 ステップ S 5 1 5を実施する。
そして、 上記ステップ S 5 1 2において、 読み込んだ行がサブサーキットであ ると判定された場合、 該読み込んだ行の最終文字列、 つまり読み込んだサブサ一 キットのサブサ一キット名が、 サブサーキットデータベース 5 2に含まれるか否 かを判定する （第 2 4図のステップ S 5 1 3 )。そして、読み込んだサブサ一キッ トのサブサーキット名が、 サブサーキットデータベース 5 2に含まれていると判 定されれば、 次のステップ S 5 1 4を実施し、 そうでないと判定された場合、 ス テツプ S 5 1 5を実施する。
そして、 上記ステップ 5 1 4において、 サブサーキットデータベース 5 2に含 まれるサブサーキットの入力端子情報、 及びその入力端子の MO Sトランジスタ の閾値情報を元に、 該サブサ一キットの入力端子に接続されているネットを抽出 し、 その抽出したネットを、 第 1ネット抽出部 1 2で得られた閾値の異なる MO Sトランジスタ毎に設けた抽出ネットデ一夕ベース 5 5に追加し、 新たな抽出ネ ットデータべ一ス 5 5 ' を得る。 この新たに得られた抽出ネットデ一夕べ一ス 5 5 ' は、 第 2 6 ( c ) 図に示されるものである。
この後、読み込んだ行が最終行か否かを判定し（第 2 4図のステップ S 5 1 5 )、 最終行であれば処理を終了し、 そうでなければステップ S 5 1 1に戻って、 上述 した処理を繰り返す。
そして、上述の第 1， 第 2ネット抽出処理が終了後、重複ネット削除部 2 1で、 上記第 2ネット抽出処 Sにより得られた抽出ネッ卜データべ一ス 5 5， の重複ネ ットを削除し、 第 2 6 ( d) 図に示される、 重複ネットが削除された抽出ネット データベース 5 5 " を得、抽出ネットカウント部 3 1で、 上記重複ネット削除後 の抽出ネットデ一夕べ一ス 5 5 "に含まれるネット数をカウントして、メモリ 5 7内の抽出ネット数保持部 3 2 (第 2 6 ( e ) 図参照） に、 MO Sトランジスタ の閾値毎に保持する（第 2 3図のステップ S 3 1 0 )。これらの処理については、 上記実施の形態 3において第 1 4図を用いて述べたものと同様であるため、 ここ では説明を省略する。
そして、 上記重複ネット削除部 2 1において重複ネットが削除され、 新たな抽 出ネットデータベース 5 5 ' 'が出力された後、該重複ネッ卜が削除された抽出ネ ッ卜のうち、 サブサーキットデータベース 5 2に含まれる MO S卜ランジス夕の ゲート端子に接続されているネット以外の特定ネッ卜と電源間、 及び該特定ネッ トと基準電位間とを結ぶ抵抗素子を、 上記対象ネットリストに揷入する抵抗挿入 処理を行う （第 2 3図のステップ S 5 2 0 )。
以下、 第 2 5図を用いて、 上記抵抗挿入処理について詳細に述べると、 第 1ネ ッ卜抽出部 1 2及び第 2ネット抽出部 5 1で抽出され、 さらに重複ネット削除部 2 1で重複ネットを削除されたネットのうち、 サブサ一キットデータベース 5 2 に保持されている特定のサブサーキットに含まれる MO Sトランジスタのゲート 端子に接続されているネット以外の特定のネットと電源間、 及び上記特定のネッ トと基準電位間を接続する抵抗をネットリストに挿入する。 ここでは、 抽出ネッ トデータベース 5 5 ' 'の、 MO Sトランジスタの閾値毎に抽出された抽出ネット データベース： AD VV 5 5 1 '，、抽出ネットデータべ一ス： VD D 5 5 2 " に 含まれるネットのうち、 サブサ一キットデータベース 5 2に含まれる MO Sトラ ンジス夕のゲート端子に接続されているネット以外の特定のネットと MO Sトラ ンジス夕の閾値毎に決められた電源間、 及び上記特定のネットと基準電位間に抵 抗をネットリストに揷入する （第 25図のステップ S 521)。 このとき、揷入す る抵抗の素子名は、 抵抗素子名データベース 56内を検索し、 唯一の抵抗素子名 とする。 また、 揷入した抵抗素子の抵抗素子名を抵抗素子名データベース 56， に追加する。 これを繰り返すことにより、 対象ネットリストを変換する。
このような処理を行うことにより、 第 26 (a) 図の対象ネットリストから、 第 26 ( f ) 図に示す変換後のネットリスト 58と、 ネットリストに追加された 抵抗が追加された抵抗素子名デ一夕べ一ス 56' と、 第 26 (e) 図に示す抽出 ネット数 32とが得られる。
次に、 第 26図に示すネットリストの例を用いて、 本実施の形態 5にかかるネ ットリスト変換装置 50の動作について更に詳しく説明する。
まず、 ュ一ザは、 ネットリスト指定部 11により、 第 26 (a) 図に示す対象 ネットリストを指定する。 なお、 第 26 (a) 図は、 第 5 (a) 図と同様、 第 3 7 (a), (b) 図で示した回路図を SP I CE形式のネットリストで表現したも のであるが、 第 5 (a) 図と異なる点は、 第 26 (a) 図においては、 第 5 (a) 図の 6〜 7行目の MP 2, MN 2で形成されるィンバ一夕をサブサ一キット名 I NVとして表している点であり、 第 26 (a) 図では、 6行目でサブサーキット I NVと表現し、 また 21〜24行目で、 該サブサーキット I NVの内容に関す る記述が追加されている。
次に、 第 1ネット抽出部 12において、 上記対象ネットリストから、 変換対象 としたネットを抽出する。 この際.、 上記第 1ネット抽出部 12は、 読み込んだ行 の先頭文字が " M"で始まっているか否かを判定し （第 26 (a) 図の下線部)、 読み込んだ行が M〇Sトランジスタに関する記述か否かを判定する。第 26 (a) 図においては、 1、 2、 10、 11、 16、 17、 22、 23行目がMOSトラ ンジス夕に関する記述であると判定される。
そして、 読み込んだ行の第 6文字列 （第 26 (a) 図の 1、 2、 10、 11、 16、 17、 22、 23行目太字下線部) つまり MOSトランジスタのモデル名 より、 MOSトランジスタの閾値を判定する。 第 26 (a) 図においては、 pc hhv t、 nchhv tであれば、 HVTMOSトランジスタ、 p c h 1 v t、 nc h l v tであれば、 LVTMOSトランジスタであると判定する。
同時に、 その読み込んだ行の第 3文字列 (第 26 (a) 図の 1、 2、 10、 1 1、 16、 17、 22、 23行目太字下線斜字体部)、 つまり M〇Sトランジスタ のゲート電極に接続されているネットを、 MOSトランジスタの閾値毎に設けた 抽出ネットデ一夕ベース 55に追加する。第 26 (a)図の対象ネットリストの、 HVTMOSトランジスタの抽出ネットデータべ一スは第 26 (b) 図中の抽出 ネットデータベース： AVDD551がそれに相当し、 LVTMOSトランジス 夕の抽出ネットデ一夕ベースは第 26 (b) 図中の抽出ネットデータベース： V DD 552がそれに相当する。
次に、 上記第 1ネット抽出部 12によって読み込んだ行の先頭文字が "R"で 始まっているか否かを判定し （第 26 (a) 図の 3行目太字下線斜字体部)、読み 込んだ行が抵抗素子に関する記述か否かを判定する。 第 26 (a) 図の対象ネッ トリストにおいては、 3行目が抵抗素子に関する記述であると判定される。 そし て、 読み込んだ行の第 1文字列 （第 26 (a) 図の 3行目太字下線斜字体部)、 つ まり抵抗素子の抵抗素子名を、 抵抗素子名データべ一ス 56に追加する。 第 26 (a) 図においては、 第 26 (b) 図中の抵抗素子名データベース 56がそれに 相当する。
第 26 (a) 図の対象ネットリストを最終行まで読み込んだら、 今度は、 第 2 ネット抽出部 51において、 上記ネットリスト指定部 11により指定された対象 ネットリストカ、ら、 変換対象としたある特定のサブサ一キットの入力端子に接続 されているネットを抽出する。
ここでは、 ネットリスト指定部 11で指定された対象ネットリストの先頭行よ り 1行ずつ順次読み込みを行い、 読み込んだ行の先頭文字が "X"で始まってい るか否かを判定し （第 26 (a) 図の下線斜字体部)、 それに応じて、 読み込んだ 行がサブサーキッ卜に関する記述か否かを判定する。第 26 (a)図においては、 4、 6、 7行目がサブサ一キットに関する記述であると判定される。
そしてこの後、 上記読み込んだ行の最終文字列、 つまり読み込んだサブサーキ ットのサブサーキット名が、 サブサ一キットデータベース 52に含まれるか否か を判定する。 ここで、 上記サブサーキットデータべ一ス 52は、 第 26 (c) 図 に相当し、 サブサーキットの入力端子情報、 及びその入力端子の MOSトランジ スタの閾値情報を含む。 第 26 (a) 図においては、 6、 7行目が、 サブサ一キ ットデータベース 52に含まれるサブサーキットに相当する。
そして、 上記第 2ネット抽出部 51によって、 サブサーキットデータベース 5 2に含まれる、 サブサ一キッ卜の入力端子情報及びその入力端子の MO Sトラン ジス夕の閾値情報を元に、 サブサーキットの入力端子に接続されているネットを 抽出し、 該抽出したネットを、 閾値の異なる MOSトランジスタ毎に設けられた 抽出ネットデ一夕べ一ス 55 (第 26 (b) 図参照） に追加し、 新たな抽出ネッ トデータベース 55' を得る。 ここでは、 第 2ネット抽出部 51により、 LVT MOSトランジスタに関する抽出ネットデータベースに対してネットが追加され、 第 26 (c) 図に示される抽出ネットデータべ一ス： VDD 552' がそれに相 当するものである。
次に、 重複ネット削除部 21にて、 第 26 (b) 図に示す抽出ネットデータべ ース： AVDD551、 及び第 26 (c) 図に示す抽出ネットデータべ一ス： V DD 552' に保存されたネットを順次読み込み、 それぞれの抽出ネットデータ ベースから読み込んだ行を辞書順に並び替え、重複ネットを削除する。第 26(c) 図では、 ネット I N： I NV、 及びネット dが重複しているため、 この抽出ネッ トデ一夕べ一ス： VDD 552' 内のネットの重複が解消される。 重複ネットを 削除した後、 新たな抽出ネットデータベース 55" を得る。 第 26 (b), (c) 図からは、 それぞれ第 26 (d) 図中の、 抽出ネットデ一タベース： AVDD 5 51"、 及び抽出ネットデータベース： VDD 552 " が得られる。
そしてこの後、 上記抽出ネット数カウンタ部 31により、 上記抽出ネットデー 夕べ一ス 55 " に含まれるネット数をカウントする。 なお、 このときサブサーキ ットデ一夕ベース 52に含まれるネットに関してはカウントしない（図示せず)。 第 26 (d) 図の抽出ネットデ一夕べ一ス： AVDD 551'， に含まれるネット 数、 つまり HVTMOSトランジスタに関するネット数はトップレベルの階層に おいて "2"、 オペアンプ OPの階層において "2"、 一方、 第 26 (d) 図の抽 出ネットデータベース： VDD 552 " に含まれるネット数、つまり LVTMO Sトランジスタに関するネット数はトップレベルの階層において "2" である。 これらのネット数に関する情報は、 抽出ネット数保持部 3 2に保持される。 ここ では、 第 2 6 ( e ) 図がそれに相当する。
次に、 抵抗挿入部 5 2にて、 第 1ネット抽出部 1 2、 及び第 2ネット抽出部 5 1で抽出され、 重複ネット削除部 2 1で重複ネットを削除されたネットのうち、 特定のサブサ一キットに含まれる MO Sトランジスタのゲート端子に接続されて いるネット以外のネットと電源間、 及び上記特定のネットと基準電位間を接続す る抵抗を、 対象ネットリストに揷入する。 ここでは、 MO Sトランジスタの閾値 毎に抽出された抽出ネットデ一夕べ一ス 5 5 " (第 2 6 ( d) 図に相当） に含ま れるネットのうち、 サブサ一キットデータベース 5 2に含まれる MO Sトランジ ス夕のゲート端子に接続されているネット以外の特定のネットと、 MO Sトラン ジス夕の閾値毎に決められた電源間、 及び上記特定のネットと、 基準電位間を結 ぶ抵抗素子を、 該対象ネットリストに挿入する。 ここで、 第 2 6 ( d) 図に示す ように、 "T B U F "及び" I NV"は、サブサ一キットデータベース 5 2に含ま れるため、 上記特定のネットから除外される。 第 2 6 ( f ) 図の 1 3〜 1 6、 3 0〜3 7行目がネットリストに挿入された抵抗素子に相当する。 '
そしてこのとき、 揷入する抵抗の素子名は、 抵抗素子名データべ一ス 5 6内を 検索し、 唯一の抵抗素子名とする。 また、 前述のようにして対象ネットリストに 挿入した抵抗素子の抵抗素子名を、 順次、 抵抗素子名デ一夕べ一ス 5 6に追加し ていく （第 2 6 ( f ) 図の抵抗素子名データベース 5 6 ')。 これを繰り返すこと により、 対象ネットリストを変換する。
以上のように、 本実施の形態 5によれば、 変換対象である回路の MO Sトラン ジス夕のゲート端子に抵抗を挿入するように、 該対象回路のネットリストを変換 するようにしたので、 該対象回路がアナログ CMO S回路であっても、 CMO S 論理回路であっても、 MO Sトランジスタのゲート端子が不定状態の場合には、 上記挿入した抵抗素子が、 MO Sトランジスタのゲート端子と電源間、 及び M〇 Sトランジスタのゲート端子と基準電位間で、 プルアップ抵抗 ·プルダウン抵抗 として働くこととなり、 この結果、 静止状態で貫通電流が流れる可能性がある M O Sトランジス夕のゲ一ト端子を電源一基準電圧間の電圧に固定することができ る。 そしてこのことは、 後述する静止状態貫通電流検出装置において、 従来 の直流解析シミュレ一ションでは検出することが困難であった貫通電流を確実に 検出することを可能とする。
また、 本実施の形態 5によれば、 重複ネット削除部 2 1により抽出ネットデ一 夕ベース内の重複しているネットを削除することに加え、 あらかじめ貫通電流が 発生する疑いがない回路をサブサーキットデ一夕ベース 5 2に保持しておき、 抵 抗揷入部 5 3により抵抗を揷入する際には、 該サブサーキットデータベース 5 2 に示された箇所には抵抗を揷入しないようにしたので、 対象回路内の貫通電流が 発生する疑いのあるトランジスタを確実に検出することができ、 後述する静止状 態貫通電流検出装置において、 従来の直流解析シミュレ一ションでは検出するこ とが困難であった貫通電流を確実に検出することができると共に、 上記サブサー キットデータべ一ス 5 2に含まれるネットに関しては、 そのサブサーキットの入 力端子に接続されるネットのみが抵抗素子挿入の対象となるため、 ネットリスト に揷入される抵抗素子の数を大幅に少なくすることが可能となり、 これにより、 後述する静止状態貫通電流検出装置における解析時間を、 より短縮することが可 能となる。
さらに、 本実施の形態 5によれば、 抽出ネット数カウント部 3 1を設け、 上記 重複ネット削除部 2 1による重複ネット削除後の抽出ネット数をカウントするよ うにしたので、 抵抗揷入部 1 3により抵抗素子が揷入されるネット数を得ること ができるため、 後述する貫通電流検出装置において、 全貫通電流の算出を実現す ることが可能となる。
なお、 本実施の形態 5においては、 上記実施の形態 1〜3に示すように、 ネッ ト抽出部により、 対象回路のネットリストから貫通電流が発生する可能性のある MO Sトランジスタのゲ一ト端子を抽出した後、 抵抗揷入部により、 上記抽出し たネットと電源間、 及び該抽出したネットと基準電位間とを結ぶように抵抗を挿 入するものについて説明したが、 上記実施の形態 4に示すように、 対象回路のネ ットリストのうちの貫通電流が発生する可能性のある MO Sトランジスタを、 ま ずサブサーキットに置き換えた後、 該貫通電流が発生する可能性のある MO Sト ランジス夕のゲート端子に抵抗を揷入したサブサ一キットの内容を、 置き換えた サブサ一キットの内容として上記ネットリストに追加するものであっても、 本実施の形態 5と同様の処理が可能である。
(実施の形態 6 )
以下、 第 2 7図〜第 2 9図を用いて、 本実施の形態 6にかかる静止状態貫通電 流検出装置 1 0 0について説明する。
本実施の形態においては、 上記実施の形態 1〜 5において説明したネットリス 卜変換装置により、 静止状態時の貫通電流検出対象ネットリス卜を変換処理した 上で、 該ネットリストの静止状態時の貫通電流を検出するものである。
まず、 第 2 7図を用いて、 本実施の形態 6にかかる静止状態貫通電流検出装置 1 0 0の構成について説明する。 第 2 7図は、 本実施の形態 6における静止状態 貫通電流検出装置の構成を示す図である。
第 2 7図において、 静止状態貫通電流検出装置 1 0 0は、 ネットリスト変換部 1 0と、 直流解析部 1 0 1と、 トランジスタ検索部 1 0 2と、 メモリ 1 0 5と、 'からなるものである。
より詳細に述べると、 上記ネットリスト変換部 1 0は、 静止状態貫通電流検出 対象回路のネットリストに対し、 貫通電流が発生する可能性のある箇所に抵抗を 挿入するよう、 該対象ネットリストを変換するものであり、 その構成は、 上述し た実施の形態 1〜5に相当するものである。 そして、 上記直流解析部 1 0 1は、 上記ネッ卜リス卜変換部 1 0により、 該ネットリスト変換処理がされた後の変換 後ネットリストに対して、 直流解析を行って直流解析結果を得るものであり、 上 記トランジスタ検索部 1 0 2は、 上記直流解析部 1 0 1にて得られた直流解析結 果により、 貫通電流が発生している MO Sトランジスタを検索するものである。 そして、 上記メモリ 1 0 5は、 上記直流解析結果を保持する直流解析結果保持部 1 0 3と、 上記トランジスタ検索部 1 0 2において検索された貫通電流が発生す る可能性のある箇所を保持する電流貫通トランジスタデータベース 1 0 4とを含 むものである。
以下、 第 2 8図， 第 2 9図を用いて、 上述した構成を有する本実施の形態 6の 静止状態貫通電流検出装置 1 0 0の動作について説明する。 なお、 ここでは、 上 述した第 3 7 ( a ) , ( b )図の両回路の静止状態貫通電流を検出するものとする。 第 2 8図は、 本実施の形態 6にかかる静止状態貫通電流検出装置による、 貫通 電流検出処理の一連の流れを示す図であり、 第 2 9図は、 第 2 8図に示す貫通電 流検出処理内の、 トランジスタ検索処理の詳細な流れを示す図である。
まず、ユーザが、 ネットリスト変換部 1 0内のネットリスト指定部（図示せず） により静止状態貫通電流を検出する対象となる回路を指定すると、 ネットリスト 変換部 1 0は、 該指定された対象回路のネットリストに対し、 ネットリスト変換 を実施する （第 2 8図のステップ S 1 0 0 0 )。 この動作については、上記実施の 形態 1〜 5に示した通りである。
そして、 直流解析部 1 0 1において、 上記ネットリスト変換部 1 0で変換され たネットリストについて直流解析を実施して直流解析結果を得、 これをメモリ 1 0 5内の直流解析結果保持部 1 0 3に保持する（第 2 8図のステツプ S 2 0 0 0 )。 なお、 直流解析の動作については従来と同様であるため、 説明を省略する。
そしてこの後、 トランジスタ検索部 1 0 2において、 上記直流解析部 1 0 1に て得られた直流解析結果により、 貫通電流が発生する可能性のある MO Sトラン ジスタを検索して、 その結果を、 メモリ 1 0 5内の電流貫通トランジスタデータ ベース 1 0 4に保持していく （第 2 8図のステップ S 3 0 0 0 )。
以下、 第 2 9図を用いて、 上記トランジスタ検索処理について詳細に述べる。 まず、 上記直流解析部 1 0 1にて得られた直流解析結果より、 MO Sトランジ ス夕に関する情報を検索する （第 2 9図のステップ S 3 1 0 0 )。そして、 I I D S I > I t hであれば、 ステップ S 3 3 0 0を実施し、 そうでなければステップ S 3 4 0 0を実施する。 すなわち、 上記 I I D S Iが I t hより大きければ、 そ の MO Sトランジスタには貫通電流が発生していると判定して、 電流貫通トラン ジス夕データベース 1 0 4にその MO Sトランジスタを追加し （第 2 9図のステ ップ 3 3 0 0 )、上記 I I D S Iが I t hより小さければ、その MO Sトランジス 夕は貫通電流が発生していないと判定する。 この後、 検索した MO Sトランジス 夕が最後の MO Sトランジスタか否かを判定し（第 2 9図のステップ S 3 4 0 0 )、 最後の MO Sトランジスタであれば処理を終了し、 そうでなければ上記ステップ S 3 1 0 0に戻り、 上述した処理を繰り返す。
このようにして、 静止状態において貫通電流が発生する可能性のある箇所を 検出し、 電流貫通トランジスタデータべ一ス 104を出力する。
次に、 第 26図に示すネットリストの例を用いて、 本実施の形態 6にかかる静 止状態貫通電流検出装置 100の動作について更に詳しく説明する。 なお、 ここ では、 ネットリスト変換部が実施の形態 5に示すネッ卜リスト変換装置であるも のとして説明する。
まず、 第 26 (a) 図の対象ネットリストに対して、 実施の形態 5のネットリ スト変換装置であるネッ卜リスト変換部 10によってネットリスト変換が実施さ れ、 第 26 (f ) 図に示す変換後ネットリストが得られたとする。
ここで、 静止状態の貫通電流を検出する際に、 OP 1の制御信号 ENABLE 1、 及び TBUF 1の制御信号 ENABLE2が " L" であったと仮定する。 こ のとき、 第 37 (a) 図の回路 3701におけるネット aが不定になり、 貫通電 流 I 1が流れる可能性がある。 同じく、 第 37 (b) 図の回路 3702における ネット dが不定となり、貫通電流 I 2が流れる可能性がある。しかし、第 26 (f ) 図の変換後ネットリスト 58に対して、 直流解析を実施すると、 ネット aは、 R 1002及び R 1003の作用によって、 電源電圧 A VDDと基準電位との間の 中点の電圧に固定され、ネット dは、 R 1004及び R 1005の作用によって、 電源電圧 VDDと基準電位との間の中点の電圧に固定されるため、 従来の直流解 析シミュレーションでは検出することが困難であった貫通電流 I 1及び I 2が流 れる。 その他のネットにおいては、 通常の直流動作点で動作する。
以上のように、 本実施の形態 6によれば、 静止状態貫通電流検出対象回路のネ ットリストに対し、 貫通電流が発生する疑いのある箇所に抵抗を挿入するネット リスト変換処理を行った上で、 MOSトランジスタの電流をモニタするようにし たので、 通常の直流解析では検出が困難な、 貫通電流が発生する可能性のある箇 所を、 容易に検出することが可能となる。
なお、 本実施の形態 6においては、 上記実施の形態 5で説明したネットリスト 変換装置 50がネットリスト変換部 10に相当するものである場合を例に挙げて 説明したが、 上記ネットリスト変換部 10が、 上記実施の形態 1〜 4に挙げたネ ットリスト変換装置 10〜40であっても、 同様の効果が得られる。
(実施の形態 7) 以下、 第 3 0図〜第 3 2図を用いて、 本実施の形態 7にかかる静止状態貫通電 流検出装置 2 0 0について説明する。
上記実施の形態 6においては、 静止状態貫通電流が発生する箇所を検索する場 合について説明したが、 本実施の形態 7においては、 さらに、 ネットリストの静 止状態時の全貫通電流を算出するものである。
まず、 第 3 0図を用いて、 本実施の形態 7にかかる静止状態貫通電流検出装置 2 0 0の構成について説明する。 第 3 0図は、 本実施の形態 7における静止状態 貫通電流検出装置の構成を示す図である。
第 3 0図において、 静止状態貫通電流検出装置 2 0 0は、 ネットリスト変換部 3 0と、 直流解析部 1 0 1と、 トランジスタ検索部 1 0 2と、 全貫通電流算出部
2 0 1と、 直流解析結果保持部 1 0 3、 電流貫通トランジスタデータベース 1 0 4、 及び全貫通電流保持部 2 0 2を含むメモリ 2 0 5と、 からなるものである。 より詳細に述べると、 上記ネットリスト変換部 3 0は、 静止状態貫通電流検出 対象回路のネットリストに対し、 貫通電流が発生する可能性のある箇所に抵抗を 挿入するよう、 該対象ネットリストを変換するものである。 なお、 本実施の形態 7においては、 全貫通電流を算出するものであるため、 上記ネットリスト変換部
3 0の構成は、 例えば、 上記ネットリスト変換処理において挿入した抵抗の数を 求めている、 上記実施の形態 3〜 5に示すネットリスト変換装置に相当するもの である。
そして、 全貫通電流算出部 2 0 1は、 電源に流れる電流から、 電源から基準電 位間に挿入した抵抗素子を介して流れる電流を減算し、 全貫通電流を算出するも のであり、 上記メモリ 2 0 5内の全貫通電流保持部 2 0 2は、 上記全貫通電流算 出部 2 0 1により得た値を保持するものである。 なお、 そのほかの構成は、 上記 実施の形態 6と同様であるため、 ここでは説明を省略する。
以下、 第 3 1図及び第 3 2図を用いて、 上述した構成を有する本実施の形態 7 の静止状態貫通電流検出装置 2 0 0の動作について説明する。 なお、 ここでは、 上述した第 3 7 ( a ) , (b ) 図の両回路の静止状態貫通電流を検出するものとす る。 第 3 1図は、 本実施の形態 7にかかる静止状態貫通電流検出装置による、 貫通 電流検出処理の一連の流れを示す図であり、 第 3 2図は、 第 3 1図に示す貫通電 流検出処理内の、 全貫通電流算出処理の詳細な流れを示す図である。
まず、ユーザが、 ネットリスト変換部 3 0内のネットリスト指定部（図示せず） により静止状態貫通電流を検出する対象となる回路を指定すると、 ネットリスト 変換部 3 0は、 該指定された対象回路のネットリストに対し、 ネットリスト変換 を実施する （第 3 1図のステップ S 1 0 0 0 )。 この時、 同時に揷入した抵抗の数 をカウントして、 ネットリスト変換部 3 0内の抽出ネット数保持部 3 2に保持し ておく。 この動作については、 上記実施の形態 3〜5に示した通りであり、 具体 的には、 上記実施の形態 3， 5では抽出ネット数を抽出ネット数保持部 3 2に、 また、 上記実施の形態 4では置換えトランジス夕数を置換えトランジスタ数保持 部 4 3に保持している。
そして、 上記直流解析部 1 0 1において、 上記ネットリスト変換部 3 0で変換 されたネットリストについて直流解析を実施して直流解析結果を得、 これをメモ リ 2 0 5内の直流解析結果保持部 1 0 3に保持する （第 3 1図のステツプ S 2 0 0 0 )。なお、直流解析の動作については従来と同様であるため、説明を省略する。 そしてこの後、 上記トランジスタ検索部 1 0 2において、 上記直流解析部 1 0 1にて得られた直流解析結果により、 貫通電流が発生する可能性のある MO Sト ランジス夕を検索して、 その結果を、 メモリ 2 0 5内の電流貫通卜ランジス夕デ 一夕ベース 1 0 4に保持していく （第 3 1図のステップ S 3 0 0 0 )。なお、 この 処理については、 上記実施の形態 6において第 2 9図を用いて説明したものと同 様であるため、 ここでは説明を省略する。
そして、 上記全貫通電流算出部 2 0 1において、 上記ネッ卜変換部 3 0におい て得られた抽出ネット数あるいは置換えトランジスタ数と、 上記直流解析部 1 0 1において得られた直流解析結果に基づいて、 全貫通電流を算出する （第 3 1図 のステップ S 4 0 0 0 )。
以下、 第 3 2図を用いて、 全貫通電流算出処理について詳細に述べる。
まず、 直流解析部 1 0 1にて得られ、 直流解析結果保持部 1 0 3に保持された 直流解析結果 1 0 3より、 電源一基準電位間に流れる電流を抽出する （第 3 2図 のステップ S 4100)。そして、上記ネットリスト変換部 30において得た、 閾 値の異なる MOSトランジスタ毎の抽出ネット数もしくは、 置き換えトランジス タ数を元に、 電源一基準電位間に流れる電流から、 挿入した抵抗素子を介して電 源一基準電位間に流れる電流を減算して、 全貫通電流を得る。 つまり、 閾値の異 なる MOSトランジスタ毎に決められた電源毎に、 （電源—基準電位間電流）一 N * (電源電圧 Z (挿入抵抗値 * 2)) を求めることで、 ネットリスト変換部 30に よって揷入した抵抗素子に流れる電流の影響を受けない全貫通電流を得ることが できる。 ここで、 Nは、 ∑ (サブサーキット Xの数 *サブサ一キット X内で抽出 されたネット数） [トップセルも含め、全サブサーキットにおいて算出]を表す。 このようにして得た全貫通電流は、 全貫通電流保持部 202に保持する。
次に、 第 26図に示すネットリストの例を用いて、 実施の形態 7にかかる静止 状態貫通電流検出装置 200の動作について更に詳しく説明する。
まず、 第 26 (a) 図の対象ネットリストに対して、 ネットリスト変換部 30 において、 実施の形態 5のネットリスト変換装置によってネットリスト変換を実 施し、 第 26 (f ) 図に示す変換後ネットリス卜 58が得られたとする。
ここで、 静止状態の貫通電流を検出する際に、 OP 1の制御信号 ENABLE 1、 及び TBUF 1の制御信号 ENABLE 2が "L" であったと仮定する。 こ のとき、 第 37 (a) 図の回路 3701におけるネット aが不定になり、 貫通電 流 I 1が流れる可能性がある。 同じく、 第 37 (b) 図の回路 3702における ネット dが不定となり、貫通電流 I 2が流れる可能性がある。しかし、第 26 (f) 図の変換後ネットリスト 58に対して、 直流解析を実施すると、 ネット aは、 R 1002及び R 1003の作用によって、 電源電圧 AVDDと基準電位との間の 中点に固定され、 ネット dは、 R 1004及び R 1005の作用によって、 電源 電圧 VDDと基準電位との間の中点の電圧に固定されるため、 貫通電流 I 1及び I 2が流れる。 その他のネットにおいては、 通常の直流動作点で動作する。
この結果、 MOSトランジスタ MP 1、 MN1、 MP 2、 MN 2のそれぞれの 電流をモニタすることにより、 従来の直流解析では検出できない貫通電流が発生 する可能性のある箇所を容易に検出することが可能となる。 さらに、 全貫通電流算出部 201のステップ S4100において、 電源 AVD mこ流れる電流量が I AVDD、 電源 VDDに流れる電流量が I VDDと抽出さ れたと仮定する。 この時、 第 26 (e) 図に示されるように、 電源 AVDDに関 する抽出ネット数は、トップセルに関しで' 2"、サブサーキット OPに関しで' 2"、 また、 サブサーキット OPの数 "1 "であり、 同じく、 電源 VDDに関する抽出 ネット数は、 トップセルに関して " 2" であるため、 この結果、 全貫通電流は、 電源 AVDDに関しては、 （IAVDD— （2 + 2 * 1) (AVDD/ (100T * 2))、 電源 VDDに関しては、 （IVDD— (2) (VDD/ (100T* 2)) として求められる。
以上のように、 本実施の形態 7によれば、 静止状態貫通電流検出対象回路のネ ットリストに対し、 貫通電流が発生する疑いのある箇所に抵抗を揷入するネット リスト変換処理を行った上で、 MOSトランジスタの電流をモニタするようにし たので、 通常の直流解析では検出が困難な、 貫通電流が発生する可能性のある箇 所を、 容易に検出することが可能となる。
また、 本実施の形態 7によれば、 上記検出対象回路のネットリスト内に発生す る貫通電流を算出することができる。
(実施の形態 8)
以下、 第 33図〜第 36図を用いて、 本実施の形態 8にかかる静止状態貫通電 流検出装置 300について説明する。
上記実施の形態 6においては、 静止状態貫通電流が発生する箇所を検索する場 合について説明したが、 本実施の形態 8においては、 上記貫通電流が発生する箇 所をグラフに表示するものである。
まず、 第 33図を用いて、 本実施の形態 8にかかる静止状態貫通電流検出装置 300の構成について説明する。 第 33図は、 本実施の形態 8における静止状態 貫通電流検出装置の構成を示す図である。
第 33図において、 静止状態貫通電流検出装置 300は、 ネットリスト変換部 10と、 直流解析部 101と、 I I DS Iヒストグラム作成部 301と、 直流解 析結果保持部 103、 及びトランジスタ I I DS Iデータベース 302を含むメ モリ 305と、 からなるものである。 より詳細に述べると、 上記ネットリスト変換部 1 0は、 静止状態貫通電流検出 対象回路のネットリストに対し、 貫通電流が発生する可能性のある箇所に抵抗を 挿入するよう、 該ネットリストを変換するものであり、 その構成は、 上記実施の 形態 1〜5に示す通りである。 そして、 上記 I I D S I ヒストグラム作成部 3 0 1は、 直流解析部 1 0 1において得られた直流解析結果より、 M〇 Sトランジス 夕の I I D S I ヒストグラムを作成するものである。 そして、 メモリ 3 0 5内の トランジスタ I I D S Iデータベース 3 0 2は、 上記 I I D S I ヒストグラム作 成部 3 0 1において得た MO Sトランジスタの I I D S Iを保持するものである。 なお、 そのほかの構成については、 上記実施の形態 6と同様であるため、 ここで は説明を省略する。
以下、 第 3 4図〜第 3 6図を用いて、 上述した構成を有する本実施の形態 8の 静止状態貫通電流検出装置 3 0 0の動作について説明する。 なお、 ここでは、 上 述した第 3 7 ( a), (b)図の両回路の静止状態貫通電流を検出するものとする。 第 3 4図は、 本実施の形態 8にかかる静止状態貫通電流検出装置による、 貫通 電流検出処理の一連の流れを示す図であり、 第 3 5図は、 第 3 4図に示す貫通電 流検出処理内の、 I I D S I ヒストグラム作成処理の詳細な流れを示す図である。 そして第 3 6 ( a) 図は、 I I D S I ヒストグラム作成部によって得られるトラ ンジス夕 I I D S Iデ一夕ベースを示す図であり、第 3 6 (b)図は、第 3 6 ( a) 図のデータベースにより得られるヒストグラムを示す図である。
まず、ユーザが、 ネットリスト変換部 1 0内のネットリスト指定部（図示せず） により静止状態貫通電流を検出する対象となる回路を指定すると、 ネットリスト 変換部 1 0は、 該指定された対象回路のネットリストに対し、 ネットリスト変換 を実施する （第 3 4図のステップ S 1 0 0 0 )。 この動作については、上記実施の 形態 1〜5に示した通りである。
そして、 直流解析部 1 0 1において、 上記ネットリスト変換部 1 0で変換され たネットリストについて直流解析を実施して直流解析結果を得、 これをメモリ 1 0 5内の直流解析結果保持部 1 0 3に保持する（第 3 4図のステップ S 2 0 0 0 )。 なお、 直流解析の動作については従来と同様であるため、 説明を省略する。 そしてこの後、 上記直流解析部 101より得られた直流解析結果を元に、 上記 I IDS Iヒストグラム作成部 301により、 MOSトランジスタの I IDS I のヒストグラムを得る （第 34図のステップ S 5000)。
以下、 第 35図を用いて、 上記 I IDS Iのヒストグラム作成処理について詳 細に述べる。
まず、 上記直流解析部 101で得られた直流解析結果よりトランジスタを検索 する （第 35図のステップ S 5100)。そして、検索されたトランジスタの I I DS 卜を、 メモリ 305内のトランジスタ I I DS 1データベース 302に追カロ する （第 35図のステップ S 5200)。
この後、 上記ステツプ S 5100〜 5200における直流解析結果のトランジ ス夕の検索が終了したか否かを判定し（第 35図のステップ S 5300)、 トラン ジス夕の検索が終了したならば処理を終了し、 そうでなければ上記ステップ S 5 100に戻り、 上述した処理を繰り返す。
そして、 トランジスタ I I DS Iデ一夕ベース 302より、 I I DS Iのヒス トグラムを作成し、 これを出力する （第 35図のステップ S 5400)。
次に、 第 26図に示すネットリストの例を用いて、 本実施の形態 8の静止状態 貫通電流検出装置 300の動作について更に詳しく説明する。 なお、 ここでは、 ネットリスト変換部 10が実施の形態 5に示すネットリスト変換装置であるもの として説明する。
まず、 第 26 (a) 図の対象ネットリストに対して、 ネットリスト変換部 10 において、 実施の形態 5のネットリスト変換装置によってネットリスト変換を実 施し、 第 26 (f ) 図に示す変換後ネットリストが得られたとする。
ここで、 静止状態の貫通電流を検出する際に、 〇P 1の制御信号 ENABLE 1、 及び TBUF 1の制御信号 ENABLE 2が "L" であったと仮定する。 こ のとき、 第 37 (a) 図の回路 3701におけるネット aが不定になり、 貫通電 流 I 1が流れる可能性がある。 同じく、 第 37 (b) 図の回路 3702における ネット dが不定となり、 貫通電流 I 2が流れる可能性がある。
し力、し、第 26 (f)図の変換後ネットリストに対して直流解析を実施すると、 ネット aは、 R 1002及び R 1003の作用によって、 電源電圧 AVDDと基
RECTIFIED SHEET (RUし E 91) 準電位との間の中点の電圧に固定され、 ネット dは、 R 1004及び R 1005 の作用によって、 電源電圧 VDDと基準電位との間の中点の電圧に固定されるた め、 貫通電流 I 1及び I 2が流れる。 その他のネットにおいては、 通常の直流動 作点で動作する。
そして、 例えば、 MOSトランジスタ MP 1の I I DS I及び MN 1の I I D S Iが 2 Q nA、 MP 2の I IDS |及び MN2の I I DS Iが 5 xA、 その他 のトランジスタの i I DS Iが 1 nAであったとすると、 このとき、 I IDS I ヒストグラム作成部 301によって得られるトランジスタ I l »S Iデータべ一 ス 302は、 第 36 (a)図に示すものとなり、 さらに、 このとき得られるヒス トグラムは第 36 (b) 図に示すものとなる。
このように、 各 MOSトランジスタの I I DS Iを I I DS Iヒストグラムよ り表すことにより、 視覚的にどの MOSトランジスタで貫通電流が発生する可能 性があるかを確認することが可能となる。
以上のように、 実施の形態 8によれば、 静止状態貫通電流検出対象回路のネッ トリストに対し、 貫通電流が発生する疑いのある筒所に抵抗を挿入するネットリ スト変換処理を行った上で、 MOSトランジスタの電流をモニタするようにした ので、 通常の直流解析では検出が困難な、 貫通電流が発生する可能性のある箇所 を、 容易に検出することが可能となる。 また、 本実施の形態 8によれば、 上記 I I DS Iヒストグラム作成部 301により、 MOSトランジスタの I I DS Iを、 I IDS Iヒストグラムにより表すようにしたので、 貫通電流が発生する可能性 のある箇所を視覚的に検出することが可能となる。
なお、 上述した全ての実施の形態で説明した各ステップの順序は、 上記の通り でなくとも、 同じ効果が得られる場合、 その順序は問わない。
また、 上記各実施の形態で説明した抽出ネットデータベース 14、 抵抗素子名 データべ一ス 16、 抽出ネット数保持部 32などの記述は、 各図に示す通りでな くとも、 同じ効果が得られる場合、 その表記方法は問わない。
さらに、 上記各実施の形態においては、 ネットリストに揷入される抵抗素子の 抵抗値を 100Tとしているが（第 5 (c) 図等参照)、 他の回路の動作に支障を きたさない程度の高抵抗 （数 G Ohm〜数百 T Ohm程度） であれば、 この値に よらない。
さらに、 上記各実施の形態では、 ネットリスト変換装置、 あるいは静止状態貫 通電流検出装置として説明したが、 上記装置によるネットリスト変換処理、 ある いは静止状態貫通電流検出処理をコンピュータにより自動的に行わせるプロダラ ムを生成し、 上記検出対象回路に対して、 コンピュータで自動的に、 ネットリス ト変換処理、 あるいは静止状態貫通電流検出処理を行うようにしてもよい。 産業上の利用可能性
本発明のネッ卜リスト変換装置及び静止状態貫通電流検出装置は、 低消費電力 のシステム開発を容易にし、 携帯端末の長時間駆動、 省エネルギーを実現させる のに有用である。

Claims

請求 の 範囲
1 . 静止状態時の貫通電流の検出対象となるネットリストを指定するネットリ スト指定ステップと、
上記検出対象ネットリストから、 MO Sトランジスタのゲート端子に接続され ているネットを抽出し、 該抽出したネットを、 閾値の異なる上記 MO Sトランジ スタ毎に設けた抽出ネットデータベースに保持するネッ卜抽出ステップと、 上記閾値の異なる M〇Sトランジスタ毎に設けた抽出ネットデータベースを元 に、 上記検出対象ネットリスト内の、 上記抽出された MO Sトランジスタのゲ一 ト端子に接続されているネットと該 MO Sトランジスタの閾値毎に決められた電 源との間、 及び該抽出されたネットと基準電位との間に、 唯一の抵抗素子名であ るものとなる抵抗素子を挿入する抵抗揷入ステツプと、 を含む、
ことを特徴とするネットリスト変換方法。
2 . 請求の範囲第 1項に記載のネットリスト変換方法において、
上記ネット抽出ステップは、 上記検出対象ネットリスト内の M〇 Sトランジス 夕を検出する MO Sトランジスタ検出ステップと、
上記検出した MO Sトランジスタのゲート端子に接続されているネットを検出 し、 該検出されたネットを上記抽出ネットデータベースに保持するネット検出ス 上記検出対象ネットリスト内の抵抗素子を検出し、 該検出された抵抗素子の抵 抗素子名を抵抗素子名データベースに保持する抵抗素子検出ステップと、を含む、 ことを特徴とするネットリスト変換方法。
3 . 請求の範囲第 2項に記載のネットリスト変換方法において、
上記 MO Sトランジスタ検出ステップは、 上記検出対象ネットリスト内に含ま れる各行の先頭文字が "M" であるか否かを検出し、 該行の先頭文字が "M" で あれば、 該行は MO Sトランジスタに関し記載するものであると判定する、 ことを特徴とするネットリスト変換方法。
4. 請求の範囲第 2項に記載のネットリスト変換方法において、
上記ネット検出ステップは、 上記 MO Sトランジスタ検出ステップにより上記 MO Sトランジスタに関する記載であると判定された行から、 該 MO Sトランジ ス夕のゲート端子に接続されているネットを検出し、
上記行の第 6文字列の MO Sトランジスタのモデル名より、 上記 MO Sトラン ジス夕の閾値を判定し、
上記 MO Sトランジスタの閾値毎に設けた抽出ネットデータベースの、 対応す る閾値のデータベースに、 上記 MO Sトランジスタのゲート端子に接続されてい るネットを保持する、
ことを特徴とするネットリス卜変換方法。
5 . 請求の範囲第 2項に記載のネットリスト変換方法において、
上記抵抗素子検出ステップは、 上記検出対象ネットリスト内に含まれる各行の 先頭文字が "R" であるか否かを検出し、 該行の先頭文字が "R" であれば、 該 行は抵抗素子に関し記載するものであると判定し、
上記抵抗素子に関し記載するものであると判定された行の第 1文字列を、 上記 抵抗素子の抵抗素子名として抽出し、
該抽出した上記抵抗素子の抵抗素子名を、 上記抵抗素子名データベースに保持 する、
ことを特徴とするネットリスト変換方法。
6 . 請求の範囲第 1項に記載のネットリスト変換方法において、
上記抵抗挿入ステップは、 上記抵抗素子名データベースを検索して、 P隹一の抵 抗素子名であるものとなる新たな抵抗素子名を作成し、
上記作成された新たな抵抗素子名の抵抗素子を、 上記閾値の異なる MO Sトラ ンジス夕毎に設けた各抽出ネットデ一夕ベースに保持されているネットと該 MO Sトランジスタの閾値毎に決められた電源との間、 及び該保持されているネット と基準電位との間を結ぶように、 ネットリストに追加し、
該追加した上記抵抗素子の上記抵抗素子名を、 上記抵抗素子名データベースに 追加する、
ことを特徴とするネットリスト変換方法。
7 . 請求の範囲第 1項に記載のネットリスト変換方法において、
' 上記ネット抽出ステップにより抽出され、 上記閾値の異なる MO S 夕毎に設けた抽出ネットデータベースに保持されたネットのうち、 該各抽出ネッ トデータベース内で重複しているネットを削除する重複ネット削除ステップを含 み、
上記抵抗揷入ステップは、 上記重複ネット削除ステップにより重複しているネ ットが削除された上記抽出ネットデータべ一スを元に、 上記検出対象ネットリス ト内の、 上記 MO Sトランジスタのゲート端子に接続されているネットと該 MO Sトランジスタの閾値毎に決められた電源との間、 及び上記ネットと基準電位と の間に、 唯一の抵抗素子名であるものとなる抵抗素子を揷入するものである、 ことを特徴とするネットリスト変換方法。
8 . 請求の範囲第 7項に記載のネットリスト変換方法において、
上記重複ネット削除ステップは、 上記閾値の異なる MO Sトランジスタ毎に設 けた抽出ネットデータベースを読み込み、
該読み込んだ抽出ネットデ一夕ベース内に格納されているネットを辞書順に並 び替え、
該並び替えた抽出ネットデ一夕ベース内を先頭より検索し、 検索対象のネット と等しいネットを削除する、
ことを特徴とするネットリスト変換方法。
9 . 請求の範囲第 1項に記載のネットリスト変換方法において、
上記閾値の異なる MO Sトランジスタ毎に設けた上記抽出ネットデータベース を読み込み、 該抽出ネットデータベース毎に、 上記抽出ネットデータベース内に 含まれるネット数をカウントするネット数カウントステップを含む、
ことを特徴とするネットリスト変換方法。
1 0 . 静止状態時の貫通電流の検出対象となるネットリストを指定するネット リスト指定ステップと、
上記検出対象ネットリスト内の MO Sトランジスタを、 該 MO Sトランジスタ の閾値及び種類に応じたサブサーキッ卜に置き換えるサブサーキット置換えステ ップと、
上記検出対象ネットリストに、 上記置き換えたサブサーキットのサブサーキッ ト情報を追加するサブサーキット追加ステップと、 を含む、 ことを特徴とするネットリスト変換方法。
1 1 . 請求の範囲第 1 0項に記載のネットリスト変換方法において、
上記サブサーキット置換えステップにより、 上記 MO Sトランジスタの閾値及 び種類に応じたサブサ一キットに置き換えられた MO Sトランジスタの数をカウ ントする置換えトランジスタ数カウントステップを含む、
ことを特徴とするネットリスト変換方法。
1 2 . 請求の範囲第 1 0項に記載のネットリスト変換方法において、
上記サブサーキット置換えステップは、 上記検出対象ネットリスト内の M〇S トランジスタを検出し、
該検出した MO Sトランジスタに関して記載されている行の第 6文字列の MO Sトランジスタのモデル名より、該 MO Sトランジスタの閾値及び種類を判定し、 上記検出した MO Sトランジスタの記載を、 該 MO Sトランジスタの閾値及び 種類に応じたサブサーキッ卜に置換え、
該置き換えたサブサーキットの行の第 1文字列の先頭に "X" を追加すると共 に、 該行に、 上記サブサーキットに置き換える前の上記 MO Sトランジスタの記 載の第 2、 第 3、 第 4、 第 5文字列の、 "ドレイン端子"、 "ゲート端子"、 "ソース 端子"、 "バルク端子" からなる接続情報、 及び "W :チャネル幅"、 "L：チヤネ ル長"、 "M :マルチプライヤ" からなるパラメ一夕情報を記載する、
ことを特徴とするネットリスト変換方法。
1 3 . 請求の範囲第 1 0項に記載のネットリスト変換方法において、
上記サブサ一キット追加ステップは、 上記検出対象ネットリストに上記サブサ ーキット情報を追加するものであり、
該サブサーキット情報は、 上記サブサーキットに置き換えた MO Sトランジス 夕の閾値及び種類に応じた MO Sトランジスタと、 該 MO Sトランジスタのゲー ト端子と該 MO Sトランジスタの閾値に応じた電源との間、 及び該 MO Sトラン ジス夕のゲート端子と基準電圧との間に挿入される抵抗素子と、 を含むものであ る、
ことを特徴とするネットリスト変換方法。
1 4. 静止状態時の貫通電流の検出対象となるネットリストを指定するネッ r曰ス
上記検出対象ネットリストから、 MO S卜ランジス夕のゲ一ト端子に接続され ているネットを抽出し、 該抽出したネットを、 閾値の異なる上記 MO Sトランジ スタ毎に設けた抽出ネットデータベースに保持する第 1ネット抽出ステップと、 上記検出対象ネットリストから、 サブサーキットの入力端子に接続されている ネットを抽出し、 該抽出したネットを、 上記閾値の異なる M〇Sトランジスタ毎 に設けた抽出ネットデータベースに保持する第 2ネット抽出ステップと、 上記閾値の異なる MO Sトランジスタ毎に設けた抽出ネットデータベースを元 に、 上記検出対象ネットリスト内の、 上記第 1ネット抽出ステップ及び第 2ネッ ト抽出ステップにおいて抽出されたネットと電源との間、 及び該抽出されたネッ 卜と基準電位との間に、 P隹一の抵抗素子名であるものとなる抵抗素子を挿入する 抵抗挿入ステップと、 を含む、
ことを特徴とするネットリスト変換方法。
1 5 . 請求の範囲第 1 4項に記載のネットリスト変換方法において、
上記第 2ネット抽出ステップは、 上記検出対象ネットリスト内に含まれる各行 の先頭文字が "X" であるか否かを検出し、 該行の先頭文字が "X" であれば、 該行はサブサーキットに関し記載するものであると判定する、
ことを特徴とするネッ卜リス卜変換方法。
1 6 . 請求の範囲第 1 4項に記載のネットリスト変換方法において、
上記第 1ネット抽出ステップ、 及び第 2ネット抽出ステップにより抽出され、 上記閾値の異なる MO Sトランジスタ毎に設けた抽出ネットデータベースに保持 されたネットのうち、 該各抽出ネットデータベース内で重複しているネットを削 除する重複ネット削除ステップを含み、
上記抵抗挿入ステップは、 上記重複ネット削除ステップにより重複しているネ ッ卜が削除された抽出ネッ卜データベースを元に、 上記検出対象ネットリスト内 の、 上記第 1ネット抽出ステップ及び第 2ネット抽出ステップにおいて抽出され たネットと電源との間、 及び該抽出されたネットと基準電位との間に、 唯一の抵 抗素子名であるものとなる抵抗素子を挿入するものである、
ことを特徴とするネットリスト変換方法。
1 7 . 請求の範囲第 1 6項に記載のネットリスト変換方法において、 上記閾値の異なる MO Sトランジスタ毎に設けた上記抽出ネットデータベース を読み込み、 該各抽出ネットデータベース毎に、 上記抽出ネットデータベース内 に含まれるネットの数をカウントするネット数カウントステップを含む、 ことを特徴とするネットリスト変換方法。
1 8 . 請求の範囲第 1 4項に記載のネットリスト変換方法において、
上記第 2ネット抽出ステップにより抽出されたサブサーキットと、 特定のサブ サーキットが登録されているサブサーキットデータベースとを比較する比較ステ ップを含み、
上記抵抗挿入ステップは、 上記閾値の異なる MO Sトランジスタ毎に設けた抽 出ネットデータベースを元に、 上記検出対象ネットリスト内の、 上記第 1ネット 抽出ステップにおいて抽出されたネットと電源との間、 及び該抽出されたネット と基準電位との間に、 唯一の抵抗素子名であるものとなる抵抗素子を挿入すると 共に、
上記検出対象ネットリスト内の、 上記第 2ネット抽出ステップにより抽出され たサブサ一キットのうち、 上記比較ステップにおいて上記サブサーキットデ一夕 ベースに登録されていると判定されたサブサーキットに含まれるネット以外のネ ットと電源との間、 及び該ネットと基準電圧との間に、 唯一の抵抗素子名である ものとなる抵抗素子を挿入する、
ことを特 とするネットリスト変換方法。
1 9 . 静止状態時の貫通電流の検出対象となるネットリストを指定するネット リスト指定部と、
上記検出対象ネットリストから、 MO Sトランジスタのゲート端子に接続され ているネットを抽出し、 該抽出したネットを、 閾値の異なる上記 MO Sトランジ ス夕毎に設けた抽出ネットデータベースに保持するネット抽出部と、
上記閾値の異なる MO Sトランジスタ毎に設けた抽出ネットデータベースを元 に、 上記検出対象ネットリスト内の、 上記抽出された MO Sトランジスタのゲー 卜端子に接続されているネットと該 MO Sトランジスタの閾値毎に決められた電 源との間、 及び該抽出されたネットと基準電位との間に、 唯一の抵抗素子名であ るものとなる抵抗素子を挿入する抵抗掙入部と、 を備える、
ことを特徴とするネットリスト変換装置。
2 0 . 請求の範囲第 1 9項に記載のネットリスト変換装置において、
上記ネット抽出部により抽出され、 上記閾値の異なる MO S
設けた抽出ネットデータベースに保持されたネットのうち、 該各抽出ネットデー 夕べ一ス内で重複しているネットを削除する重複ネット削除部を備え、
上記抵抗挿入部は、 上記重複ネット削除部により重複しているネットが削除さ れた抽出ネットデータベースを元に、 上記検出対象ネットリスト内の、 上記 M〇 Sトランジスタのゲート端子に接続されているネットと該 MO Sトランジスタの 閾値毎に決められた電源との間、 及び上記ネットと基準電位との間に、 P隹一の抵 抗素子名であるものとなる抵抗素子を揷入する、
ことを特徴とするネットリスト変換装置。
2 1 . 請求の範囲第 1 9項に記載のネットリスト変換装置において、
上記閾値の異なる MO Sトランジスタ毎に設けた上記抽出ネットデータベース を読み込み、 該抽出ネットデータベース毎に、 上記抽出ネットデータベース内に 含まれるネットの数をカウントするネット数カウント部を備える、
ことを特徴とするネットリスト変換装置。
2 2 . 静止状態時の貫通電流の検出対象となるネットリストを指定するネット リスト指定部と、
上記検出対象ネットリスト内の MO Sトランジスタを、 該 MO Sトランジスタ の閾値及び種類に応じたサブサーキットに置き換えるサブサーキット置換え部と、 上記検出対象ネットリストに、 上記置き換えたサブサ一キットのサブサーキッ 卜情報を追加するサブサーキッ卜追加部と、 を備える、
ことを特徴とするネットリスト変換装置。 ¾ 2 3 . 請求の範囲第 2 2項に記載のネットリスト変換装置において、
上記サブサーキット置換え部により、 上記 MO Sトランジスタの閾値及び種類 に応じたサブサ一キットに置き換えられた MO Sトランジスタの数をカウントす る置換えトランジスタ数カウント部を備える、
ことを特徴とするネットリスト変換装置。
2 4. 静止状態時の貫通電流の検出対象となるネットリストを指定するネット リスト指定部と、
上記検出対象ネットリストから、 MO Sトランジスタのゲート端子に接続され ているネットを抽出し、 該抽出したネットを、 閾値の異なる上記 MO Sトランジ スタ毎に設けた抽出ネットデータベースに保持する第 1ネット抽出部と、 上記検出対象ネットリスト力 ^ら、 サブサーキッ卜の入力端子に接続されている ネットを抽出し、 該抽出したネットを、 上記閾値の異なる MO Sトランジスタ毎 に設けた抽出ネットデータベースに保持する第 2ネット抽出部と、
上記閾値の異なる MO Sトランジスタ毎に設けた抽出ネットデータベースを元 に、 上記検出対象ネットリスト内の、 上記第 1ネット抽出部及び第 2ネット抽出 部において抽出されたネットと電源との間、 及び該抽出されたネッ卜と基準電位 との間に、 P 一の抵抗素子名であるものとなる抵抗素子を挿入する抵抗挿入部と、 を備える、
ことを特徴とするネットリスト変換装置。
2 5 . 請求の範囲第 2 4項に記載のネットリスト変換装置において、
上記第 1ネット抽出部、 及び第 2ネット抽出部により抽出され、 上記閾値の異 なる MO Sトランジスタ毎に設けた抽出ネットデータベースに保持されたネット のうち、 該各抽出ネットデータベース内で重複しているネットを削除する重複ネ ット削除部を備え、
上記抵抗揷入部は、 上記重複ネット削除部により重複しているネットが削除さ れた抽出ネットデータベースを元に、 上記検出対象ネットリスト内の、 上記第 1 ネット抽出部及び第 2ネット抽出部において抽出されたネットと電源との間、 及 び該抽出されたネットと基準電位との間に、 P佳一の抵抗素子名であるものとなる 抵抗素子を揷入する、
ことを特徴とするネットリスト変換装置。
2 6 . 請求の範囲第 2 4項に記載のネットリスト変換装置において、
上記閾値の異なる MO Sトランジスタ毎に設けた上記抽出ネットデータベース を読み込み、 該抽出ネットデータベース毎に、 上記抽出ネットデータベース内に 含まれるネットの数をカウントするネット数カウント部を備える、 ことを特徴とするネットリスト変換装置。
2 7 . 静止状態時の貫通電流の検出対象となるネットリストを、 請求の範囲第 1項、 請求の範囲第 1 0項、 または請求の範囲第 1 4項のいずれかに記載のネッ トリスト変換方法で、 ネットリスト変換するネットリスト変換ステップと、 上記ネットリスト変換ステップにより得られる変換後ネットリストに対して直 流解析を施し、 直流解析結果を得る直流解析ステツプと、
上記直流解析ステツプにより得られた直流解析結果を元に、 上記検出対象ネッ トリスト内の、 貫通電流が発生する可能性のある MO Sトランジスタを検索する トランジスタ検索ステップと、 を含む、
ことを特徴とする静止状態貫通電流検出方法。
2 8 . 請求の範囲第 2 7項に記載の静止状態貫通電流検出方法において、 上記トランジスタ検索ステップは、 上記直流解析結果を元に、 該検出対象ネッ トリスト内の MO Sトランジスタに流れる電流 I I d s Iが、 予め設定した電流 閾値 I t hを超えるか否かを判定し、
上記電流 I I d s Iが上記電流閾値 I t hを超える MO Sトランジスタを電流 貫通 MO Sトランジスタとして、 電流貫通 MO Sトランジスタデータベースに保 持する、
ことを特徴とする静止状態貫通電流検出方法。
2 9 . 静止状態時の貫通電流の検出対象となるネットリストを、 請求の範囲第 9項、 請求の範囲第 1 1項、 または請求の範囲第 1 7項のいずれかに記載のネッ トリスト変換方法で、 ネットリスト変換するネットリスト変換ステツプと、 上記ネットリスト変換ステップにより得られる変換後ネットリストに対して直 流解析を施し、 直流解析結果を得る直流解析ステツプと、
上記直流解析ステップにより得られた直流解析結果を元に、 上記検出対象ネッ トリスト内の、 貫通電流が発生する可能性のあ ¾M〇Sトランジスタを検索する 上記検出対象ネットリストの全貫通電流を算出する全貫通電流算出ステップと、 を含む、
ことを特徴とする静止状態貫通電流検出方法。
3 0 . 請求の'範囲第 2 9項に記載の静止状態貫通電流検出方法において、 上記全貫通電流算出ステップは、 上記直流解析結果、 及び抽出ネットデータべ ース内に含まれるネットの数、 もしくはサブサーキットに置き換えられた M O S トランジスタの数を元に、 上記 MO Sトランジスタの閾値毎に決められた電源、 及び基準電位間に流れる電流から、 （抽出ネット数 * ((電源電圧一基準電位） / (挿入抵抗値 * 2 ))、 もしくは、 （置き換えトランジスタ数 * ((電源電圧—基準 電位） / (挿入抵抗値 * 2 )) を減算するものである、
ことを特徴とする静止状態貫通電流検出方法。
3 1 . 静止状態時の貫通電流の検出対象となるネットリストを、 請求の範囲第 1項、 請求の範囲第 1 0項、 または請求の範囲第 1 4項のいずれかに記載のネッ トリスト変換方法で、 ネットリスト変換するネットリスト変換ステップと、 上記ネットリスト変換ステツプにより得られる変換後ネットリストに対して直 流解析を施し、 得られた直流解析結果を元に、 該検出対象ネットリスト内の MO Sトランジスタの貫通電流 i I d s Iに関するヒストグラムを作成するヒストグ ラム作成ステップと、 を含む、
ことを特徴とする静止状態貫通電流検出方法。
3 2 . 静止状態時の貫通電流の検出対象となるネットリストを、 請求の範 H第 1 9項、 請求の範囲第 2 2項、 または請求の範囲第 2 4項のいずれかに記載のネ ットリスト変換装置によりネットリスト変換するネットリスト変換部と、 上記ネットリスト変換部で得られる変換後ネットリストに対して直流解析を施 し、 直流解析結果を得る直流解析部と、
上記直流解析部で得られた直流解析結果を元に、 上記検出対象ネットリスト内 の、 貫通電流が発生する可能性のある MO Sトランジスタを検索するトランジス 夕検索部と、 を備える、
ことを特徴とする静止状態貫通電流検出装置。
3 3 . 静止状態時の貫通電流の検出対象となるネットリストを、 請求の範囲第 2 1項、 請求の範囲第 2 3項、 または請求の範囲第 2 6項のいずれかに記載のネ ットリスト変換装置によりネットリスト変換するネットリスト変換部と、 上記ネットリスト変換部で得られる変換後ネットリストに対して直流解析を施 し、 直流解析結果を得る直流解析部と、
上記直流解析部で得られた直流解析結果を元に、 上記検出対象ネットリスト内 の、 貫通電流が発生する可能性のある MO Sトランジスタを検索するトランジス 夕検索部と、
上記検出対象ネットリストの全貫通電流を算出する全貫通電流算出部と、 を備 える、
ことを特徴とする静止状態貫通電流検出装置。
3 4. 静止状態時の貫通電流の検出対象となるネットリストを、 請求の範囲第 1 9項、 請求の範囲第 2 2項、 または請求の範囲第 2 4項のいずれかに記載のネ ットリスト変換装置によりネットリスト変換するネットリスト変換部と、 上記ネットリスト変換部で得られる変換後ネットリストに対して直流解析を施 し、 得られた直流解析結果を元に、 該検出対象ネットリスト内の MO Sトランジ ス夕の貫通電流 I I d s Iに関するヒストグラムを作成するヒストグラム作成部 と、 を備える、
ことを特徴とする静止状態貫通電流検出装置。
3 5 . コンピュータに、 静止状態時の貫通電流の検出対象となるネットリスト に対してネットリスト変換処理を実行させるためのネットリスト変換プログラム であって、
上記ネットリスト変換プログラムは、
上記検出対象ネットリス卜を指定するネットリスト指定ステップと、 上記検出対象ネットリストから、 M〇 Sトランジスタのゲート端子に接続され ているネットを抽出し、 該抽出したネットを、 閾値の異なる上記 MO Sトランジ ス夕毎に設けた抽出ネットデータベースに保持するネッ卜抽出ステップと、 上記閾値の異なる MO Sトランジスタ毎に設けた抽出ネッ卜データべ一スを元 に、 上記検出対象ネットリス卜内の、 上記抽出された MO Sトランジスタのゲー ト端子に接続されているネットと該 MO Sトランジスタの閾値毎に決められた電 源との間、 及び該抽出されたネットと基準電位との間に、 唯一の抵抗素子名であ るものとなる抵抗素子を挿入する抵抗挿入ステップと、 を含む、
ことを特徴とするプログラム。
3 6 . コンピュータに、 静止状態時の貫通電流の検出対象となるネットリスト に対してネットリスト変換処理を実行させるためのネットリスト変換プログラム であって、
上記ネットリスト変換プログラムは、
上記検出対象ネットリストを指定するネットリスト指定ステツプと、 上記検出対象ネットリスト内の MO Sトランジスタを、 該 MO Sトランジスタ の閾値及び種類に応じたサブサーキットに置き換えるサブサーキット置換えステ ップと、
上記検出対象ネットリストに、 上記置き換えたサブサーキットのサブサーキッ ト情報を追加するサブサーキット追加ステップと、 を含む、
ことを特徴とするプログラム。
3 7 . コンピュータに、 静止状態時の貫通電流の検出対象となるネットリスト に対してネットリスト変換処理を実行させるためのネットリスト変換プログラム であって、
上記ネットリスト変換プログラムは、
上記検出対象ネットリストを指定するネットリスト指定ステップと、 上記検出対象ネットリストから、 MO Sトランジスタのゲート端子に接続され ているネットを抽出し、 該抽出したネットを、 閾値の異なる上記 MO Sトランジ ス夕毎に設けた抽出ネットデ一夕ベースに保持する第 1ネット抽出ステップと、 上記検出対象ネットリスト;^ら、 サブサーキッ卜の入力端子に接続されている ネットを抽出し、 該抽出したネットを、 上記閾値の異なる MO Sトランジスタ毎 に設けた抽出ネットデータベースに保持する第 2ネット抽出ステップと、 上記閾値の異なる MO Sトランジスタ毎に設けた抽出ネットデ一夕ベースを元 に、 上記検出対象ネットリスト内の、 上記第 1ネット抽出ステップ及び第 2ネッ ト抽出ステップにおいて抽出されたネットと電源との間、 及び該抽出されたネッ トと基準電位との間に、 唯一の抵抗素子名であるものとなる抵抗素子を揷入する 抵抗揷入ステップと、 を含む、
ことを特徴とするプログラム。
3 8 . コンビュ一夕に、 静止状態時の貫通電流の検出対象となるネットリス 卜に対して静止状態貫通電流検出処理を実行させるための静止状態貫通電流検出 プログラムであって、
上記静止状態貫通電流検出プログラムは、
上記検出対象ネットリストを、 請求の範囲第 1項、 請求の範囲第 1 0項、 また は請求の範囲第 1 4項のいずれかに記載のネットリスト変換方法で、 ネットリス ト変換するネットリスト変換ステップと、
上記ネットリスト変換ステップにより得られる変換後ネットリストに対して直 流解析を施し、 直流解析結果を得る直流解析ステツプと、
上記直流解析ステツプにより得られた直流解析結果を元に、 上記検出対象ネッ トリスト内の、' 貫通電流が発生する可能性のある MO Sトランジスタを検索する トランジスタ検索ステップと、 を含む、
ことを特徴とするプログラム。
3 9 . コンピュータに、 静止状態時の貫通電流の検出対象となるネットリスト に対して静止状態貫通電流検出処理を実行させるための静止状態貫通電流検出プ ログラムであって、
上記静止状態貫通電流検出プログラムは、
上記検出対象ネットリストを、 請求の範囲第 9項、 請求の範囲第 1 1項、 また は請求の範囲第 1 7項のいずれかに記載のネットリスト変換方法で、 ネットリス ト変換するネットリスト変換ステップと、
上記ネットリスト変換ステップによ.り得られる変換後ネットリストに対して直 流解析を施し、 直流解析結果を得る直流解析ステツプと、
上記直流解析ステップにより得られた直流解析結果を元に、 上記検出対象ネッ トリスト内の、 貫通電流が発生する可能性のある MO Sトランジスタを検索する トランジス夕検索ステツプと、
上記検出対象ネットリストの全貫通電流を算出する全貫通電流算出ステップと、 を含む、
ことを特徴とするプログラム。
4 0 . コンピュータに、 静止状態時の貫通電流の検出対象となるネットリスト に対して静止状態貫通電流検出処理を実行させるための静止状態貫通電流 検出プログラムであって、
上記静止状態貫通電流検出プログラムは、
上記検出対象ネットリストを、 請求の範囲第 1項、 請求の範囲第 1 0項、 また は請求の範囲第 1 4項のいずれかに記載のネットリスト変換方法で、 ネットリス ト変換するネットリスト変換ステップと、
上記ネットリスト変換ステツプにより得られる変換後ネットリストに対して直 流解析を施し、 得られた直流解析結果を元に、 該検出対象ネットリスト内の M〇 Sトランジスタの貫通電流 I I d s Iに関するヒストグラムを作成するヒストグ ラム作成ステップと、 を含む、
ことを特徴とするプログラム。
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