CN109376483B - 一种lod应力效应spice建模的方法 - Google Patents

一种lod应力效应spice建模的方法 Download PDF

Info

Publication number
CN109376483B
CN109376483B CN201811458514.6A CN201811458514A CN109376483B CN 109376483 B CN109376483 B CN 109376483B CN 201811458514 A CN201811458514 A CN 201811458514A CN 109376483 B CN109376483 B CN 109376483B
Authority
CN
China
Prior art keywords
modeling
lod
stress effect
mos
value
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201811458514.6A
Other languages
English (en)
Other versions
CN109376483A (zh
Inventor
顾经纶
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huali Microelectronics Corp
Original Assignee
Shanghai Huali Microelectronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huali Microelectronics Corp filed Critical Shanghai Huali Microelectronics Corp
Priority to CN201811458514.6A priority Critical patent/CN109376483B/zh
Publication of CN109376483A publication Critical patent/CN109376483A/zh
Application granted granted Critical
Publication of CN109376483B publication Critical patent/CN109376483B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00—Computer-aided design [CAD]
    • G06F30/30—Circuit design
    • G06F30/36—Circuit design at the analogue level
    • G06F30/367—Design verification, e.g. using simulation, simulation program with integrated circuit emphasis [SPICE], direct methods or relaxation methods

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了一种LOD应力效应SPICE建模的方法，该方法包括：根据建模MOS器件的SA和/或SB值，确定取平值k，把目标MOS器件的饱和源漏电流做平，即能够将SA值最小的几颗建模MOS器件模型值使用某个固定数值。对于LOD应力效应和/或LOD应力效应以外的工艺因素导致的MOS器件饱和源漏电流降低，实测数据有时超出正常范围的情形，本发明所提供的一种LOD应力效应SPICE建模的方法，可以避免将LOD应力效应模型做的过大，进一步的，本发明所提供的一种LOD应力效应SPICE建模的方法，可以应用在使用BSIM4模型进行LOD应力效应建模的所有技术节点，比如28nm，40nm，55nm或关键尺寸大于55nm的技术节点。

Description

一种LOD应力效应SPICE建模的方法
技术领域
本发明涉及半导体技术领域，尤其涉及一种LOD应力效应SPICE建模的方法。
背景技术
如今浅沟槽隔离(Shallow Trench Isolation，STI)已经取代局部硅氧化隔离工艺，成为集成电路制造中主流的隔离技术。但是随着MOSFET器件的尺寸缩比到90nm以下，STI产生的机械应力对器件性能的影响越来越严重，已经到了不能忽略的程度。相关的研究表明受STI应力的影响，器件的载流子迁移率，杂质扩散系数和载流子有效质量等物理参数发生了一系列的变化，因此器件电学参数，如阈值电压，饱和源漏电流和跨导也随之改变。
如附图1所示，为MOS器件测试LOD应力效应的测试结构版图示意图，其中，LOD是Length of Diffusion的缩写，是MOS晶体管在沟道延长线方向上栅极1与STI间距变化导致的器件电学特性变化效应。STI槽中填充的隔离介质与硅的热膨胀系数不同，STI制造过程中，填充的隔离介质的容积会发生较大程度的膨胀，会在隔离介质与硅的界面处会产生机械应力，挤压比邻的MOS器件，使电参数发生和应力相关联的漂移。
LOD应力效应主要影响器件的饱和源漏电流(Idsat)和阈值电压(Vth)。该效应可以通过以下两个版图(Layout)参数来描述：SA和SB，如附图1所示，SA是MOS管栅极1到源端2AA(Active Area，有源区)边缘的间距，SB是MOS管栅极1到漏端3AA(Active Area，有源区)边缘的间距。
由于STI挤压MOS器件沟道带来的双轴应力增加了空穴的迁移率，减小了电子的迁移率，故随着SA和SB的减小，PMOS的源漏电流增加，而NMOS的漏源电流减小，且SA、SB越小，效应越明显，如附图2所示，为MOS器件SA或SB的缩小对NMOS或PMOS器件的载流子迁移率的影响示意图。
如附图3所示，为MOS器件SA或SB的缩小对沿着MOS器件沟道方向的压应力影响示意图，从图中可以看出，当SA和SB缩小的时候，沟道压应力明显增加。需要说明的是，由于MOS器件的结构是对称的，SA和SB的变化是同步的。
目前，无论从理论还是从生产实践的情况来看，SA和SB减小会增大PMOS中空穴沿着沟道方向的迁移率，或者减小NMOS中电子沿着沟道方向的迁移率；SA和SB增大会减小PMOS中空穴沿着沟道方向的迁移率，或者增大NMOS中电子沿着沟道方向的迁移率。
如附图4和附图5所示，为一般工艺条件下MOS器件SA变化对饱和源漏电流的影响示意图，从图中可以看出，5V NMOS和5V PMOS器件的饱和源漏电流的正常的LOD应力效应实测数据大约在1％到3％之间，即SA最小的MOS器件饱和源漏电流相对于SA最大的MOS器件饱和源漏电流减小的相对比例，并不是很大。
如附图6所示，为现有模型技术无法对不正常的MOS器件LOD应力效应进行合理建模示意图，WAT测试数据SA最大和SA最小的两个MOS器件的饱和源漏电流大约掉落22％左右，数据远超出正常范围；而模型为了照顾中间尺寸，其SA最小的MOS器件饱和源漏电流的模型仿真值与WAT测试值的差大约为15％；WAT测试数据SA最大和SA最小的两个MOS器件的饱和源漏电流的差值22％已经远超宽长比为10μm/0.6μm的器件的CORNER模型5.95％范围，这种不正常的LOD应力效应通常并不真的是由LOD应力效应造成的，往往是其他工艺上的因素造成这样的结果。即便现有模型放弃了最小SA的两颗器件，没有按它们的数据拟合，而是按照变化较为平缓的SA中间尺寸数据建模，但按此策略建模的效果是模型中SA最大和最小的MOS器件的饱和源漏电流相对偏差超过8％，也超过了该工艺CORNER模型与典型情况模型偏差5.95％的范围。这种情况模型如果直接用于电路设计会出现无法预料的问题，这样的模型是不合格的。
基于某些情况下MOS器件LOD效应的不正常实测数据，改进LOD应力效应SPICE建模方法，使得LOD模型中SA的变化对MOS器件饱和源漏电流影响在正常范围内，已经成为本领域技术人员亟待解决的问题。
发明内容
MOS器件LOD应力效应测试SA最大和SA最小的饱和源漏电流掉落(NMOS)或升高(PMOS)差值太大，实测数据有时超出正常值范围。本发明所要解决的问题是，面对MOS器件LOD应力效应测试中发现的不正常数据，为了较为合理的进行建模，如何把具有相关SA数值的某些MOS器件的饱和源漏电流做平。
为实现上述目的，本发明通过以下技术方案予以实现：一种LOD应力效应SPICE建模的方法，包括：根据建模MOS器件的SA和/或SB值，确定取平值k，把目标MOS器件的饱和源漏电流做平；建模MOS器件的最大值大于所述取平值k，所述最大值为所有所述建模MOS器件中的SA和/或SB中的最大值；所述目标MOS器件为所述建模MOS器件的子集，所述目标MOS器件的SA和/或SB值小于所述取平值k。
优选地，所述建模MOS器件的数量有若干个，所述目标MOS器件至少有一个。
优选地，一种LOD应力效应SPICE建模的方法还包括将所述建模MOS器件按照各自SA和/或SB的值从小到大排序后，确定取平值k。
优选地，所述目标MOS器件的数量占所述建模MOS器件总数量的10％-30％。
优选地，所述目标MOS器件的数量占所述建模MOS器件总数量的20％。
优选地，所述取平值k为补集MOS器件的SA和/或SB值的最小值Smin，其中，所述补集MOS器件为所述建模MOS器件中除所述目标MOS器件外的其余的MOS器件。
优选地，所述取平值k满足Mmax<k<Smin，
其中，Mmax为所述目标MOS器件的SA和/或SB值的最大值；
Smin为补集MOS器件的SA和/或SB值的最小值，所述补集MOS器件为所述建模MOS器件中除所述目标MOS器件外的其余的MOS器件。
优选地，所述LOD应力效应SPICE建模的方法适用于BSIM4模型进行LOD应力效应建模的技术节点。
优选地，所述技术节点包括28nm、40nm、55nm或关键尺寸大于55nm的技术节点。
优选地，所述LOD应力效应SPICE建模的方法还包括子电路模型，所述子电路模型改变了目标MOS器件表示SA，SB的参数值，使得所述目标MOS器件表示SA，SB的参数值取为取平值k。
本发明的有益效果是：对于MOS器件LOD应力效应导致的MOS器件饱和源漏电流降低，实测数据有时略超出正常范围的情形，可以避免将MOS器件LOD应力效应模型做的过大，进一步的，本发明所提供的一种MOS器件LOD应力效应SPICE建模的方法，可以应用在使用BSIM4模型进行LOD应力效应建模的所有技术节点，比如28nm、40nm、55nm或关键尺寸大于55nm的技术节点。再进一步，即使不是单纯的LOD应力效应，而是其他工艺方面的问题，例如STI或光阻阻挡了一部分离子注入，导致在测试MOS器件的LOD应力效应时发现的饱和源漏电流断崖式掉落，本发明也可以避免将MOS器件LOD应力效应模型做的过大。
附图说明
图1为MOS器件测试LOD应力效应的测试结构(TestKey)版图示意图；
图2为MOS器件SA或SB的缩小对NMOS或PMOS器件的载流子迁移率的影响示意图；
图3为MOS器件SA或SB的缩小对沿着MOS器件沟道方向的压应力影响示意图；
图4为一般工艺条件下5V NMOS，沟道宽度10μm，沟道长度0.6μm器件正常的LOD应力效应导致的SA变化对饱和源漏电流的影响示意图；
图5为一般工艺条件下5V PMOS，沟道宽度10μm，沟道长度0.5μm器件正常的LOD应力效应导致的SA变化对饱和源漏电流的影响示意图；
图6为现有模型技术无法对不正常的MOS器件LOD应力效应进行合理建模示意图；
图7为本发明实施例的一种LOD应力效应SPICE建模的方法流程示意图；
图8为本应用发明实施例的一种LOD应力效应SPICE建模的方法的LOD模型示意图；
其中，附图1-8的附图标记说明如下：
1-栅极，2-源端，3-漏端。
具体实施方式
本发明的核心思想是提供一种LOD应力效应SPICE建模的方法，该方法将建模MOS器件中SA和/或SB最小的所述建模MOS器件的饱和源漏电流取平。
为实现上述思想，本发明提供了一种LOD应力效应SPICE建模的方法，包括以下步骤：
根据建模MOS器件的SA和/或SB值，确定取平值k，把目标MOS器件的饱和源漏电流做平。
其中，建模MOS器件的最大值大于所述取平值k，所述最大值为所有所述建模MOS器件中的SA和/或SB中的最大值；所述目标MOS器件为所述建模MOS器件的子集，所述目标MOS器件的SA和/或SB值小于所述取平值k。
为使本发明的目的、优点和特征更加清楚，以下结合附图1-8对本发明提出的一种MOS器件LOD应力效应SPICE建模的方法作进一步详细说明。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
为了便于理解，在具体展开说明之前，对附图4、附图5、附图6和附图8中的相关图例说明如下，首先，图例中的“模型”指模型曲线，代表模型的值；图例中的“实测数据”是实际测试的数据，每个SA实测了很多个数据；“实测数据中位数”是“实测数据”的中位数，是模型需要调到的目标；标识在纵轴和横轴相关参数斜杠后的字母表示其单位的英文缩写。
在本实施例中，提供了一种MOS器件LOD应力效应SPICE建模的方法，如附图7所示，包括以下两个步骤：
步骤S1：确定取平值k，确定目标MOS器件；
步骤S2：把目标MOS器件的饱和源漏电流做平。
其中，在步骤S1中，具体又包括根据建模MOS器件的SA的值，确定取平值k，其中，所述建模MOS器件为使用LOD应力效应SPICE建模方法的MOS器件；所述SA为源端2的边缘到栅极1的距离，栅极1也称多晶硅栅、PG或Poly gate，见附图1；本实施例所述建模MOS器件相关的参数为5V NMOS沟道宽长分别为W/L＝10/0.6μm，共有6个建模MOS器件，将这6个建模MOS器件按照其SA值的大小从小到大排序，具体如下，这6个建模MOS器件的SA值分别为：0.29μm、0.5μm、0.8μm、5.125μm和10μm，可见，这6个建模器件的SA值最小的SA为0.29μm，最大的为10μm，在本实施例中，选取1个建模MOS器件作为目标MOS器件，即SA值为0.29μm的建模MOS器件为目标MOS器件；很显然的，SA为0.29μm的目标MOS器件为建模MOS器件的子集，目标MOS器件的数量约占建模MOS器件总数量的17％；
本步骤还包括具体确定所述取平值k，取平值k为补集MOS器件的SA和/或SB值的最小值，其中，所述补集MOS器件为所述建模MOS器件中除所述目标MOS器件外的其余的MOS器件，在本实施例中，6个建模器件除去SA为0.29μm的目标建模MOS器件，剩余的5个建模MOS器件中，SA的最小值为0.5μm，因此所述取平值k确定为0.5μm。
需要特别说明的是，本实施例仅以k值取0.5μm为例说明，并非本发明的限制；事实上，在本实施例中，根据实际工作应用需要，取平值k可以取大于0.29μm至0.50μm之间的任何数值。
具体地，在其他的实施例中，对于建模MOS器件的SA和/或SB值按从小到大排列如下：M1，M2，…Mmax，Smin…Sn-1，Sn，共有n个建模MOS器件，其中，目标MOS器件的SA和/或SB值按从小到大依次为M1，M2，…Mmax；即目标MOS器件的SA和/或SB值的最大值为Mmax；补集MOS器件的SA和/或SB值按从小到大依次为Smin…Sn-1，Sn，其中，补集MOS器件的SA和/或SB的最小值为Smin；更进一步，Mmax<Smin，则取平直k可取值范围Mmax<k<Smin中的任一值。
在步骤S2中，所述的把目标MOS器件的饱和源漏电流做平，即该SA的MOS器件饱和源漏电流的SPICE模型值做成与SA＝k的MOS器件饱和源漏电流及其他电学参数的SPICE模型值一样。
在步骤S2中，把目标MOS器件的饱和源漏电流做平，还包括子电路模型。
相比较现有技术的子电路模型形式，本步骤使用子电路模型的方式将原先sa，sb这两个参数的数值从外部传入实际数值的取值方式改变。具体对比如下：
一，现有技术的子电路模型形式：
.subckt n50(子电路模型名称)d g s b w＝1E-6 l＝1E-6 sa＝0 sb＝0 sd＝0as＝0 ad＝0 ps＝0 pd＝0 nrd＝0 nrs＝0 sca＝0 scb＝0 scc＝0 nf＝1 multi＝1
m1 d g s b n50 w＝w l＝l sa＝sa sb＝sb sd＝sd as＝as ad＝ad ps＝ps pd＝pd nrd＝nrd nrs＝nrs sca＝sca scb＝scb scc＝scc nf＝nf m＝multi
.model n50(紧凑模型名称)nmos level＝54
(此处省略紧凑模型的参数值列表)
.ends n50(子电路模型名称)
其中，上述子电路模型中.subckt语句后面进行了参数的声明，这些参数都是模型进行计算时调用的参数，sa＝0，sb＝0声明了sa和sb两个参数，m1定义了一个四端(d g sb)MOSFET并规定参数的取值方式，sa＝sa，sb＝sb规定了sa和sb的取值方式为，将晶圆实测数据文件中实际的sa和sb的值赋予子电路模型中的参数sa和sb。
二，本发明步骤S2的子电路模型形式，具体如下：
本步骤使用子电路模型的方式将原先sa，sb这两个参数的数值从外部实测数据文件传入的取值方式改变，定义两个中间参数sa_e，sb_e：
+sa_e＝‘max(k,sa)’
+sb_e＝‘max(k,sb)’
然后在m1定义MOSFET后将sa和sb取值的方式进行了改变，把sa_e和sb_e的值赋予sa和sb两个参数，即sa＝sa_e，sb＝sb_e。
max(a,b)在Hspice仿真网表中的操作为取a和b中相对较大的数值。max函数中的sa和sb亦即外部晶圆实测数据文件中实际的sa和sb的值，当实际sa小于所述取平值k时，sa_e和sb_e这两个参数的值将仍然是所述取平值k，由于sa_e和sb_e的值赋予了sa和sb两个参数，这样一来模型计算使用的sa和sb的值将仍然是所述取平值k，这样就把MOS器件SA小于k的LOD应力效应饱和源漏电流的模型值锁定在所述取平值k时的模型值，将小于所述取平值k的sa的模型的电学参数模型值都做平，都等于sa＝k时的电学参数的值。
具体的子电路模型形式为：
.subckt n50(子电路模型名称)d g s b w＝1E-6 l＝1E-6 sa＝0 sb＝0 sd＝0as＝0 ad＝0 ps＝0 pd＝0 nrd＝0 nrs＝0 sca＝0 scb＝0 scc＝0 nf＝1 multi＝1
.param
+sa_e＝'max(0.5e-6,sa)'
+sb_e＝'max(0.5e-6,sb)'
m1 d g s b n50 w＝w l＝l sa＝sa_e sb＝sb_e sd＝sd as＝as ad＝ad ps＝ps pd＝pd nrd＝nrd nrs＝nrs sca＝sca scb＝scb scc＝scc nf＝nf m＝multi
.model n50(紧凑模型名称)nmos level＝54
(此处省略紧凑模型的参数值列表)
.ends n50(子电路模型名称)
如附图8所示，为应用本实施例提供的一种LOD应力效应SPICE建模的方法之后，使用了所述子电路模型将SA取值方式改变后的LOD模型效果，该图已经将目标MOS器件SA为0.29μm的模型饱和源漏电流值作平，SA＝0.29μm的模型饱和源漏电流值与SA＝0.5μm的模型饱和源漏电流值连接为一条直线，SA小于0.5μm的模型饱和源漏电流值与SA＝0.5μm的模型饱和源漏电流值一样，经过计算，图8中经过取平操作后的MOS器件LOD模型中SA最大和最小的MOS器件的饱和源漏电流相对偏差为4％左右，这样避免将LOD应力效应模型做的过大，相对以前的模型合理多了。
本发明提出的一种LOD应力效应SPICE建模的方法适用于BSIM4模型进行LOD应力效应建模的技术节点，所述技术节点包括28nm、40nm、55nm或关键尺寸大于55nm的技术节点。
需要说明的是，由于MOS器件的SA的值和SB的值是相等的，因此，本实施例以SA为例进行说明，很显然的，本领域的普通技术人员，在不经过任何创造性劳动的情况下，可以仅以建模MOS器件的SB或者建模器件的SA和SB实现该发明，以上的任一变型实现均在本发明的保护范围之内。
同样需要说明的是，本实施例根据建模MOS器件的SA值和/或SB值的大小按照从小到大的顺序对建模MOS器件排序，很显然的，本领域的普通技术人员，在不经过任何创造性劳动的情况下，可以对建模MOS器件按照建模MOS器件的SA值和/或SB值的大小按照从大到小的顺序排列；甚至对于建模MOS器件总数目较小的建模MOS器件，不显式的按照建模MOS器件的SA值的大小排序，也可确定目标MOS器件，都在在本发明的保护范围之内。
需要特别指出的是，本发明并不限定所述目标MOS器件的数量，所述目标MOS器件的数量由建模MOS器件SA值的分布状态决定，目标MOS器件的数量至少为1个。
需要特别说明的是，本发明并不限定所述目标MOS器件的数量占所述建模MOS器件总数量的百分比的具体确定方式，实际操作过程中，建议根据建模MOS器件在未应用本发明所提出一种LOD应力效应SPICE建模的方法之前，短沟道MOS器件SA的变化对饱和源漏电流影响来选择，并参照建模MOS器件的总数量综合考虑。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
综上所述，上述实施例对本申请提出的一种LOD应力效应SPICE建模的方法的不同构型进行了详细说明，当然，上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明包括但不局限于上述实施中所列举的构型，本领域技术人员可以根据上述实施例的内容举一反三，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (7)

1.一种LOD应力效应SPICE建模的方法，其特征在于，包括：根据建模MOS器件的SA和/或SB值，确定取平值k，把目标MOS器件的饱和源漏电流做平；
其中，所述建模MOS器件的最大值大于所述取平值k，所述最大值为所有所述建模MOS器件中的SA和/或SB中的最大值；
所述目标MOS器件为所述建模MOS器件的子集，所述目标MOS器件的SA和/或SB值小于所述取平值k；
所述建模MOS器件为使用LOD应力效应SPICE建模方法的MOS器件；所述建模MOS器件的数量有若干个，所述目标MOS器件至少有一个；
所述取平值k满足 Mmax ＜ k ≤ Smin；其中，Mmax为所述目标MOS器件的SA和/或SB值的最大值；Smin为补集MOS器件的SA和/或SB值的最小值，所述补集MOS器件为所述建模MOS器件中除所述目标MOS器件外的其余的MOS器件。
2.根据权利要求1所述的LOD应力效应SPICE建模的方法，其特征在于，还包括将所述建模MOS器件按照各自SA和/或SB的值从小到大排序后，确定取平值k。
3.根据权利要求2所述的LOD应力效应SPICE建模的方法，其特征在于，所述目标MOS器件的数量占所述建模MOS器件总数量的10%-30%。
4.根据权利要求2所述的LOD应力效应SPICE建模的方法，其特征在于，所述目标MOS器件的数量占所述建模MOS器件总数量的20%。
5.根据权利要求1-4任一项所述的LOD应力效应SPICE建模的方法，其特征在于，所述LOD应力效应SPICE建模的方法适用于BSIM4模型进行LOD应力效应建模的技术节点。
6.根据权利要求5所述的LOD应力效应SPICE建模的方法，其特征在于，所述技术节点包括关键尺寸为28nm、40nm、55nm或大于55nm的技术节点。
7.根据权利要求6所述的LOD应力效应SPICE建模的方法，其特征在于，所述LOD应力效应SPICE建模的方法还包括子电路模型，所述子电路模型改变目标MOS器件表示SA，SB的参数值，使得所述目标MOS器件表示SA，SB的参数值取为取平值k。
CN201811458514.6A 2018-11-30 2018-11-30 一种lod应力效应spice建模的方法 Active CN109376483B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201811458514.6A CN109376483B (zh) 2018-11-30 2018-11-30 一种lod应力效应spice建模的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201811458514.6A CN109376483B (zh) 2018-11-30 2018-11-30 一种lod应力效应spice建模的方法

Publications (2)

Publication Number Publication Date
CN109376483A CN109376483A (zh) 2019-02-22
CN109376483B true CN109376483B (zh) 2023-04-28

Family

ID=65376278

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201811458514.6A Active CN109376483B (zh) 2018-11-30 2018-11-30 一种lod应力效应spice建模的方法

Country Status (1)

Country Link
CN (1) CN109376483B (zh)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN115774975B (zh) * 2023-02-10 2023-05-05 广州粤芯半导体技术有限公司 Lod效应模型的优化方法、集成电路的制造方法

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102142057B (zh) * 2011-05-04 2013-05-22 华东师范大学 应用于mosfet电学仿真的bsim4应力的建模方法
CN102646147B (zh) * 2012-04-24 2015-02-18 中国科学院微电子研究所 Mos器件的建模方法
CN105760604B (zh) * 2016-02-19 2019-01-18 上海集成电路研发中心有限公司 基于版图邻近效应的统计模型的建模方法

Also Published As

Publication number Publication date
CN109376483A (zh) 2019-02-22

Similar Documents

Publication Publication Date Title
US9009638B1 (en) Estimating transistor characteristics and tolerances for compact modeling
US9659920B2 (en) Performance-driven and gradient-aware dummy insertion for gradient-sensitive array
US10585136B2 (en) Method of characterizing and modeling leakage statistics and threshold voltage for ensemble devices
Gildenblat et al. Introduction to PSP MOSFET model
CN109376483B (zh) 一种lod应力效应spice建模的方法
US9337310B2 (en) Low leakage, high frequency devices
CN108538832B (zh) 用于生成最优半导体部件布局的方法和系统
Wei et al. Investigation of FDSOI and PDSOI MOSFET characteristics
US7761823B2 (en) Method for adjusting a transistor model for increased circuit simulation accuracy
US9069925B2 (en) Method for constant power density scaling
US7895550B2 (en) On chip local MOSFET sizing
CN110880491B (zh) 一种提高mos器件或集成电路抗辐照性能的方法
CN113408231B (zh) 退化模拟模型建立方法
Miura-Mattausch et al. MOSFET modeling gets physical
US9852956B2 (en) Extraction of resistance associated with laterally diffused dopant profiles in CMOS devices
Kuzmicz et al. Static power consumption in nano-cmos circuits: Physics and modelling
Ruangphanit et al. The effects of temperature and device demension of MOSFETs on the DC characteristics of CMOS inverter
KR100929726B1 (ko) 고전압 소자에서의 기판 전류 예측 방법
US9519741B2 (en) Method of characterizing and modeling leakage statistics and threshold voltage
Santos et al. High-voltage NMOS design in fully implanted twin-well CMOS
Tuinhout et al. Methodology to evaluate long channel matching deterioration and effects of transistor segmentation on MOSFET matching
Yang et al. Advanced spice modeling for 65nm CMOS technology
Kamarudin et al. The effect of gate geometric effect and polysilicon doping on the performance of scaled NMOS
Mattausch et al. Hisim: The first complete drift-diffusion mosfet model for circuit simulation
US20090166718A1 (en) Method of predicting drain current in mos transistor

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant