JP3653485B2 - ポケット注入mosfetのしきい値電圧の計算方法 - Google Patents

ポケット注入mosfetのしきい値電圧の計算方法 Download PDF

Info

Publication number
JP3653485B2
JP3653485B2 JP2001263752A JP2001263752A JP3653485B2 JP 3653485 B2 JP3653485 B2 JP 3653485B2 JP 2001263752 A JP2001263752 A JP 2001263752A JP 2001263752 A JP2001263752 A JP 2001263752A JP 3653485 B2 JP3653485 B2 JP 3653485B2
Authority
JP
Japan
Prior art keywords
threshold voltage
impurity concentration
pocket
charge density
subc
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2001263752A
Other languages
English (en)
Other versions
JP2003077934A (ja
Inventor
大輔 北丸
道子 三浦
Original Assignee
株式会社半導体理工学研究センター
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社半導体理工学研究センター filed Critical 株式会社半導体理工学研究センター
Priority to JP2001263752A priority Critical patent/JP3653485B2/ja
Priority to TW091118512A priority patent/TW563252B/zh
Priority to CNB02141887XA priority patent/CN1222023C/zh
Priority to US10/231,117 priority patent/US6909976B2/en
Priority to KR10-2002-0051840A priority patent/KR100492715B1/ko
Publication of JP2003077934A publication Critical patent/JP2003077934A/ja
Priority to US10/924,998 priority patent/US7096129B2/en
Application granted granted Critical
Publication of JP3653485B2 publication Critical patent/JP3653485B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L22/00Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F30/00Computer-aided design [CAD]
    • G06F30/20Design optimisation, verification or simulation
    • G06F30/23Design optimisation, verification or simulation using finite element methods [FEM] or finite difference methods [FDM]
    • GPHYSICS
    • G06COMPUTING; CALCULATING OR COUNTING
    • G06FELECTRIC DIGITAL DATA PROCESSING
    • G06F2119/00Details relating to the type or aim of the analysis or the optimisation
    • G06F2119/06Power analysis or power optimisation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Evolutionary Computation (AREA)
  • Geometry (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Description

【0001】
【発明の属する技術分野】
本発明は、ポケット注入MOSFETのしきい値電圧モデルとその応用に関する。
【0002】
【発明の背景】
MOSFETの微細化を図る上で、短チャネル効果を有効に抑制することが不可欠であり、そのためポケット注入技術が汎く用いられている。このポケット注入は、ゲートをマスクとして基板不純物と同じタイプの不純物を斜め方向から注入することによって、チャネルのソース端、ドレイン端の下方の深い場所にピークをもつ濃度プロファイルを生成する。このように、チャネルのソース端、ドレイン端に生成された不純物濃度の高い領域は、チャネル方向の電界を吸収するうえ、ゲート長の減少に伴ってしきい値電圧が上昇するため、短チャネル効果を二重に抑制することができる。さらに、濃度ピークが深い場所にあるため、一様に高濃度の基板を用いるよりもキャリアの移動度の低下を少なくできるという利点もある。
【0003】
【発明が解決しようとする課題】
上記のようにポケット注入は、MOSFETの微細化にとって鍵となる技術であるが、注入された不純物の濃度プロファイルを容易に解析する手法がなかった。そのため、ポケット注入MOSFETでは、ドレイン電圧やチャネル長等に対するしきい値電圧の依存度が明確に予測できず回路設計上のネックとなっている。
【0004】
現在、MOSFETモデルとしてBSIM3,4(Berkeley Short IGFET Model, Version-3,4)が提案され、業界ユーザの利用に供されている。このBSIM3,4では、ポケット注入MOSFETに適用するため、物理的意味の明らかでないパラメータを導入することにより実測性を再現することが試みられている。しかしながら、このモデルは、基本的には均一な基板不純物濃度を仮定し、更に、反転電荷密度を零と仮定しており、チャネル方向に不均一な不純物濃度分布を有するポケット注入MOSFETに適用するには、本質的に無理がある。
【0005】
【発明の目的】
本発明は、したがって、ポケット注入MOSFETにおける不均一な濃度分布を考慮したMOSFETモデルを提供し、このモデルを用いることによって、しきい値電圧とポケットプロファイルとの関係を明確化することを基本的な目的としている。
より具体的には、明確な物理量を用いて定義でき、比較的簡単であるにも拘わらず実測しきい値電圧に十分に近いしきい値電圧を与えることができるしきい値電圧モデルを提供することである。
また、本しきい値電圧モデルでは、チャネル方向に不純物濃度プロファイルが一様でないため、モデルの解析に必要なしきい値電圧条件を新たに定義することである。
さらに、本しきい値電圧モデルをさらに簡単化することによって、回路シミュレーションに適用可能なしきい値電圧モデルを提供することである。
さらにまた、本しきい値電圧モデルを用いて得られたしきい値電圧と実測しきい値電圧との関係から、基板の深さ方向のポケットプロファイルを推定する方法を提供することである。
【0006】
【課題を解決するための手段】
本発明にかかるポケット注入MOSFETのしきい値電圧モデルは、注入ポケットのチャネル方向の染み出し長とポケット内の最大不純物濃度という明確な物理量をパラメータとして、チャネル方向の基板内不純物濃度プロファイルを線形近似する。
このしきい値電圧モデルの解析に際しては、基板の深さ方向の依存性はないものと一応仮定するが、得られたしきい値電圧を用いることによって、深さ方向の不純物濃度プロファイルを推定することができる。
【0007】
さらに、このしきい値電圧モデルの解析的解法のために、新たなしきい値条件を定義する必要がある。即ち、従来知られているしきい値条件は、チャネル方向の濃度が一定であるとして得られるものであるからである。このため、本発明においては、反転層電荷密度を考慮し、しきい値電圧を反転層電荷密度がしきい値に達したときのゲート電圧値とし、反転層電荷密度をチャネル全域で積分した値がしきい値電圧を与えるというしきい値条件を定義する。
【0008】
このしきい値条件を用いてしきい値電圧モデルを解析的に解くことでしきい値電圧を求めることができる。求めたしきい値電圧は実測値の十分な近似値を与える。
解析的に得られたしきい値電圧は、相当に複雑な式で表されるため、回路シミュレーションに適用することが困難である。しかし、この問題は、解析に際して幾つかの条件を仮定することにより、解決することができる。即ち、本発明にかかるいま一つのしきい値電圧モデルでは、ポケット内の濃度プロファイルから得られる濃度の平均値を用いる。この平均値を用いることで、大幅な簡略化が可能となり、回路シミュレーションに好適なものとなる。
【0009】
基板深さ方向の濃度プロファイルは、得られたしきい値電圧と実測値とを用い、数個のパラメータを用いたパラメータフィッティングにより得ることができるる。
その結果、注入ポケットの濃度プロファイルはチャネル方向にも深さ方向にも推定することができることになる。
【0010】
【発明の実施の形態】
以下、好ましい実施の態様について、本発明を説明する。
(1)しきい値電圧モデル
図1にポケット注入n型MOSFETの構造を示すように、MOSFETは、基板1に形成したソース2、ドレイン3、ソース2とドレイン3とに挟まれたチャネル4、チャネル4を制御するゲート電極5、チャネル4とゲート電極5との間に形成されたゲート酸化膜6を備え、ゲート電極5のソース2側、ドレイン3側端からは、ソース2、ドレイン3に注入したと同型の不純物を斜め方向から注入することによって、ポケット注入領域7、7がチャネル4の下方に形成されている。
【0011】
上記のポケット注入MOSFETのチャネル4下方の不純物濃度プロファイルを図2の実線で示すように、直線近似して、これをしきい値電圧モデルとする。図2において、Lchはチャネル長、Lはポケット注入領域7のチャネル方向の染み出し長、Nsubcは非ポケット注入領域の不純物濃度即ち基板1の不純物濃度、Nsubpはポケット注入領域7の不純物濃度のピーク値である。即ち、このしきい値電圧モデルは、不純物濃度一定(Nsubc)の中央領域(非ポケット注入領域)の両端から、夫々チャネル端まで直線的に増加してピーク値(Nsubp)に至る折れ線形状の濃度プロファイルである。換言すれば、本しきい値電圧モデルでは、ポケット注入領域における不純物濃度プロファイルを染み出し長Lと濃度ピーク値Nsubpという2つの物理量で記述するようにしている。
【0012】
なお、図2において、点線は、実測しきい値を再現するように2次元プロセスシミュレーションから得られた不純物濃度プロファイルを示しており、本しきい値モデルは、後に検証するように、良好な近似となっている。
【0013】
(2)しきい値条件
図3に、チャネル内のφ(基板とチャネル表面でのポテンシャル差)の変化をポケット注入有(実線)とポケット注入無(点線)とを示す。ポケット注入無の場合は、φはほぼ一定となっているのに対しポケット注入有の場合は、チャネルの両端近傍において最小値を持ち、φしたがってチャネル内の電荷密度は一定とはならない。
【0014】
φが一定である場合(ポケット注入無)には、半導体側にたまる単位面積当りの電荷Qとφとの関係はチャネル方向の分布を無視できるので解析的に求めることができ、その関係を図示したものが、図4である。0<φ<2φの領域では半導体の表面付近が空乏化し、そのため、主に空乏層幅と不純物濃度とによりQが決定される。φ>2φでは、チャネル表面の電子濃度が不純物濃度より高くなり、電子が主にQを決定する。
【0015】
この2つの領域の境界を与える条件
【数1】
φ=2φ
がしきい値条件として一般に広く用いられている。ここで、φは(1/β)ln(Nsub/n)で真性フエルミ準位とフエルミ準位との差である。(なお、nは真性キャリア密度である。)。
このしきい値条件といくつかの仮定を用いてしきい値電圧Vthを求めると、以下の通りである。
【数2】
Figure 0003653485
ここで、∈siは半導体の誘電率、C0xはゲート酸化膜容量である。
【0016】
以上のように、φ一定、即ち密度プロファイル一定の場合には、数1のしきい値条件からしきい値電圧Vthを比較的容易に求めることができる。
しかし、本発明のように、濃度プロフアイルを図1のように設定した場合には、上記のしきい値条件をそのまま用いることはできない。つまり、しきい値条件を新たに定義する必要がある。
【0017】
ここでは、電流密度方程式から新しいしきい値条件を定義する。電流密度方程式を用いる理由は、しきい値電圧Vthは、Ids−Vgs特性に基づいて決定されるべきであるからである。
いま、チャネル方向、即ちy方向の電流密度方程式は、n−チャネルについて考えると以下の[数3]で表せる。
【数3】
Figure 0003653485
この方程式をアインシュタインの関係式を用いて偽フエルミ準位φで表すと、
【数4】
Figure 0003653485
数3、数4において、jnは単位面積あたりの電子電流密度、μnは電子の移動度、nは半導体表面での単位体積当りの電子濃度、φはバルクからのポテンシャル差、Dnは電子の拡散定数である。
【0018】
数4を深さ方向(x方向)、チャネル幅方向(z方向)、チャネル長方向(y方向)に積分し、正孔電流のドレイン電流への寄与を無視する一方、φ(Lch)−φ(0)=Vdsの関係を用いると、ドレイン電流Idsは以下の式で表される。
【数5】
Figure 0003653485
【0019】
ここでnはnを深さ方向に積分したもので、単位面積当りの電子密度である。この式の中ではnがVgsに大きく依存する量なので数5よりnにかかわる部分を抜き出して、それをnxavとして以下のように定義する。
【数6】
Figure 0003653485
【0020】
このようにnxavは反転層電子の逆数のチャネル内の平均の逆数で、チャネル反転状態を表している。そして本発明では、nxavを用いてしきい値状態を決定することにし、
【数7】
xav=nxth
をしきい値条件として定義する。このnxthという量はしきい値を与える電子密度で、ポケット注入無の場合のしきい値条件φ=2φ[数1]を適用することによって得られる。即ち、ポケット注入無の場合の一定の電子密度n=nxcに代えて、nxavという平均値を用いることで得られるしきい値電圧Vthの値は変化するものの、しきい値電圧Vthを与える条件そのものは変更されないと考えられるからである。
【0021】
この様子を表したものが図5で、nxcは非ポケット領域のn、nxpはポケット領域の最も濃度が濃い場所のnである。ポケット注入していないデバイスは、チャネル内の電子密度がnxcで一定のため、nxavはnxcに一致する。一方、ポケット注入したデバイスでは、nxpがnxcよりも少ないため、nxavはnxcよりも少なくなる。その分、nxav=nxthを満たすために必要なVgsも大きくなり、これがVthの上昇となる。
【0022】
(3)モデル化
図2で示した本発明のプロファイルモデルを用いてしきい値電圧Vthを導くため、3つのステップを実行する。
第1ステップ:nxavをゲート電圧Vgsの関数として表す
第2ステップ:nxavを与えるVgsを求める
第3ステップ:nxav=nxthを適用した新しきい値電圧式を導く
【0023】
第1ステップ
xavは数6により定義されるが、非ポケット領域でnがnxcであると近似すると、nxav
【数8】
Figure 0003653485
と表される。ここでn’xp
【数9】
Figure 0003653485
である。数8で分かるように、n’xpとnxcをVgsで表すことにより、nxavをVgsで表すことができる。そこで、まずはn’xpとnxcをVgsで表す。
【0024】
invを反転層電子の単位面積あたりの電荷密度とすると、
Figure 0003653485
だが、Qinv
【数10】
inv=Q−Qdep
となる。ここで、Qはバルク側にたまる単位面積当りの電荷、Qdepは空乏層中のアクセプタによる単位面積あたりの電子密度であり、バルクの不純物濃度一定とした場合には、解析的に求めることができる。求めた値を数9に代入することにより、
【数11】
Figure 0003653485
と表される。ここで、Nsubは均一な基板不純物濃度である。しきい値条件のもとでは
Figure 0003653485
exp(−βφ)<<1
と考えられるので、これらの項を省略した。数11よりφが分かればnが分かる。VgsがVth付近であることから、
Figure 0003653485
とし、φ=φs1の周りで1次の項までテイラー展開すると、φに関して、陰関数であった数11は、数12のように一義的に記述できる。
【数12】
Figure 0003653485
ここで、φs1は、しきい値電圧を与えるポテンシャルを表わす。ポケット注入有の場合、VthがNsubcの一様なデバイスのものとNsubpの一様なデバイスのものとの間にくることから、まず、2つの一様なNsubを仮定して考えていく。nxcは数12のNsubをNsubcで、φをφsc、φs1をφs1cで置き換えると得られ、
【数13】
Figure 0003653485
となる。ここでφ c、φs1 cはそれぞれ非ポケット領域のφ,φs1である。nxpも同様にNsubをNsubpで、φをφsp、φs1をφs1 cで置き換えることで得られ、
【数14】
Figure 0003653485
となる。φsp、φs1pはそれぞれポケット領域の最も基板濃度が濃い場所のφ、φs1である。
【0025】
φはゲート酸化膜の電極側に集まる電荷と、φで決定される半導体中のQが等しいことより導かれる関係
【数15】
Figure 0003653485
より計算されるが、数15について解析的に解くことができないため、近似を用いてφについて表す。
【0026】
まず、しきい値付近について適用するため、
Figure 0003653485
として扱う。さらに、式中の平方根の部分をφs1の周りで1次の項までテイラー展開し、整理すると、
【数16】
Figure 0003653485
となる。ここで、Aは、
Figure 0003653485
である。φscは、NsubをNsubcで置き換え、
【数17】
Figure 0003653485
より得られる。ここでAcは
Figure 0003653485
である。φspも同様に、NsubをNsubcで置き換え、
【数18】
Figure 0003653485
となる。Apは
Figure 0003653485
である。また、チャネル長が長い場合のしきい値を基準値とするので、φs1は、NsubがNsubcで一様なデバイスに数1を適用してそのときのVgsである。
【数19】
Figure 0003653485
を用いて、
Figure 0003653485
となる。ここで、
【数20】
Figure 0003653485
である。数20より、φs1c、φs1pはそれぞれ、
【数21】
Figure 0003653485
【数22】
Figure 0003653485
となる。
【0027】
ここまででnxcとnxpは求めることができたが、nxavに用いるのはn’xpなので、これも求めておく。nがNsubに対して最も強く依存する項はNsub −2の部分なので、nがNsub −2に比例するとし、nx,y=0=nxp、Nx,y=L=nxcを境界条件として、N −1を0≦y≦Lで積分してLで割り、その逆数を取るとn’xp
【数23】
Figure 0003653485
となる。ここまでで、nxavをVgsの関数として表すことができた。
【0028】
第2ステップ
次にnxavを与えるVgsを求める式を導く。ここで、図5に見られるように、対数をとるとnxpとnxcはVthc付近でほぼ平行になる。このため、
Figure 0003653485
を定数として扱う。数8のnxavを式変形すると、
【数24】
Figure 0003653485
となる。数13をφscについて解き、数24を代入すると
【数25】
Figure 0003653485
を得る。同じく数17をVgsについて解き、
【数26】
Figure 0003653485
を得ることができた。
【0029】
第3ステップ
最後に、nxav=nxthとすることで、Vthを得ることができ、
【数27】
Figure 0003653485
【数28】
Figure 0003653485
となる。ここで、φthはしきい値条件を与える表面ポテンシャルになる。P−チャネルについても同じ式が得られる。但しこの場合はしきい値電圧の絶対値を与える。
【0030】
(4)モデルの簡略化
上記モデルでは、ポケットの染み出し長L、ポケットの最大濃度Nsubpを用いたが、解析的に求めたVthは複雑な式となっており、回路シミュレーションには不適である。そこで、モデルの簡略化を図る。ここでは、チャネル方向に平均化した濃度Nsubを導入し、チャネル方向に一定の濃度プロファイルとする。したがって、この場合Lch=L、nxc=n’xpと置くことを意味する。
【0031】
その結果[数28]は、以下の如く簡略化される。
【数29】
Figure 0003653485
【0032】
最大約10%の誤差を許容して上式を近似すると
【数30】
Figure 0003653485
となる。
【0033】
また、
【数31】
Figure 0003653485
Figure 0003653485
を用いて、Vthを求めると、
【数32】
Figure 0003653485
となり、十分に簡略化される。
【0034】
(5)深さ方向プロファイルの再現
しきい値電圧モデルは、深さ方向には一様である。つまり、深さ方向にはプロファイルが変化しないことを仮定している。得られたしきい値電圧が実測値を良く再現しているものの、実際には深さ方向に変化している筈であり、以下の処理により深さ方向のプロファイルを知ることができる。
【0035】
第1ステップ
実測Vth−Lgate特性において、Lgateが大のときの値を用いて基板濃度Nsubcを決定する。
【0036】
第2ステップ
実測Vth−Lgate特性において、Lgateが中のときの値を用いて、ポケットの最大濃度Nsubpと深み出し長Lを決定する。これは一義的に決定できないので、NsubpとLの値を変化させて実測Vthに最適フィットさせることにより、両者を決定する。
【0037】
第3ステップ
実測Vth−Lgate特性において、Lgateが小のときの値を用いて、短チャネルパラメータ(数個ある)を決定する。この短チャネルパラメータは、論文M.Miura−Mattausch et.al. IEEE Trans.CAD/ICAS,vol.15,p.1−7,1996および論文M.Suetake et.al.Proc.SISPAD,p.207,1999において導入されたパラメータであり、いわゆる短チャネル効果を考慮したしきい値電圧モデルのモデル化に使用されている。
【0038】
第4ステップ
コンシステントな結果が得られるまで、第1ステップから第3ステップを繰り返す。
なお、第1〜第4ステップはVbs(バルク電圧)=0で行う。
【0039】
第5ステップ
bs≠0のときのVth−Lgate特性を用い、SISPAD99の方法にしたがって深さ方向のプロファイルを知ることができる。
この方法の詳細は、上記論文を引用してこれに譲るが、原理的には以下の通りである。
【0040】
いま、深さ方向の濃度プロファイルとして、図6に示すような4種類のプロファイルについて、
Figure 0003653485
特性を2Dデバイスシミュレータを用いて求めると、図7に示す特性が得られる。ここで、2φはしきい値条件を与えるポテンシャル、Vbsは、基板電圧である。この図に示すように、濃度一定の場合には、完全な直線となるが、濃度勾配を有する場合には、直線で外挿したときに、Vbs=0以下の領域で直線からずれる。したがって、(2φ−Vbs)=0における切片のずれが分かれば、このずれを用いて深さ方向のプロファイルを決定することができることになる。なお、プロファイルが2次曲線となる場合があるが、その場合には、2次に拡張して用いれば良い。
【0041】
(6)検証
<実測値の再現>
ここでは第4ステップまでの結果を検証する。まず、2次元デバイスシミュレーションで求めたVthにこのモデルをフィッティングさせた。これを図8に示す。このシミュレーションには実測しきい値電圧を再現するように2次元プロセスシミュレーションで求めたプロファイルを用いてある。また、モデルの計算値には短チャネル効果を取り入れるために、短チャネル効果のモデルを足し合わせてある。このフィッティングでVdsをパラメータとして取っているのは、短チャネル効果のパラメータを合わせるためである。
【0042】
<プロファイルの再現>
前節でのフィッティングにより得られたパラメータL,Nsubpから描かれるプロファイルとデバイスシミュレーションに用いたプロファイルとの比較を図9に示す。フィッティングにより得られたプロファイルは、シミュレーションに用いたプロファイルの深さ40nmのものとよく一致している。
【0043】
これらの図に見られるように、Vthが一致すればプロファイルも一致しており、良くモデル化できていることが分かる。
【図面の簡単な説明】
【図1】 ポケット注入MOSFETの構造を示す断面説明図である。
【図2】 本発明にかかるしきい値電圧モデルを示す不純物濃度プロファイルである。
【図3】 ポケット注入の有無による表面ポテンシャルφの違いを示す図である。
【図4】 φとQとの関係を示すグラフである。
【図5】 nとVgsとの関係を示すグラフである。
【図6】 基板深さ方向の濃度プロファイルを示すグラフである。
【図7】 Vth
Figure 0003653485
との関係を示すグラフである。
【図8】 シミュレーションによって得られたVthを本発明にかかるしきい値電圧モデルによって再現することができることを示す図である。
【図9】 本モデルを用いて得られたプロファイルとシミュレーションに用いたプロファイルとの比較を示す図である。

Claims (12)

  1. 半導体装置におけるポケット注入金属酸化膜半導体電界効果トランジスタ(MOSFET)のしきい値電圧(V th )を計算する計算手段を備えた計算装置のためのポケット注入MOSFETのしきい値電圧の計算方法において、
    上記計算手段は、
    チャネル方向のポケットの基板内染み出し長と、ポケット内の最大不純物濃度をパラメータとして用いて、チャネル方向の基板内不純物濃度プロファイルを線形近似することにより、近似されたプロファイルを求めるステップと、
    上記近似されたプロファイルに基づいて、反転層電荷密度(n )の逆数をチャンネル全域で積分した値をチャネル長(L ch )で除算して得られるチャネル内の平均値の逆数である平均電荷密度(n xav )が、しきい値電荷密度(n xth )に一致するというしきい値条件のもとで、しきい値電圧(V th )のモデルを解析的に解いて、しきい値電圧(V th )を計算するステップとを実行することを特徴とするしきい値電圧の計算方法。
  2. 上記しきい値電圧(V th )を計算するステップは、
    上記平均電荷密度(n xav )をMOSFETのゲート電圧(V gs )として表し、上記平均電荷密度(n xav )を与えるゲート電圧(V gs )の式を求め、上記ゲート電圧(V gs )の式に対して上記しきい値条件を適用したしきい値電圧(V th )を計算することを特徴とする請求項1記載のしきい値電圧の計算方法。
  3. 上記近似されたプロファイルは、チャネル長をLch、上記染み出し長をL、上記最大不純物濃度をNsubp、基板の不純物濃度をNsubcとしたときに、チャネル方向ソース側端からLの範囲で、不純物濃度がNsubpからNsubcまで直線で立下り、次いでLch−2Lの中央範囲では一定濃度Nsubcであり、次いでドレイン側端までLの範囲で不純物濃度がNsubcからNsubpまで直線で立上る不純物濃度プロファイルであることを特徴とする請求項1記載のしきい値電圧の計算方法。
  4. 上記近似されたプロファイルは、チャネル長をLch、上記染み出し長をL、上記最大不純物濃度をNsubp、基板の不純物濃度をNsubcとしたときに、チャネル方向ソース側端からLの範囲で、不純物濃度がNsubpからNsubcまで直線で立下り、次いでLch−2Lの中央範囲では一定濃度Nsubcであり、次いでドレイン側端までLの範囲で不純物濃度がNsubcからNsubpまで直線で立上る不純物濃度プロファイルであることを特徴とする請求項2記載のしきい値電圧の計算方法。
  5. ポケット注入金属酸化膜半導体電界効果トランジスタ(MOSFET)のしきい値電圧(V th )を計算する計算手段を備えた回路シミュレーション装置のためのポケット注入MOSFETのしきい値電圧の計算方法において、
    上記計算手段は、
    チャネル方向のポケット基板内染み出し長と、チャネル方向の不純物濃度プロファイルの平均値とをパラメータとして用いて、チャネル方向の基板内不純物濃度プロファイルを近似することにより、近似されたプロファイルを求めるステップと、
    上記近似されたプロファイルに基づいて、反転層電荷密度(n )の逆数をチャンネル全域で積分した値をチャネル長(L ch )で除算して得られるチャネル内の平均値の逆数である平均電荷密度(n xav )が、しきい値電荷密度(n xth )に一致するというしきい値条件、並びにチャネル方向に対して一定の不純物濃度であるという濃度一定条件のもとで、しきい値電圧(V th )のモデルを解析的に解いて、しきい値電圧(V th )を計算するステップとを実行することを特徴とするしきい値電圧の計算方法。
  6. 上記しきい値電圧(V th )を計算するステップは、
    上記平均電荷密度(n xav )をMOSFETのゲート電圧(V gs )として表し、上記平均電荷密度(n xav )を与えるゲート電圧(V gs )の式を求め、上記ゲート電圧(V gs )の式に対して上記しきい値条件及び上記濃度一定条件を適用したしきい値電圧(V th )を計算することを特徴とする請求項5記載のしきい値電圧の計算方法。
  7. 半導体装置におけるポケット注入金属酸化膜半導体電界効果トランジスタ(MOSFET)のしきい値電圧(V th )を計算する計算手段を備えた計算装置のためのポケット注入MOSFETのしきい値電圧の計算方法において、
    上記計算手段は、
    チャネル方向に不均一な基板不純物濃度のプロファイルを有するしきい値電圧モデルを求めるステップと、
    上記しきい値電圧モデルに基づいて、反転層電荷密度(n )の逆数をチャンネル全域で積分した値をチャネル長(L ch )で除算して得られるチャネル内の平均値の逆数である平均電荷密度(n xav )が、しきい値電荷密度(n xth )に一致するというしきい値条件のもとで、しきい値電圧(V th )のモデルを解析的に解いて、しきい値電圧(V th )を計算するステップとを実行することを特徴とするしきい値電圧の計算方法。
  8. 上記しきい値電圧(V th )を計算するステップは、
    上記平均電荷密度(n xav )をMOSFETのゲート電圧(V gs )として表し、上記平均電荷密度(n xav )を与えるゲート電圧(V gs )の式を求め、上記ゲート電圧(V gs )の式に対して上記しきい値条件を適用したしきい値電圧(V th )を計算することを特徴とする請求項7記載のしきい値電圧の計算方法。
  9. チャネル方向の基板内染み出し長と、ポケット内の最大不純物濃度とをパラメータとして用いて、上記しきい値電圧モデルを規定することを特徴とする請求項7又は8記載のしきい値電圧の計算方法。
  10. チャネル方向の基板内染み出し長と、ポケット内の最大不純物濃度とをパラメータとして用いて、上記不純物濃度プロファイルを線形近似することを特徴とする請求項7又は8記載のしきい値電圧の計算方法。
  11. チャネル方向の基板内染み出し長と、ポケット内の最大不純物濃度とをパラメータとして用いて、上記不純物濃度プロファイルを直線近似することを特徴とする請求項7又は8記載のしきい値電圧の計算方法。
  12. 上記しきい値電圧モデルは、チャネル長をLch、上記染み出し長をL、上記最大不純物濃度をNsubp、基板の不純物濃度をNsubcとしたときに、チャネル方向ソース側端からLの範囲で、不純物濃度がNsubpからNsubcまで直線で立下り、次いでLch−2Lの中央範囲では一定濃度Nsubcであり、次いでドレイン側端までLの範囲で不純物濃度がNsubcからNsubpまで直線で立上る不純物濃度プロファイルであることを特徴とする請求項7乃至11のうちのいずれか1つに記載のしきい値電圧の計算方法。
JP2001263752A 2001-08-31 2001-08-31 ポケット注入mosfetのしきい値電圧の計算方法 Expired - Fee Related JP3653485B2 (ja)

Priority Applications (6)

Application Number Priority Date Filing Date Title
JP2001263752A JP3653485B2 (ja) 2001-08-31 2001-08-31 ポケット注入mosfetのしきい値電圧の計算方法
TW091118512A TW563252B (en) 2001-08-31 2002-08-16 Method for calculating threshold voltage of pocket implant MOSFET
CNB02141887XA CN1222023C (zh) 2001-08-31 2002-08-27 计算金属氧化物半导体场效应晶体管门限电压的方法
US10/231,117 US6909976B2 (en) 2001-08-31 2002-08-30 Method for calculating threshold voltage of pocket implant MOSFET
KR10-2002-0051840A KR100492715B1 (ko) 2001-08-31 2002-08-30 포켓 주입 mosfet의 임계값 전압 계산 방법, 주입 포켓 내 불순물 농도 프로파일 해석 방법 및 회로 시뮬레이션 방법
US10/924,998 US7096129B2 (en) 2001-08-31 2004-08-25 Method for calculating threshold voltage of pocket implant MOSFET

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2001263752A JP3653485B2 (ja) 2001-08-31 2001-08-31 ポケット注入mosfetのしきい値電圧の計算方法

Publications (2)

Publication Number Publication Date
JP2003077934A JP2003077934A (ja) 2003-03-14
JP3653485B2 true JP3653485B2 (ja) 2005-05-25

Family

ID=19090462

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2001263752A Expired - Fee Related JP3653485B2 (ja) 2001-08-31 2001-08-31 ポケット注入mosfetのしきい値電圧の計算方法

Country Status (5)

Country Link
US (2) US6909976B2 (ja)
JP (1) JP3653485B2 (ja)
KR (1) KR100492715B1 (ja)
CN (1) CN1222023C (ja)
TW (1) TW563252B (ja)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3653485B2 (ja) * 2001-08-31 2005-05-25 株式会社半導体理工学研究センター ポケット注入mosfetのしきい値電圧の計算方法
JP4408613B2 (ja) * 2002-09-25 2010-02-03 Necエレクトロニクス株式会社 トランジスタの拡散層長依存性を組み込んだ回路シミュレーション装置およびトランジスタモデル作成方法
CN100392837C (zh) * 2003-05-23 2008-06-04 上海宏力半导体制造有限公司 用以测试穴袋植入结果的测试结构
JP4312527B2 (ja) 2003-07-16 2009-08-12 シャープ株式会社 トランジスタのシミュレータ、そのパラメータ抽出装置、シミュレート方法、パラメータ抽出方法、並びに、そのプログラムおよび記録媒体
JP2005093802A (ja) * 2003-09-18 2005-04-07 Oki Electric Ind Co Ltd Esd保護素子のモデル化方法,esdシミュレーション方法
CN100389484C (zh) * 2004-12-30 2008-05-21 鸿富锦精密工业(深圳)有限公司 金属氧化物半导体场效应管的参数萃取系统及方法
TWI288482B (en) * 2005-04-21 2007-10-11 Powerchip Semiconductor Corp Transistor Vth auto feedback by local implant
US20060279530A1 (en) * 2005-05-25 2006-12-14 Searete Llc, A Limited Liability Corporation Of The State Of Delaware Physical interaction-sensitive user interface
US20060279531A1 (en) * 2005-05-25 2006-12-14 Jung Edward K Physical interaction-responsive user interface
JP5242114B2 (ja) * 2007-10-04 2013-07-24 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2010287614A (ja) * 2009-06-09 2010-12-24 Renesas Electronics Corp 半導体装置の解析方法、設計方法、設計支援プログラム、及び設計支援装置
US9627524B2 (en) * 2010-03-02 2017-04-18 Richtek Technology Corporation, R.O.C. High voltage metal oxide semiconductor device and method for making same

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4506436A (en) * 1981-12-21 1985-03-26 International Business Machines Corporation Method for increasing the radiation resistance of charge storage semiconductor devices
JPH1022502A (ja) 1996-07-05 1998-01-23 Toshiba Corp 不純物分布評価方法及びその装置並びに半導体製造方法及びその装置
JPH1041365A (ja) * 1996-07-25 1998-02-13 Ricoh Co Ltd 高精度不純物濃度プロファイル測定方法および測定システム
JPH1187686A (ja) * 1997-09-08 1999-03-30 Fujitsu Ltd 半導体素子形成プロセス評価方法
JP3660137B2 (ja) * 1998-09-25 2005-06-15 株式会社東芝 シミュレーション方法、シミュレータ、シミュレーションプログラムを記録した記録媒体および半導体装置の製造方法
JP3409841B2 (ja) * 1998-10-07 2003-05-26 沖電気工業株式会社 プロファイル抽出方法
JP2000195814A (ja) * 1998-12-28 2000-07-14 Fujitsu Ltd 半導体装置の製造方法
KR20000073363A (ko) * 1999-05-10 2000-12-05 윤종용 인듐 불순물의 이온주입 및 확산에 대한 시뮬레이션 방법
US6697771B1 (en) * 1999-06-30 2004-02-24 Kabushiki Kaisha Toshiba Semiconductor device manufacturing system and the method thereof
JP2001267260A (ja) * 2000-03-22 2001-09-28 Oki Electric Ind Co Ltd 半導体モデリング方法
JP2002076332A (ja) * 2000-08-24 2002-03-15 Hitachi Ltd 絶縁ゲート型電界効果トランジスタ及びその製造方法
JP3982218B2 (ja) * 2001-02-07 2007-09-26 ソニー株式会社 半導体装置およびその製造方法
JP3653485B2 (ja) * 2001-08-31 2005-05-25 株式会社半導体理工学研究センター ポケット注入mosfetのしきい値電圧の計算方法

Also Published As

Publication number Publication date
CN1222023C (zh) 2005-10-05
JP2003077934A (ja) 2003-03-14
TW563252B (en) 2003-11-21
US20030082839A1 (en) 2003-05-01
US7096129B2 (en) 2006-08-22
CN1404119A (zh) 2003-03-19
US6909976B2 (en) 2005-06-21
KR20030019239A (ko) 2003-03-06
US20050086014A1 (en) 2005-04-21
KR100492715B1 (ko) 2005-06-07

Similar Documents

Publication Publication Date Title
JP3653485B2 (ja) ポケット注入mosfetのしきい値電圧の計算方法
JP4408613B2 (ja) トランジスタの拡散層長依存性を組み込んだ回路シミュレーション装置およびトランジスタモデル作成方法
JP3786657B2 (ja) シミュレーション方法及びシミュレーション装置
US8661398B1 (en) Analysis of stress impact on transistor performance
JP2003264242A (ja) 集積回路のモデル化方法および集積回路
CN106446395A (zh) 一种nmos总剂量辐照效应的解析建模方法
Zhou et al. Unified MOSFET compact IV model formulation through physics-based effective transformation
Gildenblat et al. Introduction to PSP MOSFET model
Stanojević et al. Nano device simulator—a practical subband-BTE solver for path-finding and DTCO
Mezzomo et al. Modeling local electrical fluctuations in 45 nm heavily pocket-implanted bulk MOSFET
Ziegler et al. A nonparabolic bandstructure model for computationally efficient quantum transport simulations
Shi et al. A novel compact high-voltage LDMOS transistor model for circuit simulation
US20050203719A1 (en) Method for simulating reliability of semiconductor device
JP2008053692A (ja) トランジスタのbt劣化のシミュレーションモデルおよびシミュレーションモデル化方法
Wright Physical and CAD models for the implanted-channel VLSI MOSFET
MIURA-MATTAUSCH et al. 100 nm-MOSFET model for circuit simulation: Challenges and solutions
Wakita et al. Verification of overlap and fringing capacitance models for MOSFETs
JP5546160B2 (ja) モデルパラメータ決定装置、モデルパラメータ決定方法及びプログラム
Angelov et al. MOSFET models at the edge of 100-nm sizes
JP2005340340A (ja) 半導体シミュレーション装置および半導体シミュレーション方法
Koo et al. Analysis of the anomalous drain current characteristics of halo MOSFETs
Zhang et al. A new threshold voltage model for deep-submicron MOSFETs with nonuniform substrate dopings
JP3340535B2 (ja) 半導体特性測定システム
Mattausch et al. Simple nondestructive extraction of the vertical channel-impurity profile of small-size metal–oxide–semiconductor field-effect transistors
Dejenfelt An analytical model for the internal electric field in submicrometer MOSFETs

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20041012

A521 Written amendment

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20041117

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20050222

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20050228

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20090304

Year of fee payment: 4

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20100304

Year of fee payment: 5

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20110304

Year of fee payment: 6

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120304

Year of fee payment: 7

LAPS Cancellation because of no payment of annual fees