JP2001267260A - 半導体モデリング方法 - Google Patents
半導体モデリング方法Info
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- General Physics & Mathematics (AREA)
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- Thin Film Transistor (AREA)
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】
【課題】 Ｓｉ／ＳｉＯ２界面での不純物パイルアップ
をシミュレーション可能であり，不純物濃度に依存する
電気特性（例えば，基板バイアス依存性）を高速計算の
もとに解析可能な半導体モデリング方法を提供する。 【解決手段】 Ｓｉ基板領域の不純物の一部をＳｉ／Ｓ
ｉＯ２界面に移動させ，これを不純物パイルアップとし
て構成する。この方法によれば，従来のＦａｉｒモデル
では表せなかったＳｉ／ＳｉＯ２界面における不純物パ
イルアップを，点欠陥に関連した拡散方程式を解くこと
なく（すなわち従来のペア拡散モデルを用いず）表すこ
とが可能となる。
をシミュレーション可能であり，不純物濃度に依存する
電気特性（例えば，基板バイアス依存性）を高速計算の
もとに解析可能な半導体モデリング方法を提供する。 【解決手段】 Ｓｉ基板領域の不純物の一部をＳｉ／Ｓ
ｉＯ２界面に移動させ，これを不純物パイルアップとし
て構成する。この方法によれば，従来のＦａｉｒモデル
では表せなかったＳｉ／ＳｉＯ２界面における不純物パ
イルアップを，点欠陥に関連した拡散方程式を解くこと
なく（すなわち従来のペア拡散モデルを用いず）表すこ
とが可能となる。
Description
【０００１】
【発明の属する技術分野】本発明は，半導体中の不純物
拡散およびＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）のしきい電圧の逆短チャネル効果（ＲＳＣＥ：Ｒｅ
ｖｅｒｓｅ Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃ
ｔ）をモデル化するための半導体モデリング方法に関す
るものである。
拡散およびＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥ
Ｔ）のしきい電圧の逆短チャネル効果（ＲＳＣＥ：Ｒｅ
ｖｅｒｓｅ Ｓｈｏｒｔ Ｃｈａｎｎｅｌ Ｅｆｆｅｃ
ｔ）をモデル化するための半導体モデリング方法に関す
るものである。
【０００２】
【従来の技術】半導体中の不純物拡散を表す従来のモデ
ルは，図１３に示すように，次の２つに分類される。そ
の一つは，解析対象領域を設定し，各々の不純物に対し
て１つの拡散方程式を解き，半導体中の不純物分布を計
算することによって得られるモデル（以下，「Ｆａｉｒ
モデル」という）である。もう一つは，解析対象領域を
設定し，点欠陥と不純物がペアを形成して拡散すること
を想定して，点欠陥自身と不純物／点欠陥ペアそれぞれ
に関する拡散方程式を解き，半導体中の不純物分布を計
算することによって得られるモデル（以下，「ペア拡散
モデル」という）である。
ルは，図１３に示すように，次の２つに分類される。そ
の一つは，解析対象領域を設定し，各々の不純物に対し
て１つの拡散方程式を解き，半導体中の不純物分布を計
算することによって得られるモデル（以下，「Ｆａｉｒ
モデル」という）である。もう一つは，解析対象領域を
設定し，点欠陥と不純物がペアを形成して拡散すること
を想定して，点欠陥自身と不純物／点欠陥ペアそれぞれ
に関する拡散方程式を解き，半導体中の不純物分布を計
算することによって得られるモデル（以下，「ペア拡散
モデル」という）である。
【０００３】Ｆａｉｒモデルは，解くべき方程式の数が
少ないため，計算時間が短く，短時間で半導体シミュレ
ーション結果を得ることが可能であるという利点を有す
る。しかし，不純物拡散に対する点欠陥の影響について
は，拡散方程式に反映されておらず，拡散定数などのモ
デルパラメータを増減させることによって対処していた
ため，不純物拡散に対する点欠陥の影響が大きい場合に
は，シミュレーション精度が低下するおそれがあった。
少ないため，計算時間が短く，短時間で半導体シミュレ
ーション結果を得ることが可能であるという利点を有す
る。しかし，不純物拡散に対する点欠陥の影響について
は，拡散方程式に反映されておらず，拡散定数などのモ
デルパラメータを増減させることによって対処していた
ため，不純物拡散に対する点欠陥の影響が大きい場合に
は，シミュレーション精度が低下するおそれがあった。
【０００４】一方，ペア拡散モデルは，不純物拡散に対
する点欠陥の影響について充分に考慮されているため，
高精度なシミュレーションが可能である反面，不純物の
数が増加すれば解くべき方程式の数も増加するため，計
算に要する時間が増大する欠点もあった。
する点欠陥の影響について充分に考慮されているため，
高精度なシミュレーションが可能である反面，不純物の
数が増加すれば解くべき方程式の数も増加するため，計
算に要する時間が増大する欠点もあった。
【０００５】このような両モデルの特徴から，一般的
に，モデルパラメータ調整によって所定の精度のシミュ
レーションが期待できる場合にはＦａｉｒモデルが選択
され，それ以外の場合にはペア拡散モデルが選択されて
いた。
に，モデルパラメータ調整によって所定の精度のシミュ
レーションが期待できる場合にはＦａｉｒモデルが選択
され，それ以外の場合にはペア拡散モデルが選択されて
いた。
【０００６】過剰な点欠陥が半導体中に存在する場合の
不純物拡散のメカニズムについて図１４を用いて説明す
る。過剰な点欠陥は，主に高ドーズのイオン注入工程で
発生する。特に，ＭＯＳＦＥＴのソース／ドレイン（Ｓ
／Ｄ）イオン注入工程で発生した過剰な点欠陥は，その
直後の熱処理によって不純物とペアを組むことになる。
この不純物／点欠陥のペアは，分離と結合を繰り返しな
がら拡散する。点欠陥は，Ｓｉ／ＳｉＯ２界面に到達し
たところで消滅してしまうため，これとペアを組んでい
た不純物は，そこで堆積（パイルアップ）する。図１５
は，ゲート長が２．０３μｍ，０．５２μｍ，０．２１
μｍとした場合のチャネル方向の距離Ｄｉｓｔａｎｃｅ
と不純物濃度Ｃｏｎｃ．との関係を示している。図中，
不純物濃度が低い部分はチャネルに対応しており，その
両側のドレイン，ソースに対応する部分に不純物パイル
アップによる不純物濃度の上昇が見られる。
不純物拡散のメカニズムについて図１４を用いて説明す
る。過剰な点欠陥は，主に高ドーズのイオン注入工程で
発生する。特に，ＭＯＳＦＥＴのソース／ドレイン（Ｓ
／Ｄ）イオン注入工程で発生した過剰な点欠陥は，その
直後の熱処理によって不純物とペアを組むことになる。
この不純物／点欠陥のペアは，分離と結合を繰り返しな
がら拡散する。点欠陥は，Ｓｉ／ＳｉＯ２界面に到達し
たところで消滅してしまうため，これとペアを組んでい
た不純物は，そこで堆積（パイルアップ）する。図１５
は，ゲート長が２．０３μｍ，０．５２μｍ，０．２１
μｍとした場合のチャネル方向の距離Ｄｉｓｔａｎｃｅ
と不純物濃度Ｃｏｎｃ．との関係を示している。図中，
不純物濃度が低い部分はチャネルに対応しており，その
両側のドレイン，ソースに対応する部分に不純物パイル
アップによる不純物濃度の上昇が見られる。
【０００７】パイルアップ量は，Ｓ／Ｄイオン・インプ
ランテーション（インプラ）位置に近いゲート端で最も
大きく，チャネルに向かって減少する。ゲート長が短く
なるにつれてしきい電圧が高くなるＭＯＳＦＥＴの逆短
チャネル効果は，主にこの不純物のパイルアップが原因
で発生していると考えられている。
ランテーション（インプラ）位置に近いゲート端で最も
大きく，チャネルに向かって減少する。ゲート長が短く
なるにつれてしきい電圧が高くなるＭＯＳＦＥＴの逆短
チャネル効果は，主にこの不純物のパイルアップが原因
で発生していると考えられている。
【０００８】図１６は，基板バイアスＶＢが０Ｖ，−３
Ｖ，−５Ｖのときのゲート長Ｌｇとしきい電圧Ｖｔｈの
関係を示している。
Ｖ，−５Ｖのときのゲート長Ｌｇとしきい電圧Ｖｔｈの
関係を示している。
【０００９】半導体デバイスにおいて，応答速度や集積
度を高めようとしてデバイス寸法を小さくすると，一般
的にこれに応じてゲート長も短くなる。一方，しきい電
圧Ｖｔｈはゲート長Ｌｇに関係なく一定であることが回
路設計上望ましいが，ゲート長Ｌｇが短くなると（図１
６では１μｍ以下），しきい電圧Ｖｔｈが上下に変動す
る逆短チャネル効果が見られる。
度を高めようとしてデバイス寸法を小さくすると，一般
的にこれに応じてゲート長も短くなる。一方，しきい電
圧Ｖｔｈはゲート長Ｌｇに関係なく一定であることが回
路設計上望ましいが，ゲート長Ｌｇが短くなると（図１
６では１μｍ以下），しきい電圧Ｖｔｈが上下に変動す
る逆短チャネル効果が見られる。
【００１０】従来，ＭＯＳＦＥＴにおけるしきい電圧の
逆短チャネル効果をモデリングする場合，（１）Ｆａｉ
ｒモデルを用いて不純物分布を計算し，パイルアップし
た不純物の代わりに固定電荷あるいはその他の要素（例
えば，膜厚Ｔｏｘを厚くしたゲート端の酸化膜）を用い
ることによって電気特性を求める方法，（２）ペア拡散
モデルを用いて不純物分布を計算し，そのまま電気特性
を求める方法，などが採用されていた。
逆短チャネル効果をモデリングする場合，（１）Ｆａｉ
ｒモデルを用いて不純物分布を計算し，パイルアップし
た不純物の代わりに固定電荷あるいはその他の要素（例
えば，膜厚Ｔｏｘを厚くしたゲート端の酸化膜）を用い
ることによって電気特性を求める方法，（２）ペア拡散
モデルを用いて不純物分布を計算し，そのまま電気特性
を求める方法，などが採用されていた。
【００１１】
【発明が解決しようとする課題】しかしながら，従来の
方法（１）（２）には幾つかの問題点があった。
方法（１）（２）には幾つかの問題点があった。
【００１２】１．Ｆａｉｒモデルでは，Ｓｉ／ＳｉＯ２
界面における不純物パイルアップをシミュレーションで
きない。
界面における不純物パイルアップをシミュレーションで
きない。
【００１３】２．Ｆａｉｒモデルにおいて，不純物のパ
イルアップの代わりに固定電荷などを用いても，不純物
のプロファイルは変更されない。このため，例えば，逆
短チャネル効果の基板中不純物濃度依存性，あるいは，
基板バイアス依存性などの電気特性を詳細に解析できな
い。
イルアップの代わりに固定電荷などを用いても，不純物
のプロファイルは変更されない。このため，例えば，逆
短チャネル効果の基板中不純物濃度依存性，あるいは，
基板バイアス依存性などの電気特性を詳細に解析できな
い。
【００１４】３．ペア拡散モデルは，上述のように計算
に要する時間が長いため，プロセス／デバイス／回路間
の感度解析，プロセス最適化，プロセスばらつき解析，
モデルパラメータのキャリブレーションなど，複数回の
計算を実行する必要がある場合，シミュレーションの効
率化を図る上でペア拡散モデルの採用は困難となる。
に要する時間が長いため，プロセス／デバイス／回路間
の感度解析，プロセス最適化，プロセスばらつき解析，
モデルパラメータのキャリブレーションなど，複数回の
計算を実行する必要がある場合，シミュレーションの効
率化を図る上でペア拡散モデルの採用は困難となる。
【００１５】４．ペア拡散モデルは，拡散スピードが速
い点欠陥を扱う。したがって，シミュレーション用コン
ピュータに十分な解析領域が必要となり，大容量の計算
用メモリが不可欠となる。
い点欠陥を扱う。したがって，シミュレーション用コン
ピュータに十分な解析領域が必要となり，大容量の計算
用メモリが不可欠となる。
【００１６】本発明は，上記のような問題点に鑑みてな
されたものであり，その目的は，Ｓｉ／ＳｉＯ２界面で
の不純物パイルアップをシミュレーション可能であり，
不純物濃度に依存する電気特性（例えば，基板バイアス
依存性）を高速計算のもとに解析可能な半導体モデリン
グ方法を提供することにある。
されたものであり，その目的は，Ｓｉ／ＳｉＯ２界面で
の不純物パイルアップをシミュレーション可能であり，
不純物濃度に依存する電気特性（例えば，基板バイアス
依存性）を高速計算のもとに解析可能な半導体モデリン
グ方法を提供することにある。
【００１７】
【課題を解決するための手段】上記課題を解決するため
に，請求項１に記載のように，ＳｉＯ２層のデータを格
納する第１工程と，ＳｉＯ２層に接して形成されたＳｉ
層のデータを格納する第２工程と，Ｓｉ層を複数の領域
に分割し，各領域に含まれる不純物の量を設定する第３
工程と，各領域に含まれる不純物の単位時間における領
域間の移動量を設定する第４工程と，ＳｉＯ２層とＳｉ
層との界面付近に，不純物パイルアップ部を構成する第
５工程と，第１工程，第２工程，第３工程，第４工程，
および第５工程が終了した後，各領域の不純物分布を単
位時間毎に計算する第６工程と，を含むことを特徴とす
る半導体モデリング方法が提供される。かかる方法によ
れば，一つの不純物濃度計算に対して一つの拡散方程式
を解く従来のモデル（Ｆａｉｒモデル）によって表すこ
とができなかったＳｉ／ＳｉＯ２界面での不純物パイル
アップを，点欠陥に関連した拡散方程式を解くことなく
（ペア拡散モデルを用いることなく）表すことが可能と
なる。
に，請求項１に記載のように，ＳｉＯ２層のデータを格
納する第１工程と，ＳｉＯ２層に接して形成されたＳｉ
層のデータを格納する第２工程と，Ｓｉ層を複数の領域
に分割し，各領域に含まれる不純物の量を設定する第３
工程と，各領域に含まれる不純物の単位時間における領
域間の移動量を設定する第４工程と，ＳｉＯ２層とＳｉ
層との界面付近に，不純物パイルアップ部を構成する第
５工程と，第１工程，第２工程，第３工程，第４工程，
および第５工程が終了した後，各領域の不純物分布を単
位時間毎に計算する第６工程と，を含むことを特徴とす
る半導体モデリング方法が提供される。かかる方法によ
れば，一つの不純物濃度計算に対して一つの拡散方程式
を解く従来のモデル（Ｆａｉｒモデル）によって表すこ
とができなかったＳｉ／ＳｉＯ２界面での不純物パイル
アップを，点欠陥に関連した拡散方程式を解くことなく
（ペア拡散モデルを用いることなく）表すことが可能と
なる。
【００１８】請求項２に記載の半導体モデリング方法に
よれば，Ｓｉ層から界面への不純物の移動量は，界面に
おける不純物のパイルアップ位置とＳｉ層における移動
した不純物の元の位置との距離の関数で与えられる。こ
の方法によれば，高速かつ高精度に不純物移動量を計算
することが可能となる。
よれば，Ｓｉ層から界面への不純物の移動量は，界面に
おける不純物のパイルアップ位置とＳｉ層における移動
した不純物の元の位置との距離の関数で与えられる。こ
の方法によれば，高速かつ高精度に不純物移動量を計算
することが可能となる。
【００１９】請求項３に記載のように，不純物の移動前
の半導体中の全不純物量と，不純物の移動後の半導体中
の全不純物量とが等しくなるように，不純物を移動させ
ることによって，不純物移動量の計算に誤差が含まれて
いる場合であっても，半導体の不純物濃度の総量が保存
されるため，精度の高い不純物移動量が得られる。
の半導体中の全不純物量と，不純物の移動後の半導体中
の全不純物量とが等しくなるように，不純物を移動させ
ることによって，不純物移動量の計算に誤差が含まれて
いる場合であっても，半導体の不純物濃度の総量が保存
されるため，精度の高い不純物移動量が得られる。
【００２０】請求項４に記載の半導体モデリング方法
は，Ｓｉ層から界面への不純物の移動量が，移動した不
純物の元の位置における不純物濃度が真性キャリア濃度
以下にならないように計算されることを特徴としてい
る。この方法によれば，不純物の移動量を計算する際に
誤った解への収束を回避することが可能となる。
は，Ｓｉ層から界面への不純物の移動量が，移動した不
純物の元の位置における不純物濃度が真性キャリア濃度
以下にならないように計算されることを特徴としてい
る。この方法によれば，不純物の移動量を計算する際に
誤った解への収束を回避することが可能となる。
【００２１】請求項５に記載の半導体モデリング方法に
よれば，不純物パイルアップ部は，界面からの高さ方向
と界面上の横方向への不純物の多次元分布によって構成
される。この方法によれば，不純物の他次元（２次元）
プロファイルが得られ，より詳細な半導体のモデル化が
実現する。
よれば，不純物パイルアップ部は，界面からの高さ方向
と界面上の横方向への不純物の多次元分布によって構成
される。この方法によれば，不純物の他次元（２次元）
プロファイルが得られ，より詳細な半導体のモデル化が
実現する。
【００２２】請求項６に記載の半導体モデリング方法に
よれば，不純物パイルアップ部における不純物密度のピ
ーク値が，Ｓｉ層における不純物濃度の関数で与えられ
る。この方法によれば，不純物パイルアップの半導体プ
ロセス条件依存性が得られる。
よれば，不純物パイルアップ部における不純物密度のピ
ーク値が，Ｓｉ層における不純物濃度の関数で与えられ
る。この方法によれば，不純物パイルアップの半導体プ
ロセス条件依存性が得られる。
【００２３】請求項７に記載の半導体モデリング方法
は，界面以外の１または２以上の他の界面に対して，他
の界面毎に個別の条件で不純物パイルアップ部を構成す
ることを特徴としている。この方法によれば，多様なプ
ロセスに基づく半導体のモデル化が可能となる。
は，界面以外の１または２以上の他の界面に対して，他
の界面毎に個別の条件で不純物パイルアップ部を構成す
ることを特徴としている。この方法によれば，多様なプ
ロセスに基づく半導体のモデル化が可能となる。
【００２４】請求項８に記載のように，請求項１〜７に
記載の半導体モデリング方法を，半導体におけるしきい
電圧の逆短チャネル効果のモデル化に用いれば，逆短チ
ャネル効果を短時間にかつ高精度にシミュレーションす
ることが可能となる。
記載の半導体モデリング方法を，半導体におけるしきい
電圧の逆短チャネル効果のモデル化に用いれば，逆短チ
ャネル効果を短時間にかつ高精度にシミュレーションす
ることが可能となる。
【００２５】請求項９に記載の半導体モデリング方法
は，チャネル長を基準に２種類の半導体デバイスモデル
を用意し，チャネル長が長い半導体デバイスモデルのモ
デルパラメータを決定した後，チャネル長が短い半導体
デバイスモデルのモデルパラメータを決定することを特
徴としている。この方法によれば，パラメータの調節に
ついての効率化が実現するとともに，物理的に精度の高
いパラメータ調節が可能となる。
は，チャネル長を基準に２種類の半導体デバイスモデル
を用意し，チャネル長が長い半導体デバイスモデルのモ
デルパラメータを決定した後，チャネル長が短い半導体
デバイスモデルのモデルパラメータを決定することを特
徴としている。この方法によれば，パラメータの調節に
ついての効率化が実現するとともに，物理的に精度の高
いパラメータ調節が可能となる。
【００２６】請求項１０に記載の半導体モデリング方法
は，半導体の複数のプロセス条件毎に，モデルパラメー
タを決定し，各プロセス条件のモデルパラメータを用い
て補間式を算出し，補間式を半導体の全プロセス共通の
モデルパラメータとして用いることを特徴としている。
この方法によれば，目標とする電気特性のプロセス条件
依存性が共通のモデルパラメータによって表すことがで
きない場合であっても，設定したプロセス条件の範囲内
において目標とする電気特性を得ることが保証される。
は，半導体の複数のプロセス条件毎に，モデルパラメー
タを決定し，各プロセス条件のモデルパラメータを用い
て補間式を算出し，補間式を半導体の全プロセス共通の
モデルパラメータとして用いることを特徴としている。
この方法によれば，目標とする電気特性のプロセス条件
依存性が共通のモデルパラメータによって表すことがで
きない場合であっても，設定したプロセス条件の範囲内
において目標とする電気特性を得ることが保証される。
【００２７】そして，請求項８〜１０に記載の半導体モ
デリング方法は，請求項１１に記載のようにＳＯＩプロ
セスによって形成された半導体，あるいは，請求項１２
に記載のようにＬＯＣＯＳ法によって形成された半導体
のモデル化にも適用可能である。
デリング方法は，請求項１１に記載のようにＳＯＩプロ
セスによって形成された半導体，あるいは，請求項１２
に記載のようにＬＯＣＯＳ法によって形成された半導体
のモデル化にも適用可能である。
【００２８】
【発明の実施の形態】以下に添付図面を参照しながら，
本発明にかかる半導体モデリング方法の好適な実施の形
態について詳細に説明する。なお，以下の説明および添
付された図面において，略同一の機能および構成を有す
る構成要素については，同一符号を付することによって
重複説明を省略する。
本発明にかかる半導体モデリング方法の好適な実施の形
態について詳細に説明する。なお，以下の説明および添
付された図面において，略同一の機能および構成を有す
る構成要素については，同一符号を付することによって
重複説明を省略する。
【００２９】第１の実施の形態 本発明の第１の実施の形態にかかる半導体モデリング方
法を図１，図２，図１７に基づいて説明する。
法を図１，図２，図１７に基づいて説明する。
【００３０】ＳｉＯ２層と，このＳｉＯ２層に接するＳ
ｉ層を有する半導体をシミュレーションする場合，図１
７に示すように，まずシミュレーション用コンピュータ
に対して，ＳｉＯ２層に関するデータとＳｉ層に関する
データをインプットする工程が実施される。その後，本
実施の形態にかかる半導体モデリング方法において特徴
的な工程，すなわちＳｉ基板領域の不純物の一部をＳｉ
／ＳｉＯ２界面に移動させ，これを不純物パイルアップ
として構成する工程が実施される。かかる方法によれ
ば，従来のＦａｉｒモデルでは表せなかったＳｉ／Ｓｉ
Ｏ２界面における不純物パイルアップを，点欠陥に関連
した拡散方程式を解くことなく（すなわち従来のペア拡
散モデルを用いず）表すことが可能となる。
ｉ層を有する半導体をシミュレーションする場合，図１
７に示すように，まずシミュレーション用コンピュータ
に対して，ＳｉＯ２層に関するデータとＳｉ層に関する
データをインプットする工程が実施される。その後，本
実施の形態にかかる半導体モデリング方法において特徴
的な工程，すなわちＳｉ基板領域の不純物の一部をＳｉ
／ＳｉＯ２界面に移動させ，これを不純物パイルアップ
として構成する工程が実施される。かかる方法によれ
ば，従来のＦａｉｒモデルでは表せなかったＳｉ／Ｓｉ
Ｏ２界面における不純物パイルアップを，点欠陥に関連
した拡散方程式を解くことなく（すなわち従来のペア拡
散モデルを用いず）表すことが可能となる。
【００３１】従来のＦａｉｒモデルによれば，不純物
（例えばボロン（Ｂ））は，濃度の高い領域から低い領
域へ拡散するだけで，これとは逆に，濃度の低いＳｉ／
ＳｉＯ ２界面に向けてボロンが拡散してボロン濃度が増
加していくパイルアップ現象を表すことはできなかっ
た。
（例えばボロン（Ｂ））は，濃度の高い領域から低い領
域へ拡散するだけで，これとは逆に，濃度の低いＳｉ／
ＳｉＯ ２界面に向けてボロンが拡散してボロン濃度が増
加していくパイルアップ現象を表すことはできなかっ
た。
【００３２】そこで，拡散方程式をΔｔ毎に解いて不純
物分布を計算する工程において，まず，基板領域のある
セル（解析領域を数値計算のために幾つかに分割して得
られる領域）における不純物の一部分をＳｉ／ＳｉＯ２
界面に移動させる。そして，この不純物移動作業工程を
全てのセルに対して実施する。この工程は，図２に示す
ように，予め設定されたＴＥＤ（過渡増速拡散）持続時
間ｔＥが経過するまで繰り返される。持続時間ｔＥが経
過した後は，従来と略同一の計算が実行される。
物分布を計算する工程において，まず，基板領域のある
セル（解析領域を数値計算のために幾つかに分割して得
られる領域）における不純物の一部分をＳｉ／ＳｉＯ２
界面に移動させる。そして，この不純物移動作業工程を
全てのセルに対して実施する。この工程は，図２に示す
ように，予め設定されたＴＥＤ（過渡増速拡散）持続時
間ｔＥが経過するまで繰り返される。持続時間ｔＥが経
過した後は，従来と略同一の計算が実行される。
【００３３】以上のように，本発明の第１の実施の形態
にかかる半導体モデリング方法によれば，ペア拡散モデ
ルを用いることなく，点欠陥を扱わないＦａｉｒモデル
の範疇において不純物パイルアップを表すことが可能と
なる。したがって，不純物濃度に依存する各種電気特性
の解析が高速化される。加えて，ペア拡散モデルを用い
た場合に比べて，計算に必要なメモリ領域は大幅に縮小
され，大容量メモリの適用は不要となる。
にかかる半導体モデリング方法によれば，ペア拡散モデ
ルを用いることなく，点欠陥を扱わないＦａｉｒモデル
の範疇において不純物パイルアップを表すことが可能と
なる。したがって，不純物濃度に依存する各種電気特性
の解析が高速化される。加えて，ペア拡散モデルを用い
た場合に比べて，計算に必要なメモリ領域は大幅に縮小
され，大容量メモリの適用は不要となる。
【００３４】第２の実施の形態 本発明の第２の実施の形態にかかる半導体モデリング方
法を図２，図３に基づいて説明する。
法を図２，図３に基づいて説明する。
【００３５】第２の実施の形態にかかる半導体モデリン
グ方法によれば，第１の実施の形態にかかる半導体モデ
リング方法と同様に，Ｓｉ基板領域の不純物の一部をＳ
ｉ／ＳｉＯ２界面に移動させ，これを不純物パイルアッ
プとして構成し，さらに，この不純物移動量が，不純物
の移動元からパイルアップ位置までの距離の関数で与え
られることを特徴としている。
グ方法によれば，第１の実施の形態にかかる半導体モデ
リング方法と同様に，Ｓｉ基板領域の不純物の一部をＳ
ｉ／ＳｉＯ２界面に移動させ，これを不純物パイルアッ
プとして構成し，さらに，この不純物移動量が，不純物
の移動元からパイルアップ位置までの距離の関数で与え
られることを特徴としている。
【００３６】不純物移動量を距離の関数とする場合，次
の２つの方法のいずれかを選択することが好ましい。
の２つの方法のいずれかを選択することが好ましい。
【００３７】１．距離（ｒ）の指数関数，ガウス分布，
誤差関数，球の方程式，等の解析式を用いる方法（図３
（ａ））
誤差関数，球の方程式，等の解析式を用いる方法（図３
（ａ））
【００３８】例えば，指数関数を用いる場合，
【００３９】 ΔC(X,Y)=Cint(x)×exp(-r/λbulk) ・・・（式１）
【００４０】が解析式となる。ここで，ΔＣ（Ｘ，Ｙ）
は不純物移動量であり，Ｃｉｎｔ（ｘ）はＳｉ／ＳｉＯ
２界面の一つのセル上におけるドーパントパイルアップ
量であり，λｂｕｌｋは減衰長である。
は不純物移動量であり，Ｃｉｎｔ（ｘ）はＳｉ／ＳｉＯ
２界面の一つのセル上におけるドーパントパイルアップ
量であり，λｂｕｌｋは減衰長である。
【００４１】２．１次元のペア拡散モデルを解いて，不
純物移動途中の点欠陥再結合をも考慮する方法（図３
（ｂ））
純物移動途中の点欠陥再結合をも考慮する方法（図３
（ｂ））
【００４２】上記１の方法によれば，高速に不純物移動
量を計算することが可能であるため，半導体モデリング
において利便性が高い。これに対して，上記２の方法に
よれば，不純物移動途中における点欠陥の再結合による
セル上の不純物濃度変化も考慮されるため，より高精度
に不純物移動量を計算することが可能となる。しかも，
１次元計算を採用しているため，計算用メモリの規模を
抑えつつ，高速計算が可能となる。
量を計算することが可能であるため，半導体モデリング
において利便性が高い。これに対して，上記２の方法に
よれば，不純物移動途中における点欠陥の再結合による
セル上の不純物濃度変化も考慮されるため，より高精度
に不純物移動量を計算することが可能となる。しかも，
１次元計算を採用しているため，計算用メモリの規模を
抑えつつ，高速計算が可能となる。
【００４３】第３の実施の形態 本発明の第３の実施の形態にかかる半導体モデリング方
法を図４に基づいて説明する。
法を図４に基づいて説明する。
【００４４】Ｓｉ基板領域からＳｉ／ＳｉＯ２界面へ不
純物を移動させても，移動前と移動後のＳｉ基板内にお
ける不純物の総量は保存されなければならない。かかる
観点から，第３の実施の形態にかかる半導体モデリング
方法は，上述の第２の実施の形態にかかる半導体モデリ
ング方法に対して，解析領域内の不純物濃度の総量を保
存しつつ不純物を移動させる工程を備えたことを特徴と
している。すなわち，計算した不純物移動量とセル面積
との積の総和を”１”とする分布関数を定義し，不純物
移動量を再計算する。
純物を移動させても，移動前と移動後のＳｉ基板内にお
ける不純物の総量は保存されなければならない。かかる
観点から，第３の実施の形態にかかる半導体モデリング
方法は，上述の第２の実施の形態にかかる半導体モデリ
ング方法に対して，解析領域内の不純物濃度の総量を保
存しつつ不純物を移動させる工程を備えたことを特徴と
している。すなわち，計算した不純物移動量とセル面積
との積の総和を”１”とする分布関数を定義し，不純物
移動量を再計算する。
【００４５】指数関数を用いて不純物移動量を求める場
合，式１によって得られた不純物移動量ΔＣ（Ｘ，Ｙ）
をさらに次式を用いて計算し，不純物移動量ΔＣ（Ｘ，
Ｙ） *を求める。
合，式１によって得られた不純物移動量ΔＣ（Ｘ，Ｙ）
をさらに次式を用いて計算し，不純物移動量ΔＣ（Ｘ，
Ｙ） *を求める。
【００４６】 ΔC(X,Y)*=ΔC(X,Y)・(1/UNIT) ・・・（式２）
【００４７】ここで，1/UNITは，
【００４８】 1/UNIT=Cint(x)・ΔS(x,y)/ΣΔC(xi,yj)・ΔS(xi,yj) ・・・（式３）
【００４９】によって求められる。そして，ΔＳ（ｘ，
ｙ）はｘ，ｙ座標上の任意の位置におけるセル面積であ
る。
ｙ）はｘ，ｙ座標上の任意の位置におけるセル面積であ
る。
【００５０】このように，第３の実施の形態にかかる半
導体モデリング方法によれば，不純物移動量の計算に誤
差が含まれている場合であっても，半導体の不純物濃度
の総量が保存されるため，精度の高い不純物移動量が得
られる。
導体モデリング方法によれば，不純物移動量の計算に誤
差が含まれている場合であっても，半導体の不純物濃度
の総量が保存されるため，精度の高い不純物移動量が得
られる。
【００５１】第４の実施の形態 本発明の第４の実施の形態にかかる半導体モデリング方
法を図５に基づいて説明する。
法を図５に基づいて説明する。
【００５２】一般的に，外因性半導体において，真性キ
ャリア濃度以下となる領域は発生し得ない。この点，第
４の実施の形態にかかる半導体モデリング方法は，第２
の実施の形態にかかる半導体モデリング方法によって不
純物が移動した後のその領域（セル上）の不純物濃度が
真性キャリア濃度以下になった場合，不純物濃度が真性
キャリア濃度以下とならないように，
ャリア濃度以下となる領域は発生し得ない。この点，第
４の実施の形態にかかる半導体モデリング方法は，第２
の実施の形態にかかる半導体モデリング方法によって不
純物が移動した後のその領域（セル上）の不純物濃度が
真性キャリア濃度以下になった場合，不純物濃度が真性
キャリア濃度以下とならないように，
【００５３】 （セル上の不純物濃度）−（真性キャリア濃度） ・・・（式４）
【００５４】を用いて不純物移動量を再計算する工程を
有する。
有する。
【００５５】このように，第４の実施の形態にかかる半
導体モデリング方法によれば，誤った数値解への収束を
回避することが可能であって，シミュレーションの収束
性，安定性の向上および物性的な側面からのシミュレー
ション精度の向上が実現する。
導体モデリング方法によれば，誤った数値解への収束を
回避することが可能であって，シミュレーションの収束
性，安定性の向上および物性的な側面からのシミュレー
ション精度の向上が実現する。
【００５６】第５の実施の形態 本発明の第５の実施の形態にかかる半導体モデリング方
法を図６に基づいて説明する。
法を図６に基づいて説明する。
【００５７】第５の実施の形態にかかる半導体モデリン
グ方法は，縦（高さ，深さ）方向の不純物拡散を考慮し
た第１の実施の形態にかかる半導体モデリング方法に対
して，さらに横（チャネル）方向の不純物分布をも考慮
したことを特徴としている。かかる方法によれば，不純
物パイルアップの２次元分布が構成され，しきい電圧の
逆短チャネル効果をより詳細にシミュレーションするこ
とが可能となる。
グ方法は，縦（高さ，深さ）方向の不純物拡散を考慮し
た第１の実施の形態にかかる半導体モデリング方法に対
して，さらに横（チャネル）方向の不純物分布をも考慮
したことを特徴としている。かかる方法によれば，不純
物パイルアップの２次元分布が構成され，しきい電圧の
逆短チャネル効果をより詳細にシミュレーションするこ
とが可能となる。
【００５８】第１の実施の形態にかかる半導体モデリン
グ方法によって計算された不純物パイルアップ量を２次
元分布とする方法を説明する。
グ方法によって計算された不純物パイルアップ量を２次
元分布とする方法を説明する。
【００５９】まず，ＳｉＯ２層の上にマスクを設定す
る。そして，マスクされていない領域には一様に不純物
パイルアップ量を設定する。これに対してマスクされて
いる領域（チャネル領域）には，マスク端からマスク内
側に向かってパイルアップ量が減少するように不純物パ
イルアップが設定される。
る。そして，マスクされていない領域には一様に不純物
パイルアップ量を設定する。これに対してマスクされて
いる領域（チャネル領域）には，マスク端からマスク内
側に向かってパイルアップ量が減少するように不純物パ
イルアップが設定される。
【００６０】このマスクを用いた方法によれば，例え
ば，Ｓ／Ｄインプラによってゲート端に発生する不純物
パイルアップをモデル化することが可能となる。
ば，Ｓ／Ｄインプラによってゲート端に発生する不純物
パイルアップをモデル化することが可能となる。
【００６１】マスク端（ゲート端）付近における不純物
パイルアップ量は，指数関数で表すことができる。
パイルアップ量は，指数関数で表すことができる。
【００６２】 Cint(x)=Cpile×exp(-x/λint) ・・・（式５）
【００６３】式５において，Ｃｉｎｔ（ｘ）は，Ｓｉ／
ＳｉＯ２界面における一つのセル上の不純物パイルアッ
プ量であり，Ｃｐｉｌｅは，不純物パイルアップ量のピ
ーク値であり，λｉｎｔは，Ｓｉ／ＳｉＯ２界面のパイ
ルアップのチャネル長手方向への減衰長である。
ＳｉＯ２界面における一つのセル上の不純物パイルアッ
プ量であり，Ｃｐｉｌｅは，不純物パイルアップ量のピ
ーク値であり，λｉｎｔは，Ｓｉ／ＳｉＯ２界面のパイ
ルアップのチャネル長手方向への減衰長である。
【００６４】第５の実施の形態にかかる半導体モデリン
グ方法によれば，チャネル領域のゲート端において濃度
が高く，チャネル中央（ゲート（マスク）内側）に向か
って濃度が低くなる不純物の２次元プロファイルが得ら
れる。ここで，ゲート長を短く設定すると，ゲート端に
おける不純物の高濃度領域の影響によって，チャネル領
域は基板全体の不純物濃度が高くなった場合と同等の状
態となり，この結果しきい電圧が上昇する。このよう
に，第５の実施の形態にかかる半導体モデリング方法に
よれば，しきい電圧の逆短チャネル効果についてより詳
細に解析することが可能となる。
グ方法によれば，チャネル領域のゲート端において濃度
が高く，チャネル中央（ゲート（マスク）内側）に向か
って濃度が低くなる不純物の２次元プロファイルが得ら
れる。ここで，ゲート長を短く設定すると，ゲート端に
おける不純物の高濃度領域の影響によって，チャネル領
域は基板全体の不純物濃度が高くなった場合と同等の状
態となり，この結果しきい電圧が上昇する。このよう
に，第５の実施の形態にかかる半導体モデリング方法に
よれば，しきい電圧の逆短チャネル効果についてより詳
細に解析することが可能となる。
【００６５】第６の実施の形態 本発明の第６の実施の形態にかかる半導体モデリング方
法を図７に基づいて説明する。
法を図７に基づいて説明する。
【００６６】第６の実施の形態にかかる半導体モデリン
グ方法は，第５の実施の形態にかかる半導体モデリング
方法に対して，さらに不純物パイルアップ量のピーク値
を基板における不純物濃度の関数として求める工程を備
えたことを特徴としている。
グ方法は，第５の実施の形態にかかる半導体モデリング
方法に対して，さらに不純物パイルアップ量のピーク値
を基板における不純物濃度の関数として求める工程を備
えたことを特徴としている。
【００６７】Ｓｉ／ＳｉＯ２界面のパイルアップのピー
ク値は，基板における不純物濃度が高くなると共に大き
くなる。したがって，しきい電圧の逆短チャネル効果
は，基板における不純物濃度が大きくなるに従い顕著に
なる。逆短チャネル効果は，Ｓｉ／ＳｉＯ２界面から基
板深さ方向に広がる空乏層内のドーパント濃度に依存す
る。一般に熱平衡状態において，Ｓｉ／ＳｉＯ２界面か
ら基板深さ方向に広がる空乏層幅は，基板がＳｉである
場合，８×ＬＤ（デバイ長）程度であることが知られて
いる（Ｓ．Ｍ．Ｓｚｅ：Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉ
ｅｎｃｅ，１９８１）。第６の実施の形態にかかる半導
体モデリング方法によれば，まず，Ｓ／Ｄインプラ位置
から十分に離れたチャネル領域の深さ方向の空乏層幅
（熱平衡状態）が計算される。そして，不純物のパイル
アップ量のピーク値Ｃｐｉｌｅは，その空乏層内のドー
パント総量Ｃｄｅｐの関数で与えられる。
ク値は，基板における不純物濃度が高くなると共に大き
くなる。したがって，しきい電圧の逆短チャネル効果
は，基板における不純物濃度が大きくなるに従い顕著に
なる。逆短チャネル効果は，Ｓｉ／ＳｉＯ２界面から基
板深さ方向に広がる空乏層内のドーパント濃度に依存す
る。一般に熱平衡状態において，Ｓｉ／ＳｉＯ２界面か
ら基板深さ方向に広がる空乏層幅は，基板がＳｉである
場合，８×ＬＤ（デバイ長）程度であることが知られて
いる（Ｓ．Ｍ．Ｓｚｅ：Ｗｉｌｅｙ−Ｉｎｔｅｒｓｃｉ
ｅｎｃｅ，１９８１）。第６の実施の形態にかかる半導
体モデリング方法によれば，まず，Ｓ／Ｄインプラ位置
から十分に離れたチャネル領域の深さ方向の空乏層幅
（熱平衡状態）が計算される。そして，不純物のパイル
アップ量のピーク値Ｃｐｉｌｅは，その空乏層内のドー
パント総量Ｃｄｅｐの関数で与えられる。
【００６８】Cpile=f(Cdep) ・・・（式６）
【００６９】式６において，f(Cdep)は例えば，
【００７０】 f(Cdep)=aCdepα+bCdepβ+cCdepγ+・・・+z ・・・（式７）
【００７１】とされる。なお，式７において，Cdep以外
は，全て係数（フィッティング・パラメータ）である。
は，全て係数（フィッティング・パラメータ）である。
【００７２】以上のように，第６の実施の形態にかかる
半導体モデリング方法によれば，不純物パイルアップの
ピーク値が基板における不純物濃度の関数として表現さ
れるため，しきい電圧の逆短チャネル効果のプロセス条
件依存性を解析することが可能となる。また，式（７）
の右辺の項数を増加させるだけで，シミュレーション結
果を実測値に容易に合致させることが可能となる。
半導体モデリング方法によれば，不純物パイルアップの
ピーク値が基板における不純物濃度の関数として表現さ
れるため，しきい電圧の逆短チャネル効果のプロセス条
件依存性を解析することが可能となる。また，式（７）
の右辺の項数を増加させるだけで，シミュレーション結
果を実測値に容易に合致させることが可能となる。
【００７３】第７の実施の形態 本発明の第７の実施の形態にかかる半導体モデリング方
法を図８，図９に基づいて説明する。
法を図８，図９に基づいて説明する。
【００７４】第７の実施の形態にかかる半導体モデリン
グ方法は，所期の逆短チャネル効果を表すためのモデル
パラメータの調節において効果的に作用する。
グ方法は，所期の逆短チャネル効果を表すためのモデル
パラメータの調節において効果的に作用する。
【００７５】まず，チャネル長が長いデバイス（長チャ
ネルデバイス）のしきい電圧Ｖｔｈ−基板バイアスＶｓ
ｕｂ特性をシミュレーションのターゲットとして，基板
領域の不純物濃度Ｎｓｕｂ，拡散定数，偏析係数（Ｓｉ
／ＳｉＯ２界面における化学ポテンシャルの差），金属
と半導体との仕事関数差ΔＷｆなどのゲート長Ｌｇに無
関係に決定するモデルパラメータが調節される（図８
（１））。なお，長チャネルデバイスとは，ゲート長Ｌ
ｇが長いデバイスをいい，ここでゲート長Ｌｇの長短
は，ゲート長Ｌｇが変化してもしきい電圧Ｖｔｈが一定
値を維持するか否かを基準として区別される。例えば，
図１６の特性の場合，ゲート長Ｌｇが約１μｍ以上であ
るデバイスを長チャネルデバイスとする。
ネルデバイス）のしきい電圧Ｖｔｈ−基板バイアスＶｓ
ｕｂ特性をシミュレーションのターゲットとして，基板
領域の不純物濃度Ｎｓｕｂ，拡散定数，偏析係数（Ｓｉ
／ＳｉＯ２界面における化学ポテンシャルの差），金属
と半導体との仕事関数差ΔＷｆなどのゲート長Ｌｇに無
関係に決定するモデルパラメータが調節される（図８
（１））。なお，長チャネルデバイスとは，ゲート長Ｌ
ｇが長いデバイスをいい，ここでゲート長Ｌｇの長短
は，ゲート長Ｌｇが変化してもしきい電圧Ｖｔｈが一定
値を維持するか否かを基準として区別される。例えば，
図１６の特性の場合，ゲート長Ｌｇが約１μｍ以上であ
るデバイスを長チャネルデバイスとする。
【００７６】次に，しきい電圧Ｖｔｈ−ゲート長Ｌｇ特
性（以下，「Ｖｔｈ−Ｌｇ特性」という）におけるしき
い電圧Ｖｔｈのフォールオフが，ゲートとドレインとの
オーバラップ長Ｌｏｖによって調節される（図８
（２））。
性（以下，「Ｖｔｈ−Ｌｇ特性」という）におけるしき
い電圧Ｖｔｈのフォールオフが，ゲートとドレインとの
オーバラップ長Ｌｏｖによって調節される（図８
（２））。
【００７７】さらに，Ｖｔｈ−Ｌｇ特性の大きさ（Ｖ
ｔ，ｃｏｎドーズ量水準）が，不純物パイルアップ量の
ピーク値Ｃｐｉｌｅによって調節される（図８
（３＊））。Ｖｔｈ−Ｌｇ特性の傾きが，不純物パイル
アップ量のチャネル長手方向への減衰に関連したパラメ
ータλｉｎｔによって調節される（図８（４））。Ｖｔ
ｈ−Ｌｇ特性の基板バイアス依存性が，不純物移動に係
る領域範囲に関連したパラメータλｂｕｌｋによって調
節される（図８（５））。そして，実測されたＶｔｈ−
Ｌｇ特性と一致するまで，このパラメータ調節工程を繰
り返す。なお，Ｖｔ，ｃｏｎは，不純物濃度を調節すた
めの不純物である。
ｔ，ｃｏｎドーズ量水準）が，不純物パイルアップ量の
ピーク値Ｃｐｉｌｅによって調節される（図８
（３＊））。Ｖｔｈ−Ｌｇ特性の傾きが，不純物パイル
アップ量のチャネル長手方向への減衰に関連したパラメ
ータλｉｎｔによって調節される（図８（４））。Ｖｔ
ｈ−Ｌｇ特性の基板バイアス依存性が，不純物移動に係
る領域範囲に関連したパラメータλｂｕｌｋによって調
節される（図８（５））。そして，実測されたＶｔｈ−
Ｌｇ特性と一致するまで，このパラメータ調節工程を繰
り返す。なお，Ｖｔ，ｃｏｎは，不純物濃度を調節すた
めの不純物である。
【００７８】図９は，不純物パイルアップのモデルパラ
メータ依存性を示している。
メータ依存性を示している。
【００７９】図９（ａ）は，パラメータ：Ｃｐｉｌｅを
１×１０１８ｃｍ−３，２．６×１０１８ｃｍ−３，５
×１０１８ｃｍ−３に変化させた場合のＳｉ／ＳｉＯ２
界面チャネル長手方向の距離Ｄｉｓｔａｎｃｅと不純物
濃度Ｃｏｎｃ．との関係を示している。なお，Ｘ軸０．
０の位置がチャネル中央に対応しており，約０．６μｍ
以上がドレインにあたる。
１×１０１８ｃｍ−３，２．６×１０１８ｃｍ−３，５
×１０１８ｃｍ−３に変化させた場合のＳｉ／ＳｉＯ２
界面チャネル長手方向の距離Ｄｉｓｔａｎｃｅと不純物
濃度Ｃｏｎｃ．との関係を示している。なお，Ｘ軸０．
０の位置がチャネル中央に対応しており，約０．６μｍ
以上がドレインにあたる。
【００８０】図９（ｂ）は，パラメータ：λｉｎｔを
０．０８μｍ，０．１２μｍ，０．１５μｍに変化させ
た場合のＳｉ／ＳｉＯ２界面チャネル長手方向の距離Ｄ
ｉｓｔａｎｃｅと不純物濃度Ｃｏｎｃ．との関係を示し
ている。なお，Ｘ軸０．０の位置がチャネル中央に対応
しており，約０．６μｍ以上がドレインにあたる。
０．０８μｍ，０．１２μｍ，０．１５μｍに変化させ
た場合のＳｉ／ＳｉＯ２界面チャネル長手方向の距離Ｄ
ｉｓｔａｎｃｅと不純物濃度Ｃｏｎｃ．との関係を示し
ている。なお，Ｘ軸０．０の位置がチャネル中央に対応
しており，約０．６μｍ以上がドレインにあたる。
【００８１】図９（ｃ）は，パラメータ：λｂｕｌｋを
０．２μｍ，０．５μｍ，１．０μｍ，５．０μｍに変
化させた場合のＳｉ／ＳｉＯ２界面からの深さＤｅｐｔ
ｈと不純物濃度Ｃｏｎｃ．との関係を示している。Ｘ軸
は，チャネルにおいて不純物濃度が最も高い位置（例え
ば，チャネル中央から約０．４５μｍの位置，図９
（ｂ）参照）での深さＤｅｐｔｈを示しており，０．０
の位置がＳｉ／ＳｉＯ２界面に対応している。
０．２μｍ，０．５μｍ，１．０μｍ，５．０μｍに変
化させた場合のＳｉ／ＳｉＯ２界面からの深さＤｅｐｔ
ｈと不純物濃度Ｃｏｎｃ．との関係を示している。Ｘ軸
は，チャネルにおいて不純物濃度が最も高い位置（例え
ば，チャネル中央から約０．４５μｍの位置，図９
（ｂ）参照）での深さＤｅｐｔｈを示しており，０．０
の位置がＳｉ／ＳｉＯ２界面に対応している。
【００８２】以上のように，第７の実施の形態にかかる
半導体モデリング方法は，まず，ゲート長Ｌｇに無関係
に決定することが可能なパラメータについてゲート長Ｌ
ｇを長くとって調節した後，それ以外のパラメータにつ
いての調節を行うことによってゲート長Ｌｇが短いとき
のしきい電圧Ｖｔｈの変化をシミュレーションすること
を特徴としている。したがって，パラメータの調節につ
いての効率化が実現するとともに，物理的に精度の高い
パラメータ調節が可能となる。そして，第７の実施の形
態にかかる半導体モデリング方法によれば，電気特性の
調節範囲とモデルパラメータが対応しているため，シミ
ュレーション結果を実際の半導体の電気特性に一致させ
ることが容易となる。
半導体モデリング方法は，まず，ゲート長Ｌｇに無関係
に決定することが可能なパラメータについてゲート長Ｌ
ｇを長くとって調節した後，それ以外のパラメータにつ
いての調節を行うことによってゲート長Ｌｇが短いとき
のしきい電圧Ｖｔｈの変化をシミュレーションすること
を特徴としている。したがって，パラメータの調節につ
いての効率化が実現するとともに，物理的に精度の高い
パラメータ調節が可能となる。そして，第７の実施の形
態にかかる半導体モデリング方法によれば，電気特性の
調節範囲とモデルパラメータが対応しているため，シミ
ュレーション結果を実際の半導体の電気特性に一致させ
ることが容易となる。
【００８３】第８の実施の形態 本発明の第８の実施の形態にかかる半導体モデリング方
法を図１０に基づいて説明する。
法を図１０に基づいて説明する。
【００８４】異なるプロセス条件によって製造された半
導体のＶｔｈ−Ｌｇ特性をターゲットとして，シミュレ
ーション結果を実測値に一致させるようにモデルパラメ
ータを調節しようとしても各プロセス共通のモデルパラ
メータが見つからず，プロセス条件毎にモデルパラメー
タの値が異なってしまう場合がある。この点，第８の実
施の形態にかかる半導体モデリング方法によれば，異な
るプロセス条件における各モデルパラメータから補間式
が導かれ，各プロセスに対してモデルパラメータの代わ
りにこの補間式が適用される。
導体のＶｔｈ−Ｌｇ特性をターゲットとして，シミュレ
ーション結果を実測値に一致させるようにモデルパラメ
ータを調節しようとしても各プロセス共通のモデルパラ
メータが見つからず，プロセス条件毎にモデルパラメー
タの値が異なってしまう場合がある。この点，第８の実
施の形態にかかる半導体モデリング方法によれば，異な
るプロセス条件における各モデルパラメータから補間式
が導かれ，各プロセスに対してモデルパラメータの代わ
りにこの補間式が適用される。
【００８５】補間式は，プロセス条件が２種類のときは
１次式（線形方程式）となり，３種類のときは２次式と
なり，４種類の場合は３次式となる。図１０にプロセス
条件がＸ１，Ｘ２，Ｘ３の３種類のときの補間式
１次式（線形方程式）となり，３種類のときは２次式と
なり，４種類の場合は３次式となる。図１０にプロセス
条件がＸ１，Ｘ２，Ｘ３の３種類のときの補間式
【００８６】λint(x)=ax2+bx+c ・・・（式８）
【００８７】と，この補間式に基づくプロセス条件Ｘ−
モデルパラメータλｉｎｔの特性曲線を示す。
モデルパラメータλｉｎｔの特性曲線を示す。
【００８８】第８の実施の形態にかかる半導体モデリン
グ方法によれば，目標とする電気特性（例えば，しきい
電圧Ｖｔｈ）のプロセス条件依存性が共通のモデルパラ
メータによって表すことができない場合であっても，設
定したプロセス条件の範囲内において目標とする電気特
性を得ることが保証される。
グ方法によれば，目標とする電気特性（例えば，しきい
電圧Ｖｔｈ）のプロセス条件依存性が共通のモデルパラ
メータによって表すことができない場合であっても，設
定したプロセス条件の範囲内において目標とする電気特
性を得ることが保証される。
【００８９】第９実施の形態 本発明の第９の実施の形態にかかる半導体モデリング方
法を図１１に基づいて説明する。
法を図１１に基づいて説明する。
【００９０】ＳＯＩ（Ｓｉｌｉｃｏｎ Ｏｎ Ｉｎｓｕ
ｌａｔｏｒ）デバイスのようにＳｉＯ２層によって分離
された複数のＳｉ層が存在する場合，Ｓｉ／ＳｉＯ２界
面も複数存在することになる。そして，これらの複数の
界面は物理的に，不純物パイルアップが発生する界面
と，発生しない界面に分類される。
ｌａｔｏｒ）デバイスのようにＳｉＯ２層によって分離
された複数のＳｉ層が存在する場合，Ｓｉ／ＳｉＯ２界
面も複数存在することになる。そして，これらの複数の
界面は物理的に，不純物パイルアップが発生する界面
と，発生しない界面に分類される。
【００９１】例えば，ＳＯＩプロセスによれば，図１１
に示すように，ゲート酸化膜（ＳｉＯ２層）１とＢＯＸ
層（ＳｉＯ２層）３に挟まれるＳｉ層（ＳＯＩ層）２
と，基板であるＳｉ層４が存在することになる。これら
の２つのＳｉ層２，４のうち，基板であるＳｉ層４では
熱処理による不純物パイルアップが発生しない。この不
純物パイルアップの発生の有無は，外気（ガス，空気）
と各層の位置関係によって決まる。外気に接しているゲ
ート酸化膜１の直下のＳｉ層２では不純物パイルアップ
が発生する可能性があるが，その下のＢＯＸ層３の更に
下に位置するＳｉ層４では不純物パイルアップが発生す
ることはない。
に示すように，ゲート酸化膜（ＳｉＯ２層）１とＢＯＸ
層（ＳｉＯ２層）３に挟まれるＳｉ層（ＳＯＩ層）２
と，基板であるＳｉ層４が存在することになる。これら
の２つのＳｉ層２，４のうち，基板であるＳｉ層４では
熱処理による不純物パイルアップが発生しない。この不
純物パイルアップの発生の有無は，外気（ガス，空気）
と各層の位置関係によって決まる。外気に接しているゲ
ート酸化膜１の直下のＳｉ層２では不純物パイルアップ
が発生する可能性があるが，その下のＢＯＸ層３の更に
下に位置するＳｉ層４では不純物パイルアップが発生す
ることはない。
【００９２】また，ＳＯＩ層（Ｓｉ層）２には，ゲート
酸化膜（ＳｉＯ２層）１によって形成されるＳｉ／Ｓｉ
Ｏ２界面（フロント側）と，ＢＯＸ層（ＳｉＯ２層）３
によって形成されるＳｉ／ＳｉＯ２界面（バック側）が
存在する。この２つの界面でも，それぞれ不純物パイル
アップ量が異なる。
酸化膜（ＳｉＯ２層）１によって形成されるＳｉ／Ｓｉ
Ｏ２界面（フロント側）と，ＢＯＸ層（ＳｉＯ２層）３
によって形成されるＳｉ／ＳｉＯ２界面（バック側）が
存在する。この２つの界面でも，それぞれ不純物パイル
アップ量が異なる。
【００９３】第９の実施の形態にかかる半導体モデリン
グ方法によれば，不純物パイルアップが発生する界面と
発生しない界面について選択的に個別にパラメータが調
節され，さらに，不純物パイルアップ量が異なる２つの
界面についても選択的にパラメータが調節される。した
がって，精度の高いシミュレーション結果が得られるこ
とになる。
グ方法によれば，不純物パイルアップが発生する界面と
発生しない界面について選択的に個別にパラメータが調
節され，さらに，不純物パイルアップ量が異なる２つの
界面についても選択的にパラメータが調節される。した
がって，精度の高いシミュレーション結果が得られるこ
とになる。
【００９４】なお，第９の実施の形態にかかる半導体モ
デリング方法は，ＳＯＩプロセスのみならず，バルクＭ
ＯＳＦＥＴプロセス，分離プロセス（ＬＯＣＯＳ，ＳＴ
Ｉ）においてＳｉ／ＳｉＯ２界面に発生する不純物パイ
ルアップのモデル化に適用可能である。
デリング方法は，ＳＯＩプロセスのみならず，バルクＭ
ＯＳＦＥＴプロセス，分離プロセス（ＬＯＣＯＳ，ＳＴ
Ｉ）においてＳｉ／ＳｉＯ２界面に発生する不純物パイ
ルアップのモデル化に適用可能である。
【００９５】以上，第１〜９の実施の形態にかかる半導
体モデリング方法について説明したが，これらの半導体
モデリング方法を用いて得られたＶｔｈ−Ｌｇ特性を図
１２に示す。ここでは，３つのプロセス条件Ｎｏ１，
２，３についての特性曲線が示されているが，いずれも
実測値に極めて近似した結果が得られている。
体モデリング方法について説明したが，これらの半導体
モデリング方法を用いて得られたＶｔｈ−Ｌｇ特性を図
１２に示す。ここでは，３つのプロセス条件Ｎｏ１，
２，３についての特性曲線が示されているが，いずれも
実測値に極めて近似した結果が得られている。
【００９６】添付図面を参照しながら本発明の好適な実
施の形態について説明したが，本発明はかかる実施の形
態に限定されない。当業者であれば，特許請求の範囲に
記載された技術的思想の範疇内において各種の変更例ま
たは修正例に想到し得ることは明らかであり，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。
施の形態について説明したが，本発明はかかる実施の形
態に限定されない。当業者であれば，特許請求の範囲に
記載された技術的思想の範疇内において各種の変更例ま
たは修正例に想到し得ることは明らかであり，それらに
ついても当然に本発明の技術的範囲に属するものと了解
される。
【００９７】
【発明の効果】以上説明したように，本発明にかかる半
導体モデリング方法によれば，Ｓｉ／ＳｉＯ２界面での
不純物パイルアップをシミュレーション可能であり，不
純物濃度に依存する電気特性を高速に解析することが可
能となる。
導体モデリング方法によれば，Ｓｉ／ＳｉＯ２界面での
不純物パイルアップをシミュレーション可能であり，不
純物濃度に依存する電気特性を高速に解析することが可
能となる。
【図１】本発明の第１の実施の形態にかかる半導体モデ
リング方法の説明図である。
リング方法の説明図である。
【図２】本発明の第１の実施の形態にかかる半導体モデ
リング方法の工程を示すフローチャートである。
リング方法の工程を示すフローチャートである。
【図３】本発明の第２の実施の形態にかかる半導体モデ
リング方法の説明図である。
リング方法の説明図である。
【図４】本発明の第３の実施の形態にかかる半導体モデ
リング方法の説明図である。
リング方法の説明図である。
【図５】本発明の第４の実施の形態にかかる半導体モデ
リング方法の説明図である。
リング方法の説明図である。
【図６】本発明の第５の実施の形態にかかる半導体モデ
リング方法の説明図である。
リング方法の説明図である。
【図７】本発明の第６の実施の形態にかかる半導体モデ
リング方法の説明図である。
リング方法の説明図である。
【図８】本発明の第７の実施の形態にかかる半導体モデ
リング方法の説明図（その１）である。
リング方法の説明図（その１）である。
【図９】本発明の第７の実施の形態にかかる半導体モデ
リング方法の説明図（その２）である。
リング方法の説明図（その２）である。
【図１０】本発明の第８の実施の形態にかかる半導体モ
デリング方法の説明図である。
デリング方法の説明図である。
【図１１】本発明の第９の実施の形態にかかる半導体モ
デリング方法の説明図である。
デリング方法の説明図である。
【図１２】本発明の実施の形態にかかる半導体モデリン
グ方法によって得られたしきい電圧−チャネル長特性曲
線図である。
グ方法によって得られたしきい電圧−チャネル長特性曲
線図である。
【図１３】従来の２種類の不純物拡散モデルの説明図で
ある。
ある。
【図１４】不純物拡散のメカニズムの説明図である。
【図１５】チャネル長手方向距離と不純物濃度との関係
を示す特性曲線図である。
を示す特性曲線図である。
【図１６】ゲート長としきい電圧との関係を示す特性曲
線図である。
線図である。
【図１７】シミュレーション用コンピュータおよびこれ
にインプットされるデータを示すブロック図である。
にインプットされるデータを示すブロック図である。
１：ゲート酸化膜（ＳｉＯ２層） ２：Ｓｉ層（ＳＯＩ層） ３：ＢＯＸ層（ＳｉＯ２層） ４：基板（Ｓｉ層） Ｃｉｎｔ：不純物パイルアップ量 Ｃｐｉｌｅ：不純物パイルアップ量のピーク値 Ｘ：プロセス条件
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/00 Ｈ０１Ｌ 21/94 Ａ 29/78 29/78 ３０１Ｚ 21/336 ６２４ 29/786
Claims (12)
- 【請求項１】 ＳｉＯ２層のデータを格納する第１工程
と；前記ＳｉＯ２層に接して形成されたＳｉ層のデータ
を格納する第２工程と；前記Ｓｉ層を複数の領域に分割
し，前記各領域に含まれる不純物の量を設定する第３工
程と；前記各領域に含まれる不純物の単位時間における
前記領域間の移動量を設定する第４工程と；前記ＳｉＯ
２層と前記Ｓｉ層との界面付近に，不純物パイルアップ
部を構成する第５工程と；前記第１工程，第２工程，第
３工程，第４工程，および第５工程が終了した後，前記
各領域の不純物分布を単位時間毎に計算する第６工程
と；を含むことを特徴とする，半導体モデリング方法。 - 【請求項２】 前記不純物の移動量は，前記不純物のパ
イルアップ位置と前記移動した不純物の元の位置との距
離の関数で与えられることを特徴とする，請求項１に記
載の半導体モデリング方法。 - 【請求項３】 前記不純物を移動させる前の全不純物量
と，前記不純物の移動させた後の全不純物量が等しくな
るように，不純物を移動させることを特徴とする，請求
項１または２に記載の半導体モデリング方法。 - 【請求項４】 前記不純物の移動量は，前記移動した不
純物の元の位置における不純物濃度が真性キャリア濃度
以下にならないように計算されることを特徴とする，請
求項１，２，または３に記載の半導体モデリング方法。 - 【請求項５】 前記不純物パイルアップ部は，前記界面
からの高さ方向と前記界面上の横方向への不純物の多次
元分布によって構成されることを特徴とする，請求項
１，２，３，または４に記載の半導体モデリング方法。 - 【請求項６】 前記不純物パイルアップ部における不純
物密度のピーク値は，前記Ｓｉ層における不純物濃度の
関数で与えられることを特徴とする，請求項１，２，
３，４，または５に記載の半導体モデリング方法。 - 【請求項７】 前記界面以外の１または２以上の他の界
面に対して，前記他の界面毎に個別の条件で不純物パイ
ルアップ部を構成することを特徴とする，請求項１，
２，３，４，５，または６に記載の半導体モデリング方
法。 - 【請求項８】 半導体におけるしきい電圧の逆短チャネ
ル効果をモデル化することを特徴とする，請求項１，
２，３，４，５，６，または７に記載の半導体モデリン
グ方法。 - 【請求項９】 チャネル長を基準に２種類の半導体デバ
イスモデルを用意し，チャネル長が長い半導体デバイス
モデルのモデルパラメータを決定した後，チャネル長が
短い半導体デバイスモデルのモデルパラメータを決定す
ることを特徴とする，請求項８に記載の半導体モデリン
グ方法。 - 【請求項１０】 前記半導体の複数のプロセス条件毎
に，モデルパラメータを決定し，前記各プロセス条件の
モデルパラメータを用いて補間式を算出し，前記補間式
を前記半導体の全プロセス共通のモデルパラメータとし
て用いることを特徴とする，請求項８または９に記載の
半導体モデリング方法。 - 【請求項１１】 前記半導体は，ＳＯＩプロセスによっ
て形成されることを特徴とする，請求項８，９，または
１０に記載の半導体モデリング方法。 - 【請求項１２】 前記半導体は，ＬＯＣＯＳ法によって
形成されることを特徴とする，請求項８，９，１０，ま
たは１１に記載の半導体モデリング方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000084716A JP2001267260A (ja) | 2000-03-22 | 2000-03-22 | 半導体モデリング方法 |
| US09/781,421 US6594625B2 (en) | 2000-03-22 | 2001-02-13 | Method for modeling diffusion of impurities in a semiconductor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000084716A JP2001267260A (ja) | 2000-03-22 | 2000-03-22 | 半導体モデリング方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001267260A true JP2001267260A (ja) | 2001-09-28 |
Family
ID=18601160
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000084716A Pending JP2001267260A (ja) | 2000-03-22 | 2000-03-22 | 半導体モデリング方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6594625B2 (ja) |
| JP (1) | JP2001267260A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012104561A (ja) * | 2010-11-08 | 2012-05-31 | Shin Etsu Handotai Co Ltd | 絶縁破壊寿命シミュレーション方法及びシリコンウェーハ表面の品質評価方法 |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4991062B2 (ja) * | 2001-05-29 | 2012-08-01 | ラピスセミコンダクタ株式会社 | 半導体プロセスデバイスモデリング方法 |
| JP3653485B2 (ja) | 2001-08-31 | 2005-05-25 | 株式会社半導体理工学研究センター | ポケット注入ｍｏｓｆｅｔのしきい値電圧の計算方法 |
| JP4214775B2 (ja) * | 2002-12-19 | 2009-01-28 | ソニー株式会社 | 半導体装置特性シミュレーション方法及び半導体装置特性シミュレータ |
| US7756687B2 (en) * | 2005-09-29 | 2010-07-13 | Hwang Gyeong S | Method for predicting contributions of silicon interstitials to n-type dopant transient enhanced diffusion during a pn junction formation |
| US8940598B2 (en) * | 2010-11-03 | 2015-01-27 | Texas Instruments Incorporated | Low temperature coefficient resistor in CMOS flow |
| CN102955883A (zh) * | 2012-11-12 | 2013-03-06 | 清华大学 | 一种考虑浅沟槽隔离的场效应晶体管模型参数修正方法 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3180738B2 (ja) * | 1997-11-07 | 2001-06-25 | 日本電気株式会社 | パイルアップ現象のシミュレーション方法 |
-
2000
- 2000-03-22 JP JP2000084716A patent/JP2001267260A/ja active Pending
-
2001
- 2001-02-13 US US09/781,421 patent/US6594625B2/en not_active Expired - Fee Related
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2012104561A (ja) * | 2010-11-08 | 2012-05-31 | Shin Etsu Handotai Co Ltd | 絶縁破壊寿命シミュレーション方法及びシリコンウェーハ表面の品質評価方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6594625B2 (en) | 2003-07-15 |
| US20010025367A1 (en) | 2001-09-27 |
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Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040113 |
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| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040420 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040727 |